KR20020008213A - 트렌치 캐패시터를 위한 매립 스트랩 제조 방법 - Google Patents

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KR20020008213A
KR20020008213A KR1020017015653A KR20017015653A KR20020008213A KR 20020008213 A KR20020008213 A KR 20020008213A KR 1020017015653 A KR1020017015653 A KR 1020017015653A KR 20017015653 A KR20017015653 A KR 20017015653A KR 20020008213 A KR20020008213 A KR 20020008213A
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Abstract

본 발명에 따라, 깊은 트렌치 캐패시터를 위한 매립 스트랩의 충진 물질을 에치백하는 방법은, 기판(102)에 트렌치(110)를 형성하는 단계, 제 1 충진 물질(113)로 상기 트렌치를 충진하는 단계, 트렌치에 형성된 유전체 칼라(116)를 기준으로 예정된 깊이로 상기 제 1 충진 물질을 리세싱하는 단계, 유전체 칼라를 에치백함으로써 디보트(105)를 형성하는 단계, 트렌치의 형성에 의해 노출된 기판 부분과 제 1 충진 물질 위로 라이너(132)를 증착하는 단계, 및 라이너 상에 제 2 충진 물질(134)을 증착하는 단계를 포함한다. 제 2 충진 물질의 표면(131)은 수소로 종결된 실리콘 표면을 제공하기 위해 습식 에천트로 표면을 에칭함으로써 마련된다. 제 2 충진 물질의 습식 에칭은 라이너와 기판에 대해 선택적으로 제 2 충진 물질을 에치백함으로써 실시된다.

Description

트렌치 캐패시터를 위한 매립 스트랩 제조 방법{METHOD OF MAKING A BURIED STRAP FOR A TRENCH CAPACITOR}
다이나믹 랜덤 액서스 메모리(DRAM)와 같은 반도체 메모리 장치는 데이터를 저장하기 위해 트렌지스터에 의해 액서스되는 캐패시터를 포함한다. 깊은 트렌치(DT) 캐패시터는 DRAM 기술에 사용되는 캐패시터의 형태중 하나이다. 깊은 트렌치 캐패시터는 전형적으로 반도체 기판내에 매립된다. 깊은 트렌치 캐패시터와 전송 장치(액서스 트랜지스터)를 연결하기 위해 매립 스트랩 콘택이 형성된다. 매립 스트랩 콘택 형성은 디보트(divot) 또는 리세스부를 형성하기 위해 DT 산화물 칼라를 리세스처리하고 이어서 깊은 트렌치에 형성된 저장 노드로 사용되는 도핑된 폴리실리콘으로 칼라 디보트를 충진함으로써 이루어진다. 폴리실리콘 증착은 화학적 기상 증착(CVD) 공정에 의해 수행된다, 즉, 노출된 모든 표면은 폴리실리콘층으로 커버된다. 폴리실리콘 증착 이전에 고온의 질화물 형성은 초박막의 질화물층을 형성하기 위해 실시된다. 이러한 질화물층은 다양한 보유 시간(VRT) 문제를 야기시키는 원인이 되는 매립 스트랩 인터페이스로부터의 결함 발생을 감소시킨다.
폴리실리콘은 디보트에서만 요구되기 때문에, 다른 트렌치부는 다시 세척된다(즉, 폴리실리콘은 제거된다). 이러한 공정은 매립 스트랩 폴리 에치백(BSPE)이라 부른다. 현재, 이러한 BSPE 공정은 일정량의 폴리실리콘을 제거하는 화학적 건식 에칭 공정(CDE) 특히 건식, 등방성 반응 이온 에칭(RIE)에 의해 행해진다.
이러한 공정의 단점은,
1. 공정이 깊은 트렌치 측벽의 실리콘에 대해 비 선택적이다. 따라서, 결정성 실리콘 속으로의 오버에칭으로 열악한 공정 제어가 이루어질 수 있다.
2. 공정은 처리 단계 이전에 형성된 패드 산화물 언더컷에 폴리 실리콘을 남겨둔다. 특히 패드 산화물은 나중에 게이트 산화를 위해 표면의 보호를 위해 기판의 상부 표면에 형성된다. 전형적으로 깊은 트렌치에 인접한 패드 산화물부가 에칭된다. 폴리실리콘이 형성될 때 이들 에칭된 부분은 폴리실리콘으로 채워진다. 이러한 폴리실리콘은 수직 장치(즉, DT 측벽상의 액서스 트렌지스터)가 형성되는 경우 특히 게이트 산화물의 신뢰성 문제를 야기시킨다.
3. RIE 공구는 단일 웨이퍼 공구이다(열악한 생산량). 한번에 단지 한 개의 웨이퍼만이 이러한 공구에서 처리된다.
따라서, 매립 스트랩 폴리실리콘 에치백 공정을 위한 개선된 방법이 요구된다. 또한, 종래 기술을 능가하는 높은 생산량 및 뛰어난 성능을 제공하는 매립 스트랩 폴리실리콘 에치백 공정이 요구된다.
본 발명은 반도체 제조에 관한 것으로, 특히 깊은 트렌치 캐패시터 저장 노드 형성을 위한 매립 스트랩을 백 에칭하기 위한 개선된 방법에 관한 것이다.
도 1은 내부에 칼라가 형성된 트렌치를 갖고, 본 발명에 따른 공정을 위해 리세스처리된 충진 물질로 채워진 반도체 장치의 단면도;
도 2는 본 발명에 따라 트렌치의 측벽과 리세스처리된 충진 물질 상에 형성된 질화물층을 갖는 도 1의 반도체 장치의 단면도;
도 3은 본 발명에 따른 습식 에칭을 위해 마련된 제 2 충진 물질을 갖는 도 2의 반도체 장치의 단면도;
도 4는 본 발명에 따른 습식 에칭 공정에 의해 에치백처리된 제 2 충진 물질을 갖는 도 3의 반도체 장치의 단면도;
도 5는 본 발명에 따른 배치 공정을 위한 탱크의 개략도.
본 발명에 따라, 깊은 트렌치 캐패시터의 매립 스트랩을 위한 충진 물질을에치백하기 위한 방법은 기판에 트렌치를 형성하는 단계, 제 1 충진 물질로 트렌치를 채우는 단계, 및 트렌치에 형성된 유전체 칼라를 기준으로 예정된 깊이로 제 1 충진 물질의 리세싱(recessing) 단계를 포함한다. 유전체 칼라의 리세싱은 칼라 디보트를 형성한다. 유전체층은 제 1 충진 물질 위로 성장하며 기판 부분은 트렌치 형성에 의해 노출되고, 제 2 충진 물질은 유전체층 상에 그리고 칼라 디보트 내에 증착된다. 제 2 충진 물질의 표면은 수소로 종결된 실리콘 표면을 제공하기 위해 습식 에천트를 사용하여 표면을 에칭함으로써 마련되고, 제 2 충진 물질은 유전체층과 기판에 대해 선택적으로 제 2 충진 물질을 에치백하기 위해 습식 에칭된다. 제 2 충진 물질은 매립 스트랩을 형성하도록 에칭된다.
본 발명에 따라, 반도체 제조를 위한 결정성 실리콘에 대해 선택적으로 폴리실리콘을 에치백하기 위한 방법은, 결정성 실리콘을 제공하는 단계, 트렌치의 상부에 산화물 칼라를 형성하는 단계, 트렌치에 폴리실리콘 물질을 증착하는 단계 및 산화물 칼라의 상부 아래에 예정된 깊이로 폴리실리콘 물질을 리세싱하는 단계, 각각의 트렌치에 디보트를 형성하기 위해 산화물 칼라를 리세싱하는 단계, 트렌치, 디보트 및 폴리실리콘 기판의 노출된 표면을 따라 질화물층을 성장시키는 단계, 트렌치 및 디보트를 채우기 위해 충진 물질을 증착하는 단계, 수소로 종결된 실리콘 표면을 제공하기 위해 습식 에천트로 표면을 에칭함으로써 충진 물질의 표면을 마련하고 기판 및 질화물에 대해 선택적으로 충진 물질을 에치백하기 위해 수산화 암모늄을 사용함으로써 충진 물질을 습식 에칭하는 단계를 포함한다.
다른 방법으로, 표면을 마련하는 단계는 불화수소로 표면을 습식 에칭함으로써 표면을 마련하는 단계를 포함할 수 있다. 표면을 마련하는 단계는 약 25℃의 온도에서 표면을 습식 에칭함으로써 표면을 마련하는 단계를 포함할 수 있다. 습식 에칭 단계는 암모늄 수산화물을 사용함으로써 제 2 충진 물질을 습식 에칭하는 단계를 포함할 수 있다. 또한 습식 에칭 단계는 약 25℃ 내지 약 85℃ 사이의 온도로 제 2 충진 물질을 습식 에칭하는 단계를 포함할 수 있다. 습식 에칭 단계는 배치 공정에서 제 2 충진 물질을 습식 에칭하는 단계를 포함할 수 있다. 바람직하게 제 2 충진 물질은 폴리실리콘 또는 비정질 실리콘을 포함한다. 유전체층은 질화물을 포함할 수 있다. 질화물은 약 0.8nm 두께를 포함할 수 있다. 습식 에칭 단계는 적어도 40 대 1의 선택비로 기판에 대해 선택적인 제 2 충진 물질을 습식 에칭하는 단계를 포함할 수 있다. 습식 에칭 단계는 약 40 초 내지 약 80초 동안 수산화 암모늄 또는 수산화 칼륨을 사용함으로써 충진 물질을 습식 에칭하는 단계를 포함할 수 있다. 충진 물질은 바람직하게 폴리실리콘 또는 비정질 실리콘을 포함한다.
본 발명의 목적, 특징 및 장점은 첨부 도면에 나타난, 실시예를 참조로보다 명확해질 것이다.
본 발명은 이하 도면을 참조로하는 바람직한 실시예를 설명한다.
본 발명은 반도체 제조에 관한 것으로, 특히 매립 스트랩 폴리실리콘 에치백(BSPE) 방법에 관한 것이다. 본 발명은 뛰어난 공정 제어를 위해 염기성 용액 또는 화학 작용(예를 들어, NH4OH 및/또는 KOH)을 사용하여 습식 BSPE 공정을 포함한다. 본 발명은 단일 웨이퍼 공정 대신에 배치 공정을 허용함으로써 생산량을 개선시킨다. 또한 본 발명은 반응성 이온 에칭 공구 대신에 습식 에칭 탱크의 사용을 허용한다.
몇몇의 도면을 통해 동일한 참조 부호는 유사한 또는 동일한 부재를 나타내는 도면을 참조로, 먼저 도 1을 참조로, 메모리 장치(100)는 위에 패드 스택(101)이 형성된 기판(102)을 포함한다. 메모리 장치(100)는 다이나믹 랜덤 액서스 메모리(DRAM), 동기식 DRAM, 정적 RAM, 판독 전용 메모리 또는 다른 메모리 집적 회로를 포함할 수 있다. 기판(102)은 바람직하게 단결정성 실리콘 기판이나, 다른 기판, 예를 들어 절연체 위 실리콘 기판이 사용될 수 있다. 패드 스택(101)은 또다른 메모리 장치(100)를 처리하는데 사용된 다양한 층 물질을 포함할 수 있다. 바람직한 실시예에서, 패드 스택(101)은 산화물층(104)(패드 산화물) 및 질화물층(패드 질화물)을 포함한다. 하드 마스크층(도시되지 않음)은 패드 스택(101) 상에 증착되고 당업자에게 공지된 리소그라피 기술을 사용하여 패턴화된다. 예를 들어, 레지스트층이 하드마스크층 상에 증착되고 노출되고 현상되어 트렌치(110)가 형성되는 위치에 홀이 개방된다. 트렌치(110)의 형성은 바람직하게 반응성 이온 에칭(RIE)과 같은 이방성 에칭을 사용함으로써 형성된다. 트렌치(110)는 기판(102)에 에칭된다.
매립 플레이트(112)는 트렌치(110)의 하부에 형성된다. 매립 플레이트(112)는 이온 주입 공정 또는 다른 이온주입 공정에 의해 형성될 수 있다. 매립 플레이트(112)를 형성하는데 사용되는 도펀트 이온은 기판(112)에 충분히 깊게 또는 매립 플레이트(112)의 형성을 위해 충분한 양으로 주입된다. 이온주입 후에 어닐 공정에 의해 도펀트가 외방으로 확산될 수 있다. 또한 다른 매립 플레이트 형성 공정이 이용될 수 있다. 사용되는 도펀트 또는 이온은 주어진 설계와 일치하는 형태 및 양이며 캐패시터 전극으로서의 충분한 역할을 할 수 있다(이온주입후).
칼라(116)가 트렌치(110)의 상부에 형성된다. 칼라(116)는 기판의 실리콘의 산화를 수행함으로써, 또는 TEOS 또는 등가물을 사용하는 증착 공정에 의해 바람직하게 기판(112) 상에 형성된다. 또한 다른 공정이 칼라(116)를 형성하는데 사용될 수 있다. 칼라(116)는 동작시에 기생하는 누설 전류가 트렌치 캐패시터로부터 방전되는 것을 방지하기 위해 형성된다. 칼라(116)는 산화 물질의 밀도를 높이기 위해 어닐처리된다. 질화물 라이너(111)가 매립 플레이트(112)와 저장 노드(충진 물질 참조) 사이에 캐패시터 유전체로서의 역할을 하도록 증착된다.
트렌치(110)는 저장 노드를 형성하기 위해 전도성 충전 물질(113), 바람직하게 도핑된 폴리실리콘으로 채워진다. 충진 물질(113)은 트렌치(110)의 칼라(116) 아래 지점(109)에서 리세스처리된다.
도 2를 참조로, 에칭 공정은 칼라(116) 부분(130)을 리세싱함으로써 디보트(105)를 에칭하는데 사용된다. 이러한 에칭은 패드 산화물(104) 안에 리세스(108)가 형성되도록 에칭될 수 있다. 고온 질화는 초박막(약 0.8nm)의 질화물 라이너를 형성하기 위해 실시된다. 또한 다른 초박막 유전체도 바람직할 수 있다. 질화물 라이너(132)는 실리콘 표면상에 형성된다. 질화 공정은 약 550 내지 약 600도의 섭씨 온도에서 암모니아 가스를 사용하는 단계를 포함할 수 있다. 이러한 질화물 라이너(132)는 깊은 트렌치 캐패시터에서의 가변 보유 시간(VRT) 문제를 야기시키는 원인이 되는 매립 스트랩 인터페이스로부터의 결함 발생을 감소시킨다. 바람직하게, 질화물 라이너(132)는 이하 보다 상세히 설명되는 것처럼 처리를 개선시키기 위해 본 발명에 따라 사용된다.
도 3을 참조로, 디보트(105)는 전도성 충진 물질(134), 바람직하게 도핑된 폴리실리콘으로 채워진다. 충진 물질(134)은 화학적 기상 증착(CVD) 공정에 의해 바람직하게 증착되어, 충진 물질(134)의 층으로 노출 표면 전체를 커버한다.
본 발명에 따라, 충진 물질(134)은 표면을 마련하기 위해 에칭된다. 마련 단계는, 습식 에칭, 건식 에칭일 수 있거나 또는 표면으로부터 고유 산소를 제거할수 있는 다른 공정 단계일 수 있다. 바람직한 실시예에서, 마련 단계는 또다른 공정을 위해 표면을 마련하기 위해 희석된 불화수소(200대 1) 습식 에칭을 사용한다. 마련 단계는 예를 들어 HF 기상 에칭 또는 H2베이크와 같은 다른 공정을 포함할 수 있다. 마련 단계는 수소로 종결된 표면(131)을 형성한다. Si와 HF를 반응시킴으로써, 수소 원자가 표면에 남게된다. 다른 마련 공정은 수소로 종결된 실리콘 표면 형성을 제공한다. 마련 단계는 다른 공정 단계와 관련하여 고유 산소가 제거되는 경우 일부 실시예에서 생략가능하다. 충진 물질(134) 표면은 또다른 처리를 위해 준비된다. 습식 에칭 마련 단계는 기판(102)의 실리콘에 대해 바람직하게 선택적이다. 마련 단계는 수소로 종결된 표면(131)을 형성한다. Si와 HF를 반응시킴으로써, 수소 원자는 충진 물질(134)의 표면상에 남게된다. 다른 산(acid)이 표면 마련을 위해 사용될 수 있다.
바람직하게, 충진 물질(134)의 표면 마련은 약 25℃의 온도에서 실시된다. HF 마련 공정은 약 40초 내지 약 80초 동안 바람직하게 실시되나, 이외의 시간도 설계 및 환경에 따라 사용될 수 있다. 수소로 종결된 실리콘 표면이 제공된다면 다른 마련 공정도 사용될 수 있다. 마련 단계는 일부 실시예에서는 생략될 수 있다.
도 4를 참조로, 본 발명에 따라, 충진 물질(134)은 습식 에칭 공정에 의해 에칭된다. 습식 에칭 공정은 매립 스트랩 폴리실리콘 에치백을 위해 바람직하게 사용된다. 습식 에칭 공정은 바람직하게 예를 들어, 수성 용액의 NH4OH 또는 KOH의염기성 용액을 사용함으로써 실리콘을 에칭하는 단계를 포함한다. NH4OH 또는 KOH는 기판(102)의 실리콘에 대해 선택적이며 기판(102)을 기준으로 적어도 약 40:1의 선택비를 제공하나, 본 발명의 습식 에칭 공정동안 손상으로부터 질화물 라이너(132)를 보호한다. 본 발명에 따라, 에칭은 약 40 내지 약 800초 동안 약 25℃ 내지 약 85℃ 범위의 온도에서 바람직하게 실시된다. 이러한 조건을 설명하며 조건 또는 설계 벼형을 위해 조절될 수 있다. 본 발명에 따라 습식 에칭 공정은 이하의 반응식에 따라 활성화된다:
Si + 3OH---> Si(OH)+++ 4e-(1)
4H2O + 4e---> 4OH-+ 2H2(2)
상기 반응식(1)에서 실리콘(Si)은 충진 물질(134)의 실리콘이다. 생성물에 의해 예를 들어, Si(OH)++가 용액에서 빠져나가 충전 물질(134)이 에치백된다. 에칭백 양은 시간량, 에천트의 온도 및 농도에 의해 제어된다. 이는 제어되고 모니터되는 조건을 갖는 처리 탱크를 사용하는 배치(batch) 공정에서 주의깊게 모니터될 수 있다. 바람직하게, 배치 공정은 종래 기술의 단점(상기 참조)이 없는 대량 생산을 포함한다. 본 발명은 트렌치의 상부에 벌크 실리콘 손실을 감소시킨다. 바람직하게, 질화물 라이너(132)는 기판(102)의 실리콘을 보호하기 위한 에칭 스톱으로서 사용된다. 또한 리세스(108)에 증착된 임의의 폴리실리콘이 습식 에칭 동안 질화물에 대해 선택적으로 제거된다. 바람직하게, 에칭은 저장 노드(113) 상의 질화물층(132) 아래로 수행된다. 이때 매립 스트랩(140)이 본 발명에 따라 형성된다. 질화물 라이너(132)는 나중 공정 단계에서 제거되거나 또는 제자리에 남아있을 수 있다. 처리는 공지된 기술처럼 계속될 수 있다.
주목할 것은, HF(마련을 위한), 및 NH4OH(습식 에칭을 위한)가 상이한 조합 또는 농도로 에천트로서 사용되거나, 또는 다른 에천트 또는 화합물과의 조합으로 사용될 수 있다는 것이다. 본 발명의 공정은 수직 및 평면형 장치를 위한 깊은 트렌치 기술로 사용될 수 있다. 장치(100)는 평면형 액서스 트랜지스터 또는 수직형 액서스 트렌지스터 또는 두 개의 트랜지스터를 포함할 수 있다. 상기 요약된 것처럼 단계는 평면형 및 수직형 액서스 트랜지스터에서의 단계와 거의 동일하다. 구조는 기술상 공지되어 있다. 본 발명은 적어도 이하의 장점을 포함한다:
1. 제어가 뛰어나다. 공정은 초박막(0.8nm) 질화물 라이너에 대해 상당히 선택적이다. 따라서, Si 표면으로 어떠한 오버에칭도 발생하지 않으며, 임의의 폴리실리콘이 패드 산화물 언더컷으로부터 제거될 수 있기 때문에 패드 산화물 언더컷에는 어떠한 폴리실리콘도 형성되지 않는다.
2. 비용이 감소된다. 이를 위한 습식 공정 배치 공구(예를 들어, 탱크)가 다수의 웨이퍼를 동시에 처리하는데 사용될 수 있다.
3. 특정 공구가 필요하지 않다. BSPE를 위해 종래 기술에서 사용되는 RIE 공정은 이러한 목적을 위해 전형적으로 구입되는 매우 특별화된 공구로만 수행될 수 있다. 본 발명을 위해서는, 임의의 종류의 습식 에칭 공구가 개시된 공정을 위해 사용되어 추가의 비용을 감소를 이룬다.
도 5를 참조로, 탱크(202)는 다수의 웨이퍼(204)를 동시에 처리하도록 도시된다. 탱크(202)는 처리과정 동안 웨이퍼(204)를 보호하는 웨이퍼 홀더(206)를 포함한다. 탱크(202)는 본 발명에 따른 습식 에칭 공정을 모니터링하기 위한 장치(208)를 포함한다. 예를 들어, 탱크(202)는 온도를 모니터링하는 장치 및 수성 용액에서 에천트에 대해 농도를 모니터링하는 장치를 포함한다.
개선된 매립 스트랩 폴리 에치백(BSPE)을 위해 설명된 바람직한 실시예로(설명을 위한 것이며 제한되지 않는다), 상기 설명으로 당업자는 변형 및 변조를 이룰수 있을 것이다. 따라서, 첨부된 청구항에 따라 본 발명의 범주 및 범위 내에서 개시된 본 발명의 특정 실시예를 변형할 수 있다. 따라서 본 발명의 상세한 설명 및 특허법에 따른 설명으로, 특허법에 의해 보호되야할 사항을 첨부된 청구항에 개시한다.

Claims (25)

  1. 깊은 트렌치 캐패시터의 매립 스트랩을 위한 충진 물질을 에치백하는 방법으로서,
    기판에 트렌치를 형성하는 단계;
    제 1 충진 물질로 상기 트렌치를 채우는 단계;
    상기 트렌치에 형성된 유전체 칼라를 기준으로 예정된 깊이로 상기 제 1 충진 물질을 리세싱하는 단계;
    상기 유전체 칼라에서 디보트를 에칭하는 단계;
    상기 제 1 충진 물질 및 트렌치 형성에 의해 노출된 상기 기판 부분 위로 라이너를 증착하는 단계;
    상기 라이너 위에 그리고 상기 디보트 내에 제 2 충진 물질을 증착하는 단계;
    수소로 종결된 실리콘 표면을 제공하기 위해서 습식 에천트를 사용하여 표면을 에칭함으로써 상기 제 2 충진 물질 표면을 마련하는 단계; 및
    상기 라이너 및 상기 기판에 대해 선택적인 상기 제 2 충진 물질을 에치백하기 위해 상기 제 2 충진 물질을 습식 에칭하는 단계를 포함하는데, 상기 제 2 충진 물질은 매립 스트랩을 형성하기 위해 에칭되는 것을 특징으로 하는 에치백 방법.
  2. 제 1 항에 있어서, 표면을 마련하는 상기 단계는 불화수소로 상기 표면을 습식 에칭함으로써 표면을 마련하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 표면을 마련하는 상기 단계는 약 25℃의 온도에서 표면을 습식 에칭함으로써 표면을 마련하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 습식 에칭 단계는 염기성 화학제를 사용함으로써 상기 제 2 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 염기성 화학제는 암모늄 수산화물 및 칼륨 수산화물중 하나를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 습식 에칭 단계는 약 25℃ 내지 약 85℃ 사이의 온도에서 제 2 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 습식 에칭 단계는 배치 공정에서 상기 제 2 충진 물질을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 제 2 충진 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서, 상기 라이너는 질화물을 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 질화물은 두께가 약 0.8nm인 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서, 상기 습식 에칭 단계는 적어도 40대 1의 선택비로 상기 기판에 대해 선택적인 상기 제 2 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 반도체 제조를 위해 결정성 실리콘에 대해 선택적인 폴리실리콘을 에치백하는 방법으로서,
    내부에 트렌치가 형성된 결정성 실리콘 기판을 제공하는 단계;
    상기 트렌치의 상부에 산화물 칼라를 형성하는 단계;
    상기 트렌치에 폴리실리콘 물질을 증착하고 상기 산화물 칼라의 상부 아래로 예정된 깊이로 상기 폴리실리콘 물질을 리세싱하는 단계;
    각각의 트렌치에 디보트를 형성하기 위해 상기 산화물 칼라를 리세싱하는 단계;
    상기 트렌치내에, 상기 디보트내에 그리고 상기 폴리실리콘 물질상에 상기기판의 노출된 표면을 따라 라이너를 증착하는 단계;
    상기 트렌치 및 디보트를 채우기 위해 충진 물질을 증착하는 단계;
    수소로 종결된 실리콘 표면을 제공하기 위해 습식 에천트를 사용하여 상기 표면을 에칭함으로써 상기 충진 물질의 표면을 마련하는 단계; 및
    상기 기판과 상기 라이너에 대해 선택적인 상기 충진 물질을 에치백하기 위해 염기성 화학제를 사용함으로써 상기 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 에치백 방법.
  13. 제 12 항에 있어서, 표면을 마련하는 상기 단계는 불화수소로 상기 표면을 습식 에칭함으로써 상기 표면을 마련하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 표면을 마련하는 상기 단계는 약 25℃의 온도에서 상기 표면을 습식 에칭함으로써 표면을 마련하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 12 항에 있어서, 상기 습식 에칭 단계는 약 40초 내지 약 140초 동안 암모늄 수산화물을 사용함으로써 상기 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 12 항에 있어서, 상기 습식 에칭 단계는 약 25℃ 내지 약 85℃ 사이의 온도에서 상기 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 12 항에 있어서, 상기 습식 에칭 단계는 배치 공정에서 상기 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 12 항에 있어서, 상기 충진 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 방법.
  19. 제 12 항에 있어서, 상기 라이너는 질화물을 포함하는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, 상기 질화물 두께는 약 0.8nm인 것을 특징으로 하는 방법.
  21. 제 12 항에 있어서, 상기 습식 에칭 단계는 적어도 40대 1의 선택비로 상기 기판에 대해 선택적인 상기 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 깊은 트렌치 캐패시터를 위한 매립 스트랩을 형성하기 위해 결정성 실리콘에 대해 선택적인 폴리실리콘을 에치백하는 방법으로서,
    내부에 트렌치가 형성된 결정성 실리콘 기판을 제공하는 단계;
    상기 트렌치의 상부에 산화물 칼라를 형성하는 단계;
    상기 트렌치에 폴리실리콘 물질을 증착하고 상기 산화물 칼라의 상부 아래에 예정된 깊이로 상기 폴리실리콘 물질을 리세싱하는 단계;
    각각의 트렌치에 디보트를 형성하기 위해 상기 산화물 칼라를 리세싱하는 단계;
    상기 트렌치, 상기 디보트 내에 그리고 상기 폴리실리콘 물질 상에 상기 기판의 노출된 표면을 따라 질화물 라이너를 증착하는 단계;
    상기 트렌치 및 디보트를 채우기 위해 제 2 폴리실리콘 물질을 증착하는 단계;
    수소로 종결된 실리콘 표면을 제공하기 위해 약 25℃의 온도에서 불화수소로 상기 표면을 에칭함으로써 상기 제 2 폴리실리콘 물질의 표면을 마련하는 단계; 및
    배치 공정에서 상기 기판 및 상기 질화물 라이너에 대해 선택적으로 상기 제 2 폴리실리콘 물질을 에치백하기 위해서 약 25℃ 내지 약 85℃ 사이의 온도에서 암모늄 수산화물 및 칼륨 수산화물중 하나를 사용함으로써 각각의 트렌치에 매립 스트랩을 형성하기 위해 상기 제 2 폴리실리콘 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 에치백 방법.
  23. 제 22 항에 있어서, 상기 습식 에칭 단계는 약 40초 내지 약 800초 동안 암모늄 수산화물을 사용함으로써 상기 충진 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제 22 항에 있어서, 상기 질화물 두께는 약 0.8nm인 것을 특징으로 하는 방법.
  25. 제 22 항에 있어서, 상기 습식 에칭 단계는 적어도 40대 1의 선택비로 상기 기판에 대해 선택적인 상기 제 2 폴리실리콘 물질을 습식 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603117B1 (ko) * 2003-05-30 2006-07-20 인터내셔널 비지네스 머신즈 코포레이션 선택적 ＳｉＧｅ/Ｓｉ 에칭을 사용한 칼라 형성 방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6074909A (en) * 1998-07-31 2000-06-13 Siemens Aktiengesellschaft Apparatus and method for forming controlled deep trench top isolation layers
TW483152B (en) * 1999-07-01 2002-04-11 Ibm Improved methods of forming the buried strap and its quantum barrier in deep trench cell capacitors
TW426931B (en) * 1999-07-29 2001-03-21 Mosel Vitelic Inc Manufacturing method and structure of trench type capacitor having a cylindrical conductive plate
US6376286B1 (en) * 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6245636B1 (en) 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6229187B1 (en) 1999-10-20 2001-05-08 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6465852B1 (en) 1999-10-20 2002-10-15 Advanced Micro Devices, Inc. Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer
DE10019090A1 (de) * 2000-04-12 2001-10-25 Infineon Technologies Ag Grabenkondensator sowie dazugehöriges Herstellungsverfahren
US6417063B1 (en) * 2000-06-22 2002-07-09 Infineon Technologies Richmond, Lp Folded deep trench capacitor and method
US6573137B1 (en) * 2000-06-23 2003-06-03 International Business Machines Corporation Single sided buried strap
US6498061B2 (en) 2000-12-06 2002-12-24 International Business Machines Corporation Negative ion implant mask formation for self-aligned, sublithographic resolution patterning for single-sided vertical device formation
DE10113187C1 (de) 2001-03-19 2002-08-29 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers
US6809368B2 (en) * 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
DE10131710B4 (de) * 2001-06-29 2006-05-18 Infineon Technologies Ag Verfahren zur gezielten Einstellung der Stufenhöhe bei der STI-Technik zur Herstellung von integrierten Schaltungen
DE10152549A1 (de) * 2001-10-24 2003-05-15 Infineon Technologies Ag Verfahren zum Herstellen eines elektrischen Kontaktierungsbereichs in einer mikroelektronischen Halbleiterstruktur
DE10156490A1 (de) * 2001-11-16 2003-05-28 Promos Technologies Inc Neues Herstellungsverfahren für einen vergrabenen Verbindungsstreifen für BEST-Sub-150-NM-DRAM-Elemente
US20030107111A1 (en) * 2001-12-10 2003-06-12 International Business Machines Corporation A 3-d microelectronic structure including a vertical thermal nitride mask
DE10161298B4 (de) * 2001-12-13 2006-11-23 Promos Technologies, Inc. Verfahren zur Herstellung einer Flachgrabenisolation bei der Herstellung eines integrierten Tiefgraben-DRAM-Schaltungselements
US6881622B2 (en) * 2002-05-30 2005-04-19 Taiwan Semiconductor Manufacturing Co., Ltd Aqueous ammonium hydroxide amorphous silicon etch method for forming microelectronic capacitor structure
US20030224511A1 (en) * 2002-05-31 2003-12-04 Isis Pharmaceuticals Inc. Antisense modulation of cathepsin Z expression
US6635525B1 (en) 2002-06-03 2003-10-21 International Business Machines Corporation Method of making backside buried strap for SOI DRAM trench capacitor
US6605504B1 (en) 2002-06-28 2003-08-12 Infineon Technologies Ag Method of manufacturing circuit with buried strap including a liner
JP4483179B2 (ja) * 2003-03-03 2010-06-16 株式会社デンソー 半導体装置の製造方法
TWI225689B (en) * 2003-12-05 2004-12-21 Nanya Technology Corp Method for forming a self-aligned buried strap in a vertical memory cell
TWI227933B (en) * 2003-12-05 2005-02-11 Nanya Technology Corp Method for forming a self-aligned buried strap of a vertical memory cell
TWI229940B (en) * 2004-01-30 2005-03-21 Nanya Technology Corp Memory cell with a vertical transistor and fabrication method thereof
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
KR101199004B1 (ko) * 2011-01-06 2012-11-07 성균관대학교산학협력단 슈퍼커패시터용 나노다공성 전극 및 이의 제조방법
JP2013153074A (ja) * 2012-01-25 2013-08-08 Fujifilm Corp キャパシタ形成方法
CN107403726B (zh) * 2016-05-20 2019-12-27 中芯国际集成电路制造（天津）有限公司 半导体器件的制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225697A (en) * 1984-09-27 1993-07-06 Texas Instruments, Incorporated dRAM cell and method
US4916524A (en) * 1987-03-16 1990-04-10 Texas Instruments Incorporated Dram cell and method
JPH0793288B2 (ja) * 1987-08-07 1995-10-09 日本電気株式会社 半導体装置の製造方法
JP2572864B2 (ja) * 1990-02-01 1997-01-16 三菱電機株式会社 半導体装置の製造方法
JPH07122532A (ja) * 1993-10-26 1995-05-12 Mitsubishi Materials Corp 再生ウェーハの製造方法
EP0735581A1 (en) * 1995-03-30 1996-10-02 Siemens Aktiengesellschaft DRAM trench capacitor with insulating collar
US5683945A (en) * 1996-05-16 1997-11-04 Siemens Aktiengesellschaft Uniform trench fill recess by means of isotropic etching
US5770484A (en) * 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor
JP4149546B2 (ja) * 1996-12-24 2008-09-10 株式会社東芝 半導体装置の製造方法
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
DE19752968C1 (de) * 1997-11-28 1999-06-24 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
JP4916524B2 (ja) * 1997-12-29 2012-04-11 イビデン株式会社 多層プリント配線板の製造方法
TW409408B (en) * 1998-03-31 2000-10-21 Siemens Ag Method and apparatus having improved control of a buried strap in trench capacitors
US6008104A (en) * 1998-04-06 1999-12-28 Siemens Aktiengesellschaft Method of fabricating a trench capacitor with a deposited isolation collar

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603117B1 (ko) * 2003-05-30 2006-07-20 인터내셔널 비지네스 머신즈 코포레이션 선택적 ＳｉＧｅ/Ｓｉ 에칭을 사용한 칼라 형성 방법

Also Published As

Publication number Publication date
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DE60036869T2 (de) 2008-07-31
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JP2003505884A (ja) 2003-02-12
EP1198832A1 (en) 2002-04-24
DE60036869D1 (de) 2007-12-06

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