JPH0793288B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0793288B2 JPH0793288B2 JP62197612A JP19761287A JPH0793288B2 JP H0793288 B2 JPH0793288 B2 JP H0793288B2 JP 62197612 A JP62197612 A JP 62197612A JP 19761287 A JP19761287 A JP 19761287A JP H0793288 B2 JPH0793288 B2 JP H0793288B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にトレンチ
（溝）構造を有する半導体装置のトレンチ内への膜の形
成方法に関する。
（溝）構造を有する半導体装置のトレンチ内への膜の形
成方法に関する。
従来、トレンチ構造は主としてメモリセルの容量素子に
用いられており、その製造方法は第３図（ａ）〜（ｄ）
に示す様に、まず半導体基板１にトレンチ２を形成した
後、トランジスタの容量用絶縁膜３および容量用多結晶
シリコン膜４をトレンチの側面に成長し、熱酸化を施し
て酸化膜５を容量用多結晶シリコン４の表面に形成する
（第１図ａ）。次に、トレンチ内を完全に埋込むための
埋込用多結晶シリコン6aを全面に成長する。この時、半
導体基板１の裏面にも容量用絶縁膜3,容量用多結晶シリ
コン膜4,酸化膜5,埋込み用多結晶シリコン6bが順次成長
形成される（第１図ｂ）。
用いられており、その製造方法は第３図（ａ）〜（ｄ）
に示す様に、まず半導体基板１にトレンチ２を形成した
後、トランジスタの容量用絶縁膜３および容量用多結晶
シリコン膜４をトレンチの側面に成長し、熱酸化を施し
て酸化膜５を容量用多結晶シリコン４の表面に形成する
（第１図ａ）。次に、トレンチ内を完全に埋込むための
埋込用多結晶シリコン6aを全面に成長する。この時、半
導体基板１の裏面にも容量用絶縁膜3,容量用多結晶シリ
コン膜4,酸化膜5,埋込み用多結晶シリコン6bが順次成長
形成される（第１図ｂ）。
その後、ガスによるエッチング（以後、ドライエッチン
グと呼ぶ）８でエッチバック（不用な多結晶シリコンを
除去する）を行ない（第１図ｃ）、トレンチ以外の酸化
膜５上の埋込用多結晶シリコンを除去し、トレンチ内だ
けに埋込用多結晶シリコンを残すようにしていた。この
時、トレンチ内の埋込用多結晶シリコンの表面は、トレ
ンチ以外の部分の酸化膜５の表面と同等の高さに位置す
る。この場合、かかるドライエッチングを行うために
は、半導体基板をドライエッチング装置の電極プレート
に載置した状態でエッチングしなければならない為、半
導体基板の裏面は、電極プレートでマスクされた状態と
なりエッチングが行われず、裏面の埋込用多結晶シリコ
ン6bは半導体基板１の裏面に残されたままの状態となっ
ていた。
グと呼ぶ）８でエッチバック（不用な多結晶シリコンを
除去する）を行ない（第１図ｃ）、トレンチ以外の酸化
膜５上の埋込用多結晶シリコンを除去し、トレンチ内だ
けに埋込用多結晶シリコンを残すようにしていた。この
時、トレンチ内の埋込用多結晶シリコンの表面は、トレ
ンチ以外の部分の酸化膜５の表面と同等の高さに位置す
る。この場合、かかるドライエッチングを行うために
は、半導体基板をドライエッチング装置の電極プレート
に載置した状態でエッチングしなければならない為、半
導体基板の裏面は、電極プレートでマスクされた状態と
なりエッチングが行われず、裏面の埋込用多結晶シリコ
ン6bは半導体基板１の裏面に残されたままの状態となっ
ていた。
従来、このようにトレンチ内に多結晶シリコンを埋め込
むために必要なエッチバックにガスエッチング（リアク
ティブ・イオン・エッチング）が採用されていたのは、
多結晶シリコンとくに不純物（例えばリン）がドープさ
れた多結晶シリコンのエッチングとしてガスエッチング
が一般的であり、かつ等方性で精度のよいエッチングが
できるという利点によるものであった。
むために必要なエッチバックにガスエッチング（リアク
ティブ・イオン・エッチング）が採用されていたのは、
多結晶シリコンとくに不純物（例えばリン）がドープさ
れた多結晶シリコンのエッチングとしてガスエッチング
が一般的であり、かつ等方性で精度のよいエッチングが
できるという利点によるものであった。
しかしながら、上述した従来のドライエッチングによる
埋込用多結晶シリコンのエッチバックでは、第５図に示
す様にエッチングレートのウエハー面内均一性（ウエハ
ー面内均一性とはエッチングレートの測定値X1〜X5の平
均値を,X1〜X5の測定値の中での最大のばらつきをＲ
とした時R/×100％で表わされる）が57％と非常に悪
く、ウエハー面内で、埋込用多結晶シリコンが酸化膜上
に残ったり、トレンチ内の埋込用多結晶シリコンがエッ
チングされてなくなったりするという欠点があることを
微細加工の必要性により知見した。また、第６図に示す
様に酸化膜と埋込用多結晶シリコン（ノンドープトポリ
シリコン）の選択比が小さいために，エッチバックを行
なって埋込用多結晶シリコンが酸化膜上からなくなった
後に、該酸化膜がエッチングされて下層の膜まで影響を
うけるという欠点もある。さらに、ドライエッチングの
場合半導体基板の裏面と装置とが接触するため、裏面に
成長した埋込用多結晶シリコンは除去できない。従って
裏面の該埋込用多結晶シリコンを除去するに、半導体基
板表面を一旦ホトレジストでマスクした後、裏面のエッ
チングが必要となり工程が増加していた。
埋込用多結晶シリコンのエッチバックでは、第５図に示
す様にエッチングレートのウエハー面内均一性（ウエハ
ー面内均一性とはエッチングレートの測定値X1〜X5の平
均値を,X1〜X5の測定値の中での最大のばらつきをＲ
とした時R/×100％で表わされる）が57％と非常に悪
く、ウエハー面内で、埋込用多結晶シリコンが酸化膜上
に残ったり、トレンチ内の埋込用多結晶シリコンがエッ
チングされてなくなったりするという欠点があることを
微細加工の必要性により知見した。また、第６図に示す
様に酸化膜と埋込用多結晶シリコン（ノンドープトポリ
シリコン）の選択比が小さいために，エッチバックを行
なって埋込用多結晶シリコンが酸化膜上からなくなった
後に、該酸化膜がエッチングされて下層の膜まで影響を
うけるという欠点もある。さらに、ドライエッチングの
場合半導体基板の裏面と装置とが接触するため、裏面に
成長した埋込用多結晶シリコンは除去できない。従って
裏面の該埋込用多結晶シリコンを除去するに、半導体基
板表面を一旦ホトレジストでマスクした後、裏面のエッ
チングが必要となり工程が増加していた。
本半導体装置の製造方法は、表面に容量素子が形成され
る溝を有する半導体基板の表面に容量用下部多結晶シリ
コン及び絶縁膜を形成する工程と、その後基板の表裏全
面に気相成長法により容量用上部多結晶シリコンを形成
する工程と、前記容量用上部多結晶シリコンに対し、前
記溝内部に不純物が拡散されない条件で不純物を拡散す
る工程と、しかる後前記溝内部に前記容量用上部多結晶
シリコンが残るように基板全面をウェットエッチングす
る工程とを有することを特徴とする。なお、ウェットエ
ッチング自体は周知のエッチング技術であるが、これを
トレンチへの埋込用多結晶シリコン形成時のエッチバッ
クに用いることは、精度の問題、時間の問題等の理由に
より採用されていなかったのが現状である。しかるに、
本発明者の実験、検討により従来問題視されていたウェ
ットエッチングの欠点は、実施例で詳述するような方法
を用いれば克服することができ、さらにドライエッチン
グの欠点をも解決でき極めて有効であることを確かめ
た。
る溝を有する半導体基板の表面に容量用下部多結晶シリ
コン及び絶縁膜を形成する工程と、その後基板の表裏全
面に気相成長法により容量用上部多結晶シリコンを形成
する工程と、前記容量用上部多結晶シリコンに対し、前
記溝内部に不純物が拡散されない条件で不純物を拡散す
る工程と、しかる後前記溝内部に前記容量用上部多結晶
シリコンが残るように基板全面をウェットエッチングす
る工程とを有することを特徴とする。なお、ウェットエ
ッチング自体は周知のエッチング技術であるが、これを
トレンチへの埋込用多結晶シリコン形成時のエッチバッ
クに用いることは、精度の問題、時間の問題等の理由に
より採用されていなかったのが現状である。しかるに、
本発明者の実験、検討により従来問題視されていたウェ
ットエッチングの欠点は、実施例で詳述するような方法
を用いれば克服することができ、さらにドライエッチン
グの欠点をも解決でき極めて有効であることを確かめ
た。
次に本発明について図面を参照して説明する。
第１図は、本発明の参考例を工程順に示した各縦断面図
である。半導体基板１に反応性イオンエッチング装置を
用いて深さ４〜５μｍのトレンチ２を形成し、ドライO2
で850℃〜950℃の酸化を行ない50〜100Åの酸化膜を成
長させ、更にSiH2Cl2とNH3を0.2〜0.5Torrの圧力と800
〜900℃の温度状態で化学的気相成長を行ない50〜150Å
の窒化膜を成長させる。この酸化膜と窒化膜とを合わせ
て容量用絶縁膜３と呼ぶ。次にSiH4を0.2〜0.5Torrの圧
力と600〜700℃の温度で化学的気相成長を行ない3000〜
4000Åの容量用多結晶シリコン４を成長させ、POCL3で8
00〜900℃のリン拡散を行なう。次に850〜950℃の水蒸
気雰囲気で酸化を行ない、容量用多結晶シリコン４上に
約1000Åの酸化膜５を成長させる（第１図ａ）。その
後、容量用多結晶シリコン４を成長させた条件と同じ条
件で10000〜12000Åの埋込用多結晶シリコン6a,6bを成
長させる（第１図ｂ）。ここで、例えば重量比がHF:HNO
3:CH3COOH＝1:7:40で温度が15〜25℃のエッチング液に
浸漬し、埋込用多結晶シリコンの全面エッチングすなわ
ちエッチバック８を行ない（第１図ｃ）、トレンチ以外
の部分の余分な埋込用多結晶シリコン6a,6bを除去し、
トレンチ内だけに埋込用多結晶シリコンを残す。この
時、半導体基板１の裏面の埋込用多結晶シリコン6bはエ
ッチバック８がウェットエッチングであるため、エッチ
ング液が裏面にまわり込み、付加的工程を用いることな
く半導体基板１表面の埋込用多結晶シリコン6aのエッチ
ングと同時にエッチングされ除去される（第１図ｄ）。
である。半導体基板１に反応性イオンエッチング装置を
用いて深さ４〜５μｍのトレンチ２を形成し、ドライO2
で850℃〜950℃の酸化を行ない50〜100Åの酸化膜を成
長させ、更にSiH2Cl2とNH3を0.2〜0.5Torrの圧力と800
〜900℃の温度状態で化学的気相成長を行ない50〜150Å
の窒化膜を成長させる。この酸化膜と窒化膜とを合わせ
て容量用絶縁膜３と呼ぶ。次にSiH4を0.2〜0.5Torrの圧
力と600〜700℃の温度で化学的気相成長を行ない3000〜
4000Åの容量用多結晶シリコン４を成長させ、POCL3で8
00〜900℃のリン拡散を行なう。次に850〜950℃の水蒸
気雰囲気で酸化を行ない、容量用多結晶シリコン４上に
約1000Åの酸化膜５を成長させる（第１図ａ）。その
後、容量用多結晶シリコン４を成長させた条件と同じ条
件で10000〜12000Åの埋込用多結晶シリコン6a,6bを成
長させる（第１図ｂ）。ここで、例えば重量比がHF:HNO
3:CH3COOH＝1:7:40で温度が15〜25℃のエッチング液に
浸漬し、埋込用多結晶シリコンの全面エッチングすなわ
ちエッチバック８を行ない（第１図ｃ）、トレンチ以外
の部分の余分な埋込用多結晶シリコン6a,6bを除去し、
トレンチ内だけに埋込用多結晶シリコンを残す。この
時、半導体基板１の裏面の埋込用多結晶シリコン6bはエ
ッチバック８がウェットエッチングであるため、エッチ
ング液が裏面にまわり込み、付加的工程を用いることな
く半導体基板１表面の埋込用多結晶シリコン6aのエッチ
ングと同時にエッチングされ除去される（第１図ｄ）。
かかるエッチング液（ウェットエッチング）における埋
込用多結晶シリコン（ノンドープトポリシリコン）のウ
エハー面内均一性を第５図に示す。ウエハー面内均一性
はドライエッチングの57％に比べ10％と非常に良くなっ
ていることがわかる。また、酸化膜と埋込用多結晶シリ
コン（ノンドープトポリシリコン）とのウェットエッチ
ングによる選択比は第６図に示すようにドライエッチン
グの7.5に比しウェットエッチングでは10とこれもまた
良くなっている。
込用多結晶シリコン（ノンドープトポリシリコン）のウ
エハー面内均一性を第５図に示す。ウエハー面内均一性
はドライエッチングの57％に比べ10％と非常に良くなっ
ていることがわかる。また、酸化膜と埋込用多結晶シリ
コン（ノンドープトポリシリコン）とのウェットエッチ
ングによる選択比は第６図に示すようにドライエッチン
グの7.5に比しウェットエッチングでは10とこれもまた
良くなっている。
第２図は参考例を改善した本発明の一実施例の各工程で
の縦断面図である。ここではトレンチ埋込用多結晶シリ
コン6a,6bを成長させた後に850℃〜900℃の温度でPOCl3
がガス雰囲気中で多結晶シリコンにリン拡散を行なう。
このリン拡散はトレンチ２内にはいり込まないように制
御する必要がある。ここではリン拡散時間を20分、層抵
抗を13±３Ω／□として制御した。この結果、リンをト
レンチの中に入り込まないように導入することができ
た。７はリン拡散が行なわれた埋込用多結晶シリコン
（ノンドープトポリシリコン）である。この結果、第４
図に示される様にウェットエッチングによる埋込用多結
晶シリコン（参考例のノンドープトポリシリコン）のエ
ッチレートが200Å／分であるのに対し、本発明の一実
施例でのリンドープトポリシリコン７のエッチレートは
1200Å／分と約６倍になる。従ってエッチング時間が短
縮されスループットが高くなるという利点が得られる。
また、リンドープトポリシリコン７のウェットエッチに
よるウエハー面内均一性は15％となりこれも良好なレベ
ルにある。
の縦断面図である。ここではトレンチ埋込用多結晶シリ
コン6a,6bを成長させた後に850℃〜900℃の温度でPOCl3
がガス雰囲気中で多結晶シリコンにリン拡散を行なう。
このリン拡散はトレンチ２内にはいり込まないように制
御する必要がある。ここではリン拡散時間を20分、層抵
抗を13±３Ω／□として制御した。この結果、リンをト
レンチの中に入り込まないように導入することができ
た。７はリン拡散が行なわれた埋込用多結晶シリコン
（ノンドープトポリシリコン）である。この結果、第４
図に示される様にウェットエッチングによる埋込用多結
晶シリコン（参考例のノンドープトポリシリコン）のエ
ッチレートが200Å／分であるのに対し、本発明の一実
施例でのリンドープトポリシリコン７のエッチレートは
1200Å／分と約６倍になる。従ってエッチング時間が短
縮されスループットが高くなるという利点が得られる。
また、リンドープトポリシリコン７のウェットエッチに
よるウエハー面内均一性は15％となりこれも良好なレベ
ルにある。
以上説明したように本発明は、トレンチ内を埋込む埋込
用多結晶シリコンのエッチバックにウェットエッチを適
用することにより、トレンチ以外の半導体基板上に埋込
用多結晶シリコンを残すことなく、かつ、トレンチ内の
埋込用多結晶シリコンを過度にエッチングして、なくし
たりすることなく均一にエッチングを行なうことができ
る効果がある。従って信頼性の高い半導体装置の製造が
可能となる。又、半導体基板裏面の埋込用多結晶シリコ
ンのエッチングを該半導体基板表面の埋込用多結晶シリ
コンのエッチングと同時に行なえるため、工程の簡略化
が達成され製品のコストが低減できるという効果があ
る。
用多結晶シリコンのエッチバックにウェットエッチを適
用することにより、トレンチ以外の半導体基板上に埋込
用多結晶シリコンを残すことなく、かつ、トレンチ内の
埋込用多結晶シリコンを過度にエッチングして、なくし
たりすることなく均一にエッチングを行なうことができ
る効果がある。従って信頼性の高い半導体装置の製造が
可能となる。又、半導体基板裏面の埋込用多結晶シリコ
ンのエッチングを該半導体基板表面の埋込用多結晶シリ
コンのエッチングと同時に行なえるため、工程の簡略化
が達成され製品のコストが低減できるという効果があ
る。
第１図（ａ）〜（ｄ）は本発明の参考例の各工程断面
図、第２図（ａ）〜（ｄ）は本発明の一実施例の各工程
断面図、第３図（ａ）〜（ｄ）は従来例の各工程断面
図、第４図はエッチングレートの特性図、第５図はウエ
ハー面内均一性の特性図、第６図は選択比の特性図であ
る。 １……半導体基板、２……トレンチ、３……容量用絶縁
膜、４……容量用多結晶シリコン、５……酸化膜、6a…
…埋込用多結晶シリコン（表面）、6b……埋込用多結晶
シリコン（裏面）、７……リンドープトポリシリコン、
８……薬液によるエッチング、９……ガスによるエッチ
ング。
図、第２図（ａ）〜（ｄ）は本発明の一実施例の各工程
断面図、第３図（ａ）〜（ｄ）は従来例の各工程断面
図、第４図はエッチングレートの特性図、第５図はウエ
ハー面内均一性の特性図、第６図は選択比の特性図であ
る。 １……半導体基板、２……トレンチ、３……容量用絶縁
膜、４……容量用多結晶シリコン、５……酸化膜、6a…
…埋込用多結晶シリコン（表面）、6b……埋込用多結晶
シリコン（裏面）、７……リンドープトポリシリコン、
８……薬液によるエッチング、９……ガスによるエッチ
ング。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｍ
Claims (1)
- 【請求項１】表面に容量素子が形成される溝を有する半
導体基板の表面に容量用下部多結晶シリコン及び絶縁膜
を形成する工程と、その後基板の表裏全面に気相成長法
により容量用上部多結晶シリコンを形成する工程と、前
記容量用上部多結晶シリコンに対し、前記溝内部に不純
物が拡散されない条件で不純物を拡散する工程と、しか
る後前記溝内部に前記容量用上部多結晶シリコンが残る
ように基板全面をウェットエッチングする工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62197612A JPH0793288B2 (ja) | 1987-08-07 | 1987-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62197612A JPH0793288B2 (ja) | 1987-08-07 | 1987-08-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441219A JPS6441219A (en) | 1989-02-13 |
| JPH0793288B2 true JPH0793288B2 (ja) | 1995-10-09 |
Family
ID=16377369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62197612A Expired - Lifetime JPH0793288B2 (ja) | 1987-08-07 | 1987-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793288B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196373A (en) * | 1990-08-06 | 1993-03-23 | Harris Corporation | Method of making trench conductor and crossunder architecture |
| US6066527A (en) * | 1999-07-26 | 2000-05-23 | Infineon Technologies North America Corp. | Buried strap poly etch back (BSPE) process |
| JP2003060163A (ja) * | 2001-08-14 | 2003-02-28 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861641A (ja) * | 1981-10-09 | 1983-04-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS58220445A (ja) * | 1982-06-16 | 1983-12-22 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPS59101851A (ja) * | 1982-12-02 | 1984-06-12 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-08-07 JP JP62197612A patent/JPH0793288B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6441219A (en) | 1989-02-13 |
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