JP3036092B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3036092B2 JP3036092B2 JP3028175A JP2817591A JP3036092B2 JP 3036092 B2 JP3036092 B2 JP 3036092B2 JP 3028175 A JP3028175 A JP 3028175A JP 2817591 A JP2817591 A JP 2817591A JP 3036092 B2 JP3036092 B2 JP 3036092B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にDRAMセルのフイン構造のキャパシタの製造方
法に関する。
係り，特にDRAMセルのフイン構造のキャパシタの製造方
法に関する。
【０００２】近年，DRAMの微細化に伴い, キャパシタを
構成するSiO2膜, Si3N4 膜およびポリシリコン膜の薄膜
化が要求されている。このため，複雑な形状をしたフイ
ン構造のキャパシタは工程中に崩れやすくなり補強が必
要となってきた。
構成するSiO2膜, Si3N4 膜およびポリシリコン膜の薄膜
化が要求されている。このため，複雑な形状をしたフイ
ン構造のキャパシタは工程中に崩れやすくなり補強が必
要となってきた。
【０００３】本発明はこの必要性に対応した製法として
利用できる。
利用できる。
【０００４】
【従来の技術】図２ (A)〜(E) は従来例によるフイン構
造のセルキャパシタの製造方法を説明する断面図であ
る。
造のセルキャパシタの製造方法を説明する断面図であ
る。
【０００５】図２(A) において，１はｐ型シリコン(Si)
基板，２は分離絶縁膜と層間絶縁膜とゲート絶縁膜をま
とめて表示したSiO2膜, ３はセルFET のゲートである。
セルキャパシタの製造工程は, 通常の工程によりセルFE
T が形成された状態より出発する。
基板，２は分離絶縁膜と層間絶縁膜とゲート絶縁膜をま
とめて表示したSiO2膜, ３はセルFET のゲートである。
セルキャパシタの製造工程は, 通常の工程によりセルFE
T が形成された状態より出発する。
【０００６】まず, 気相成長(CVD) 法により, 基板上に
厚さ 500ÅのSiO2膜11, 厚さ 500ÅのSi3N4 膜12, 厚さ
500ÅのSiO2膜13を順に成長する。図２(B) において,
ドライエッチング法により，基板（セルFET のドレイ
ン）とのコンタクトホールを形成する。
厚さ 500ÅのSiO2膜11, 厚さ 500ÅのSi3N4 膜12, 厚さ
500ÅのSiO2膜13を順に成長する。図２(B) において,
ドライエッチング法により，基板（セルFET のドレイ
ン）とのコンタクトホールを形成する。
【０００７】つぎに, コンタクトホールを覆って基板上
に厚さ1000Åのポリシリコン膜15を成長する。図２(C)
において，ポリシリコン膜15をパターニングしてキャパ
シタの蓄積電極とし，ウエットエッチングによりSiO2膜
13を除去する。
に厚さ1000Åのポリシリコン膜15を成長する。図２(C)
において，ポリシリコン膜15をパターニングしてキャパ
シタの蓄積電極とし，ウエットエッチングによりSiO2膜
13を除去する。
【０００８】図２(D) において，ポリシリコン膜15の露
出部表面に, キャパシタの誘電体膜として厚さ70ÅのSi
3N4 膜16とSiO2膜18を形成する。図２(E) において，キ
ャパシタの対向電極として，CVD 法により基板上に厚さ
1500Åのポリシリコン膜19を成長してキャパシタの形成
を終わる。
出部表面に, キャパシタの誘電体膜として厚さ70ÅのSi
3N4 膜16とSiO2膜18を形成する。図２(E) において，キ
ャパシタの対向電極として，CVD 法により基板上に厚さ
1500Åのポリシリコン膜19を成長してキャパシタの形成
を終わる。
【０００９】
【発明が解決しようとする課題】従来例の工程では，パ
ターニングして形成されたフイン構造のポリシリコン膜
15の下側のSiO2膜13をウエットエッチングした後の, Si
3N4 膜16およびSiO2膜18を形成する際の熱処理によるポ
リシリコン膜15にかかるストレスのため，ポリシリコン
膜15の上部が倒れてしまうという問題が生じていた。
ターニングして形成されたフイン構造のポリシリコン膜
15の下側のSiO2膜13をウエットエッチングした後の, Si
3N4 膜16およびSiO2膜18を形成する際の熱処理によるポ
リシリコン膜15にかかるストレスのため，ポリシリコン
膜15の上部が倒れてしまうという問題が生じていた。
【００１０】本発明はフイン構造セルキャパシタの製造
工程において, 蓄積電極の倒れを防止し，DRAMの製造歩
留の向上を目的とする。
工程において, 蓄積電極の倒れを防止し，DRAMの製造歩
留の向上を目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は，半導
体基板(1) 表面の絶縁膜を介した表面に，ゲート電極を
形成する工程と，次いで，該ゲート電極の両側の該基板
(1) の表面に，導電性不純物を導入してソース領域およ
びドレイン領域を形成する工程と, 次いで，該ゲート電
極およびソース領域およびドレイン領域を含んで，該基
板(1) の表面を覆うように，第１の二酸化シリコン(SiO
2)膜(11), 第１の窒化シリコン(Si3N4) 膜(12), 第２の
二酸化シリコン膜(13), 第２の窒化シリコン膜(14)を順
次被着形成する工程と,次いで，該ドレイン領域表面を
露出させるように, 該第２の窒化シリコン膜(14), 該第
２の二酸化シリコン膜(13), 該第１の窒化シリコン膜(1
2), 該第１の二酸化シリコン膜(11)を順次エッチングし
てコンタクトホールを形成する工程と, 次いで，該コン
タクトホール底面に露出した前記ドレイン領域表面か
ら, 該コンタクトホールを介して, 該第２の窒化シリコ
ン膜(14)の表面に延在するように, 第１のポリシリコン
膜(15)を被着形成する工程と, 次いで, 該第１のポリシ
リコン膜(15)を覆うように, 第３の窒化シリコン膜(16)
を被着形成する工程と, 次いで, 前記第１の窒化シリコ
ン膜(12)が露出するように，該第３の窒化シリコン膜(1
6)および該第１のポリシリコン膜(15)および前記第２の
窒化シリコン膜(14)および前記第２の二酸化シリコン膜
(13)をパターニングし，該第１のポリシリコン膜(15)か
らなる蓄積電極を形成する工程と, 次いで, 残余の該第
２の二酸化シリコン膜(13)を溶液エッチングにより除去
する工程と, 次いで, 該第３の窒化シリコン膜(16)の表
面および該第１のポリシリコン膜(15)の露出した側面お
よび該第２の窒化シリコン膜(14)の表面に, 第３の二酸
化シリコン膜(18)を形成する工程と，次いで, 該第３の
二酸化シリコン膜(18)を覆うように, 第２のポリシリコ
ン膜(19)を化学気相成長成長する工程とを有する半導体
装置の製造方法により達成される。
体基板(1) 表面の絶縁膜を介した表面に，ゲート電極を
形成する工程と，次いで，該ゲート電極の両側の該基板
(1) の表面に，導電性不純物を導入してソース領域およ
びドレイン領域を形成する工程と, 次いで，該ゲート電
極およびソース領域およびドレイン領域を含んで，該基
板(1) の表面を覆うように，第１の二酸化シリコン(SiO
2)膜(11), 第１の窒化シリコン(Si3N4) 膜(12), 第２の
二酸化シリコン膜(13), 第２の窒化シリコン膜(14)を順
次被着形成する工程と,次いで，該ドレイン領域表面を
露出させるように, 該第２の窒化シリコン膜(14), 該第
２の二酸化シリコン膜(13), 該第１の窒化シリコン膜(1
2), 該第１の二酸化シリコン膜(11)を順次エッチングし
てコンタクトホールを形成する工程と, 次いで，該コン
タクトホール底面に露出した前記ドレイン領域表面か
ら, 該コンタクトホールを介して, 該第２の窒化シリコ
ン膜(14)の表面に延在するように, 第１のポリシリコン
膜(15)を被着形成する工程と, 次いで, 該第１のポリシ
リコン膜(15)を覆うように, 第３の窒化シリコン膜(16)
を被着形成する工程と, 次いで, 前記第１の窒化シリコ
ン膜(12)が露出するように，該第３の窒化シリコン膜(1
6)および該第１のポリシリコン膜(15)および前記第２の
窒化シリコン膜(14)および前記第２の二酸化シリコン膜
(13)をパターニングし，該第１のポリシリコン膜(15)か
らなる蓄積電極を形成する工程と, 次いで, 残余の該第
２の二酸化シリコン膜(13)を溶液エッチングにより除去
する工程と, 次いで, 該第３の窒化シリコン膜(16)の表
面および該第１のポリシリコン膜(15)の露出した側面お
よび該第２の窒化シリコン膜(14)の表面に, 第３の二酸
化シリコン膜(18)を形成する工程と，次いで, 該第３の
二酸化シリコン膜(18)を覆うように, 第２のポリシリコ
ン膜(19)を化学気相成長成長する工程とを有する半導体
装置の製造方法により達成される。
【００１２】
【作用】本発明によれば，蓄積電極下のCVD SiO2膜をエ
ッチング以前に, 蓄積電極の露出部表面にキャパシタの
誘電体膜となるSi3N4 膜が形成されているため，この膜
により蓄積電極は補強されて倒れることはない。
ッチング以前に, 蓄積電極の露出部表面にキャパシタの
誘電体膜となるSi3N4 膜が形成されているため，この膜
により蓄積電極は補強されて倒れることはない。
【００１３】さらに, CVD SiO2膜をエッチング除去後,
対向電極となるポリシリコン膜形成前の熱処理が削減で
きるため，誘電体膜となるSiO2膜の形成時の蓄積電極の
崩れを防ぐことができる。
対向電極となるポリシリコン膜形成前の熱処理が削減で
きるため，誘電体膜となるSiO2膜の形成時の蓄積電極の
崩れを防ぐことができる。
【００１４】対向電極となるポリシリコン膜形成前の熱
処理は，従来例ではCVD Si3N4 膜の成長とSi3N4 膜酸化
の熱処理と２工程あったが，本発明では前者の工程がな
くなる。
処理は，従来例ではCVD Si3N4 膜の成長とSi3N4 膜酸化
の熱処理と２工程あったが，本発明では前者の工程がな
くなる。
【００１５】
【実施例】図１ (A)〜(E) は本発明の一実施例によるフ
イン構造のセルキャパシタの製造方法を説明する断面図
である。
イン構造のセルキャパシタの製造方法を説明する断面図
である。
【００１６】図１(A) において，１はｐ型シリコン(Si)
基板，２は分離絶縁膜と層間絶縁膜とゲート絶縁膜をま
とめて表示したSiO2膜, ３はセルFET のゲートである。
セルキャパシタの製造工程は通常の工程によりセルFET
が形成された状態より出発する。
基板，２は分離絶縁膜と層間絶縁膜とゲート絶縁膜をま
とめて表示したSiO2膜, ３はセルFET のゲートである。
セルキャパシタの製造工程は通常の工程によりセルFET
が形成された状態より出発する。
【００１７】まず, CVD 法により, 基板上に厚さ 500Å
の第１のSiO2膜11, 厚さ 500Åの第１のSi3N4 膜12, 厚
さ 500Åの第２のSiO2膜13, キャパシタの誘電体膜とな
る厚さ70Åの第２のSi3N4 膜14を順に成長する。
の第１のSiO2膜11, 厚さ 500Åの第１のSi3N4 膜12, 厚
さ 500Åの第２のSiO2膜13, キャパシタの誘電体膜とな
る厚さ70Åの第２のSi3N4 膜14を順に成長する。
【００１８】図１(B) において, ドライエッチング法に
より，基板（セルトランジスタのドレイン）とのコンタ
クトホールを形成する。つぎに, コンタクトホールを覆
って基板上に厚さ1000Åの第１のポリシリコン膜15とキ
ャパシタの誘電体膜となる厚さ70Åの第３のSi3N4 膜16
を順に成長する。
より，基板（セルトランジスタのドレイン）とのコンタ
クトホールを形成する。つぎに, コンタクトホールを覆
って基板上に厚さ1000Åの第１のポリシリコン膜15とキ
ャパシタの誘電体膜となる厚さ70Åの第３のSi3N4 膜16
を順に成長する。
【００１９】図１(C) において，第３のSi3N4 膜16, 第
１のポリシリコン膜15, 第２のSi3N4 膜14, 第２のSiO2
膜13をコンタクトホールの周囲を残してパターニング
し, パターニングされた第１のポリシリコン膜15をキャ
パシタの蓄積電極とする。
１のポリシリコン膜15, 第２のSi3N4 膜14, 第２のSiO2
膜13をコンタクトホールの周囲を残してパターニング
し, パターニングされた第１のポリシリコン膜15をキャ
パシタの蓄積電極とする。
【００２０】図１(D) において，ウエットエッチングに
より蓄積電極下の傘の下側の第２のSiO2膜13を除去す
る。図１(E) において，水蒸気酸化法により第３のSi3N
4 膜16の表面および第１のポリシリコン膜15の露出した
側面および第２のSi3N4 膜14の露出面に, キャパシタの
誘電体膜として第３のSiO2膜18を形成する。
より蓄積電極下の傘の下側の第２のSiO2膜13を除去す
る。図１(E) において，水蒸気酸化法により第３のSi3N
4 膜16の表面および第１のポリシリコン膜15の露出した
側面および第２のSi3N4 膜14の露出面に, キャパシタの
誘電体膜として第３のSiO2膜18を形成する。
【００２１】つぎに, キャパシタの対向電極として，CV
D 法により基板上に厚さ1500Åの第２のポリシリコン膜
19を成長してキャパシタの形成を終わる。
D 法により基板上に厚さ1500Åの第２のポリシリコン膜
19を成長してキャパシタの形成を終わる。
【００２２】
【発明の効果】フイン構造セルキャパシタの製造工程に
おいて, 蓄積電極の倒れを防止することができた。
おいて, 蓄積電極の倒れを防止することができた。
【００２３】この結果, DRAMの製造歩留が向上した。
【図１】 本発明の一実施例によるフイン構造のセルキ
ャパシタの製造方法を説明する断面図
ャパシタの製造方法を説明する断面図
【図２】 従来例によるフイン構造のセルキャパシタの
製造方法を説明する断面図
製造方法を説明する断面図
１ 半導体基板でp-Si基板 ２ 分離絶縁膜と層間絶縁膜とゲート絶縁膜をまとめて
表示したSiO2膜 ３ セルFET のゲート 11 第１のSiO2膜 12 第１のSi3N4 膜 13 第２のSiO2膜 14 第２のSi3N4 膜（キャパシタの誘電体膜） 15 第１のポリシリコン膜（蓄積電極） 16 第３のSi3N4 膜（キャパシタの誘電体膜） 18 第３のSiO2膜（キャパシタの誘電体膜） 19 第２のポリシリコン膜（対向電極）
表示したSiO2膜 ３ セルFET のゲート 11 第１のSiO2膜 12 第１のSi3N4 膜 13 第２のSiO2膜 14 第２のSi3N4 膜（キャパシタの誘電体膜） 15 第１のポリシリコン膜（蓄積電極） 16 第３のSi3N4 膜（キャパシタの誘電体膜） 18 第３のSiO2膜（キャパシタの誘電体膜） 19 第２のポリシリコン膜（対向電極）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115
Claims (1)
- 【請求項１】 半導体基板(1) 表面の絶縁膜を介した表
面に，ゲート電極を形成する工程と，次いで，該ゲート
電極の両側の該基板(1) の表面に，導電性不純物を導入
してソース領域およびドレイン領域を形成する工程と,
次いで，該ゲート電極およびソース領域およびドレイン
領域を含んで，該基板(1) の表面を覆うように，第１の
二酸化シリコン(SiO2)膜(11), 第１の窒化シリコン(Si3
N4) 膜(12), 第２の二酸化シリコン膜(13), 第２の窒化
シリコン膜(14)を順次被着形成する工程と, 次いで，該
ドレイン領域表面を露出させるように, 該第２の窒化シ
リコン膜(14), 該第２の二酸化シリコン膜(13), 該第１
の窒化シリコン膜(12), 該第１の二酸化シリコン膜(11)
を順次エッチングしてコンタクトホールを形成する工程
と, 次いで，該コンタクトホール底面に露出した前記ド
レイン領域表面から, 該コンタクトホールを介して, 該
第２の窒化シリコン膜(14)の表面に延在するように, 第
１のポリシリコン膜(15)を被着形成する工程と, 次い
で, 該第１のポリシリコン膜(15)を覆うように, 第３の
窒化シリコン膜(16)を被着形成する工程と, 次いで, 前
記第１の窒化シリコン膜(12)が露出するように，該第３
の窒化シリコン膜(16)および該第１のポリシリコン膜(1
5)および前記第２の窒化シリコン膜(14)および前記第２
の二酸化シリコン膜(13)をパターニングし，該第１のポ
リシリコン膜(15)からなる蓄積電極を形成する工程と,
次いで, 残余の該第２の二酸化シリコン膜(13)を溶液エ
ッチングにより除去する工程と, 次いで, 該第３の窒化
シリコン膜(16)の表面および該第１のポリシリコン膜(1
5)の露出した側面および該第２の窒化シリコン膜(14)の
表面に, 第３の二酸化シリコン膜(18)を形成する工程
と，次いで, 該第３の二酸化シリコン膜(18)を覆うよう
に, 第２のポリシリコン膜(19)を化学気相成長成長する
工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028175A JP3036092B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028175A JP3036092B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267370A JPH04267370A (ja) | 1992-09-22 |
| JP3036092B2 true JP3036092B2 (ja) | 2000-04-24 |
Family
ID=12241394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028175A Expired - Fee Related JP3036092B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036092B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5564180A (en) * | 1994-11-14 | 1996-10-15 | United Microelectronics Corp. | Method of fabricating DRAM cell capacitor |
| US5688709A (en) * | 1996-02-14 | 1997-11-18 | Lsi Logic Corporation | Method for forming composite trench-fin capacitors for DRAMS |
-
1991
- 1991-02-22 JP JP3028175A patent/JP3036092B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04267370A (ja) | 1992-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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