JPS63114158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63114158A JPS63114158A JP25937086A JP25937086A JPS63114158A JP S63114158 A JPS63114158 A JP S63114158A JP 25937086 A JP25937086 A JP 25937086A JP 25937086 A JP25937086 A JP 25937086A JP S63114158 A JPS63114158 A JP S63114158A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関するもので、特に
トレンチ型キャパシタを有する半導体装置の製造方法に
関する。
トレンチ型キャパシタを有する半導体装置の製造方法に
関する。
本発明は、トレンチ型キャパシタを製造する方法に於い
て、基板上に不純物を含む絶縁層を形成する工程、該絶
縁層をエツチングして柱状部を残す工程、該柱状部間に
半扉体層を成長させる工程、該柱状部から該半導体成長
層に不純物を拡散させる工程、及び該柱状部を除去する
工程を採用する事により、均一な形状のトレンチを得る
ことができるようにし、かつトレンチ側壁に均一な不純
物濃度プロファイルを有する不純物領域を形成すること
ができるようにしたものである。
て、基板上に不純物を含む絶縁層を形成する工程、該絶
縁層をエツチングして柱状部を残す工程、該柱状部間に
半扉体層を成長させる工程、該柱状部から該半導体成長
層に不純物を拡散させる工程、及び該柱状部を除去する
工程を採用する事により、均一な形状のトレンチを得る
ことができるようにし、かつトレンチ側壁に均一な不純
物濃度プロファイルを有する不純物領域を形成すること
ができるようにしたものである。
第２図に基づいて、従来のトレンチキャパシタの製造方
法を各工程毎に説明する。
法を各工程毎に説明する。
Ａ、Ｐ型Ｓｉ基板１の表面にＳｉＯ□層６を成長させ、
さらにその上にフォトレジスト層１０を設けて、これに
トレンチ形成用の窓開けを行う。
さらにその上にフォトレジスト層１０を設けて、これに
トレンチ形成用の窓開けを行う。
Ｂ、ＣＨＦ３ガスを用いたＲＩＥ法により、ＳｉＯ□層
６にトレンチ巾の窓開けを行う。
６にトレンチ巾の窓開けを行う。
Ｃ，ＣＦ４とＣ１２ガスを用いたＲＩＩＥ法により、Ｓ
ｉ基板１にトレンチ５を形成する。この時、トレンチの
深さを決めるＲＩＢ処理のエンドポイントは、処理時間
のコントロールによって決められる。
ｉ基板１にトレンチ５を形成する。この時、トレンチの
深さを決めるＲＩＢ処理のエンドポイントは、処理時間
のコントロールによって決められる。
Ｄ、ＣＶＤ法によりＡｓ５Ｇ層１１を全面に形成する。
Ｅ、同相拡散によりＡｓ５ＧｉｉｉｌｌからＡｓをＳｉ
基板１に拡散させて、Ｎ”＠４を形成する。
基板１に拡散させて、Ｎ”＠４を形成する。
Ｆ、Ａｓ５Ｇ層１１を除去した後、トレンチ溝表面にキ
ャパシタ酸化膜を形成し、さらに多結晶Ｓｉ層を埋めて
キャパシタ電極とする。
ャパシタ酸化膜を形成し、さらに多結晶Ｓｉ層を埋めて
キャパシタ電極とする。
この製造方法に於いては、トレンチ側壁への不純物層の
形成は、Ａｓ５Ｇ層による固相拡散により行われている
。固相拡散を採用する理由はトレンチが深いためである
が、トレンチのアスペクト比が１以下の場合には、イオ
ン注入によりトレンチ側壁に不純物層を形成することが
できる。これは、通常行われているようにイオンビーム
を基板に対して約７°（ｔＪｌｉけて注入させ、基板を
ビームに対して円転させることにより実現される。
形成は、Ａｓ５Ｇ層による固相拡散により行われている
。固相拡散を採用する理由はトレンチが深いためである
が、トレンチのアスペクト比が１以下の場合には、イオ
ン注入によりトレンチ側壁に不純物層を形成することが
できる。これは、通常行われているようにイオンビーム
を基板に対して約７°（ｔＪｌｉけて注入させ、基板を
ビームに対して円転させることにより実現される。
従来のトレンチの製造方法では、トレンチ表面にＡｓ５
Ｇ層等のドープガラス層が均一に付着されないと言う問
題点がある。このドープガラス層の形成時には、ドープ
ガラスのデポジションとそのガラス層への不純物の溶は
込みの２つの反応を共に表面反応律速条件に設定する必
要がある。反応がこの条件から大きく外れると被覆性が
悪くなり、トレンチの底に行くほど、ドープガラスが薄
（なったりと言った問題が発生する。
Ｇ層等のドープガラス層が均一に付着されないと言う問
題点がある。このドープガラス層の形成時には、ドープ
ガラスのデポジションとそのガラス層への不純物の溶は
込みの２つの反応を共に表面反応律速条件に設定する必
要がある。反応がこの条件から大きく外れると被覆性が
悪くなり、トレンチの底に行くほど、ドープガラスが薄
（なったりと言った問題が発生する。
第３図Ａの状態は、ドープガラス９の形成が供給律速の
場合で、トレンチの底で膜厚が薄くなっている。
場合で、トレンチの底で膜厚が薄くなっている。
第３図Ｂは、不純物のドープガラス９への溶は込みが供
給律速の場合を示したもので、トレンチの底では不純物
濃度が低くなっている。（プレスジャーナル社発行「月
刊Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＷｏｒｌｄＪ１９８６
年１０月号 Ｐ、Ｐ、６５〜６９）一方、ウェーハの口
径が８インチ以上の大口径になって（ると、形成される
トレンチの形状がウェーハの部所で異なると言う問題が
無視できなくなって来る。これはＲＩＥ装置のエツチン
グレートが、装置の周辺部より中心部の方が大きいと言
う特性から発生するものである。
給律速の場合を示したもので、トレンチの底では不純物
濃度が低くなっている。（プレスジャーナル社発行「月
刊Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＷｏｒｌｄＪ１９８６
年１０月号 Ｐ、Ｐ、６５〜６９）一方、ウェーハの口
径が８インチ以上の大口径になって（ると、形成される
トレンチの形状がウェーハの部所で異なると言う問題が
無視できなくなって来る。これはＲＩＥ装置のエツチン
グレートが、装置の周辺部より中心部の方が大きいと言
う特性から発生するものである。
この様に、ウェーハの大口径化に伴い、ＲＩＢに伴うト
レンチ形状の不均一性及びＣＶＤ膜の不均一性が特に製
造面で大きな問題となっている。
レンチ形状の不均一性及びＣＶＤ膜の不均一性が特に製
造面で大きな問題となっている。
本発明は、溝型容量を有する半導体装置の製造方法にお
いて、半導体基板上に不純物を含む絶縁層を形成する工
程、該絶縁層をエツチングして柱状部を残す工程、該柱
状部間に反対導電型の半導体層を成長させる工程、該柱
状部から該半導体成長層に不純物を拡散させる工程、該
柱状部を除去する工程とからなる半導体装置の製造方法
を採用することにより、上記問題点を解決した。
いて、半導体基板上に不純物を含む絶縁層を形成する工
程、該絶縁層をエツチングして柱状部を残す工程、該柱
状部間に反対導電型の半導体層を成長させる工程、該柱
状部から該半導体成長層に不純物を拡散させる工程、該
柱状部を除去する工程とからなる半導体装置の製造方法
を採用することにより、上記問題点を解決した。
本発明は、従来の様に基板にトレンチを掘るのではなく
、トレンチとなるべき絶縁膜を柱状に残すという方法を
採用したので、トレンチの深さを容易にコントロールす
ることができる。
、トレンチとなるべき絶縁膜を柱状に残すという方法を
採用したので、トレンチの深さを容易にコントロールす
ることができる。
又、従来の製造方法では、トレンチ内の不純物拡散源の
形成をＣＶＤ法により行っているが、この方法では膜厚
分布、濃度分布を制御する事が困難である為、出来上が
ったキャパシタの容量は不均一となってしまった。本発
明では基板上の平坦な部分に予め固相拡散源を形成して
おくので、その固相拡散源の濃度は均一となっており拡
散層の不純物濃度の制御を容易に行うことができる。
形成をＣＶＤ法により行っているが、この方法では膜厚
分布、濃度分布を制御する事が困難である為、出来上が
ったキャパシタの容量は不均一となってしまった。本発
明では基板上の平坦な部分に予め固相拡散源を形成して
おくので、その固相拡散源の濃度は均一となっており拡
散層の不純物濃度の制御を容易に行うことができる。
Ｐ型Ｓｔ基板にゲッタリング作用を与えておけば、α線
粒子によるソフトエラーの発生を基板で防止することが
できる。
粒子によるソフトエラーの発生を基板で防止することが
できる。
第１図Ａ−Ｆに基づいて、本発明の実施例を各工程毎に
説明する。
説明する。
Ａ、Ｐ型Ｓｉ基板１上、固相拡散源となるＢＡｓＳＧＪ
ｉｉ ２をＣＶＤ法により５μの厚さに形成する。
ｉｉ ２をＣＶＤ法により５μの厚さに形成する。
Ｂ、将来トレンチとなる部分にフォトレジストパターン
を残して、ＢＡｓＳＧ層２にＲＩＢ処理を行い、柱状部
分のみを残す。この際、ＢＡｓＳＧＪｉｉ ２とＳｉ基
板１のエツチング選択比をある程度大きくしておく必要
がある。Ｓｉ基板１はＲＩＥ処理のストッパーとして働
くので、Ｓｉの発光スペクトルを測定することによりＲ
ＩＥ処理のエンドポイントを容易に検知することができ
る。
を残して、ＢＡｓＳＧ層２にＲＩＢ処理を行い、柱状部
分のみを残す。この際、ＢＡｓＳＧＪｉｉ ２とＳｉ基
板１のエツチング選択比をある程度大きくしておく必要
がある。Ｓｉ基板１はＲＩＥ処理のストッパーとして働
くので、Ｓｉの発光スペクトルを測定することによりＲ
ＩＥ処理のエンドポイントを容易に検知することができ
る。
Ｃ０選択エピタキシャル成長法によりｌ”５ｉｌＷ３を
、柱状部分のＢＡｓＳＧ層２と同一平面になるまで成長
させる。この時、表面に凹凸が発生している場合には、
エッチバック法等によって表面を平坦化する。
、柱状部分のＢＡｓＳＧ層２と同一平面になるまで成長
させる。この時、表面に凹凸が発生している場合には、
エッチバック法等によって表面を平坦化する。
Ｄ、基板を高温加熱して、固相拡散源となるＢＡｓＳＧ
層２からＢとＡｓをエピタキシャル層３内に拡散させる
。Ａｓにより形成されるＮ″層４外側にはＢの拡散によ
りＰ層が形成される。このＮ゛層４容量を増加させるた
め、またＰ層はキャパシタの空乏層同士が接触してパン
チスルーを起こすのを防止し、信号保持時間を向上させ
る目的で形成される。
層２からＢとＡｓをエピタキシャル層３内に拡散させる
。Ａｓにより形成されるＮ″層４外側にはＢの拡散によ
りＰ層が形成される。このＮ゛層４容量を増加させるた
め、またＰ層はキャパシタの空乏層同士が接触してパン
チスルーを起こすのを防止し、信号保持時間を向上させ
る目的で形成される。
Ｅ、弗酸系の溶液により、ＢＡｓＳＧ層２を除去する。
Ｆ、 これ以後のトレンチキャパシタの製造工程は従
来と同様であるが、先ず薄いパッド酸化膜を熱酸化によ
り形成する。次に、トレンチを一時的に埋め込む為、多
結晶ＳｉをＣＶＤ法により成長させ、エッチバックを行
ってトレンチ内のみに多結晶Ｓｉを残す。
来と同様であるが、先ず薄いパッド酸化膜を熱酸化によ
り形成する。次に、トレンチを一時的に埋め込む為、多
結晶ＳｉをＣＶＤ法により成長させ、エッチバックを行
ってトレンチ内のみに多結晶Ｓｉを残す。
次に素子間分離領域形成の工程として、ＳｉＪ＜１！！
をＣＶＤ法により形成し、フォトレジストを用いてＬＯ
ＧＯＳのパターンニングを行ってＳｉＪ４層をエツチン
グし、チャンネルストッパ用のイオン注入を行う。
をＣＶＤ法により形成し、フォトレジストを用いてＬＯ
ＧＯＳのパターンニングを行ってＳｉＪ４層をエツチン
グし、チャンネルストッパ用のイオン注入を行う。
この後、トレンチ内の多結晶Ｓｔとパッド酸化膜を除去
して、キャパシタ酸化膜６を成長させ、多結晶Ｓｉ層７
でトレンチ内を埋め込み、Ｓｉ３Ｎ４膜８を形成してト
レンチの上部を被う。
して、キャパシタ酸化膜６を成長させ、多結晶Ｓｉ層７
でトレンチ内を埋め込み、Ｓｉ３Ｎ４膜８を形成してト
レンチの上部を被う。
本発明には、次の様な効果が期待できる。
（ｉ）従来の様に面積の小さい部分を深くエツチングす
る方法に比較して、本発明は面積の大きい部分を柱状に
エツチングするので、エツチング精度が向上し広い範囲
に渡って均一な形状のトレンチを得ることができる。
る方法に比較して、本発明は面積の大きい部分を柱状に
エツチングするので、エツチング精度が向上し広い範囲
に渡って均一な形状のトレンチを得ることができる。
固相拡散源（ＳｉＯ□系）の下にはＳｔが存在するため
にオーバエッチが可能となり、トレンチの深さを全ての
場所で均一にすることができる。
にオーバエッチが可能となり、トレンチの深さを全ての
場所で均一にすることができる。
（ｉｉ）固相拡散源をあらかじめ形成しておくので拡散
源内部の不純物は均一であり、その為溝周辺の拡散層の
濃度プロファイルが制御し易くなる。
源内部の不純物は均一であり、その為溝周辺の拡散層の
濃度プロファイルが制御し易くなる。
（ｉｉｉ ）幅の狭いトレンチを形成できるので微細化
に適している。
に適している。
【図面の簡単な説明】
第１図は本発明の半導体装置の製造方法である。
第２図は従来の半導体装置の製造方法である。
第３図は従来の製造方法の欠点を示す。
１・・・Ｐ型基板 ２・・・ＢＡｓＳＧ層３・
・・エピタキシャル層 ４・・・Ｎ゛拡散層５・・・ト
レンチ ６・・・５ｉＯｚ層７・・・多結晶
ＳｉＮ ８・・・Ｓｉ３Ｎ４膜９・・・ドープガ
ラス １０・・・フォトレジスト１１・・・Ａｓ２
Ｏ層
・・エピタキシャル層 ４・・・Ｎ゛拡散層５・・・ト
レンチ ６・・・５ｉＯｚ層７・・・多結晶
ＳｉＮ ８・・・Ｓｉ３Ｎ４膜９・・・ドープガ
ラス １０・・・フォトレジスト１１・・・Ａｓ２
Ｏ層
Claims (1)
- 【特許請求の範囲】 溝型容量を有する半導体装置の製造方法において、基板
上に不純物を含む絶縁層を形成する工程、該絶縁層をエ
ッチングして柱状部を残す工程、該柱状部間に半導体層
を成長させる工程、 該柱状部から該半導体成長層に不純物を拡散させる工程
、及び、 該柱状部を除去する工程とからなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25937086A JPS63114158A (ja) | 1986-10-30 | 1986-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25937086A JPS63114158A (ja) | 1986-10-30 | 1986-10-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114158A true JPS63114158A (ja) | 1988-05-19 |
Family
ID=17333174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25937086A Pending JPS63114158A (ja) | 1986-10-30 | 1986-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114158A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
| US4925805A (en) * | 1988-04-05 | 1990-05-15 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having an SOI structure using selectable etching |
| US4931409A (en) * | 1988-01-30 | 1990-06-05 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having trench isolation |
| WO2023056140A1 (en) * | 2021-09-30 | 2023-04-06 | Macom Technology Solutions Holdings, Inc. | Semiconductor device and method of forming monolithic surge protection resistor |
-
1986
- 1986-10-30 JP JP25937086A patent/JPS63114158A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
| US4931409A (en) * | 1988-01-30 | 1990-06-05 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having trench isolation |
| US4925805A (en) * | 1988-04-05 | 1990-05-15 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having an SOI structure using selectable etching |
| WO2023056140A1 (en) * | 2021-09-30 | 2023-04-06 | Macom Technology Solutions Holdings, Inc. | Semiconductor device and method of forming monolithic surge protection resistor |
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