JP2003060163A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2003060163A JP2003060163A JP2001246106A JP2001246106A JP2003060163A JP 2003060163 A JP2003060163 A JP 2003060163A JP 2001246106 A JP2001246106 A JP 2001246106A JP 2001246106 A JP2001246106 A JP 2001246106A JP 2003060163 A JP2003060163 A JP 2003060163A
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Abstract
(57)【要約】
【課題】 半導体集積回路装置の製造歩留まりの向上を
図る。 【解決手段】 半導体集積回路装置の製造方法におい
て、半導体ウエハの主面上に多結晶シリコン膜を成膜す
る工程と、前記多結晶シリコン膜を所定の形状に加工す
る工程と、前記多結晶シリコン膜の上層に多層配線層を
形成する工程とを有し、更に、前記多結晶シリコン膜の
成膜時において前記半導体ウエハの主面と向かい合う他
の主面に成膜された他の多結晶シリコン膜を除去する工
程を有する。
図る。 【解決手段】 半導体集積回路装置の製造方法におい
て、半導体ウエハの主面上に多結晶シリコン膜を成膜す
る工程と、前記多結晶シリコン膜を所定の形状に加工す
る工程と、前記多結晶シリコン膜の上層に多層配線層を
形成する工程とを有し、更に、前記多結晶シリコン膜の
成膜時において前記半導体ウエハの主面と向かい合う他
の主面に成膜された他の多結晶シリコン膜を除去する工
程を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＤＲＡＭ（ＤynamicＲando
m Ａccess Ｍemory）と論理演算回路とをワンチップ上
に搭載したシステムオンチップに適用して有効な技術に
関するものである。
置の製造技術に関し、特に、ＤＲＡＭ（ＤynamicＲando
m Ａccess Ｍemory）と論理演算回路とをワンチップ上
に搭載したシステムオンチップに適用して有効な技術に
関するものである。
【０００２】
【従来の技術】近年、マルチメディア、情報通信などの
最先端技術分野においては、マイクロコンピュータ、Ｄ
ＲＡＭ、ＡＳＩＣ（Ａpplication Ｓpecific Ｉntegrat
d Ｃircuit）、フラッシュメモリなどをワンチップ内に
混載したシステムオンチップ構造を実現することによっ
て、データ転送速度の高速化、省スペース化（高実装密
度化）、低消費電力化を図る動きが活発になっている。
最先端技術分野においては、マイクロコンピュータ、Ｄ
ＲＡＭ、ＡＳＩＣ（Ａpplication Ｓpecific Ｉntegrat
d Ｃircuit）、フラッシュメモリなどをワンチップ内に
混載したシステムオンチップ構造を実現することによっ
て、データ転送速度の高速化、省スペース化（高実装密
度化）、低消費電力化を図る動きが活発になっている。
【０００３】一方、ＤＲＡＭのメモリセルは、半導体基
板の一主面上にマトリックス上に配置された複数のワー
ド線と複数のビット線との交差部に配置され、一つのメ
モリセル選択用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓem
iconductor Ｆield ＥffectＴransistor）と、これに直
列に接続された一つの情報蓄積用容量素子とで構成され
ている。メモリセル選択用ＭＩＳＦＥＴは、主に、チャ
ネル形成領域、ワード線と一体に形成されたゲート電
極、ソース，ドレインを構成する一対の半導体領域等を
有する構成になっている。ビット線はメモリセル選択用
ＭＩＳＦＥＴの一方の半導体領域と電気的に接続され、
情報蓄積用容量素子はメモリセル選択用ＭＩＳＦＥＴの
他方の半導体領域と電気的に接続されている。このよう
なＤＲＡＭのモリセルにおいては、種々な構造のものが
提案されているが、高集積化に伴うセル面積の縮小に好
適なメモリセルとして、ビット線の上層に情報蓄積用容
量素子を配置したＣＯＢ(Ｃapacitor Ｏver Ｂitline）
構造のメモリセルが主流となりつつある。
板の一主面上にマトリックス上に配置された複数のワー
ド線と複数のビット線との交差部に配置され、一つのメ
モリセル選択用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓem
iconductor Ｆield ＥffectＴransistor）と、これに直
列に接続された一つの情報蓄積用容量素子とで構成され
ている。メモリセル選択用ＭＩＳＦＥＴは、主に、チャ
ネル形成領域、ワード線と一体に形成されたゲート電
極、ソース，ドレインを構成する一対の半導体領域等を
有する構成になっている。ビット線はメモリセル選択用
ＭＩＳＦＥＴの一方の半導体領域と電気的に接続され、
情報蓄積用容量素子はメモリセル選択用ＭＩＳＦＥＴの
他方の半導体領域と電気的に接続されている。このよう
なＤＲＡＭのモリセルにおいては、種々な構造のものが
提案されているが、高集積化に伴うセル面積の縮小に好
適なメモリセルとして、ビット線の上層に情報蓄積用容
量素子を配置したＣＯＢ(Ｃapacitor Ｏver Ｂitline）
構造のメモリセルが主流となりつつある。
【０００４】
【発明が解決しようとする課題】本発明者は、ＣＯＢ構
造のメモリセルを有するＤＲＡＭと、論理演算回路とを
混載したシステムＬＳＩ（Ｌarge Ｓcale Ｉntegrated
Ｃircuit）について検討した結果、以下の問題点を見出
した。
造のメモリセルを有するＤＲＡＭと、論理演算回路とを
混載したシステムＬＳＩ（Ｌarge Ｓcale Ｉntegrated
Ｃircuit）について検討した結果、以下の問題点を見出
した。
【０００５】ＤＲＡＭ及び論理演算回路を混載するシス
テムＬＳＩでは、ＤＲＡＭのメモリセルを形成した後、
例えば５層の配線層を使って論理演算回路を形成してい
る。
テムＬＳＩでは、ＤＲＡＭのメモリセルを形成した後、
例えば５層の配線層を使って論理演算回路を形成してい
る。
【０００６】ＣＯＢ構造のメモリセルは、メモリセル選
択用ＭＩＳＦＥＴの上層に層間絶縁膜を介在してビット
線が形成され、更にビット線の上層に層間絶縁膜を介在
して情報蓄積用容量素子が形成された構成となっている
ため、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量
素子との電気的な接続は、メモリセル選択用ＭＩＳＦＥ
Ｔとビット線との間の層間絶縁膜に埋め込まれた第１の
導電性プラグ、並びにビット線と情報蓄積用容量素子と
の間の層間絶縁膜に埋め込まれた第２の導電性プラグを
介在して行われている。第１及び第２の導電性プラグ
は、半導体ウエハの主面上に層間絶縁膜を形成し、その
後、層間絶縁膜に接続孔を形成し、その後、接続孔の内
部を埋め込むようにして層間絶縁膜上に導電膜を形成
し、その後、接続孔の内部に導電膜が残るように層間絶
縁膜上の導電膜を選択的に除去することによって形成さ
れる。
択用ＭＩＳＦＥＴの上層に層間絶縁膜を介在してビット
線が形成され、更にビット線の上層に層間絶縁膜を介在
して情報蓄積用容量素子が形成された構成となっている
ため、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量
素子との電気的な接続は、メモリセル選択用ＭＩＳＦＥ
Ｔとビット線との間の層間絶縁膜に埋め込まれた第１の
導電性プラグ、並びにビット線と情報蓄積用容量素子と
の間の層間絶縁膜に埋め込まれた第２の導電性プラグを
介在して行われている。第１及び第２の導電性プラグ
は、半導体ウエハの主面上に層間絶縁膜を形成し、その
後、層間絶縁膜に接続孔を形成し、その後、接続孔の内
部を埋め込むようにして層間絶縁膜上に導電膜を形成
し、その後、接続孔の内部に導電膜が残るように層間絶
縁膜上の導電膜を選択的に除去することによって形成さ
れる。
【０００７】第１及び第２の導電性プラグの形成、並び
にメモリセル選択用ＭＩＳＦＥＴのゲート電極の形成に
おいては、例えば、抵抗値を低減する不純物が導入され
た多結晶シリコン膜が用いられている。また、層間絶縁
膜の形成においては、例えば酸化シリコン膜が用いられ
ている。
にメモリセル選択用ＭＩＳＦＥＴのゲート電極の形成に
おいては、例えば、抵抗値を低減する不純物が導入され
た多結晶シリコン膜が用いられている。また、層間絶縁
膜の形成においては、例えば酸化シリコン膜が用いられ
ている。
【０００８】量産ラインにおける多結晶シリコン膜並び
に酸化シリコン膜は、半導体ウエハのスループットの向
上を図るため、一般的に、成膜室（炉体）の中に複数の
半導体ウエハをその厚さ方向（板厚方向）に所定の間隔
を置いて配置するバッチ式のＣＶＤ（Ｃhemical Ｖapor
Ｄeposition）装置によって成膜される。従って、半導
体ウエハの主面側に多結晶シリコン膜並びに酸化シリコ
ン膜を成膜する際、半導体ウエハの主面と向かい合う裏
面（他の主面）側にも多結晶シリコン膜並びに酸化シリ
コン膜が成膜される。
に酸化シリコン膜は、半導体ウエハのスループットの向
上を図るため、一般的に、成膜室（炉体）の中に複数の
半導体ウエハをその厚さ方向（板厚方向）に所定の間隔
を置いて配置するバッチ式のＣＶＤ（Ｃhemical Ｖapor
Ｄeposition）装置によって成膜される。従って、半導
体ウエハの主面側に多結晶シリコン膜並びに酸化シリコ
ン膜を成膜する際、半導体ウエハの主面と向かい合う裏
面（他の主面）側にも多結晶シリコン膜並びに酸化シリ
コン膜が成膜される。
【０００９】半導体ウエハの主面側における多結晶シリ
コン膜は所定の形状に加工されるが、半導体ウエハの裏
面側における多結晶シリコン膜は加工されないため、半
導体ウエハの裏面側における多結晶シリコン膜の膜収縮
力による影響で、半導体ウエハの主面側が凸となる反り
が半導体ウエハに生じる。また、このような半導体ウエ
ハの反りは、メモリセルを形成した後、論理演算回路を
形成するための多層配線層における層間絶縁膜の応力に
よっても生じる。
コン膜は所定の形状に加工されるが、半導体ウエハの裏
面側における多結晶シリコン膜は加工されないため、半
導体ウエハの裏面側における多結晶シリコン膜の膜収縮
力による影響で、半導体ウエハの主面側が凸となる反り
が半導体ウエハに生じる。また、このような半導体ウエ
ハの反りは、メモリセルを形成した後、論理演算回路を
形成するための多層配線層における層間絶縁膜の応力に
よっても生じる。
【００１０】図１７は、８インチ口径の半導体ウエハを
用いてシステムＬＳＩの所定の工程を施した後の半導体
ウエハの反り量を示す図である。図１７において、横軸
は各工程であり、ＳＮＣＴは第２の導電性プラグを形成
した時点、層間１はメモリセル形成後の第１層目の層間
絶縁膜を形成した時点、層間２はメモリセル形成後の第
２層目の層間絶縁膜を形成した時点、層間３はメモリセ
ル形成後の第３層目の層間絶縁膜を形成した時点、層間
４はメモリセル形成後の第４層目の層間絶縁膜を形成し
た時点、層間５はメモリセル形成後の第５層目の層間絶
縁膜を形成した時点である。
用いてシステムＬＳＩの所定の工程を施した後の半導体
ウエハの反り量を示す図である。図１７において、横軸
は各工程であり、ＳＮＣＴは第２の導電性プラグを形成
した時点、層間１はメモリセル形成後の第１層目の層間
絶縁膜を形成した時点、層間２はメモリセル形成後の第
２層目の層間絶縁膜を形成した時点、層間３はメモリセ
ル形成後の第３層目の層間絶縁膜を形成した時点、層間
４はメモリセル形成後の第４層目の層間絶縁膜を形成し
た時点、層間５はメモリセル形成後の第５層目の層間絶
縁膜を形成した時点である。
【００１１】図１７に示すように、第２の導電性プラグ
（ＳＮＣＴ）を形成した時点で既に＋１２０μｍの反り
が半導体ウエハに生じており、第４層目及び第５層目の
層間絶縁膜を形成した時点での半導体ウエハの反りはパ
ターン露光でのフォーカスマージンの許容範囲（１５０
μｍ以下）を超えている。半導体ウエハの反りがパター
ン露光でのフォーカスマージンを超えた場合、フォトレ
ジストパターンに不良が生じ易くなるため、システムＬ
ＳＩの製造歩留まりが低下する。また、応力により、膜
剥がれ等も懸念される。
（ＳＮＣＴ）を形成した時点で既に＋１２０μｍの反り
が半導体ウエハに生じており、第４層目及び第５層目の
層間絶縁膜を形成した時点での半導体ウエハの反りはパ
ターン露光でのフォーカスマージンの許容範囲（１５０
μｍ以下）を超えている。半導体ウエハの反りがパター
ン露光でのフォーカスマージンを超えた場合、フォトレ
ジストパターンに不良が生じ易くなるため、システムＬ
ＳＩの製造歩留まりが低下する。また、応力により、膜
剥がれ等も懸念される。
【００１２】本発明の目的は、半導体集積回路装置の製
造歩留まりの向上を図ることが可能な技術を提供するこ
とにある。
造歩留まりの向上を図ることが可能な技術を提供するこ
とにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）半導体集積回路装置の製造方法において、半導体
ウエハの主面上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜を所定の形状に加工する工程と、
前記多結晶シリコン膜の上層に多層配線層を形成する工
程とを有し、更に、前記多結晶シリコン膜の成膜時にお
いて前記半導体ウエハの一主面と向かい合う他の主面に
成膜された他の多結晶シリコン膜を除去する工程を有す
る。 （２）前記手段（１）に記載の半導体集積回路装置の製
造方法において、前記多結晶シリコン膜を成膜する工程
は、複数回行われる。 （３）前記手段（１）に記載の半導体集積回路装置の製
造方法において、前記多結晶シリコン膜を成膜する工程
は、絶縁膜に形成された接続孔の内部を埋め込むように
して前記絶縁膜上に前記多結晶シリコン膜を成膜する工
程であり、前記多結晶シリコン膜を所定の形状に加工す
る工程は、前記接続孔の内部に前記多結晶シリコン膜が
残るように前記絶縁膜上における前記多結晶シリコン膜
を除去する工程である。 （４）前記手段（１）に記載の半導体集積回路装置の製
造方法において、前記多層配線層を形成する工程は、絶
縁膜を成膜する工程と、前記絶縁膜上に導電膜を成膜す
る工程と、前記導電膜を所定の形状に加工して配線を形
成する工程とを含む。 （５）前記手段（１）に記載の半導体集積回路装置の製
造方法において、前記他の多結晶シリコン膜を除去する
工程は、枚葉洗浄装置を用いたウエットエッチング法で
選択的に行う工程である。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）半導体集積回路装置の製造方法において、半導体
ウエハの主面上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜を所定の形状に加工する工程と、
前記多結晶シリコン膜の上層に多層配線層を形成する工
程とを有し、更に、前記多結晶シリコン膜の成膜時にお
いて前記半導体ウエハの一主面と向かい合う他の主面に
成膜された他の多結晶シリコン膜を除去する工程を有す
る。 （２）前記手段（１）に記載の半導体集積回路装置の製
造方法において、前記多結晶シリコン膜を成膜する工程
は、複数回行われる。 （３）前記手段（１）に記載の半導体集積回路装置の製
造方法において、前記多結晶シリコン膜を成膜する工程
は、絶縁膜に形成された接続孔の内部を埋め込むように
して前記絶縁膜上に前記多結晶シリコン膜を成膜する工
程であり、前記多結晶シリコン膜を所定の形状に加工す
る工程は、前記接続孔の内部に前記多結晶シリコン膜が
残るように前記絶縁膜上における前記多結晶シリコン膜
を除去する工程である。 （４）前記手段（１）に記載の半導体集積回路装置の製
造方法において、前記多層配線層を形成する工程は、絶
縁膜を成膜する工程と、前記絶縁膜上に導電膜を成膜す
る工程と、前記導電膜を所定の形状に加工して配線を形
成する工程とを含む。 （５）前記手段（１）に記載の半導体集積回路装置の製
造方法において、前記他の多結晶シリコン膜を除去する
工程は、枚葉洗浄装置を用いたウエットエッチング法で
選択的に行う工程である。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００１６】本実施形態では、ＤＲＡＭ及び論理演算回
路を混載したシステムＬＳＩに本発明を適用した例につ
いて説明する。
路を混載したシステムＬＳＩに本発明を適用した例につ
いて説明する。
【００１７】図１は、本発明の一実施形態であるシステ
ムＬＳＩが形成された半導体ウエハの平面図であり、図
２は前記システムＬＳＩの概略構成を示すブロック図で
あり、図３は前記システムＬＳＩの要部断面図であり、
図４は図３の一部を拡大した断面図である。
ムＬＳＩが形成された半導体ウエハの平面図であり、図
２は前記システムＬＳＩの概略構成を示すブロック図で
あり、図３は前記システムＬＳＩの要部断面図であり、
図４は図３の一部を拡大した断面図である。
【００１８】図１に示すように、本実施形態のシステム
ＬＳＩは、半導体ウエハ１の主面（素子形成面）に設定
された複数のチップ形成領域２ａの夫々に形成されてい
る。複数のチップ形成領域２ａは、ダイシング領域２ｂ
で周囲を規定され、互いに離間する状態で行列状に配置
されている。半導体ウエハ１としては、例えばｐ型で比
抵抗が１０Ωｃｍ程度の単結晶シリコン基板（半導体基
板）からなる半導体ウエハを用いている。
ＬＳＩは、半導体ウエハ１の主面（素子形成面）に設定
された複数のチップ形成領域２ａの夫々に形成されてい
る。複数のチップ形成領域２ａは、ダイシング領域２ｂ
で周囲を規定され、互いに離間する状態で行列状に配置
されている。半導体ウエハ１としては、例えばｐ型で比
抵抗が１０Ωｃｍ程度の単結晶シリコン基板（半導体基
板）からなる半導体ウエハを用いている。
【００１９】本実施形態のシステムＬＳＩは、図２に示
すように、ＤＲＡＭメモリアレイＤＭＡＹ、センスアン
プＳＡ、制御回路ＣＯＮＴからなるＤＲＡＭ部と、高速
論理演算を行う論理演算回路部ＬＯＧＩＣ（例えば、プ
ロセッサＣＰＵやＡＳＩＣ）と、バッファ機能の入出力
制御部Ｉ／Ｏとを有する構成となっている。
すように、ＤＲＡＭメモリアレイＤＭＡＹ、センスアン
プＳＡ、制御回路ＣＯＮＴからなるＤＲＡＭ部と、高速
論理演算を行う論理演算回路部ＬＯＧＩＣ（例えば、プ
ロセッサＣＰＵやＡＳＩＣ）と、バッファ機能の入出力
制御部Ｉ／Ｏとを有する構成となっている。
【００２０】ＤＲＡＭメモリセルアレイＤＭＡＹには、
１ビットの情報を記憶するメモリセルが行列状に複数個
配置され、更に行方向に延在する複数本のワード線及び
列方向に延在する複数本のビット線が配置されている。
１ビットの情報を記憶するメモリセルが行列状に複数個
配置され、更に行方向に延在する複数本のワード線及び
列方向に延在する複数本のビット線が配置されている。
【００２１】図３及び図４に示すように、メモリセル
は、一つのメモリセル選択用ＭＩＳＦＥＴ−Ｑｓと、こ
れに直列に接続された一つの情報蓄積用容量素子Ｃとで
構成されている。メモリセル選択用ＭＩＳＦＥＴ−Ｑｓ
は、半導体ウエハ１の主面のチップ形成領域２ａにおい
て、ＤＲＡＭ部の素子形成領域に形成されている。素子
形成領域は、素子分離領域３で区画されている。素子分
離領域３は、例えば半導体ウエハ１の主面に形成された
溝の内部に酸化シリコン膜を埋め込んだ構成になってい
る。素子形成領域にはｐ型ウエル領域４が形成されてい
る。
は、一つのメモリセル選択用ＭＩＳＦＥＴ−Ｑｓと、こ
れに直列に接続された一つの情報蓄積用容量素子Ｃとで
構成されている。メモリセル選択用ＭＩＳＦＥＴ−Ｑｓ
は、半導体ウエハ１の主面のチップ形成領域２ａにおい
て、ＤＲＡＭ部の素子形成領域に形成されている。素子
形成領域は、素子分離領域３で区画されている。素子分
離領域３は、例えば半導体ウエハ１の主面に形成された
溝の内部に酸化シリコン膜を埋め込んだ構成になってい
る。素子形成領域にはｐ型ウエル領域４が形成されてい
る。
【００２２】メモリセル選択用ＭＩＳＦＥＴ−Ｑｓは、
主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極
６ａ、ソース，ドレインを構成する一対のｎ型半導体領
域９ａ及び一対のｎ型半導体領域１４を有する構成とな
っている。ｎ型半導体領域９ａはゲート電極６ａに対し
て自己整合で形成され、ｎ型半導体領域１４はゲート電
極６ａの側壁に設けられた窒化シリコン膜１０からなる
サイドウォールスペーサに対して自己整合で形成されて
いる。ｎ型半導体領域１４はｎ型半導体領域９ａよりも
高い不純物濃度で形成されている。
主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極
６ａ、ソース，ドレインを構成する一対のｎ型半導体領
域９ａ及び一対のｎ型半導体領域１４を有する構成とな
っている。ｎ型半導体領域９ａはゲート電極６ａに対し
て自己整合で形成され、ｎ型半導体領域１４はゲート電
極６ａの側壁に設けられた窒化シリコン膜１０からなる
サイドウォールスペーサに対して自己整合で形成されて
いる。ｎ型半導体領域１４はｎ型半導体領域９ａよりも
高い不純物濃度で形成されている。
【００２３】メモリセル選択用ＭＩＳＦＥＴ−Ｑｓの上
層には層間絶縁膜１１を介在してビット線ＢＬが配置さ
れ、ビット線ＢＬの上層には層間絶縁膜１５を介在して
情報蓄積用容量素子Ｃが配置されている。即ち、本実施
形態のメモリセルはＣＯＢ構造になっている。
層には層間絶縁膜１１を介在してビット線ＢＬが配置さ
れ、ビット線ＢＬの上層には層間絶縁膜１５を介在して
情報蓄積用容量素子Ｃが配置されている。即ち、本実施
形態のメモリセルはＣＯＢ構造になっている。
【００２４】情報蓄積用容量素子Ｃは、下部電極２０、
誘電体膜２１、上部電極２２の夫々を順次積み重ねた構
成になっており、層間絶縁膜１５の上層の層間絶縁膜１
８に埋め込まれるようにして設けられている。
誘電体膜２１、上部電極２２の夫々を順次積み重ねた構
成になっており、層間絶縁膜１５の上層の層間絶縁膜１
８に埋め込まれるようにして設けられている。
【００２５】メモリセル選択用ＭＩＳＦＥＴ−Ｑｓの一
方のｎ型半導体領域１４はビット線ＢＬと電気的に接続
され、他方のｎ型半導体領域１４は情報蓄積用容量素子
Ｃの下部電極２０と電気的に接続されている。メモリセ
ル選択用ＭＩＳＦＥＴ−Ｑｓの一方のｎ型半導体領域１
４とビット線ＢＬとの電気的な接続は、層間絶縁膜１１
に埋め込まれた導電性プラグ１３を介在して行われてい
る。メモリセル選択用ＭＩＳＦＥＴ−Ｑｓの他方のｎ型
半導体領域１４と情報蓄積用容量素子Ｃの下部電極２０
との電気的な接続は、層間絶縁膜１１に埋め込まれた導
電性プラグ１３、並びに層間絶縁膜１５に埋め込まれた
導電プラグ１７を介在して行われている。
方のｎ型半導体領域１４はビット線ＢＬと電気的に接続
され、他方のｎ型半導体領域１４は情報蓄積用容量素子
Ｃの下部電極２０と電気的に接続されている。メモリセ
ル選択用ＭＩＳＦＥＴ−Ｑｓの一方のｎ型半導体領域１
４とビット線ＢＬとの電気的な接続は、層間絶縁膜１１
に埋め込まれた導電性プラグ１３を介在して行われてい
る。メモリセル選択用ＭＩＳＦＥＴ−Ｑｓの他方のｎ型
半導体領域１４と情報蓄積用容量素子Ｃの下部電極２０
との電気的な接続は、層間絶縁膜１１に埋め込まれた導
電性プラグ１３、並びに層間絶縁膜１５に埋め込まれた
導電プラグ１７を介在して行われている。
【００２６】半導体ウエハ１の一主面の各チップ形成領
域２ａにおいて、論理演算回路部の素子形成領域には、
ｎチャネル導電型ＭＩＳＦＥＴ−Ｑｎが形成されてい
る。ｎチャネル導電型ＭＩＳＦＥＴ−Ｑｎは、主に、チ
ャネル形成領域、ゲート絶縁膜５、ゲート電極６ｂ、ソ
ース，ドレインを構成する一対のｎ型半導体領域９ｂ及
び一対のｎ型半導体領域２３を有する構成となってい
る。ｎ型半導体領域９ｂはゲート電極６ｂに対して自己
整合で形成され、ｎ型半導体領域２３はゲート電極６ｂ
の側壁に設けられた窒化シリコン膜１０からなるサイド
ウォールスペーサに対して自己整合で形成されている。
ｎ型半導体領域２３はｎ型半導体領域９ｂよりも高い不
純物濃度で形成されている。
域２ａにおいて、論理演算回路部の素子形成領域には、
ｎチャネル導電型ＭＩＳＦＥＴ−Ｑｎが形成されてい
る。ｎチャネル導電型ＭＩＳＦＥＴ−Ｑｎは、主に、チ
ャネル形成領域、ゲート絶縁膜５、ゲート電極６ｂ、ソ
ース，ドレインを構成する一対のｎ型半導体領域９ｂ及
び一対のｎ型半導体領域２３を有する構成となってい
る。ｎ型半導体領域９ｂはゲート電極６ｂに対して自己
整合で形成され、ｎ型半導体領域２３はゲート電極６ｂ
の側壁に設けられた窒化シリコン膜１０からなるサイド
ウォールスペーサに対して自己整合で形成されている。
ｎ型半導体領域２３はｎ型半導体領域９ｂよりも高い不
純物濃度で形成されている。
【００２７】ｎチャネル導電型ＭＩＳＦＥＴ−Ｑｎは、
その上層に形成された層間絶縁膜２４によって覆われて
いる。層間絶縁膜２４は、ＤＲＡＭ部及び論理演算回路
部を覆うようにして形成されている。この層間絶縁膜２
４は、ＤＲＡＭ部のメモリセルを形成した後に形成され
る。本実施形態のシステムＬＳＩでは、ＤＲＡＭのメモ
リセルを形成した後、例えば５層の配線層を使って論理
演算回路を形成している。
その上層に形成された層間絶縁膜２４によって覆われて
いる。層間絶縁膜２４は、ＤＲＡＭ部及び論理演算回路
部を覆うようにして形成されている。この層間絶縁膜２
４は、ＤＲＡＭ部のメモリセルを形成した後に形成され
る。本実施形態のシステムＬＳＩでは、ＤＲＡＭのメモ
リセルを形成した後、例えば５層の配線層を使って論理
演算回路を形成している。
【００２８】層間絶縁膜２４の上層には配線２７が形成
されている。配線２７はその上層に形成された層間絶縁
膜２８で覆われている。層間絶縁膜２８の上層には配線
３１が形成され、配線３１はその上層に形成された層間
絶縁膜３２で覆われている。層間絶縁膜３２の上層には
配線３５が形成され、配線３５はその上層に形成された
層間絶縁膜３６で覆われている。層間絶縁膜３６の上層
には配線３９が形成され、配線３９はその上層に形成さ
れた層間絶縁膜４０で覆われている。層間絶縁膜４０の
上層には配線４３が形成され、配線４３は図示していな
いがその上層に形成された最終保護膜で覆われている。
即ち、本実施形態のシステムＬＳＩは、これに限定され
ないが、ＤＲＡＭ部のメモリセルを形成した後、例えば
５層の配線層を使って論理演算回路部を形成している。
されている。配線２７はその上層に形成された層間絶縁
膜２８で覆われている。層間絶縁膜２８の上層には配線
３１が形成され、配線３１はその上層に形成された層間
絶縁膜３２で覆われている。層間絶縁膜３２の上層には
配線３５が形成され、配線３５はその上層に形成された
層間絶縁膜３６で覆われている。層間絶縁膜３６の上層
には配線３９が形成され、配線３９はその上層に形成さ
れた層間絶縁膜４０で覆われている。層間絶縁膜４０の
上層には配線４３が形成され、配線４３は図示していな
いがその上層に形成された最終保護膜で覆われている。
即ち、本実施形態のシステムＬＳＩは、これに限定され
ないが、ＤＲＡＭ部のメモリセルを形成した後、例えば
５層の配線層を使って論理演算回路部を形成している。
【００２９】ｎチャネル導電型ＭＩＳＦＥＴ−Ｑｎの一
方のｎ型半導体領域２３は、層間絶縁膜２４に埋め込ま
れた導電性プラグ２６を介在して配線２７と電気的に接
続されている。配線２７は層間絶縁膜２８に埋め込まれ
た導電性プラグ３０を介在して配線３１と電気的に接続
されている。配線３１は層間絶縁膜３２に埋め込まれた
導電性プラグ３４を介在して配線３５と電気的に接続さ
れている。配線３５は層間絶縁膜３６に埋め込まれた導
電性プラグ３８を介在して配線３９と電気的に接続され
ている。配線３９は層間絶縁膜４０に埋め込まれた導電
性プラグ４２を介在して配線４３と電気的に接続されて
いる。導電性プラグ２６、３０、３４、３８、４２の夫
々は、夫々の層間絶縁膜に形成された接続孔（２５、２
９、３３、３７、４１）の内部に埋め込まれている。
方のｎ型半導体領域２３は、層間絶縁膜２４に埋め込ま
れた導電性プラグ２６を介在して配線２７と電気的に接
続されている。配線２７は層間絶縁膜２８に埋め込まれ
た導電性プラグ３０を介在して配線３１と電気的に接続
されている。配線３１は層間絶縁膜３２に埋め込まれた
導電性プラグ３４を介在して配線３５と電気的に接続さ
れている。配線３５は層間絶縁膜３６に埋め込まれた導
電性プラグ３８を介在して配線３９と電気的に接続され
ている。配線３９は層間絶縁膜４０に埋め込まれた導電
性プラグ４２を介在して配線４３と電気的に接続されて
いる。導電性プラグ２６、３０、３４、３８、４２の夫
々は、夫々の層間絶縁膜に形成された接続孔（２５、２
９、３３、３７、４１）の内部に埋め込まれている。
【００３０】次に、本実施形態のシステムＬＳＩの製造
について、図５乃至図１４を用いて説明する。図５乃至
図１１はシステムＬＳＩの製造工程中における要部断面
図であり、図１２はシステムＬＳＩの製造に用いられる
洗浄装置の概略構成を示す概略断面図であり、図１３は
前記洗浄装置のステージを示す平面図であり、図１４は
前記洗浄装置のウエハ保持方法を示す概略断面図であ
る。
について、図５乃至図１４を用いて説明する。図５乃至
図１１はシステムＬＳＩの製造工程中における要部断面
図であり、図１２はシステムＬＳＩの製造に用いられる
洗浄装置の概略構成を示す概略断面図であり、図１３は
前記洗浄装置のステージを示す平面図であり、図１４は
前記洗浄装置のウエハ保持方法を示す概略断面図であ
る。
【００３１】まず、半導体ウエハ１を準備し、その後、
図５に示すように、半導体ウエハ１の主面に設定された
複数のチップ形成領域２ａの夫々に、素子形成領域を区
画する素子分離領域３を形成し、その後、半導体ウエハ
１の主面の各チップ形成領域２ａにｐ型ウエル領域４を
形成する。素子分離領域３は、半導体ウエハ１の主面に
ドライエッチング法で溝を形成し、その後、溝の内部を
含む半導体ウエハ１の主面上にＣＶＤ装置で酸化シリコ
ン膜を成膜し、その後、溝の内部に酸化シリコン膜が残
るように酸化シリコン膜を化学機械研磨（Ｃhemical Ｍ
echanical Ｐolishing：ＣＭＰ）法で研磨することによ
って形成される。ｐ型ウエル領域４は、半導体ウエハ１
の主面に不純物として例えばＰ（リン）をイオン打ち込
み法で導入し、その後、アニールを施して不純物を拡散
させることによって形成される。
図５に示すように、半導体ウエハ１の主面に設定された
複数のチップ形成領域２ａの夫々に、素子形成領域を区
画する素子分離領域３を形成し、その後、半導体ウエハ
１の主面の各チップ形成領域２ａにｐ型ウエル領域４を
形成する。素子分離領域３は、半導体ウエハ１の主面に
ドライエッチング法で溝を形成し、その後、溝の内部を
含む半導体ウエハ１の主面上にＣＶＤ装置で酸化シリコ
ン膜を成膜し、その後、溝の内部に酸化シリコン膜が残
るように酸化シリコン膜を化学機械研磨（Ｃhemical Ｍ
echanical Ｐolishing：ＣＭＰ）法で研磨することによ
って形成される。ｐ型ウエル領域４は、半導体ウエハ１
の主面に不純物として例えばＰ（リン）をイオン打ち込
み法で導入し、その後、アニールを施して不純物を拡散
させることによって形成される。
【００３２】次に、半導体ウエハ１にウエット酸化処理
を施して、半導体ウエハ１の主面の素子形成領域に酸化
シリコン膜からなるゲート絶縁膜５を形成する。
を施して、半導体ウエハ１の主面の素子形成領域に酸化
シリコン膜からなるゲート絶縁膜５を形成する。
【００３３】次に、半導体ウエハ１の主面の各チップ形
成領域２ａにおいて、ＤＲＡＭ部における素子形成領域
のゲート絶縁膜５上に、ワード線ＷＬと一体化されたゲ
ート電極６ａを形成すると共に、論理演算回路部におけ
る素子形成領域のゲート絶縁膜５上にゲート電極６ｂを
形成する。これらのゲート電極（６ａ，６ｂ）は、例え
ば、リンなどの不純物が導入された多結晶シリコン膜を
半導体ウエハ１の主面上の全面にＣＶＤ装置で成膜し、
その後、多結晶シリコン膜上にＷＮ（窒化タングステ
ン）膜とＷ（タングステン）膜とをスパッタリング装置
で成膜し、その後、Ｗ膜上に窒化シリコン膜８をＣＶＤ
装置で成膜し、その後、フォトレジスト膜をマスクにし
て、これらの膜をドライエッチングすることによって形
成される。
成領域２ａにおいて、ＤＲＡＭ部における素子形成領域
のゲート絶縁膜５上に、ワード線ＷＬと一体化されたゲ
ート電極６ａを形成すると共に、論理演算回路部におけ
る素子形成領域のゲート絶縁膜５上にゲート電極６ｂを
形成する。これらのゲート電極（６ａ，６ｂ）は、例え
ば、リンなどの不純物が導入された多結晶シリコン膜を
半導体ウエハ１の主面上の全面にＣＶＤ装置で成膜し、
その後、多結晶シリコン膜上にＷＮ（窒化タングステ
ン）膜とＷ（タングステン）膜とをスパッタリング装置
で成膜し、その後、Ｗ膜上に窒化シリコン膜８をＣＶＤ
装置で成膜し、その後、フォトレジスト膜をマスクにし
て、これらの膜をドライエッチングすることによって形
成される。
【００３４】この工程において、半導体ウエハ１のスル
ープットの向上を図るため、多結晶シリコン膜及び窒化
シリコン膜８は、成膜室（炉体）の中に複数の半導体ウ
エハ１をその厚さ方向に所定の間隔を置いて配置するバ
ッチ式のＣＶＤ装置で成膜される。バッチ式のＣＶＤ装
置の場合、半導体ウエハ１の主面と向かい合う裏面（他
の主面）側にも多結晶シリコン膜及び窒化シリコン膜８
が成膜される。
ープットの向上を図るため、多結晶シリコン膜及び窒化
シリコン膜８は、成膜室（炉体）の中に複数の半導体ウ
エハ１をその厚さ方向に所定の間隔を置いて配置するバ
ッチ式のＣＶＤ装置で成膜される。バッチ式のＣＶＤ装
置の場合、半導体ウエハ１の主面と向かい合う裏面（他
の主面）側にも多結晶シリコン膜及び窒化シリコン膜８
が成膜される。
【００３５】次に、ゲート電極６ａの両側におけるｐ型
ウエル領域４に低不純物濃度の一対のｎ型半導体領域９
ａを形成すると共に、ゲート電極６ｂの両側におけるｐ
型ウエル領域４に低不純物濃度の一対のｎ型半導体領域
９ｂを形成する。ｎ型半導体領域９ａ，９ｂは、ｐ型ウ
エル領域４に不純物として例えば砒素（Ａｓ）をイオン
打ち込み法で導入することによって形成される。ｎ型半
導体領域９ａはゲート電極６ａに対して自己整合で形成
され、ｎ型半導体領域９ｂはゲート電極６ｂに対して自
己整合で形成される。
ウエル領域４に低不純物濃度の一対のｎ型半導体領域９
ａを形成すると共に、ゲート電極６ｂの両側におけるｐ
型ウエル領域４に低不純物濃度の一対のｎ型半導体領域
９ｂを形成する。ｎ型半導体領域９ａ，９ｂは、ｐ型ウ
エル領域４に不純物として例えば砒素（Ａｓ）をイオン
打ち込み法で導入することによって形成される。ｎ型半
導体領域９ａはゲート電極６ａに対して自己整合で形成
され、ｎ型半導体領域９ｂはゲート電極６ｂに対して自
己整合で形成される。
【００３６】次に、図５に示すように、半導体ウエハ１
の主面上の全面に層間絶縁膜として例えば窒化シリコン
膜１０をＣＶＤ装置で成膜する。この工程において、窒
化シリコン膜１０はバッチ式のＣＶＤ装置で成膜され
る。従って、半導体ウエハ１の裏面側にも窒化シリコン
膜１０が成膜される。
の主面上の全面に層間絶縁膜として例えば窒化シリコン
膜１０をＣＶＤ装置で成膜する。この工程において、窒
化シリコン膜１０はバッチ式のＣＶＤ装置で成膜され
る。従って、半導体ウエハ１の裏面側にも窒化シリコン
膜１０が成膜される。
【００３７】次に、半導体ウエハ１の主面上の全面に例
えば酸化シリコン膜からなる層間絶縁膜１１をＣＶＤ装
置で成膜し、その後、層間絶縁膜１１の表面をＣＭＰ法
で平坦化する。
えば酸化シリコン膜からなる層間絶縁膜１１をＣＶＤ装
置で成膜し、その後、層間絶縁膜１１の表面をＣＭＰ法
で平坦化する。
【００３８】次に、フォトレジスト膜（図示せず）をマ
スクにして、図６に示すように、ｎ型半導体領域９ａの
上部における層間絶縁膜１１及び窒化シリコン膜１０を
ドライエッチングして接続孔（コンタクトホール）１２
を形成し、その後、図７に示すように、接続孔１２の内
部に多結晶シリコン膜からなる導電性プラグ１３を形成
する。導電性プラグ１３は、例えば、接続孔１２の内部
を埋め込むようにして層間絶縁膜１１の上層に、リンな
どの不純物が導入された多結晶シリコン膜をＣＶＤ装置
で成膜し、その後、接続孔１２の内部に多結晶シリコン
膜が残るように層間絶縁膜１１の上部における多結晶シ
リコン膜をＣＭＰ法（若しくはエッチバック法）で除去
することによって形成される。この工程において、導電
性プラグ１３の形成に用いられる多結晶シリコン膜は、
バッチ式のＣＶＤ装置で成膜される。従って、半導体ウ
エハ１の裏面側にも多結晶シリコン膜が成膜される。
スクにして、図６に示すように、ｎ型半導体領域９ａの
上部における層間絶縁膜１１及び窒化シリコン膜１０を
ドライエッチングして接続孔（コンタクトホール）１２
を形成し、その後、図７に示すように、接続孔１２の内
部に多結晶シリコン膜からなる導電性プラグ１３を形成
する。導電性プラグ１３は、例えば、接続孔１２の内部
を埋め込むようにして層間絶縁膜１１の上層に、リンな
どの不純物が導入された多結晶シリコン膜をＣＶＤ装置
で成膜し、その後、接続孔１２の内部に多結晶シリコン
膜が残るように層間絶縁膜１１の上部における多結晶シ
リコン膜をＣＭＰ法（若しくはエッチバック法）で除去
することによって形成される。この工程において、導電
性プラグ１３の形成に用いられる多結晶シリコン膜は、
バッチ式のＣＶＤ装置で成膜される。従って、半導体ウ
エハ１の裏面側にも多結晶シリコン膜が成膜される。
【００３９】次に、半導体ウエハ１にアニール処理を施
し、導電性プラグ１３を構成する多結晶シリコン膜中の
不純物（例えばリン）を半導体ウエハ１（ｎ型半導体領
域９ａ）に拡散させて高不純物濃度の一対のｎ型半導体
領域１４を形成する。このｎ型半導体領域１４は、ゲー
ト電極６ａの側壁に残存する窒化シリコン膜１０に対し
て自己整合で形成される。ここまでの工程により、ＤＲ
ＡＭのメモリセルを構成するｎチャネル導電型のメモリ
セル選択用ＭＩＳＦＥＴ−Ｑｓが形成される。
し、導電性プラグ１３を構成する多結晶シリコン膜中の
不純物（例えばリン）を半導体ウエハ１（ｎ型半導体領
域９ａ）に拡散させて高不純物濃度の一対のｎ型半導体
領域１４を形成する。このｎ型半導体領域１４は、ゲー
ト電極６ａの側壁に残存する窒化シリコン膜１０に対し
て自己整合で形成される。ここまでの工程により、ＤＲ
ＡＭのメモリセルを構成するｎチャネル導電型のメモリ
セル選択用ＭＩＳＦＥＴ−Ｑｓが形成される。
【００４０】次に、図７に示すように、層間絶縁膜１１
の上層に、導電性プラグ１３を介在してメモリセル選択
用ＭＩＳＦＥＴ−Ｑｓの一方のｎ型半導体領域１４と電
気的に接続されるビット線ＢＬを形成する。ビット線Ｂ
Ｌは、例えば層間絶縁膜１１の上層にスパッタリング装
置でＷ膜を成膜し、その後、フォトレジスト膜をマスク
にしてＷ膜をドライエッチングすることによって形成さ
れる。
の上層に、導電性プラグ１３を介在してメモリセル選択
用ＭＩＳＦＥＴ−Ｑｓの一方のｎ型半導体領域１４と電
気的に接続されるビット線ＢＬを形成する。ビット線Ｂ
Ｌは、例えば層間絶縁膜１１の上層にスパッタリング装
置でＷ膜を成膜し、その後、フォトレジスト膜をマスク
にしてＷ膜をドライエッチングすることによって形成さ
れる。
【００４１】次に、層間絶縁膜１１の上部に、例えば酸
化シリコン膜からなる層間絶縁膜１５をＣＶＤ装置で成
膜し、その後、層間絶縁膜１５をドライエッチングし
て、メモリセル選択用ＭＩＳＦＥＴ−Ｑｓの他方のｎ型
半導体領域１４と電気的に接続された導電性プラグ１３
の上部に接続孔（スルーホール）１６を形成し、その
後、図８に示すように、接続孔１６の内部に導電性プラ
グ１７を形成する。導電性プラグ１７は、例えば、接続
孔１６の内部を埋め込むようにして層間絶縁膜１５の上
層に、リンなどの不純物が導入された多結晶シリコン膜
をＣＶＤ装置で成膜し、その後、接続孔１６の内部に多
結晶シリコン膜が残るように層間絶縁膜１５の上部にお
ける多結晶シリコン膜をＣＭＰ法（若しくはエッチバッ
ク法）で除去することによって形成される。この工程に
おいて、導電性プラグ１７の形成に用いられる多結晶シ
リコン膜は、バッチ式のＣＶＤ装置で成膜される。従っ
て、半導体ウエハ１の裏面側にも多結晶シリコン膜が成
膜される。
化シリコン膜からなる層間絶縁膜１５をＣＶＤ装置で成
膜し、その後、層間絶縁膜１５をドライエッチングし
て、メモリセル選択用ＭＩＳＦＥＴ−Ｑｓの他方のｎ型
半導体領域１４と電気的に接続された導電性プラグ１３
の上部に接続孔（スルーホール）１６を形成し、その
後、図８に示すように、接続孔１６の内部に導電性プラ
グ１７を形成する。導電性プラグ１７は、例えば、接続
孔１６の内部を埋め込むようにして層間絶縁膜１５の上
層に、リンなどの不純物が導入された多結晶シリコン膜
をＣＶＤ装置で成膜し、その後、接続孔１６の内部に多
結晶シリコン膜が残るように層間絶縁膜１５の上部にお
ける多結晶シリコン膜をＣＭＰ法（若しくはエッチバッ
ク法）で除去することによって形成される。この工程に
おいて、導電性プラグ１７の形成に用いられる多結晶シ
リコン膜は、バッチ式のＣＶＤ装置で成膜される。従っ
て、半導体ウエハ１の裏面側にも多結晶シリコン膜が成
膜される。
【００４２】次に、情報蓄積用容量素子を形成する工程
に先立ち、半導体ウエハ１の裏面側に成膜された不要な
膜をウエットエッチングによって除去する。この不要な
膜の除去は、図１２乃至図１４に示すベルヌーイチャッ
ク枚葉洗浄装置を用いて行う。
に先立ち、半導体ウエハ１の裏面側に成膜された不要な
膜をウエットエッチングによって除去する。この不要な
膜の除去は、図１２乃至図１４に示すベルヌーイチャッ
ク枚葉洗浄装置を用いて行う。
【００４３】図１２及び図１３に示すように、ベルヌー
イチャック枚葉洗浄装置５０の処理室５１の中央部に
は、半導体ウエハ１を載置するステージ５２が設置され
ている。ステージ５２の上面には半導体ウエハ１の側面
と接触する４本のピン５３が等間隔で配置されている。
これらのピン５３は、それ自体が水平面内で回転できる
ようになっている。半導体ウエハ１は、これらのピン５
３に挟まれることにより、その主面と向かい合う裏面を
上に向けた状態で水平に保持される。ピン５３によって
支持された半導体ウエハ１は、ピン５３と接触している
側面の４点を除き、ステージ５２とは非接触状態とな
る。
イチャック枚葉洗浄装置５０の処理室５１の中央部に
は、半導体ウエハ１を載置するステージ５２が設置され
ている。ステージ５２の上面には半導体ウエハ１の側面
と接触する４本のピン５３が等間隔で配置されている。
これらのピン５３は、それ自体が水平面内で回転できる
ようになっている。半導体ウエハ１は、これらのピン５
３に挟まれることにより、その主面と向かい合う裏面を
上に向けた状態で水平に保持される。ピン５３によって
支持された半導体ウエハ１は、ピン５３と接触している
側面の４点を除き、ステージ５２とは非接触状態とな
る。
【００４４】処理室５１の下方には、ステージ５２を水
平面内で回転させる駆動部５４と、窒素などの不活性ガ
スが充填されたガス供給部５５とが設置されている。ガ
ス供給部内の窒素ガスは、ステージ５２の下部の配管５
６を通してステージ５２の上面に供給される。
平面内で回転させる駆動部５４と、窒素などの不活性ガ
スが充填されたガス供給部５５とが設置されている。ガ
ス供給部内の窒素ガスは、ステージ５２の下部の配管５
６を通してステージ５２の上面に供給される。
【００４５】図１４に示すように、ステージ５２の上面
に配置された４本のピン５３は、半導体ウエハ１から離
れる方向に水平移動できるようになっている。半導体ウ
エハ１を４本のピン５３で保持するときは、予めこれら
のピン５３を半導体ウエハ１から離れる位置に移動させ
ておき、まず半導体ウエハ１の下面に窒素ガスを供給す
ることによって半導体ウエハ１を浮遊させ、この状態で
半導体ウエハ１の側面にピン５３を押し付ける。
に配置された４本のピン５３は、半導体ウエハ１から離
れる方向に水平移動できるようになっている。半導体ウ
エハ１を４本のピン５３で保持するときは、予めこれら
のピン５３を半導体ウエハ１から離れる位置に移動させ
ておき、まず半導体ウエハ１の下面に窒素ガスを供給す
ることによって半導体ウエハ１を浮遊させ、この状態で
半導体ウエハ１の側面にピン５３を押し付ける。
【００４６】ステージ５２の上方には、洗浄槽５８が設
置されている。洗浄槽５８の内部には、半導体ウエハ１
の側面や裏面に成膜された膜を除去するための洗浄液５
７が充填されている。この洗浄液５７は、ノズル５９を
通して半導体ウエハ１の上面（裏面）に供給され、ピン
５３に保持された状態で回転する半導体ウエハ１の裏面
を洗浄する。
置されている。洗浄槽５８の内部には、半導体ウエハ１
の側面や裏面に成膜された膜を除去するための洗浄液５
７が充填されている。この洗浄液５７は、ノズル５９を
通して半導体ウエハ１の上面（裏面）に供給され、ピン
５３に保持された状態で回転する半導体ウエハ１の裏面
を洗浄する。
【００４７】洗浄液５７としては、図１５に示すエッチ
ングレートを有するフッ硝酸液（５０％ＨＦ：６９．５
％ＨＮＯ３＝１：８）を用いる。図１５において、５０
％ＨＦと６９％ＨＮＯ３を混合し、フッ硝酸全体に対す
るフッ酸の容量％を横軸にとり、縦軸に２５℃における
各種膜のエッチングレート（nm/min）を示す。１：８の
フッ硝酸液では、多結晶シリコン（Ｐoly Ｓi）膜は５
０００nm/minのエッチングレートを持ち、窒化シリコン
（Ｓｉ３Ｎ４）膜は２．７nm/minであり、選択比は２０
００以上を確保している。
ングレートを有するフッ硝酸液（５０％ＨＦ：６９．５
％ＨＮＯ３＝１：８）を用いる。図１５において、５０
％ＨＦと６９％ＨＮＯ３を混合し、フッ硝酸全体に対す
るフッ酸の容量％を横軸にとり、縦軸に２５℃における
各種膜のエッチングレート（nm/min）を示す。１：８の
フッ硝酸液では、多結晶シリコン（Ｐoly Ｓi）膜は５
０００nm/minのエッチングレートを持ち、窒化シリコン
（Ｓｉ３Ｎ４）膜は２．７nm/minであり、選択比は２０
００以上を確保している。
【００４８】この１：８のフッ硝酸液により、半導体ウ
エハ１の裏面側に成膜された多結晶シリコン膜及び酸化
シリコン膜を選択的に除去する。なお、半導体ウエハ１
の裏面側には、窒化シリコン膜１０の成膜時において成
膜された窒化シリコン膜が存在する。従って、半導体ウ
エハ１の裏面側に成膜された多結晶シリコン膜及び酸化
シリコン膜を選択的に除去する際、この窒化シリコン膜
をエッチングストッパ膜として使用する。
エハ１の裏面側に成膜された多結晶シリコン膜及び酸化
シリコン膜を選択的に除去する。なお、半導体ウエハ１
の裏面側には、窒化シリコン膜１０の成膜時において成
膜された窒化シリコン膜が存在する。従って、半導体ウ
エハ１の裏面側に成膜された多結晶シリコン膜及び酸化
シリコン膜を選択的に除去する際、この窒化シリコン膜
をエッチングストッパ膜として使用する。
【００４９】次に、図９に示すように、層間絶縁膜１５
の上部に、例えば酸化シリコン膜からなる層間絶縁膜１
８を形成し、その後、層間絶縁膜１８の表面をＣＭＰ法
（若しくはエッチバック法）で平坦化する。
の上部に、例えば酸化シリコン膜からなる層間絶縁膜１
８を形成し、その後、層間絶縁膜１８の表面をＣＭＰ法
（若しくはエッチバック法）で平坦化する。
【００５０】次に、フォトレジスト膜（図示せず）をマ
スクにして、情報蓄積用容量素子が接続される導電性プ
ラグ１７の表面を露出させるようにエッチングにより層
間絶縁膜１８に開口１９を形成し、その後、開口１９の
側壁に沿って下部電極（蓄積電極）２０を形成する。下
部電極２０は、例えばＷ膜をＣＶＤ装置若しくはスパッ
タリング装置で成膜し、フォトレジスト膜をマスクにし
たエッチングでパターンニングすることによって形成さ
れる。
スクにして、情報蓄積用容量素子が接続される導電性プ
ラグ１７の表面を露出させるようにエッチングにより層
間絶縁膜１８に開口１９を形成し、その後、開口１９の
側壁に沿って下部電極（蓄積電極）２０を形成する。下
部電極２０は、例えばＷ膜をＣＶＤ装置若しくはスパッ
タリング装置で成膜し、フォトレジスト膜をマスクにし
たエッチングでパターンニングすることによって形成さ
れる。
【００５１】次に、下部電極２０の上部に誘電体膜２１
を形成する。誘電体膜２１は、例えば、非晶質の酸化タ
ンタル（Ｔａ２Ｏ５）膜をＣＶＤ装置で成膜した後、熱
酸化処理を施して酸化タンタル膜を結晶化することによ
って形成される。この工程において、誘電体膜２１であ
る酸化タンタル膜はバッチ式のＣＶＤ装置で成膜され
る。従って、半導体ウエハ１の裏面側にも酸化タンタル
膜が成膜される。
を形成する。誘電体膜２１は、例えば、非晶質の酸化タ
ンタル（Ｔａ２Ｏ５）膜をＣＶＤ装置で成膜した後、熱
酸化処理を施して酸化タンタル膜を結晶化することによ
って形成される。この工程において、誘電体膜２１であ
る酸化タンタル膜はバッチ式のＣＶＤ装置で成膜され
る。従って、半導体ウエハ１の裏面側にも酸化タンタル
膜が成膜される。
【００５２】次に、誘電体膜２１の上部に上部電極２２
を形成する。上部電極２２は、例えば、ＴｉＮ膜をスパ
ッタリング装置で成膜し、フォトレジスト膜をマスクに
したエッチングでパターンニングすることによって形成
される。ここまでの工程により、情報蓄積用容量素子Ｑ
が形成されると共に、メモリセル選択用ＭＩＳＦＥＴ−
Ｑｓと情報蓄積用容量素子Ｑとの直列接続からなるメモ
リセルが形成される。
を形成する。上部電極２２は、例えば、ＴｉＮ膜をスパ
ッタリング装置で成膜し、フォトレジスト膜をマスクに
したエッチングでパターンニングすることによって形成
される。ここまでの工程により、情報蓄積用容量素子Ｑ
が形成されると共に、メモリセル選択用ＭＩＳＦＥＴ−
Ｑｓと情報蓄積用容量素子Ｑとの直列接続からなるメモ
リセルが形成される。
【００５３】次に、半導体ウエハ１の主面の各チップ形
成領域２ａにおいて、図１０に示すように、論理演算回
路部における層間絶縁膜（１８，１５，１１）を選択的
に除去する。この層間絶縁膜（１８，１５，１１）の除
去は、ＤＲＡＭ部をフォトレジスト膜ＳＲで覆い、その
後、フォトレジスト膜ＳＲをマスクにして層間絶縁膜
（１８，１５，１１）に順次エッチングを施すことによ
って行われる。なお、この層間絶縁膜のエッチングは、
下地の窒化シリコン膜１０の表面で止める。
成領域２ａにおいて、図１０に示すように、論理演算回
路部における層間絶縁膜（１８，１５，１１）を選択的
に除去する。この層間絶縁膜（１８，１５，１１）の除
去は、ＤＲＡＭ部をフォトレジスト膜ＳＲで覆い、その
後、フォトレジスト膜ＳＲをマスクにして層間絶縁膜
（１８，１５，１１）に順次エッチングを施すことによ
って行われる。なお、この層間絶縁膜のエッチングは、
下地の窒化シリコン膜１０の表面で止める。
【００５４】次に、論理演算回路部における窒化シリコ
ン膜１０に例えばＲＩＥ（Ｒeactive Ｉon Ｅtching ）
等の異方性エッチングを施して、ゲート電極６ｂの側壁
に窒化シリコン膜１０からなるサイドウォールスペーサ
を形成する。
ン膜１０に例えばＲＩＥ（Ｒeactive Ｉon Ｅtching ）
等の異方性エッチングを施して、ゲート電極６ｂの側壁
に窒化シリコン膜１０からなるサイドウォールスペーサ
を形成する。
【００５５】次に、フォトレジスト膜ＳＲをマスクにし
て、ゲート電極６ｂの両側におけるｐ型ウエル領域４に
高不純物濃度の一対のｎ型半導体領域２３を形成する。
ｎ型半導体領域２３は、ｐ型ウエル領域４に不純物とし
て例えば砒素（Ａｓ）をイオン打ち込み法で導入するこ
とによって形成される。このｎ型半導体領域２３は、ゲ
ート電極６ｂの側壁に残存する窒化シリコン膜１０（サ
イドウォールスペーサ）に対して自己整合で形成され
る。ここまでの工程により、論理演算回路を構成するｎ
チャネル導電型ＭＩＳＦＥＴ−Ｑｎが形成される。
て、ゲート電極６ｂの両側におけるｐ型ウエル領域４に
高不純物濃度の一対のｎ型半導体領域２３を形成する。
ｎ型半導体領域２３は、ｐ型ウエル領域４に不純物とし
て例えば砒素（Ａｓ）をイオン打ち込み法で導入するこ
とによって形成される。このｎ型半導体領域２３は、ゲ
ート電極６ｂの側壁に残存する窒化シリコン膜１０（サ
イドウォールスペーサ）に対して自己整合で形成され
る。ここまでの工程により、論理演算回路を構成するｎ
チャネル導電型ＭＩＳＦＥＴ−Ｑｎが形成される。
【００５６】次に、図１１に示すように、半導体ウエハ
１の主面上の全面に層間絶縁膜２４を形成する。この層
間絶縁膜２４は、スピン塗布法によって論理演算回路部
を埋め込むように塗布されたスピンオングラス膜で形成
される。
１の主面上の全面に層間絶縁膜２４を形成する。この層
間絶縁膜２４は、スピン塗布法によって論理演算回路部
を埋め込むように塗布されたスピンオングラス膜で形成
される。
【００５７】次に、層間絶縁膜２４に、ｎ型半導体領域
２３の一部分を露出させる接続孔２５をドライエッチン
グ法で形成し、その後、接続孔２５の内部に導電性プラ
グ２６を形成する。導電性プラグ２６は、例えば、接続
孔２５の内部を含む層間絶縁膜２４の上部に薄いＴｉＮ
膜をスパッタリング装置で成膜し、その後、接続孔２５
の内部を埋め込むようにしてＴｉＮ膜の上部にＷ膜をＣ
ＶＤ装置若しくはスパッタリング装置で成膜し、その
後、接続孔２６の内部にＷ膜及びＴｉＮ膜が残るように
層間絶縁膜２４の上部におけるＷ膜及びＴｉＮ膜を除去
することによって形成される。
２３の一部分を露出させる接続孔２５をドライエッチン
グ法で形成し、その後、接続孔２５の内部に導電性プラ
グ２６を形成する。導電性プラグ２６は、例えば、接続
孔２５の内部を含む層間絶縁膜２４の上部に薄いＴｉＮ
膜をスパッタリング装置で成膜し、その後、接続孔２５
の内部を埋め込むようにしてＴｉＮ膜の上部にＷ膜をＣ
ＶＤ装置若しくはスパッタリング装置で成膜し、その
後、接続孔２６の内部にＷ膜及びＴｉＮ膜が残るように
層間絶縁膜２４の上部におけるＷ膜及びＴｉＮ膜を除去
することによって形成される。
【００５８】次に、論理演算回路部を構成する第１層目
の配線として、図１１に示すように、層間絶縁膜２４の
上部に配線２７を形成する。この第１層目の配線２７は
層間絶縁膜２４の上部に導電膜を形成し、その後、導電
膜にパターンニングを施すことによって形成される。
の配線として、図１１に示すように、層間絶縁膜２４の
上部に配線２７を形成する。この第１層目の配線２７は
層間絶縁膜２４の上部に導電膜を形成し、その後、導電
膜にパターンニングを施すことによって形成される。
【００５９】次に、配線２７上を含む層間絶縁膜２４の
上部に例えば酸化シリコン膜からなる層間絶縁膜２８を
ＣＶＤ装置で成膜し、その後、層間絶縁膜２８の表面を
ＣＭＰ法で平坦化し、その後、第１層目の配線２７の一
部分を露出させる接続孔２９を形成し、その後、接続孔
２９の内部に導電性プラグ３０を形成する。導電性プラ
グ３０は、導電性プラグ２６と同様の方法で形成され
る。
上部に例えば酸化シリコン膜からなる層間絶縁膜２８を
ＣＶＤ装置で成膜し、その後、層間絶縁膜２８の表面を
ＣＭＰ法で平坦化し、その後、第１層目の配線２７の一
部分を露出させる接続孔２９を形成し、その後、接続孔
２９の内部に導電性プラグ３０を形成する。導電性プラ
グ３０は、導電性プラグ２６と同様の方法で形成され
る。
【００６０】次に、論理演算回路を構成する第２層目の
配線として、図３及び図４に示すように、層間絶縁膜２
８の上部に配線３１を形成する。この第２層目の配線３
１は層間絶縁膜２８の上部に導電膜を形成し、その後、
導電膜にパターンニングを施すことによって形成され
る。
配線として、図３及び図４に示すように、層間絶縁膜２
８の上部に配線３１を形成する。この第２層目の配線３
１は層間絶縁膜２８の上部に導電膜を形成し、その後、
導電膜にパターンニングを施すことによって形成され
る。
【００６１】次に、配線３１上を含む層間絶縁膜２８の
上部に例えば酸化シリコン膜からなる層間絶縁膜３２を
ＣＶＤ装置で成膜し、その後、層間絶縁膜３２の表面を
ＣＭＰ法で平坦化し、その後、第２層目の配線３１の一
部分を露出させる接続孔３３を形成し、その後、接続孔
３３の内部に導電性プラグ３４を形成する。導電性プラ
グ３４は、導電性プラグ２６と同様の方法で形成され
る。
上部に例えば酸化シリコン膜からなる層間絶縁膜３２を
ＣＶＤ装置で成膜し、その後、層間絶縁膜３２の表面を
ＣＭＰ法で平坦化し、その後、第２層目の配線３１の一
部分を露出させる接続孔３３を形成し、その後、接続孔
３３の内部に導電性プラグ３４を形成する。導電性プラ
グ３４は、導電性プラグ２６と同様の方法で形成され
る。
【００６２】次に、論理演算回路を構成する第３層目の
配線として、図３に示すように、層間絶縁膜３２の上部
に配線３５を形成する。この第３層目の配線３５は層間
絶縁膜３２の上部に導電膜を形成し、その後、導電膜に
パターンニングを施すことによって形成される。
配線として、図３に示すように、層間絶縁膜３２の上部
に配線３５を形成する。この第３層目の配線３５は層間
絶縁膜３２の上部に導電膜を形成し、その後、導電膜に
パターンニングを施すことによって形成される。
【００６３】次に、配線３５上を含む層間絶縁膜３２の
上部に例えば酸化シリコン膜からなる層間絶縁膜３６を
ＣＶＤ装置で成膜し、その後、層間絶縁膜３６の表面を
ＣＭＰ法で平坦化し、その後、第３層目の配線３５の一
部分を露出させる接続孔３７を形成し、その後、接続孔
３７の内部に導電性プラグ３８を形成する。導電性プラ
グ３８は、導電性プラグ２６と同様の方法で形成され
る。
上部に例えば酸化シリコン膜からなる層間絶縁膜３６を
ＣＶＤ装置で成膜し、その後、層間絶縁膜３６の表面を
ＣＭＰ法で平坦化し、その後、第３層目の配線３５の一
部分を露出させる接続孔３７を形成し、その後、接続孔
３７の内部に導電性プラグ３８を形成する。導電性プラ
グ３８は、導電性プラグ２６と同様の方法で形成され
る。
【００６４】次に、論理演算回路を構成する第４層目の
配線として、図３に示すように、層間絶縁膜３６の上部
に配線３９を形成する。この第４層目の配線３９は層間
絶縁膜３６の上部に導電膜を形成し、その後、導電膜に
パターンニングを施すことによって形成される。
配線として、図３に示すように、層間絶縁膜３６の上部
に配線３９を形成する。この第４層目の配線３９は層間
絶縁膜３６の上部に導電膜を形成し、その後、導電膜に
パターンニングを施すことによって形成される。
【００６５】次に、配線３９上を含む層間絶縁膜３６の
上部に例えば酸化シリコン膜からなる層間絶縁膜４０を
ＣＶＤ装置で成膜し、その後、層間絶縁膜４０の表面を
ＣＭＰ法で平坦化し、その後、第４層目の配線３９の一
部分を露出させる接続孔４１を形成し、その後、接続孔
４１の内部に導電性プラグ４２を形成する。導電性プラ
グ４２は、導電性プラグ２６と同様の方法で形成され
る。
上部に例えば酸化シリコン膜からなる層間絶縁膜４０を
ＣＶＤ装置で成膜し、その後、層間絶縁膜４０の表面を
ＣＭＰ法で平坦化し、その後、第４層目の配線３９の一
部分を露出させる接続孔４１を形成し、その後、接続孔
４１の内部に導電性プラグ４２を形成する。導電性プラ
グ４２は、導電性プラグ２６と同様の方法で形成され
る。
【００６６】次に、論理演算回路を構成する第５層目の
配線として、図３に示すように、層間絶縁膜４０の上部
に配線４３を形成する。この第５層目の配線４３は層間
絶縁膜４０の上部に導電膜を形成し、その後、導電膜に
パターンニングを施すことによって形成される。
配線として、図３に示すように、層間絶縁膜４０の上部
に配線４３を形成する。この第５層目の配線４３は層間
絶縁膜４０の上部に導電膜を形成し、その後、導電膜に
パターンニングを施すことによって形成される。
【００６７】次に、配線４３上を含む層間絶縁膜４０の
上部に最終保護膜を形成し、その後、最終保護膜にボン
ディング開口等を形成することにより、本実施形態のシ
ステムＬＳＩがほぼ完成する。
上部に最終保護膜を形成し、その後、最終保護膜にボン
ディング開口等を形成することにより、本実施形態のシ
ステムＬＳＩがほぼ完成する。
【００６８】図１６は、半導体ウエハ１を用いてシステ
ムＬＳＩの所定の工程を施した後の半導体ウエハ１の反
り量を示す図である。図１６において、横軸は各工程で
あり、ＳＮＣＴは導電性プラグ１７を形成した時点、層
間１はメモリセル形成後の第１層目の層間絶縁膜２４を
形成した時点、層間２はメモリセル形成後の第２層目の
層間絶縁膜２８を形成した時点、層間３はメモリセル形
成後の第３層目の層間絶縁膜３２を形成した時点、層間
４はメモリセル形成後の第４層目の層間絶縁膜３６を形
成した時点、層間５はメモリセル形成後の第５層目の層
間絶縁膜４０を形成した時点である。また、図１６にお
いて、符号Ａは、メモリセル形成工程における導電性プ
ラグ１７を形成した後、半導体ウエハ１の裏面側におけ
る不要な膜（多結晶シリコン膜）の除去を行った本実施
形態のデータであり、符号Ｂは、半導体ウエハ１の裏面
側における不要な膜（多結晶シリコン膜）の除去を行わ
なかった従来のデータである。
ムＬＳＩの所定の工程を施した後の半導体ウエハ１の反
り量を示す図である。図１６において、横軸は各工程で
あり、ＳＮＣＴは導電性プラグ１７を形成した時点、層
間１はメモリセル形成後の第１層目の層間絶縁膜２４を
形成した時点、層間２はメモリセル形成後の第２層目の
層間絶縁膜２８を形成した時点、層間３はメモリセル形
成後の第３層目の層間絶縁膜３２を形成した時点、層間
４はメモリセル形成後の第４層目の層間絶縁膜３６を形
成した時点、層間５はメモリセル形成後の第５層目の層
間絶縁膜４０を形成した時点である。また、図１６にお
いて、符号Ａは、メモリセル形成工程における導電性プ
ラグ１７を形成した後、半導体ウエハ１の裏面側におけ
る不要な膜（多結晶シリコン膜）の除去を行った本実施
形態のデータであり、符号Ｂは、半導体ウエハ１の裏面
側における不要な膜（多結晶シリコン膜）の除去を行わ
なかった従来のデータである。
【００６９】図１６に示すように、半導体ウエハ１の裏
面側における多結晶シリコン膜を除去することにより、
半導体ウエハ１の反りが５０μｍ低減し、メモリセル形
成後の論理演算回路形成工程における半導体ウエハ１の
反り量も全体的に５０μｍ低減し、第４層目の層間絶縁
膜３６及び第５層目の層間絶縁膜４０を形成した時点で
の半導体ウエハ１の許容反り量（パターンニング露光で
のフォーカスマージンの許容範囲（１５０μｍ以下））
を満足することができた。
面側における多結晶シリコン膜を除去することにより、
半導体ウエハ１の反りが５０μｍ低減し、メモリセル形
成後の論理演算回路形成工程における半導体ウエハ１の
反り量も全体的に５０μｍ低減し、第４層目の層間絶縁
膜３６及び第５層目の層間絶縁膜４０を形成した時点で
の半導体ウエハ１の許容反り量（パターンニング露光で
のフォーカスマージンの許容範囲（１５０μｍ以下））
を満足することができた。
【００７０】このように本実施形態によれば、以下の効
果が得られる。 （１）システムＬＳＩの製造において、半導体ウエハ１
の主面上に多結晶シリコン膜をバッチ式ＣＶＤ装置で成
膜する工程と、前記多結晶シリコン膜を所定の形状に加
工する工程と、前記多結晶シリコン膜の上層に多層配線
層を形成する工程とを有し、更に、前記多結晶シリコン
膜の成膜時において前記半導体ウエハ１の一主面と向か
い合う裏面（他の主面）に成膜された他の多結晶シリコ
ン膜を除去する工程を有する。これにより、半導体ウエ
ハ１の裏面側における多結晶シリコン膜の膜収縮力によ
る影響で半導体ウエハ１に生じる反りを実質的に排除で
きるので、製造プロセスにおける半導体ウエハ１の反り
量を小さくすることができる。 （２）システムＬＳＩの製造において、導電性プラグ１
７を形成した後であって、層間絶縁膜１８を形成する前
に、半導体ウエハ１の裏面側に成膜された不要な膜（多
結晶シリコン）をウエットエッチングによって除去す
る。これにより、半導体ウエハ１の反りが５０μｍ低減
し、メモリセル形成後の論理演算回路形成工程における
半導体ウエハ１の反り量も全体的に５０μｍ低減し、第
４層目の層間絶縁膜３６及び第５層目の層間絶縁膜４０
を形成した時点での半導体ウエハ１の許容反り量（パタ
ーンニング露光でのフォーカスマージンの許容範囲（１
５０μｍ以下））を満足することができる。この結果、
システムＬＳＩの製造歩留まりの向上を図ることができ
る。 （３）システムＬＳＩの製造において、半導体ウエハ１
の裏面側に成膜された不要な膜（多結晶シリコン膜）の
除去は、ベルヌーイチャック枚葉洗浄装置５０で行う。
これにより、半導体ウエハ１の裏面側における膜をマス
クレスで選択的に除去できるので、マスクを用いて行う
場合と比較してシステムＬＳＩの製造工程数を低減する
ことができる。 （４）システムＬＳＩの製造において、半導体ウエハ１
の裏面側に成膜された不要な膜（多結晶シリコン膜）の
除去は、１：８のフッ硝酸液を用いて行う。これによ
り、半導体ウエハ１の裏面側に成膜された多結晶シリコ
ン膜を同一工程で除去することができる。
果が得られる。 （１）システムＬＳＩの製造において、半導体ウエハ１
の主面上に多結晶シリコン膜をバッチ式ＣＶＤ装置で成
膜する工程と、前記多結晶シリコン膜を所定の形状に加
工する工程と、前記多結晶シリコン膜の上層に多層配線
層を形成する工程とを有し、更に、前記多結晶シリコン
膜の成膜時において前記半導体ウエハ１の一主面と向か
い合う裏面（他の主面）に成膜された他の多結晶シリコ
ン膜を除去する工程を有する。これにより、半導体ウエ
ハ１の裏面側における多結晶シリコン膜の膜収縮力によ
る影響で半導体ウエハ１に生じる反りを実質的に排除で
きるので、製造プロセスにおける半導体ウエハ１の反り
量を小さくすることができる。 （２）システムＬＳＩの製造において、導電性プラグ１
７を形成した後であって、層間絶縁膜１８を形成する前
に、半導体ウエハ１の裏面側に成膜された不要な膜（多
結晶シリコン）をウエットエッチングによって除去す
る。これにより、半導体ウエハ１の反りが５０μｍ低減
し、メモリセル形成後の論理演算回路形成工程における
半導体ウエハ１の反り量も全体的に５０μｍ低減し、第
４層目の層間絶縁膜３６及び第５層目の層間絶縁膜４０
を形成した時点での半導体ウエハ１の許容反り量（パタ
ーンニング露光でのフォーカスマージンの許容範囲（１
５０μｍ以下））を満足することができる。この結果、
システムＬＳＩの製造歩留まりの向上を図ることができ
る。 （３）システムＬＳＩの製造において、半導体ウエハ１
の裏面側に成膜された不要な膜（多結晶シリコン膜）の
除去は、ベルヌーイチャック枚葉洗浄装置５０で行う。
これにより、半導体ウエハ１の裏面側における膜をマス
クレスで選択的に除去できるので、マスクを用いて行う
場合と比較してシステムＬＳＩの製造工程数を低減する
ことができる。 （４）システムＬＳＩの製造において、半導体ウエハ１
の裏面側に成膜された不要な膜（多結晶シリコン膜）の
除去は、１：８のフッ硝酸液を用いて行う。これによ
り、半導体ウエハ１の裏面側に成膜された多結晶シリコ
ン膜を同一工程で除去することができる。
【００７１】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００７２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００７３】本発明によれば、半導体集積回路装置の製
造歩留まりの向上を図ることができる。
造歩留まりの向上を図ることができる。
【図１】本発明の一実施形態であるシステムＬＳＩが形
成された半導体ウエハの平面図である。
成された半導体ウエハの平面図である。
【図２】本発明の一実施形態であるシステムＬＳＩ（半
導体集積回路装置）の概略構成を示すブロック図であ
る。
導体集積回路装置）の概略構成を示すブロック図であ
る。
【図３】本発明の一実施形態であるシステムＬＳＩの要
部断面図である。
部断面図である。
【図４】図２の一部を拡大した断面図である。
【図５】本発明の一実施形態であるシステムＬＳＩの製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図６】本発明の一実施形態であるシステムＬＳＩの製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図７】本発明の一実施形態であるシステムＬＳＩの製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図８】本発明の一実施形態であるシステムＬＳＩの製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図９】本発明の一実施形態であるシステムＬＳＩの製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１０】本発明の一実施形態であるシステムＬＳＩの
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１１】本発明の一実施形態であるシステムＬＳＩの
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１２】本発明の一実施形態であるシステムＬＳＩの
製造に用いられるベルヌーイチャック枚葉洗浄装置の概
略構成を示す断面図である。
製造に用いられるベルヌーイチャック枚葉洗浄装置の概
略構成を示す断面図である。
【図１３】図１２の洗浄装置のステージを示す平面図で
ある。
ある。
【図１４】図１２の洗浄装置のウエハ保持方法を示す概
略断面図である。
略断面図である。
【図１５】フッ硝酸液に対する各種膜のエッチングレー
トを示す図である。
トを示す図である。
【図１６】システムＬＳＩの所定の工程を施した後の半
導体ウエハの反り量を示す図である。
導体ウエハの反り量を示す図である。
【図１７】システムＬＳＩの所定の工程を施した後の半
導体ウエハの反り量を示す図である。
導体ウエハの反り量を示す図である。
１…半導体ウエハ、２ａ…チップ形成領域、２ｂ…ダイ
シング領域、３…素子分離領域、４…ｐ型ウエル領域、
５…ゲート絶縁膜、６ａ、６ｂ…ゲート電極、８…窒化
シリコン膜、９ａ，９ｂ，１４，２３…ｎ型半導体領
域、１０…窒化シリコン膜、１１，１５，１８…層間絶
縁膜、１２，１６…接続孔、１３，１７…導電性プラ
グ、１９…開口、２０…下部電極、２１…誘電体膜、２
２…上部電極、２４，２８，３２，３６，４０…層間絶
縁膜、２５，２９，３３，３７，４１…接続孔、２６，
３０，３４，３８，４２…導電性プラグ、２７，３１，
３５，３９，４３…配線、Ｑｓ…メモリセル選択用ＭＩ
ＳＦＥＴ、Ｃ…情報蓄積用容量素子、Ｑｎ…ｎチャネル
導電型ＭＩＳＦＥＴ、５０…ベルヌーイチャック枚葉洗
浄装置、５１…処理室、５２…ステージ、５３…ピン、
５４…駆動部、５５…ガス供給部、５６…配管、５７…
洗浄液、５８…洗浄槽、５９…ノズル。
シング領域、３…素子分離領域、４…ｐ型ウエル領域、
５…ゲート絶縁膜、６ａ、６ｂ…ゲート電極、８…窒化
シリコン膜、９ａ，９ｂ，１４，２３…ｎ型半導体領
域、１０…窒化シリコン膜、１１，１５，１８…層間絶
縁膜、１２，１６…接続孔、１３，１７…導電性プラ
グ、１９…開口、２０…下部電極、２１…誘電体膜、２
２…上部電極、２４，２８，３２，３６，４０…層間絶
縁膜、２５，２９，３３，３７，４１…接続孔、２６，
３０，３４，３８，４２…導電性プラグ、２７，３１，
３５，３９，４３…配線、Ｑｓ…メモリセル選択用ＭＩ
ＳＦＥＴ、Ｃ…情報蓄積用容量素子、Ｑｎ…ｎチャネル
導電型ＭＩＳＦＥＴ、５０…ベルヌーイチャック枚葉洗
浄装置、５１…処理室、５２…ステージ、５３…ピン、
５４…駆動部、５５…ガス供給部、５６…配管、５７…
洗浄液、５８…洗浄槽、５９…ノズル。
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/90 Ｂ
(72)発明者 二瀬 卓也
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 伊藤 雅樹
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5F033 HH04 HH19 HH33 JJ04 JJ19
JJ33 KK01 KK19 LL04 MM08
NN06 NN07 NN37 PP06 PP15
QQ08 QQ09 QQ10 QQ11 QQ13
QQ16 QQ19 QQ25 QQ31 QQ37
QQ48 QQ58 QQ65 QQ73 QQ79
RR03 RR04 RR06 RR09 SS11
SS21 TT08 VV06 VV10 VV16
XX01 XX15 XX19
5F083 AD31 JA39 JA40 KA20 MA03
MA06 MA16 MA17 MA19 MA20
PR05 PR39 PR40 ZA12 ZA13
Claims (5)
- 【請求項１】 半導体ウエハの主面上に多結晶シリコン
膜を成膜する工程と、 前記多結晶シリコン膜を所定の形状に加工する工程と、 前記多結晶シリコン膜の上層に多層配線層を形成する工
程とを有し、 更に、前記多結晶シリコン膜の成膜時において前記半導
体ウエハの一主面と向かい合う他の主面に成膜された他
の多結晶シリコン膜を除去する工程を有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項２】 請求項１に記載の半導体集積回路装置の
製造方法において、 前記多結晶シリコン膜を成膜する工程は、複数回行われ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１に記載の半導体集積回路装置の
製造方法において、 前記多結晶シリコン膜を成膜する工程は、絶縁膜に形成
された接続孔の内部を埋め込むようにして前記絶縁膜上
に前記多結晶シリコン膜を成膜する工程であり、 前記多結晶シリコン膜を所定の形状に加工する工程は、
前記接続孔の内部に前記多結晶シリコン膜が残るように
前記絶縁膜上における前記多結晶シリコン膜を除去する
工程であることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４】 請求項１に記載の半導体集積回路装置の
製造方法において、前記多層配線層を形成する工程は、
絶縁膜を成膜する工程と、前記絶縁膜上に導電膜を成膜
する工程と、前記導電膜を所定の形状に加工して配線を
形成する工程とを含むことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項５】 請求項１に記載の半導体集積回路装置の
製造方法において、 前記他の多結晶シリコン膜を除去する工程は、枚葉洗浄
装置を用いたウエットエッチング法で選択的に行う工程
であることを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246106A JP2003060163A (ja) | 2001-08-14 | 2001-08-14 | 半導体集積回路装置の製造方法 |
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| JP2001246106A JP2003060163A (ja) | 2001-08-14 | 2001-08-14 | 半導体集積回路装置の製造方法 |
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|---|---|
| JP2003060163A true JP2003060163A (ja) | 2003-02-28 |
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ID=19075733
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|---|---|---|---|
| JP2001246106A Pending JP2003060163A (ja) | 2001-08-14 | 2001-08-14 | 半導体集積回路装置の製造方法 |
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|---|---|
| JP (1) | JP2003060163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2001
- 2001-08-14 JP JP2001246106A patent/JP2003060163A/ja active Pending
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