JPS5856365A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5856365A JPS5856365A JP15461381A JP15461381A JPS5856365A JP S5856365 A JPS5856365 A JP S5856365A JP 15461381 A JP15461381 A JP 15461381A JP 15461381 A JP15461381 A JP 15461381A JP S5856365 A JPS5856365 A JP S5856365A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発Ｉ！Ｒは半導体装置、％［三次元的な多層Ｌ８Ｉの
製造ＩＩｃおいてゲート酸化膜を低温で形成する方法に
関する。
製造ＩＩｃおいてゲート酸化膜を低温で形成する方法に
関する。
Ｌ８Ｉ製造技術にお−・ては集積度を上げるために多層
化が計られるが、これＫ［して、将来的にはチップ当り
１６ＭピッＦという超高集積度のデバイスが一つの目標
とされており、その場合ＫＧＸＩＩ〜１０層 と〜・５
多層構造の−のが実用化されなければならな−・、かか
る三次元ＩＪＩの製造に際しては。
化が計られるが、これＫ［して、将来的にはチップ当り
１６ＭピッＦという超高集積度のデバイスが一つの目標
とされており、その場合ＫＧＸＩＩ〜１０層 と〜・５
多層構造の−のが実用化されなければならな−・、かか
る三次元ＩＪＩの製造に際しては。
従来のＬＳＩの製造技術をそのまま適用したのでを工種
々の不都合な生じる場合が多く、その一つにゲート酸化
膜の形成方法があげられる。すなわち。
々の不都合な生じる場合が多く、その一つにゲート酸化
膜の形成方法があげられる。すなわち。
各層でのゲート酸化膜の形成を従来技術のととく＾ｆｆ
１（約１０００℃）で行うと、下層（初めに作られた層
） ＬＳＩはと高温の熱履歴を多（受けることになり、
これにより例えば拡散層の過剰拡？（深さおよび横方向
の広がり）やキャリヤ濃度の減少などの弊害が発生する
。かかる弊害を回避ｊΦために低温で酸化する方法も考
えられるが、この場合には酸化に要する時間が長くなり
、逆に蜂面単位が増加したり、ゲート耐圧が劣化丁Φな
どの別の弊害が発生ｊる危険性がある。
１（約１０００℃）で行うと、下層（初めに作られた層
） ＬＳＩはと高温の熱履歴を多（受けることになり、
これにより例えば拡散層の過剰拡？（深さおよび横方向
の広がり）やキャリヤ濃度の減少などの弊害が発生する
。かかる弊害を回避ｊΦために低温で酸化する方法も考
えられるが、この場合には酸化に要する時間が長くなり
、逆に蜂面単位が増加したり、ゲート耐圧が劣化丁Φな
どの別の弊害が発生ｊる危険性がある。
不発明は上記誘電を解決すべく、ゲート酸化膜をスパッ
タリングにより形成し、あわせてアニールもでき金だけ
熱影豐の小さい方法、例えばレーザアニールにより行い
、下層Ｌ８Ｉに対し島影Ｉ＃なお工はさないゲート酸化
膜の形成方法を提供する。
タリングにより形成し、あわせてアニールもでき金だけ
熱影豐の小さい方法、例えばレーザアニールにより行い
、下層Ｌ８Ｉに対し島影Ｉ＃なお工はさないゲート酸化
膜の形成方法を提供する。
以下、本発明の実施例を添付図１ｆｉｊｖｃもとづいて
説明する。
説明する。
第１図な（・し第３図は本発明にかがル舅０８ＩＣの製
造工程におけるその要部の断ｗ７Ｊ図である。先ず第１
１ｆＫＫ示すように、絶縁体（８１０ｍ ） １上の単
結晶シリコン層に空−分離などの方法により素子間分離
を設け、かかる素子間分靜に不純物をドーピングしてシ
リコン基板２を形成す心０次に、イオンＩＩＩＩＩＩ［
よるスパッタリングでシリコン基板２のｐ面をわずかに
エツチングし清浄化を行う、ｋｌ！、いて、第２図に示
すよ５に、マグネトーンスパッタリングによってシリコ
ン酸化膜（８１０ｍＭ ） ３を形成する。ここでスパ
ッタリング法を採用した理由は、熱酸化＠はもちろん化
学気相成長法（ＣＶＤ法）に比して堆積温度が低いこと
、加えてターゲツト材量を変えることにより各棟の絶縁
材料のスパッタリングができること、ならびに膜の成長
度も早いことなどの事情によるが、本！ｉ！施例におい
ては。
造工程におけるその要部の断ｗ７Ｊ図である。先ず第１
１ｆＫＫ示すように、絶縁体（８１０ｍ ） １上の単
結晶シリコン層に空−分離などの方法により素子間分離
を設け、かかる素子間分靜に不純物をドーピングしてシ
リコン基板２を形成す心０次に、イオンＩＩＩＩＩＩ［
よるスパッタリングでシリコン基板２のｐ面をわずかに
エツチングし清浄化を行う、ｋｌ！、いて、第２図に示
すよ５に、マグネトーンスパッタリングによってシリコ
ン酸化膜（８１０ｍＭ ） ３を形成する。ここでスパ
ッタリング法を採用した理由は、熱酸化＠はもちろん化
学気相成長法（ＣＶＤ法）に比して堆積温度が低いこと
、加えてターゲツト材量を変えることにより各棟の絶縁
材料のスパッタリングができること、ならびに膜の成長
度も早いことなどの事情によるが、本！ｉ！施例におい
ては。
〔−の成長速度＝Ｚｏｏ 〜２００λ／ｗｉｍ、基ａｍ
度：常温〕の条件下で約７００１ＩＦ）ｌｌｌＩｌｌ上
得ることができた。かかる酸化層を形成後、さらにその
上にシシフン輩化物（１１１ｍＭｍ ） 膜４をＩＷ
１様のスパッタリング法で約１０００１成長せしめる０
次に、ｇｉｏ−１１３全面に塩素イγン（０１”）な〔
注入ドース量： Ｉ Ｘ １０’４ Ｃ１与’（Ｊ”
）イオン注入し、しかる稜にレーザアニールを〔使用ビ
ーム＊ ＣＷＡｒ＋レーザ、出力＝５Ｗ、スキャン速度
： １０ Ｃａｌ ／ｍｌｎ 、使用ン／ズ：ｆ＝２５
ｓｍ＋）の条件で行う。かかるＣ／＋イオンの注入は、
５ｌｏｔ腺３中の可動イオンのゲッタリングやシリコ
ン中の結晶欠陥の発生を押えるために行うもので、これ
によりデバイスの電気的特性が改善されるものであるが
、Ｃ／＋イオンに代えて他のハーグンイオン１例えばフ
ッ素イオン（Ｆ＋）を使用してもよ−・、また、レーザ
ーに−ルの採用・工、これにより局所瞬時加熱が可能と
なり熱影響を小さくすることができるためであるが、レ
ーザーに代えて他のエネルギー線、例えば電子ビーム、
イオンビーム、集光フラッシュランプなどを使用しても
よく、その効果・工同等である。
度：常温〕の条件下で約７００１ＩＦ）ｌｌｌＩｌｌ上
得ることができた。かかる酸化層を形成後、さらにその
上にシシフン輩化物（１１１ｍＭｍ ） 膜４をＩＷ
１様のスパッタリング法で約１０００１成長せしめる０
次に、ｇｉｏ−１１３全面に塩素イγン（０１”）な〔
注入ドース量： Ｉ Ｘ １０’４ Ｃ１与’（Ｊ”
）イオン注入し、しかる稜にレーザアニールを〔使用ビ
ーム＊ ＣＷＡｒ＋レーザ、出力＝５Ｗ、スキャン速度
： １０ Ｃａｌ ／ｍｌｎ 、使用ン／ズ：ｆ＝２５
ｓｍ＋）の条件で行う。かかるＣ／＋イオンの注入は、
５ｌｏｔ腺３中の可動イオンのゲッタリングやシリコ
ン中の結晶欠陥の発生を押えるために行うもので、これ
によりデバイスの電気的特性が改善されるものであるが
、Ｃ／＋イオンに代えて他のハーグンイオン１例えばフ
ッ素イオン（Ｆ＋）を使用してもよ−・、また、レーザ
ーに−ルの採用・工、これにより局所瞬時加熱が可能と
なり熱影響を小さくすることができるためであるが、レ
ーザーに代えて他のエネルギー線、例えば電子ビーム、
イオンビーム、集光フラッシュランプなどを使用しても
よく、その効果・工同等である。
続いて、８１ｓＮａ膜４と８１０１膜３を選択的に除去
し、躯３図に示すようにゲート酸化層３′を形成し、ま
たシリコン基板２ Ｋ Ａｓ＋イオンを注入してンース
ＳとドレインＤを形成する。最後に、非単結蟲シリコン
（ポリシリコン）またはアルミニウム（ムＩ）によりゲ
ート電極Ｇおよび配線電極５を形成し。
し、躯３図に示すようにゲート酸化層３′を形成し、ま
たシリコン基板２ Ｋ Ａｓ＋イオンを注入してンース
ＳとドレインＤを形成する。最後に、非単結蟲シリコン
（ポリシリコン）またはアルミニウム（ムＩ）によりゲ
ート電極Ｇおよび配線電極５を形成し。
再びレーザアニールを行い活性化してＭＯｓＩＣは完成
する。
する。
上記方法により、まず一層を完成させ、その上にシリコ
ン酸化物（ｓ量へ）のごとき層間ｊ！ｌ縁績な配し、さ
らにその上に同様の方法で一層を完成させ、かかる工１
１を順次行って各層を積層し、多層ＬＳＩは完成するも
のである。
ン酸化物（ｓ量へ）のごとき層間ｊ！ｌ縁績な配し、さ
らにその上に同様の方法で一層を完成させ、かかる工１
１を順次行って各層を積層し、多層ＬＳＩは完成するも
のである。
本発明は以上説明したごと＜、（１１ゲート酸化−（８
１０，）をスパッタリングで形成する工程、悸）その８
１０．中および８１０ｍ と単結晶シリフンの界−近
傍にハーゲンイオン（Ｃｊ”、？＋ など）を注入する
工程、および（３）８１（ｈおよびシリクンＩｌ！面を
エネルギー線で７二−ルする工程を組合せて多層Ｌ８１
を作Ｒ″ｔもので、各層形成ＰＣ＠して下層ＬＳＩにお
よぼす熱影響は蛾小限に抑えることかでｆ！。
１０，）をスパッタリングで形成する工程、悸）その８
１０．中および８１０ｍ と単結晶シリフンの界−近
傍にハーゲンイオン（Ｃｊ”、？＋ など）を注入する
工程、および（３）８１（ｈおよびシリクンＩｌ！面を
エネルギー線で７二−ルする工程を組合せて多層Ｌ８１
を作Ｒ″ｔもので、各層形成ＰＣ＠して下層ＬＳＩにお
よぼす熱影響は蛾小限に抑えることかでｆ！。
したがって製造過程におい【下層Ｌ８Ｉの特性を劣化さ
せ令という野吾が除去され、ａ品に対丁６信頼性も＾ま
り、三次元Ｌ８１の実現に寄与丁９ところ大なるもので
あゐ。
せ令という野吾が除去され、ａ品に対丁６信頼性も＾ま
り、三次元Ｌ８１の実現に寄与丁９ところ大なるもので
あゐ。
第１図ないし第３図は本発明にかかるＭＯ８ＩＣの製造
工程におけΦ七の要部の部分断面図である・１・・・絶
縁体、２・・・シリコン基板、３・・・シリコン酸化膜
、ぎ・・・ゲート酸化層。 ４・・・８ｈＮａ躾、５・・・劃Ｌ Ｓ・・・ンース、Ｄ・・・トンイア、Ｇ・・・ゲート電
他特許出如人 富士通株式会社 第１図 第２図 第３図 ２９９−
工程におけΦ七の要部の部分断面図である・１・・・絶
縁体、２・・・シリコン基板、３・・・シリコン酸化膜
、ぎ・・・ゲート酸化層。 ４・・・８ｈＮａ躾、５・・・劃Ｌ Ｓ・・・ンース、Ｄ・・・トンイア、Ｇ・・・ゲート電
他特許出如人 富士通株式会社 第１図 第２図 第３図 ２９９−
Claims (1)
- スパッタリングにより？−Ｆ酸化膜を形成する工種、鋏
ゲート酸化娯中およびシリコン基板との界面近傍にハー
ゲンイオンを注入する工程、および前記ゲート酸化膜お
よびシリコン基＆表１１１ｍにエネルギー纏を照射する
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15461381A JPS5856365A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置の製造方法 |
| US06/425,644 US4489478A (en) | 1981-09-29 | 1982-09-28 | Process for producing a three-dimensional semiconductor device |
| DE8282305160T DE3278549D1 (en) | 1981-09-29 | 1982-09-29 | Process for manufacturing a multi-layer semiconductor device |
| EP82305160A EP0076161B1 (en) | 1981-09-29 | 1982-09-29 | Process for manufacturing a multi-layer semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15461381A JPS5856365A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856365A true JPS5856365A (ja) | 1983-04-04 |
| JPH0336312B2 JPH0336312B2 (ja) | 1991-05-31 |
Family
ID=15588008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15461381A Granted JPS5856365A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856365A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151072A (ja) * | 1988-12-02 | 1990-06-11 | Ricoh Co Ltd | 薄膜トランジスタ |
| JPH05152569A (ja) * | 1991-11-25 | 1993-06-18 | Casio Comput Co Ltd | 電界効果型薄膜トランジスタおよびその製造方法 |
| JP2006196926A (ja) * | 1994-09-14 | 2006-07-27 | Toshiba Corp | 半導体装置 |
-
1981
- 1981-09-29 JP JP15461381A patent/JPS5856365A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151072A (ja) * | 1988-12-02 | 1990-06-11 | Ricoh Co Ltd | 薄膜トランジスタ |
| JPH05152569A (ja) * | 1991-11-25 | 1993-06-18 | Casio Comput Co Ltd | 電界効果型薄膜トランジスタおよびその製造方法 |
| JP2006196926A (ja) * | 1994-09-14 | 2006-07-27 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336312B2 (ja) | 1991-05-31 |
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