JP2894764B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2894764B2 JP2894764B2 JP2016851A JP1685190A JP2894764B2 JP 2894764 B2 JP2894764 B2 JP 2894764B2 JP 2016851 A JP2016851 A JP 2016851A JP 1685190 A JP1685190 A JP 1685190A JP 2894764 B2 JP2894764 B2 JP 2894764B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon film
- polycrystalline silicon
- lower electrode
- phosphorus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に容量部の
製造方法に関する。
製造方法に関する。
従来、多結晶シリコン膜からなる下部電極と容量絶縁
膜と上部電極とからなる容量部を備えた半導体装置の製
造方法は、シラン（SiH4）を含むガス系から多結晶シリ
コン膜を成長させ、熱拡散法あるいはイオン注入法等に
より燐（Ｐ）等の不純物を多結晶シリコン膜中に導入
し、900℃程度の熱処理により不純物の活性化を行な
い、フォトレジスト膜を用いたエッチングによるパタッ
ニングを行ない下部電極を形成し、その上に容量絶縁膜
および上部電極用の多結晶シリコン膜を形成する方法で
あった。
膜と上部電極とからなる容量部を備えた半導体装置の製
造方法は、シラン（SiH4）を含むガス系から多結晶シリ
コン膜を成長させ、熱拡散法あるいはイオン注入法等に
より燐（Ｐ）等の不純物を多結晶シリコン膜中に導入
し、900℃程度の熱処理により不純物の活性化を行な
い、フォトレジスト膜を用いたエッチングによるパタッ
ニングを行ない下部電極を形成し、その上に容量絶縁膜
および上部電極用の多結晶シリコン膜を形成する方法で
あった。
上述した従来の半導体装置の製造方法では、シラン
（SiH4）系のガスを用いた600〜650℃の成長温度で下部
電極の多結晶シリコン膜を形成するため、下部電極の多
結晶シリコン膜表面の凹凸が大きくなり、下部電極上に
形成した容量絶縁膜のリーク電流特性や信頼性が劣化す
るという問題があった。
（SiH4）系のガスを用いた600〜650℃の成長温度で下部
電極の多結晶シリコン膜を形成するため、下部電極の多
結晶シリコン膜表面の凹凸が大きくなり、下部電極上に
形成した容量絶縁膜のリーク電流特性や信頼性が劣化す
るという問題があった。
また、シラン系ガスを用いて550℃以下の低温で非晶
質シリコン膜を形成することは可能であるが、成長速度
が10Å/min以下と非常に遅いため、半導体装置を製造す
るには非実用的であった。
質シリコン膜を形成することは可能であるが、成長速度
が10Å/min以下と非常に遅いため、半導体装置を製造す
るには非実用的であった。
本発明の半導体装置の製造方法は、多結晶シリコン膜
からなる下部電極と容量絶縁膜と上部電極とからなる容
量部を備えた半導体装置の製造方法において、ジシラン
およびホスフィンを含むガス系から燐を含む非晶質シリ
コン膜を成長する工程と、前記非晶質シリコン膜を不活
性雰囲気で熱処理することにより燐を含む多結晶シリコ
ン膜に変換し、該多結晶シリコン膜をパターニングして
下部電極を形成する工程と、前記下部電極の表面を直接
に覆う容量絶縁膜を全面に形成する工程と、導電体膜を
全面に形成し、少なくとも該導電体膜をパターニングし
て上部電極を形成する工程とを有することを特徴として
いる。
からなる下部電極と容量絶縁膜と上部電極とからなる容
量部を備えた半導体装置の製造方法において、ジシラン
およびホスフィンを含むガス系から燐を含む非晶質シリ
コン膜を成長する工程と、前記非晶質シリコン膜を不活
性雰囲気で熱処理することにより燐を含む多結晶シリコ
ン膜に変換し、該多結晶シリコン膜をパターニングして
下部電極を形成する工程と、前記下部電極の表面を直接
に覆う容量絶縁膜を全面に形成する工程と、導電体膜を
全面に形成し、少なくとも該導電体膜をパターニングし
て上部電極を形成する工程とを有することを特徴として
いる。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の第１の実施例を説
明する模式的な工程順縦断面図である。同図において、
１はシリコン基板,2はシリコン酸化膜,3は燐を含む非晶
質シリコン膜,3aは燐を含む多結晶シリコン膜,3bは下部
電極用多結晶シリコン膜,4は容量絶縁膜,5は上部電極用
多結晶シリコン膜である。
明する模式的な工程順縦断面図である。同図において、
１はシリコン基板,2はシリコン酸化膜,3は燐を含む非晶
質シリコン膜,3aは燐を含む多結晶シリコン膜,3bは下部
電極用多結晶シリコン膜,4は容量絶縁膜,5は上部電極用
多結晶シリコン膜である。
本実施例を、以下、図面に沿って説明する。
まず、シリコン基板１上に、熱酸化等によりシリコン
酸化膜２を形成する〔第１図（ａ）〕。
酸化膜２を形成する〔第１図（ａ）〕。
次に、ジシラン（Si2H6）およびホスフィン（PH3）を
含むガス系から、燐（Ｐ）を含む非晶質シリコン膜３
を、2000〜8000Å成長する〔第１図（ｂ）〕。この場合
の成長条件は、成長温度500〜550℃，圧力0.1〜1.0Tor
r,ジシラン（Si2H6）流量100〜1000cc/min,ホスフィン
（PH3）流量５〜200cc/minであり、このときの成長速度
は50〜100Å/minである。また、燐を含む非晶質シリコ
ン膜３中の燐（Ｐ）の濃度は、1017〜1021cm-3である。
含むガス系から、燐（Ｐ）を含む非晶質シリコン膜３
を、2000〜8000Å成長する〔第１図（ｂ）〕。この場合
の成長条件は、成長温度500〜550℃，圧力0.1〜1.0Tor
r,ジシラン（Si2H6）流量100〜1000cc/min,ホスフィン
（PH3）流量５〜200cc/minであり、このときの成長速度
は50〜100Å/minである。また、燐を含む非晶質シリコ
ン膜３中の燐（Ｐ）の濃度は、1017〜1021cm-3である。
次に、窒素雰囲気,800〜900℃での熱処理を５分間〜
１時か行ない、燐を含む非晶質シリコン膜３を結晶化さ
せ、燐（Ｐ）を含む多結晶シリコン膜3aを形成する〔第
１図（ｃ）〕。このときの燐を含む多結晶シリコン膜3a
の比抵抗は、10-4〜10-1Ω・cmである。
１時か行ない、燐を含む非晶質シリコン膜３を結晶化さ
せ、燐（Ｐ）を含む多結晶シリコン膜3aを形成する〔第
１図（ｃ）〕。このときの燐を含む多結晶シリコン膜3a
の比抵抗は、10-4〜10-1Ω・cmである。
続いて、フォトレジスト膜を用いたエッチングによ
り、燐を含む多結晶シリコン膜3aをパターニングして下
部電極用多結晶シリコン膜3bを形成する〔第１図
（ｄ）〕。
り、燐を含む多結晶シリコン膜3aをパターニングして下
部電極用多結晶シリコン膜3bを形成する〔第１図
（ｄ）〕。
次に、下部電極用多結晶シリコン膜3b表面を含めた全
面に、シリコン窒化膜，シリコン酸化膜等からなる容量
絶縁膜４を形成する。さらに、容量絶縁膜４表面を直接
に覆い，燐（Ｐ）を含んだ第２の多結晶シリコン膜を全
面に形成し、第２の多結晶シリコン膜（および容量絶縁
膜４）をパターニングして上部電極用多結晶シリコン膜
５を形成する。これにより、容量部の形成が終了する
〔第１図（ｅ）〕。
面に、シリコン窒化膜，シリコン酸化膜等からなる容量
絶縁膜４を形成する。さらに、容量絶縁膜４表面を直接
に覆い，燐（Ｐ）を含んだ第２の多結晶シリコン膜を全
面に形成し、第２の多結晶シリコン膜（および容量絶縁
膜４）をパターニングして上部電極用多結晶シリコン膜
５を形成する。これにより、容量部の形成が終了する
〔第１図（ｅ）〕。
シリコン窒化膜を容量絶縁膜４として用いた場合のリ
ーク電流特性を、第２図のグラフに示す。同図におい
て、縦軸はリーク電流密度（A/cm2），横軸は容量絶縁
膜４に印加される電界強度（MV/cm）である。
ーク電流特性を、第２図のグラフに示す。同図におい
て、縦軸はリーク電流密度（A/cm2），横軸は容量絶縁
膜４に印加される電界強度（MV/cm）である。
本実施例の場合、従来例と比較すると、同じ値のリー
ク電流密度に対する電界強度は約1MV/cm高くなっている
ことがわかる。これは、本実施例のように燐を含む非晶
質シリコン膜を結晶化させて多結晶シリコン膜にする
と、従来の多結晶シリコン膜に比較して、本実施例の多
結晶シリコン膜の凹凸は非常に小さいので、凹凸に起因
する容量絶縁膜のウイークスポットやピンホールがなく
なるためである。
ク電流密度に対する電界強度は約1MV/cm高くなっている
ことがわかる。これは、本実施例のように燐を含む非晶
質シリコン膜を結晶化させて多結晶シリコン膜にする
と、従来の多結晶シリコン膜に比較して、本実施例の多
結晶シリコン膜の凹凸は非常に小さいので、凹凸に起因
する容量絶縁膜のウイークスポットやピンホールがなく
なるためである。
また、本実施例における燐を含む非晶質シリコン膜を
結晶化させる熱処理は900℃であったが、600℃程度の低
い温度で４〜12時間の窒素雰囲気中での熱処理を行なっ
て結晶化させ、次に800〜900℃の窒素雰囲気中での熱処
理により燐を活性化させる方法でもよい。
結晶化させる熱処理は900℃であったが、600℃程度の低
い温度で４〜12時間の窒素雰囲気中での熱処理を行なっ
て結晶化させ、次に800〜900℃の窒素雰囲気中での熱処
理により燐を活性化させる方法でもよい。
また、燐を含む非晶質シリコン膜の成長速度は、50〜
100Å/minであるので、従来の多結晶シリコン膜の成長
速度とほとんど同じであり、実用的に問題はない。ま
た、燐を含む非晶質シリコン膜の成長において、段差被
覆性も良く、この点でも実用的に問題はない。さらに、
本実施例では燐拡散およびリンガラス層除去の工程が不
用となる利点もある。
100Å/minであるので、従来の多結晶シリコン膜の成長
速度とほとんど同じであり、実用的に問題はない。ま
た、燐を含む非晶質シリコン膜の成長において、段差被
覆性も良く、この点でも実用的に問題はない。さらに、
本実施例では燐拡散およびリンガラス層除去の工程が不
用となる利点もある。
第３図（ａ），（ｂ）は、本発明の第２の実施例を説
明するための図である。
明するための図である。
第３図（ａ）は、下部電極用多結晶シリコン膜中の燐
（Ｐ）の濃度分布を模式的にあらわすグラフであり、縦
軸は燐（Ｐ）濃度，横軸は下部電極用多結晶シリコン膜
の表面からの距離である。第３図（ｂ）は、第３図
（ａ）に示した燐濃度分布を有する下部電極用多結晶シ
リコン膜の形状を示す断面図である。
（Ｐ）の濃度分布を模式的にあらわすグラフであり、縦
軸は燐（Ｐ）濃度，横軸は下部電極用多結晶シリコン膜
の表面からの距離である。第３図（ｂ）は、第３図
（ａ）に示した燐濃度分布を有する下部電極用多結晶シ
リコン膜の形状を示す断面図である。
本実施例では、燐（ｐ）を含む非晶質シリコン膜を成
長する際に、ホスフィンの流量を時間的に変化させるこ
とにより、第３図（ａ）に示したような表面から深くな
るに従って燐濃度が低くなる非晶質シリコン膜を形成す
ることができる。
長する際に、ホスフィンの流量を時間的に変化させるこ
とにより、第３図（ａ）に示したような表面から深くな
るに従って燐濃度が低くなる非晶質シリコン膜を形成す
ることができる。
次に、そのまま，あるいは熱処理を行ない燐を活性化
した後、フォトレジスト膜を用いてエッチングを行な
い、第３図（ｂ）のような下部電極用多結晶シリコン膜
3bを形成する。この場合、燐濃度は表面付近が高くなっ
ているため、表面付近の方がエッチングレートが高くな
り、第３図（ｂ）に示すように順テーパーの下部電極用
多結晶シリコン膜3bが形成できる。これより後の容量部
の製造方法は、第１の実施例と同じである。
した後、フォトレジスト膜を用いてエッチングを行な
い、第３図（ｂ）のような下部電極用多結晶シリコン膜
3bを形成する。この場合、燐濃度は表面付近が高くなっ
ているため、表面付近の方がエッチングレートが高くな
り、第３図（ｂ）に示すように順テーパーの下部電極用
多結晶シリコン膜3bが形成できる。これより後の容量部
の製造方法は、第１の実施例と同じである。
このような順テーパーの下部電極用多結晶シリコン膜
3bを用いると、容量絶縁膜としてのシリコン窒化膜を形
成する場合、シリコン窒化膜が均一に下部電極用多結晶
シリコン膜3bの側壁にも形成できるので、特性の良い容
量部を製造することができる。
3bを用いると、容量絶縁膜としてのシリコン窒化膜を形
成する場合、シリコン窒化膜が均一に下部電極用多結晶
シリコン膜3bの側壁にも形成できるので、特性の良い容
量部を製造することができる。
また、本実施例を用いると、多結晶シリコン膜中の燐
濃度分布を容易に変化させることが可能となる。
濃度分布を容易に変化させることが可能となる。
なお、第１および第２の実施例では、容量絶縁膜とし
てはシリコン窒化膜，シリコ酸化膜を用いて説明した
が、シリコン窒化膜とシリコン酸化膜との多層膜，酸化
タンタル等の金属酸化膜等を用いることも可能であり、
その効果は変らない。また、上部電極として第１および
第２の実施例では多結晶シリコン膜を用いたが、タング
ステンシリサイド膜等のシリサイド電極，多結晶シリコ
ン膜およびシリサイド膜を組み合せたポリサイド電極，
タングステン膜等の高融点金属電極，およびこれらの電
極を組み合せたもの等を用いてもよい。また、上部電極
を、下部電極と同様に燐（Ｐ）を含む非晶質シリコン膜
を用いて熱処理により結晶化させ、形成してもよい。ま
た、下部電極中の燐濃度に特に制約はなく、第１および
第２の実施例の範囲にとらわれる必要はない。
てはシリコン窒化膜，シリコ酸化膜を用いて説明した
が、シリコン窒化膜とシリコン酸化膜との多層膜，酸化
タンタル等の金属酸化膜等を用いることも可能であり、
その効果は変らない。また、上部電極として第１および
第２の実施例では多結晶シリコン膜を用いたが、タング
ステンシリサイド膜等のシリサイド電極，多結晶シリコ
ン膜およびシリサイド膜を組み合せたポリサイド電極，
タングステン膜等の高融点金属電極，およびこれらの電
極を組み合せたもの等を用いてもよい。また、上部電極
を、下部電極と同様に燐（Ｐ）を含む非晶質シリコン膜
を用いて熱処理により結晶化させ、形成してもよい。ま
た、下部電極中の燐濃度に特に制約はなく、第１および
第２の実施例の範囲にとらわれる必要はない。
以上説明したように本発明は、ジシランおよびホスフ
ィンを含むガス系から燐を含む非晶質シリコン膜を成長
し熱処理により結晶化した多結晶シリコン膜によって半
導体装置の容量部の下部電極を形成することにより、下
部電極表面の凹凸が小さくなめらかになり、ウイークス
ポットやピンホール等のない容量絶縁膜が形成でき、リ
ーク電流特性や信頼性の良い容量部を得ることができ
る。
ィンを含むガス系から燐を含む非晶質シリコン膜を成長
し熱処理により結晶化した多結晶シリコン膜によって半
導体装置の容量部の下部電極を形成することにより、下
部電極表面の凹凸が小さくなめらかになり、ウイークス
ポットやピンホール等のない容量絶縁膜が形成でき、リ
ーク電流特性や信頼性の良い容量部を得ることができ
る。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の模式的
な工程順縦断面図、第２図は本発明の第１の実施例およ
び従来の方法による容量絶縁膜のリーク電流特性を比較
したグラフ、第３図（ａ）は本発明の第２の実施例にお
ける下部電極中の模式的な燐濃度分布を示すグラフ、第
３図（ｂ）は本発明の第２の実施例における下部電極の
形状を示す断面図である。 １……シリコン基板、２……シリコン酸化膜、３……燐
を含む非晶質シリコン膜、3a……燐を含む多結晶シリコ
ン膜、3b……下部電極用多結晶シリコン膜、４……容量
絶縁膜、５……上部電極用多結晶シリコン膜。
な工程順縦断面図、第２図は本発明の第１の実施例およ
び従来の方法による容量絶縁膜のリーク電流特性を比較
したグラフ、第３図（ａ）は本発明の第２の実施例にお
ける下部電極中の模式的な燐濃度分布を示すグラフ、第
３図（ｂ）は本発明の第２の実施例における下部電極の
形状を示す断面図である。 １……シリコン基板、２……シリコン酸化膜、３……燐
を含む非晶質シリコン膜、3a……燐を含む多結晶シリコ
ン膜、3b……下部電極用多結晶シリコン膜、４……容量
絶縁膜、５……上部電極用多結晶シリコン膜。
Claims (1)
- 【請求項１】多結晶シリコン膜からなる下部電極と容量
絶縁膜と上部電極とからなる容量部を備えた半導体装置
の製造方法において、ジシランおよびホスフィンを含む
ガス系から燐を含む非晶質シリコン膜を成長する工程
と、前記非晶質シリコン膜を不活性雰囲気で熱処理する
ことにより燐を含む多結晶シリコン膜に変換し、該多結
晶シリコン膜をパターニングして下部電極を形成する工
程と、前記下部電極の表面を直接に覆う容量絶縁膜を全
面に形成する工程と、導電体膜を全面に形成し、少なく
とも該導電体膜をパターニングして上部電極を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016851A JP2894764B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016851A JP2894764B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220763A JPH03220763A (ja) | 1991-09-27 |
| JP2894764B2 true JP2894764B2 (ja) | 1999-05-24 |
Family
ID=11927718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016851A Expired - Lifetime JP2894764B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894764B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5058551B2 (ja) * | 2006-10-10 | 2012-10-24 | セイコーＮｐｃ株式会社 | 発振回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286426A (ja) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1990
- 1990-01-25 JP JP2016851A patent/JP2894764B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03220763A (ja) | 1991-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3452511B2 (ja) | トレンチ・キャパシタの形成方法 | |
| JP2003124208A (ja) | ＳｉＣ半導体装置の製造方法 | |
| JPH04320330A (ja) | 半導体装置のコンタクト部の形成方法 | |
| JP2000068516A (ja) | 半導体装置とその製造方法 | |
| JPH05234900A (ja) | 半導体装置の製造方法 | |
| JP2671833B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000269462A (ja) | 半導体装置およびその製造方法 | |
| US4879253A (en) | Method for fabricating a semiconductor device using a BPSG layer containing high concentrations of phosphorus and boron | |
| JP2697645B2 (ja) | 半導体装置の製造方法 | |
| JPH05326874A (ja) | 半導体素子の製造方法 | |
| JP3149910B2 (ja) | 半導体装置の製造方法 | |
| JP2894764B2 (ja) | 半導体装置の製造方法 | |
| JP2560376B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH06112152A (ja) | 半導体デバイスの接触部形成方法 | |
| JPH1022467A (ja) | 半導体装置及びその製造方法 | |
| JP2861343B2 (ja) | 半導体装置およびその製造方法 | |
| JPS5852843A (ja) | 半導体集積回路装置の製造法 | |
| JPH0817845A (ja) | 半導体装置及びその製造方法 | |
| JP2707985B2 (ja) | 半導体装置の製造方法 | |
| JP2615541B2 (ja) | 半導体装置の製造方法 | |
| JP2830295B2 (ja) | 半導体装置の製造方法 | |
| JPH06151753A (ja) | 半導体素子の製造方法 | |
| JP2699625B2 (ja) | 半導体装置の製造方法 | |
| JP2611744B2 (ja) | 半導体装置の製造方法 | |
| JP2830720B2 (ja) | 半導体装置の製造方法 |