JP2707985B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2707985B2 JP2707985B2 JP6277454A JP27745494A JP2707985B2 JP 2707985 B2 JP2707985 B2 JP 2707985B2 JP 6277454 A JP6277454 A JP 6277454A JP 27745494 A JP27745494 A JP 27745494A JP 2707985 B2 JP2707985 B2 JP 2707985B2
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、半導体デバイスの製造において多結晶シ
リコンゲルマニウムによる薄膜を形成する方法に関す
る。
に関し、特に、半導体デバイスの製造において多結晶シ
リコンゲルマニウムによる薄膜を形成する方法に関す
る。
【0002】
【従来の技術】多結晶シリコン薄膜は、各種の電極、配
線材料あるいは抵抗体を形成するための、半導体デバイ
ス形成材料として重要な役割を担っている。例えば、メ
モリデバイスにおける容量電極、ゲート電極、あるいは
デバイス活性層と配線層とのコンタクト埋設材料などに
多結晶シリコン薄膜が適用されている。
線材料あるいは抵抗体を形成するための、半導体デバイ
ス形成材料として重要な役割を担っている。例えば、メ
モリデバイスにおける容量電極、ゲート電極、あるいは
デバイス活性層と配線層とのコンタクト埋設材料などに
多結晶シリコン薄膜が適用されている。
【0003】しかし、半導体デバイスの高集積化に伴
い、各部におけるデバイス要素の微細化が進み、電極や
配線材料としての多結晶シリコン膜のさらなる薄膜化が
要求されている。例えば、コンタクト埋設においては、
径0.2μm以下のコンタクトホールの埋め込みが要求
され、複雑化した三次元型容量などの形成においては、
0.1μmよりも狭い領域へ埋め込みを行なうことなど
が要求されている。そのような場合には、多結晶シリコ
ンでは充分に低い抵抗を得ることができない。
い、各部におけるデバイス要素の微細化が進み、電極や
配線材料としての多結晶シリコン膜のさらなる薄膜化が
要求されている。例えば、コンタクト埋設においては、
径0.2μm以下のコンタクトホールの埋め込みが要求
され、複雑化した三次元型容量などの形成においては、
0.1μmよりも狭い領域へ埋め込みを行なうことなど
が要求されている。そのような場合には、多結晶シリコ
ンでは充分に低い抵抗を得ることができない。
【0004】そこで、多結晶シリコンよりも抵抗を低く
することができる多結晶シリコンゲルマニウム(Si
1-x Gex:0<x<1)が電極材料として提案されて
いる。その具体例として、コンタクトホール内にノンド
ープの多結晶Si1-x Gex を選択成長させ、イオン注
入により導電性を与え、コンタクトプラグを形成する方
法が提案されている(特開平4−221821号)。ま
た、選択成長法を用いずにノンドープの多結晶Si1-x
Gex を成膜し、後にイオン注入することにより、安定
で低抵抗な配線を形成する方法も提案されている(特開
平3−205830号)。
することができる多結晶シリコンゲルマニウム(Si
1-x Gex:0<x<1)が電極材料として提案されて
いる。その具体例として、コンタクトホール内にノンド
ープの多結晶Si1-x Gex を選択成長させ、イオン注
入により導電性を与え、コンタクトプラグを形成する方
法が提案されている(特開平4−221821号)。ま
た、選択成長法を用いずにノンドープの多結晶Si1-x
Gex を成膜し、後にイオン注入することにより、安定
で低抵抗な配線を形成する方法も提案されている(特開
平3−205830号)。
【0005】
【発明が解決しようとする課題】特開平4−22182
1の方法における多結晶Si1-x Gex の膜の選択成長
は、希望する成長部表面状態やそれ以外の場所の膜種・
膜質により選択性が左右されるため、非常に成長条件の
許容範囲が狭い。したがって、少しでも成長条件が変化
すると、選択性が失われやすい。選択性が失われた場合
には、不必要な部分に形成された膜を除くために改めて
全面エッチング(エッチバック)が必要となる。つま
り、成長バッチ毎、極端な場合にはウェハー毎に選択性
が良好であるか否かの確認を行わなければならない。ま
た、膜の選択成長はシリコン表面上にのみ成長するよう
にしているため、成長速度は、普通の成長速度に比べて
非常に遅くなる。その上、コンタクトホール開孔部付近
に多結晶シリコン膜が露出している構造においては、コ
ンタクトホール底部と同時にこの多結晶シリコン部でも
膜が成長するため、コンタクトホール内部が埋まる前に
開孔部が多結晶Si1-xGex により閉じられてしまう
などの欠点があった。
1の方法における多結晶Si1-x Gex の膜の選択成長
は、希望する成長部表面状態やそれ以外の場所の膜種・
膜質により選択性が左右されるため、非常に成長条件の
許容範囲が狭い。したがって、少しでも成長条件が変化
すると、選択性が失われやすい。選択性が失われた場合
には、不必要な部分に形成された膜を除くために改めて
全面エッチング(エッチバック)が必要となる。つま
り、成長バッチ毎、極端な場合にはウェハー毎に選択性
が良好であるか否かの確認を行わなければならない。ま
た、膜の選択成長はシリコン表面上にのみ成長するよう
にしているため、成長速度は、普通の成長速度に比べて
非常に遅くなる。その上、コンタクトホール開孔部付近
に多結晶シリコン膜が露出している構造においては、コ
ンタクトホール底部と同時にこの多結晶シリコン部でも
膜が成長するため、コンタクトホール内部が埋まる前に
開孔部が多結晶Si1-xGex により閉じられてしまう
などの欠点があった。
【0006】一方、特開平3−205830のように、
あえて選択成長を用いない方法も提案されている。しか
し、特開平3−205830の方法では、多結晶成膜の
ためどうしてもステップカバレッジが悪く、微細なコン
タクトホールの埋設などでは、プラグ内に空孔ができて
しまい、プラグ抵抗が増大してしまう。また、イオン注
入により不純物をドーピングしているため、深いコンタ
クトホール内に埋め込まれたプラグ全体に均一に不純物
をドーピングするには、高温・長時間の熱処理が必要と
なり、ソース・ドレイン部からチャネル部への不純物拡
散などが発生し、素子の他部へ悪影響を与える。その
上、この手法では、例えば、複雑化した三次元型容量の
形成においては、均一なドーピングが難しいのに加え、
容量の絶縁膜へのイオン注入によるダメージがあるた
め、容量絶縁膜形成後の上部電極には使用できない。こ
のように、膜の下部に注入ダメージが発生するため、こ
の方法の適用範囲は狭いものとなっている。
あえて選択成長を用いない方法も提案されている。しか
し、特開平3−205830の方法では、多結晶成膜の
ためどうしてもステップカバレッジが悪く、微細なコン
タクトホールの埋設などでは、プラグ内に空孔ができて
しまい、プラグ抵抗が増大してしまう。また、イオン注
入により不純物をドーピングしているため、深いコンタ
クトホール内に埋め込まれたプラグ全体に均一に不純物
をドーピングするには、高温・長時間の熱処理が必要と
なり、ソース・ドレイン部からチャネル部への不純物拡
散などが発生し、素子の他部へ悪影響を与える。その
上、この手法では、例えば、複雑化した三次元型容量の
形成においては、均一なドーピングが難しいのに加え、
容量の絶縁膜へのイオン注入によるダメージがあるた
め、容量絶縁膜形成後の上部電極には使用できない。こ
のように、膜の下部に注入ダメージが発生するため、こ
の方法の適用範囲は狭いものとなっている。
【0007】本発明は上記欠点に鑑み、ステップカバレ
ッジが良く、微細なコンタクトホールの埋設に適してお
り、かつコンタクト抵抗の小さなコンタクトプラグを形
成できる半導体装置の製造方法を提供することを目的と
する。
ッジが良く、微細なコンタクトホールの埋設に適してお
り、かつコンタクト抵抗の小さなコンタクトプラグを形
成できる半導体装置の製造方法を提供することを目的と
する。
【0008】
【課題を解決するための手段】本発明の半導体薄膜形成
方法は、半導体基板上の絶縁膜に形成されたコンタクト
ホール内を、導電性を持たせる目的の不純物を含んだ多
結晶シリコンゲルマニウム(Si1-xGex)薄膜によっ
て埋設する半導体装置の製造方法において、CVD法に
より不純物を導入しながらアモルファスシリコンゲルマ
ニウム(a−Si1-xGex)薄膜を前記コンタクトホー
ル内を含んで前記絶縁膜上に堆積し、その後の熱処理に
より前記薄膜を多結晶化させる。
方法は、半導体基板上の絶縁膜に形成されたコンタクト
ホール内を、導電性を持たせる目的の不純物を含んだ多
結晶シリコンゲルマニウム(Si1-xGex)薄膜によっ
て埋設する半導体装置の製造方法において、CVD法に
より不純物を導入しながらアモルファスシリコンゲルマ
ニウム(a−Si1-xGex)薄膜を前記コンタクトホー
ル内を含んで前記絶縁膜上に堆積し、その後の熱処理に
より前記薄膜を多結晶化させる。
【0009】この場合、多結晶Si1-x Gex 薄膜のG
e含有量をx=0.1〜0.5とすることが好ましく、
さらには、多結晶Si1-x Gex 薄膜のGe含有量をx
=0.2〜0.4とすることが好ましい。
e含有量をx=0.1〜0.5とすることが好ましく、
さらには、多結晶Si1-x Gex 薄膜のGe含有量をx
=0.2〜0.4とすることが好ましい。
【0010】また、前記不純物を含んだSi1-x Gex
薄膜の成膜に、前記不純物を導入するガスとともに、シ
リコンガスであるSiH4、Si2H6、Si 3 H 8 のうち
の少なくともひとつと、ゲルマニウムガスであるGeH
4、GeF4のうちの少なくともひとつとを用いるのが好
ましい。また、前記不純物を含んだ多結晶Si1-x Ge
x 薄膜の成膜において、430〜550℃の温度範囲に
おいて、さらに望ましくは450〜510℃において、
a−Si1-x Gex 薄膜の成膜を行なうのも好ましい。
薄膜の成膜に、前記不純物を導入するガスとともに、シ
リコンガスであるSiH4、Si2H6、Si 3 H 8 のうち
の少なくともひとつと、ゲルマニウムガスであるGeH
4、GeF4のうちの少なくともひとつとを用いるのが好
ましい。また、前記不純物を含んだ多結晶Si1-x Ge
x 薄膜の成膜において、430〜550℃の温度範囲に
おいて、さらに望ましくは450〜510℃において、
a−Si1-x Gex 薄膜の成膜を行なうのも好ましい。
【0011】さらに、前記不純物を導入するガスとし
て、フォスフィン(PH3 )および第3ブチルフォスフ
ィン(TBP)のうちの少なくとも一方を、薄膜の成膜
時に用いるか、アルシン(AsH3 )または三塩化砒素
(AsCl3 )または第3ブチルアルシン(TBA)を
薄膜の成膜時に用いるのが好ましく、あるいは前記不純
物を導入するガスとして、ジボラン(B2 H6 )を薄膜
の成膜時に用いるのが好ましい。
て、フォスフィン(PH3 )および第3ブチルフォスフ
ィン(TBP)のうちの少なくとも一方を、薄膜の成膜
時に用いるか、アルシン(AsH3 )または三塩化砒素
(AsCl3 )または第3ブチルアルシン(TBA)を
薄膜の成膜時に用いるのが好ましく、あるいは前記不純
物を導入するガスとして、ジボラン(B2 H6 )を薄膜
の成膜時に用いるのが好ましい。
【0012】
【作用】不純物を導入しながらCVD法によりアモルフ
ァスシリコンゲルマニウム(a−Si1-x Gex )薄膜
を堆積した後に熱処理により多結晶化させる際に、多結
晶Si1-x Gex 薄膜のGe含有量を適宜に(例えば、
x=0.2〜0.4)制御して、良好なステップカバレ
ッジの特性を引きだし、その後の多結晶化により多結晶
Si1-x Gex 薄膜を低抵抗にさせる。
ァスシリコンゲルマニウム(a−Si1-x Gex )薄膜
を堆積した後に熱処理により多結晶化させる際に、多結
晶Si1-x Gex 薄膜のGe含有量を適宜に(例えば、
x=0.2〜0.4)制御して、良好なステップカバレ
ッジの特性を引きだし、その後の多結晶化により多結晶
Si1-x Gex 薄膜を低抵抗にさせる。
【0013】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1(a)〜図1(d)は、本発明の半導
体装置の製造方法の第1の実施例における各工程を示す
半導体デバイスの断面図である。本実施例においては、
半導体デバイスの活性層と配線層とを接続するコンタク
トホールを本発明の半導体装置の製造方法を用いて埋設
してコンタクトプラグを形成することにより、コンタク
ト抵抗評価用基板を作成するものとする。
て説明する。図1(a)〜図1(d)は、本発明の半導
体装置の製造方法の第1の実施例における各工程を示す
半導体デバイスの断面図である。本実施例においては、
半導体デバイスの活性層と配線層とを接続するコンタク
トホールを本発明の半導体装置の製造方法を用いて埋設
してコンタクトプラグを形成することにより、コンタク
ト抵抗評価用基板を作成するものとする。
【0014】まず、図1(a)に示すように、面方位
(100)のP型シリコン基板11の表面にAsをイオ
ン注入してn+ 拡散層12を形成する。次に図1(b)
に示すように、全面にシリコン酸化膜13を形成した後
に、フォトリソグラフィー工程およびイオンエッチング
工程により、直径0.15μm、深さ0.5μmのコン
タクトホール14を形成する。
(100)のP型シリコン基板11の表面にAsをイオ
ン注入してn+ 拡散層12を形成する。次に図1(b)
に示すように、全面にシリコン酸化膜13を形成した後
に、フォトリソグラフィー工程およびイオンエッチング
工程により、直径0.15μm、深さ0.5μmのコン
タクトホール14を形成する。
【0015】次に図1(c)に示すように、通常の抵抗
加熱型バッチ式LPCVD装置を用い、燐(P)をドー
プしたアモルファス・シリコン・ゲルマニウム(a−S
i1-x Gex (0<x<0.5))の薄膜15を厚さ4
00nmになるように成膜した。成膜条件は、反応管内
温度450℃、圧力0.3〜0.9Torr、反応ガス
として100%−Si2 H6 ,100%−GeH4 ,H
eベース4%−PH3ガスを用い、それぞれの流量は1
00sccm,0〜500sccm,150sccmと
し、圧力はSi2 H6 分圧が一定となるようにした(な
お、sccm=Standard Cubic Centimeter per Minut
e)。
加熱型バッチ式LPCVD装置を用い、燐(P)をドー
プしたアモルファス・シリコン・ゲルマニウム(a−S
i1-x Gex (0<x<0.5))の薄膜15を厚さ4
00nmになるように成膜した。成膜条件は、反応管内
温度450℃、圧力0.3〜0.9Torr、反応ガス
として100%−Si2 H6 ,100%−GeH4 ,H
eベース4%−PH3ガスを用い、それぞれの流量は1
00sccm,0〜500sccm,150sccmと
し、圧力はSi2 H6 分圧が一定となるようにした(な
お、sccm=Standard Cubic Centimeter per Minut
e)。
【0016】その後、図1(d)に示すように、このa
−Si1-x Gex 薄膜を窒素雰囲気中で600℃、30
分間の熱処理を行い多結晶Si1-x Gex 薄膜16を形
成し、その後、イオンエッチング工程により酸化膜上の
多結晶Si1-x Gex 薄膜を一部取り除き、分離溝17
を作って多結晶Si1-x Gex コンタクトプラグ部を1
000個直列に接続されるように形成した(1000個
という個数は測定精度を向上させるためおよび作成を容
易にするためという観点から選択したが、この個数に限
定するものではない)。
−Si1-x Gex 薄膜を窒素雰囲気中で600℃、30
分間の熱処理を行い多結晶Si1-x Gex 薄膜16を形
成し、その後、イオンエッチング工程により酸化膜上の
多結晶Si1-x Gex 薄膜を一部取り除き、分離溝17
を作って多結晶Si1-x Gex コンタクトプラグ部を1
000個直列に接続されるように形成した(1000個
という個数は測定精度を向上させるためおよび作成を容
易にするためという観点から選択したが、この個数に限
定するものではない)。
【0017】上述の実施例に基づいて作成されたコンタ
クト抵抗評価用基板の比較対象となる従来方法による基
板をコンタクト抵抗評価用基板と同一の形状で作成し
た。すなわち、600℃、1Torrで多結晶成膜し、
イオン注入後600℃、30分間の熱処理を行った。た
だし、リン濃度のプロファイル制御のため、成膜を50
nmと350nmの2回に分けて行い、それぞれの成長
膜に30keV,5×1015cm-2と70keV,2×
1016cm-2のイオン注入を行った。
クト抵抗評価用基板の比較対象となる従来方法による基
板をコンタクト抵抗評価用基板と同一の形状で作成し
た。すなわち、600℃、1Torrで多結晶成膜し、
イオン注入後600℃、30分間の熱処理を行った。た
だし、リン濃度のプロファイル制御のため、成膜を50
nmと350nmの2回に分けて行い、それぞれの成長
膜に30keV,5×1015cm-2と70keV,2×
1016cm-2のイオン注入を行った。
【0018】第1の実施例に基づいて作製したコンタク
ト抵抗評価用基板について、コンタクト抵抗を測定し
た。その結果、各コンタクトプラグのコンタクト抵抗
は、Ge組成比x=0.2〜0.4において、220±
20Ωとなり、x=0.1および0.5では、それぞ
れ、290Ωおよび280Ωとなった。また、従来方法
(x=0.3)によって作成された基板においては、コ
ンタクト抵抗は370Ωであった。これらの抵抗値を比
較すると、本実施例を用いることにより、コンタクト抵
抗は低減されることが分かり、特にx=0.2〜0.4
が望ましいことが分かる。
ト抵抗評価用基板について、コンタクト抵抗を測定し
た。その結果、各コンタクトプラグのコンタクト抵抗
は、Ge組成比x=0.2〜0.4において、220±
20Ωとなり、x=0.1および0.5では、それぞ
れ、290Ωおよび280Ωとなった。また、従来方法
(x=0.3)によって作成された基板においては、コ
ンタクト抵抗は370Ωであった。これらの抵抗値を比
較すると、本実施例を用いることにより、コンタクト抵
抗は低減されることが分かり、特にx=0.2〜0.4
が望ましいことが分かる。
【0019】また、コンタクトホールが埋め込まれてい
る状態を走査型電子顕微鏡により観察したところ、図2
(b)に示すように、従来方法によるものではプラグの
途中に空孔が生じているのに対し、図2(a)に示す第
1の実施例によるものでは全く空孔が見られない。
る状態を走査型電子顕微鏡により観察したところ、図2
(b)に示すように、従来方法によるものではプラグの
途中に空孔が生じているのに対し、図2(a)に示す第
1の実施例によるものでは全く空孔が見られない。
【0020】第1の実施例において、従来方法によるも
のよりコンタクト抵抗が低減した理由は次に述べるよう
に理解される。従来例においては、コンタクトプラグの
中に空孔が生じる。また、600℃、30分アニールで
は、充分に不純物がプラグ内に均一に拡散せず、かつ充
分に活性化していない。しかし、第1の実施例では、ス
テップカバレッジが良好で、全くプラグの空孔がみられ
ていないため、従来例のように電流の流れるプラグの断
面積が減少しておらず、かつ、不純物のドーピングがプ
ラグ内で均一になっている。また、600℃、30分ア
ニールで不純物の充分な活性化が行われている。
のよりコンタクト抵抗が低減した理由は次に述べるよう
に理解される。従来例においては、コンタクトプラグの
中に空孔が生じる。また、600℃、30分アニールで
は、充分に不純物がプラグ内に均一に拡散せず、かつ充
分に活性化していない。しかし、第1の実施例では、ス
テップカバレッジが良好で、全くプラグの空孔がみられ
ていないため、従来例のように電流の流れるプラグの断
面積が減少しておらず、かつ、不純物のドーピングがプ
ラグ内で均一になっている。また、600℃、30分ア
ニールで不純物の充分な活性化が行われている。
【0021】以上説明したように、第1の実施例の方法
を用いることにより、0.15μm程度に微細なコンタ
クト径であっても、低抵抗なコンタクトプラグの形成が
可能となり、今後の半導体デバイスの高集積化に大いに
寄与できるであろうことが明らかとなった。なお、本第
1の実施例では、多結晶化するための熱処理として、6
00℃で30分間アニールを施しているが、その条件以
外でも、580〜1000℃の温度範囲で、a−Si
1-x Gex 薄膜の結晶化が完了する時間以上の期間アニ
ールを施せば本発明の効果は得られるものであって、6
00℃30分という条件に制約されるものではない。し
かも、デバイス形成の際に、a−Si1-xGex 薄膜形
成後に、結晶化に充分な熱処理が加わる工程が含まれて
いる場合には、あえて、この結晶化のためのアニールを
行なわなくともよい。また、本実施例では、不純物とし
てPを使用しているが、その代わりにAsやBを用いて
も同様の効果が得られる。
を用いることにより、0.15μm程度に微細なコンタ
クト径であっても、低抵抗なコンタクトプラグの形成が
可能となり、今後の半導体デバイスの高集積化に大いに
寄与できるであろうことが明らかとなった。なお、本第
1の実施例では、多結晶化するための熱処理として、6
00℃で30分間アニールを施しているが、その条件以
外でも、580〜1000℃の温度範囲で、a−Si
1-x Gex 薄膜の結晶化が完了する時間以上の期間アニ
ールを施せば本発明の効果は得られるものであって、6
00℃30分という条件に制約されるものではない。し
かも、デバイス形成の際に、a−Si1-xGex 薄膜形
成後に、結晶化に充分な熱処理が加わる工程が含まれて
いる場合には、あえて、この結晶化のためのアニールを
行なわなくともよい。また、本実施例では、不純物とし
てPを使用しているが、その代わりにAsやBを用いて
も同様の効果が得られる。
【0022】次に本発明の第2の実施例について図3
(a),(b),(c)を参照して説明する。本実施例
においては、メモリデバイスの容量電極のための薄膜を
形成する。まず、図3(a)に示すように、面方位(1
00)P型シリコン単結晶基板表面にAsをイオン注入
してn+ の拡散層22を作り、その上に厚さ1μmのシ
リコン酸化膜23を形成し、その酸化膜に幅1μmの溝
を形成する。溝を形成した後に、第1の実施例と同様
に、a−Si1-x Gex (x=0.3)薄膜を30nm
成膜し、600℃、30分の熱処理により多結晶化した
結晶シリコン薄膜26を形成する。
(a),(b),(c)を参照して説明する。本実施例
においては、メモリデバイスの容量電極のための薄膜を
形成する。まず、図3(a)に示すように、面方位(1
00)P型シリコン単結晶基板表面にAsをイオン注入
してn+ の拡散層22を作り、その上に厚さ1μmのシ
リコン酸化膜23を形成し、その酸化膜に幅1μmの溝
を形成する。溝を形成した後に、第1の実施例と同様
に、a−Si1-x Gex (x=0.3)薄膜を30nm
成膜し、600℃、30分の熱処理により多結晶化した
結晶シリコン薄膜26を形成する。
【0023】次に図3(b)に示すように、多結晶Si
1-x Gex の薄膜26をパターニングし下部電極26A
を形成した後、容量を形成するための絶縁膜27を5n
mの厚さに形成する。絶縁膜27を形成した後に、図3
(c)に示すように、上部電極28とするために、a−
Si1-x Gex (x=0.3)の薄膜を150nm成膜
し、600℃、30分の熱処理により多結晶化した。
1-x Gex の薄膜26をパターニングし下部電極26A
を形成した後、容量を形成するための絶縁膜27を5n
mの厚さに形成する。絶縁膜27を形成した後に、図3
(c)に示すように、上部電極28とするために、a−
Si1-x Gex (x=0.3)の薄膜を150nm成膜
し、600℃、30分の熱処理により多結晶化した。
【0024】上述の第2の実施例に基づいて作成された
容量の比較対象となる従来方法による容量を同一の形状
で作成した。すなわち、600℃、1Torrで多結晶
Si 1-x Gex 薄膜(x=0.3)を30nm成膜し、
15keV,9×1014cm -2でPをイオン注入し、6
00℃、30分の熱処理を施したものを下部電極26A
として用いた。上部電極28に関しては、この従来の方
法によると、イオン注入による絶縁膜へのダメージがあ
り、第2の実施例との比較が難しくなるため、上部電極
は第2の実施例と同様の方法で形成した。
容量の比較対象となる従来方法による容量を同一の形状
で作成した。すなわち、600℃、1Torrで多結晶
Si 1-x Gex 薄膜(x=0.3)を30nm成膜し、
15keV,9×1014cm -2でPをイオン注入し、6
00℃、30分の熱処理を施したものを下部電極26A
として用いた。上部電極28に関しては、この従来の方
法によると、イオン注入による絶縁膜へのダメージがあ
り、第2の実施例との比較が難しくなるため、上部電極
は第2の実施例と同様の方法で形成した。
【0025】このようにして作製した容量についてその
特性を測定した。高周波C−V特性より、下部電極に+
3V印加したときの容量値Cとゼロバイアス付近での容
量値C0 との比(C/C0 )を表1に示す。
特性を測定した。高周波C−V特性より、下部電極に+
3V印加したときの容量値Cとゼロバイアス付近での容
量値C0 との比(C/C0 )を表1に示す。
【0026】
【表1】 表1より、本第2の実施例を用いることにより、電極内
でのキャリアの空乏化が殆ど見られず、広いバイアス領
域で安定な容量が得られ、従来よりも良好な電極が形成
されていることがわかる。
でのキャリアの空乏化が殆ど見られず、広いバイアス領
域で安定な容量が得られ、従来よりも良好な電極が形成
されていることがわかる。
【0027】本第2の実施例においては、単純な容量構
造で示しているが、図4(a)に示した多重シリンダ型
や図4(b)に示した多層フィン型などのように、容量
構造(Capacitor Structure)が複雑なものもある。シ
リコン基板31,41の上の層間膜32,42に複雑な
形状をした下部電極36,46が形成されている。複雑
な形状をした下部電極36,46の表面に絶縁膜37,
47が形成され、さらにその上に上部電極38,48が
形成される。このように形状が複雑でも、本発明を適用
すれば、その容量電極の薄膜化に充分対応でき、良好な
容量特性を得ることができる。また、上述の実施例にお
いては、不純物として、Pを用いたが、AsやBを用い
ても同様の効果が得られる。
造で示しているが、図4(a)に示した多重シリンダ型
や図4(b)に示した多層フィン型などのように、容量
構造(Capacitor Structure)が複雑なものもある。シ
リコン基板31,41の上の層間膜32,42に複雑な
形状をした下部電極36,46が形成されている。複雑
な形状をした下部電極36,46の表面に絶縁膜37,
47が形成され、さらにその上に上部電極38,48が
形成される。このように形状が複雑でも、本発明を適用
すれば、その容量電極の薄膜化に充分対応でき、良好な
容量特性を得ることができる。また、上述の実施例にお
いては、不純物として、Pを用いたが、AsやBを用い
ても同様の効果が得られる。
【0028】
【発明の効果】以上説明したように本発明は、不純物を
導入しながらCVD法によりアモルファスシリコンゲル
マニウム(a−Si1-x Gex )薄膜を堆積し、後に熱
処理により多結晶化させ、その際に、多結晶Si1-x G
ex 薄膜のGe含有量を適宜に(例えば、x=0.2〜
0.4)制御することにより、良好なステップカバレッ
ジを有し、充分に低抵抗な薄膜を形成できるという効果
がある。
導入しながらCVD法によりアモルファスシリコンゲル
マニウム(a−Si1-x Gex )薄膜を堆積し、後に熱
処理により多結晶化させ、その際に、多結晶Si1-x G
ex 薄膜のGe含有量を適宜に(例えば、x=0.2〜
0.4)制御することにより、良好なステップカバレッ
ジを有し、充分に低抵抗な薄膜を形成できるという効果
がある。
【図1】(a)〜(d)は、本発明の半導体装置の製造
方法の第1の実施例における各工程を示す半導体デバイ
スの断面図である。
方法の第1の実施例における各工程を示す半導体デバイ
スの断面図である。
【図2】(a)は、図1で示された第1の実施例におい
てコンタクトホールが埋め込まれている状態を示す断面
図である。(b)は、従来の方法でコンタクトホールが
埋め込まれている状態を示す断面図である。
てコンタクトホールが埋め込まれている状態を示す断面
図である。(b)は、従来の方法でコンタクトホールが
埋め込まれている状態を示す断面図である。
【図3】(a)〜(c)は、本発明の半導体装置の製造
方法の第2の実施例における各工程を示す半導体デバイ
スの断面図である。
方法の第2の実施例における各工程を示す半導体デバイ
スの断面図である。
【図4】(a)は、多重シリンダ型の容量構造を示す断
面図である。(b)は、多層フィン型の容量構造を示す
断面図である。
面図である。(b)は、多層フィン型の容量構造を示す
断面図である。
11,31,41 シリコン基板 12,22 n+ 拡散層 13,23 シリコン酸化膜 14 コンタクトホール 15 アモルファスシリコンゲルマニウム薄膜 16,26 多結晶シリコンゲルマニウム薄膜 17 分離溝 26A,28,36,46 下部電極 27,37,47 絶縁膜 28,38,48 上部電極
Claims (8)
- 【請求項1】 半導体基板上の絶縁膜に形成されたコン
タクトホール内を、導電性を持たせる目的の不純物を含
んだ多結晶シリコンゲルマニウム(Si1-xGex)薄膜
によって埋設する半導体装置の製造方法において、CV
D法により不純物を導入しながらアモルファスシリコン
ゲルマニウム(a−Si1-xGex)薄膜を前記コンタク
トホール内を含んで前記絶縁膜上に堆積し、その後の熱
処理により前記薄膜を多結晶化させることを特徴とする
半導体装置の製造方法。 - 【請求項2】 多結晶Si1-xGex薄膜のGe含有量を
x=0.1〜0.5とすることを特徴とする請求項1記
載の半導体装置の製造方法。 - 【請求項3】 多結晶Si1-xGex薄膜のGe含有量を
x=0.2〜0.4とすることを特徴とする請求項1記
載の半導体装置の製造方法。 - 【請求項4】 前記不純物を含んだSi1-xGex薄膜の
成膜に、前記不純物を導入するガスとともに、シリコン
ガスであるSiH4、Si2H6、Si3H8のうちの少な
くともひとつと、ゲルマニウムガスであるGeH4、G
eF4のうちの少なくともひとつとを用いる請求項1な
いし3のいずれか1項記載の半導体装置の製造方法。 - 【請求項5】 前記不純物を含んだ多結晶Si1-xGex
薄膜の成膜において、430〜550℃の温度範囲にお
いて、さらに望ましくは450〜510℃において、a
−Si1-xGex薄膜の成膜を行なうことを特徴とする請
求項1ないし4のいずれか1項記載の半導体装置の製造
方法。 - 【請求項6】 前記不純物を導入するガスとして、フォ
スフィン(PH3)および第3ブチルフォスフィン(T
BP)のうちの少なくとも一方を、薄膜の成膜時に用い
る請求項1ないし5のいずれか1項記載の半導体装置の
製造方法。 - 【請求項7】 前記不純物を導入するガスとして、アル
シン(AsH3)または三塩化砒素(AsCl3)または
第3ブチルアルシン(TBA)を薄膜の成膜時に用いる
請求項1ないし5のいずれか1項記載の半導体装置の製
造方法。 - 【請求項8】 前記不純物を導入するガスとして、ジボ
ラン(B2H6)を薄膜の成膜時に用いる請求項1ないし
5のいずれか1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6277454A JP2707985B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6277454A JP2707985B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08139032A JPH08139032A (ja) | 1996-05-31 |
JP2707985B2 true JP2707985B2 (ja) | 1998-02-04 |
Family
ID=17583814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6277454A Expired - Fee Related JP2707985B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2707985B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100393208B1 (ko) | 2001-01-15 | 2003-07-31 | 삼성전자주식회사 | 도핑된 다결정 실리콘-저매니움막을 이용한 반도체 소자및 그 제조방법 |
JP2003077845A (ja) * | 2001-09-05 | 2003-03-14 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
US7186630B2 (en) * | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6273624A (ja) * | 1985-09-26 | 1987-04-04 | Sumitomo Electric Ind Ltd | アモルフアスシリコンゲルマニウム薄膜の製造方法 |
EP0429885B1 (en) * | 1989-12-01 | 1997-06-04 | Texas Instruments Incorporated | Method of in-situ doping of deposited silicon |
JPH03184324A (ja) * | 1989-12-13 | 1991-08-12 | Canon Inc | 多結晶SiGe薄膜の形成方法 |
JPH04168769A (ja) * | 1990-10-31 | 1992-06-16 | Sanyo Electric Co Ltd | 光起電力素子の製造方法 |
JPH05343316A (ja) * | 1991-09-30 | 1993-12-24 | Nec Corp | 半導体装置の製造方法 |
JP2990472B2 (ja) * | 1992-06-15 | 1999-12-13 | 富士通株式会社 | 減圧気相成長法 |
-
1994
- 1994-11-11 JP JP6277454A patent/JP2707985B2/ja not_active Expired - Fee Related
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---|---|
JPH08139032A (ja) | 1996-05-31 |
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