JP2746167B2 - 半導体装置の製造方法 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にシリコン膜又はシリコン合金膜(以下シリコ
ン系[薄]膜という)によるコンタクトホールの埋設方
法に関する。
関し、特にシリコン膜又はシリコン合金膜(以下シリコ
ン系[薄]膜という)によるコンタクトホールの埋設方
法に関する。
【0002】
【従来の技術】シリコン系薄膜は、各種の電極、配線材
料、あるいは抵抗体として半導体装置の形成材料として
広く使用されている。例えば、多結晶シリコン膜はメモ
リーデバイスにおける電荷蓄積電極や、ゲートあるいは
デバイス活性層と配線層との接続用のコンタクトホール
の埋設材料などに適用されている。又、GeはSiと同
じ構造を持ち、しかも抵抗率はSiより極めて低い為、
Si−Ge合金が、コンタクトホールの埋込み材料等に
用いられている。従来、このシリコン系薄膜の形成方法
としては、シラン系(SiH4 、Si2 H6 )の原料ガ
スと、ドーパントガスを用いた化学気相成長(CVD)
法により成長する方法がある。成長条件としては、例え
ば、基板温度を400〜460℃、Si2 H6 分圧を
0.5Torr以上、PH3 分圧を6.5Torrで多
結晶シリコン膜を成長する方法が例えば、特開平4−3
45025号公報に記載されている。また、絶縁膜に素
子領域を露出させたコンタクトホールの埋設方法として
は、原料ガスとしてSiH4 とGeH4 を用い基板温度
600℃、圧力1×10-5TorrでSi0.6 Ge0.4
合金薄膜を素子領域上のみに選択的に成長する方法が例
えば、特開平4−221821号公報に記載されてい
る。
料、あるいは抵抗体として半導体装置の形成材料として
広く使用されている。例えば、多結晶シリコン膜はメモ
リーデバイスにおける電荷蓄積電極や、ゲートあるいは
デバイス活性層と配線層との接続用のコンタクトホール
の埋設材料などに適用されている。又、GeはSiと同
じ構造を持ち、しかも抵抗率はSiより極めて低い為、
Si−Ge合金が、コンタクトホールの埋込み材料等に
用いられている。従来、このシリコン系薄膜の形成方法
としては、シラン系(SiH4 、Si2 H6 )の原料ガ
スと、ドーパントガスを用いた化学気相成長(CVD)
法により成長する方法がある。成長条件としては、例え
ば、基板温度を400〜460℃、Si2 H6 分圧を
0.5Torr以上、PH3 分圧を6.5Torrで多
結晶シリコン膜を成長する方法が例えば、特開平4−3
45025号公報に記載されている。また、絶縁膜に素
子領域を露出させたコンタクトホールの埋設方法として
は、原料ガスとしてSiH4 とGeH4 を用い基板温度
600℃、圧力1×10-5TorrでSi0.6 Ge0.4
合金薄膜を素子領域上のみに選択的に成長する方法が例
えば、特開平4−221821号公報に記載されてい
る。
【0003】
【発明が解決しようとする課題】近年の集積回路のさら
なる高集積化に伴ない、素子サイズの縮小と3次元構造
化が進み、コンタクトホールの面積が縮小し、コンタク
トホールの高さが増大(いわゆるコンタクトホールのア
スペクト比が増大)している。例えば、0.2μm以下
の設計ルールで形成されるメモリーデバイスにおいて
は、アスペクト比10程度のコンタクトホールが要求さ
れている。しかしながら、上述した従来の埋設方法のう
ち前者のシリコン系膜の埋設方法では、このような高ア
スペクト比を持つコンタクトホールをカバレッジ良く埋
設することは困難である。
なる高集積化に伴ない、素子サイズの縮小と3次元構造
化が進み、コンタクトホールの面積が縮小し、コンタク
トホールの高さが増大(いわゆるコンタクトホールのア
スペクト比が増大)している。例えば、0.2μm以下
の設計ルールで形成されるメモリーデバイスにおいて
は、アスペクト比10程度のコンタクトホールが要求さ
れている。しかしながら、上述した従来の埋設方法のう
ち前者のシリコン系膜の埋設方法では、このような高ア
スペクト比を持つコンタクトホールをカバレッジ良く埋
設することは困難である。
【0004】これは、高アスペクト比のコンタクトホー
ルでは、原料ガスが微細ホール内部に供給されにくいた
め、ガス濃度がコンタクトホールの入り口からホールの
底に向かって薄くなる結果、入り口から底に向かって膜
成長速度が遅くなるためである。さらに、入り口近傍の
直径がホール内部の直径より小さい逆テーパ形状のコン
タクトホールの場合、ガス濃度がホール内外で同一とな
る条件下で膜成長しても、コンタクトホールを完全に埋
設することはできない。
ルでは、原料ガスが微細ホール内部に供給されにくいた
め、ガス濃度がコンタクトホールの入り口からホールの
底に向かって薄くなる結果、入り口から底に向かって膜
成長速度が遅くなるためである。さらに、入り口近傍の
直径がホール内部の直径より小さい逆テーパ形状のコン
タクトホールの場合、ガス濃度がホール内外で同一とな
る条件下で膜成長しても、コンタクトホールを完全に埋
設することはできない。
【0005】また、埋設方法のうち後者の選択成長法に
よる従来例は、層間膜表面およびコンタクトホールの側
壁が絶縁膜である場合には、カバレッジ良くコンタクト
ホールを埋設することが可能である。しかしながら、層
間膜にコンタクトホールを形成したのち全面に多結晶シ
リコン膜を成長し、エッチバックしてホール径をフォト
リソグラフィの限界寸法以下にまで縮小した超微細なコ
ンタクトホールでは、層間膜上およびホール側壁は多結
晶シリコン膜で形成されていることになる。従って、こ
のような構造のコンタクトホールの埋設に対してはSi
−Ge合金膜の選択成長はできないため、選択成長法を
用いた従来技術では対応できない。
よる従来例は、層間膜表面およびコンタクトホールの側
壁が絶縁膜である場合には、カバレッジ良くコンタクト
ホールを埋設することが可能である。しかしながら、層
間膜にコンタクトホールを形成したのち全面に多結晶シ
リコン膜を成長し、エッチバックしてホール径をフォト
リソグラフィの限界寸法以下にまで縮小した超微細なコ
ンタクトホールでは、層間膜上およびホール側壁は多結
晶シリコン膜で形成されていることになる。従って、こ
のような構造のコンタクトホールの埋設に対してはSi
−Ge合金膜の選択成長はできないため、選択成長法を
用いた従来技術では対応できない。
【0006】このように高アスペクト比をもつコンタク
トホールを従来のシリコン系膜の形成方法で埋設した半
導体装置では、カバレッジが悪いために、コンタクト不
良による製品歩留まりの低下やコンタクト抵抗増大によ
る動作速度の低下など装置性能が悪化するという問題が
ある。
トホールを従来のシリコン系膜の形成方法で埋設した半
導体装置では、カバレッジが悪いために、コンタクト不
良による製品歩留まりの低下やコンタクト抵抗増大によ
る動作速度の低下など装置性能が悪化するという問題が
ある。
【0007】本発明の目的は、上記従来技術の課題を解
決し、コンタクトホールの形状やホール側壁の材質の如
何に拘らずカバレッジ良くシリコン系膜でコンタクトホ
ールを埋設可能な半導体装置の製造方法を提供すること
にある。
決し、コンタクトホールの形状やホール側壁の材質の如
何に拘らずカバレッジ良くシリコン系膜でコンタクトホ
ールを埋設可能な半導体装置の製造方法を提供すること
にある。
【0008】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に設けた絶縁膜にコンタクトホ
ールを形成したのち、CVD法により不純物を含むシリ
コン系(シリコン又はシリコン合金)膜を成長し前記コ
ンタクトホールを埋設する工程とを有する半導体装置の
製造方法において、前記シリコン系膜の成長は該シリコ
ン系膜の原料ガスと該シリコン系膜をエッチングするエ
ッチング用ガスとを同時に供給し、かつ前記原料ガス
を、前記コンタクトホールの内外のガス濃度が均一にな
るように大流量を用いる表面反応律速条件で供給し、前
記エッチングガスを、前記コンタクトホールの外部で高
濃度となり底部で低濃度となるように少流量を用いるガ
ス供給律速条件で供給することを特徴とするものであ
る。
造方法は、半導体基板上に設けた絶縁膜にコンタクトホ
ールを形成したのち、CVD法により不純物を含むシリ
コン系(シリコン又はシリコン合金)膜を成長し前記コ
ンタクトホールを埋設する工程とを有する半導体装置の
製造方法において、前記シリコン系膜の成長は該シリコ
ン系膜の原料ガスと該シリコン系膜をエッチングするエ
ッチング用ガスとを同時に供給し、かつ前記原料ガス
を、前記コンタクトホールの内外のガス濃度が均一にな
るように大流量を用いる表面反応律速条件で供給し、前
記エッチングガスを、前記コンタクトホールの外部で高
濃度となり底部で低濃度となるように少流量を用いるガ
ス供給律速条件で供給することを特徴とするものであ
る。
【0009】
【作用】コンタクトホールを埋設する従来の方法でカバ
レッジが悪い原因は、微細なコンタクトホール内部には
ガスが供給されにくいために、コンタクトホール外部の
成長速度がコンタクトホール内部より速くなることによ
る。この従来の成長条件での成長は、膜成長速度が原料
ガスの供給で律速されていることから、ガス供給律速領
域の成長と言う。この領域では、原料ガスの供給量を増
加させると成長速度も増加する。この原料ガスの供給量
をさらに増加させると、ある原料ガス流量において成長
速度は飽和する。この成長速度の飽和した条件での成長
を、表面反応律速領域の成長と言う。従って、原料ガス
流量を大流量にして、コンタクトホール内の最もガス濃
度の低い場所での成長が表面反応律速領域になる条件で
成長すれば、コンタクトホール内外での成長速度は同一
になり、カバレッジが改善される。
レッジが悪い原因は、微細なコンタクトホール内部には
ガスが供給されにくいために、コンタクトホール外部の
成長速度がコンタクトホール内部より速くなることによ
る。この従来の成長条件での成長は、膜成長速度が原料
ガスの供給で律速されていることから、ガス供給律速領
域の成長と言う。この領域では、原料ガスの供給量を増
加させると成長速度も増加する。この原料ガスの供給量
をさらに増加させると、ある原料ガス流量において成長
速度は飽和する。この成長速度の飽和した条件での成長
を、表面反応律速領域の成長と言う。従って、原料ガス
流量を大流量にして、コンタクトホール内の最もガス濃
度の低い場所での成長が表面反応律速領域になる条件で
成長すれば、コンタクトホール内外での成長速度は同一
になり、カバレッジが改善される。
【0010】しかしながら、この表面反応律速領域で成
長した場合であっても、ホール入り口の直径がホール底
の直径より小さい逆テーパー形状のコンタクトホールに
対しては、ホール内部が埋め込まれるより速くホール入
り口が塞がってしまうために、完全にコンタクトホール
を埋め込むことはできない。
長した場合であっても、ホール入り口の直径がホール底
の直径より小さい逆テーパー形状のコンタクトホールに
対しては、ホール内部が埋め込まれるより速くホール入
り口が塞がってしまうために、完全にコンタクトホール
を埋め込むことはできない。
【0011】本発明では、膜をエッチングする効果を持
つ反応ガス(エッチングガス)を膜の原料ガスと同時に
以下の条件で供給する。すなわち、エッチングガス流量
を小流量として、ホール外部でのエッチングガス濃度が
ホール内部でのエッチングガス濃度より高くなるガス流
量条件(エッチング速度がエッチングガスの供給量で律
速される条件)とする。このガス供給律速条件では、コ
ンタクトホール外部での膜エッチング速度がホール内部
でのエッチング速度より速くなる。膜の正味の成長速度
は原料ガスによる膜成長速度からエッチング速度を差し
引いた速度となるため、原料ガスの供給量を表面反応律
速領域としエッチングガスの供給量をガス供給律速領域
とすれば、ホール入り口近傍の正味の成長速度をホール
内部の成長速度より遅くすることが可能となる。この結
果、逆テーパー形状のコンタクトホールに対しても、完
全にシリコン系膜を埋め込むことができる。
つ反応ガス(エッチングガス)を膜の原料ガスと同時に
以下の条件で供給する。すなわち、エッチングガス流量
を小流量として、ホール外部でのエッチングガス濃度が
ホール内部でのエッチングガス濃度より高くなるガス流
量条件(エッチング速度がエッチングガスの供給量で律
速される条件)とする。このガス供給律速条件では、コ
ンタクトホール外部での膜エッチング速度がホール内部
でのエッチング速度より速くなる。膜の正味の成長速度
は原料ガスによる膜成長速度からエッチング速度を差し
引いた速度となるため、原料ガスの供給量を表面反応律
速領域としエッチングガスの供給量をガス供給律速領域
とすれば、ホール入り口近傍の正味の成長速度をホール
内部の成長速度より遅くすることが可能となる。この結
果、逆テーパー形状のコンタクトホールに対しても、完
全にシリコン系膜を埋め込むことができる。
【0012】反応ガスの種類としては、原料ガスについ
ては表面反応律速領域の条件を確保しやすい表面での反
応性の低いガスを、又エッチングガスについてはガス供
給律速条件を得やすい膜との反応性の高いガスを使用す
ることが望ましい。
ては表面反応律速領域の条件を確保しやすい表面での反
応性の低いガスを、又エッチングガスについてはガス供
給律速条件を得やすい膜との反応性の高いガスを使用す
ることが望ましい。
【0013】
【実施例】次に本発明を図面を参照して説明する。図1
(a)〜(c)は、本発明の第1の実施例を説明する為
の半導体チップの断面図である。
(a)〜(c)は、本発明の第1の実施例を説明する為
の半導体チップの断面図である。
【0014】まず、図1(a)に示すように、面方位
[100]、抵抗率10Ω・cmのP型シリコン基板上
1に酸化シリコン膜2を1μmの厚さに形成した後、フ
ォトリソグラフィにより酸化シリコン膜2に直径0.5
μmのコンタクトホール3Aを形成する。
[100]、抵抗率10Ω・cmのP型シリコン基板上
1に酸化シリコン膜2を1μmの厚さに形成した後、フ
ォトリソグラフィにより酸化シリコン膜2に直径0.5
μmのコンタクトホール3Aを形成する。
【0015】次に図1(b)に示すように、LPCVD
法により多結晶シリコン膜4を0.2μm成長したの
ち、この多結晶シリコン膜を0.2μmエッチングし
て、アスペクト比およそ10のコンタクトホール3Bを
形成する。このコンタクトホール開孔条件では、ホール
入り口の直径は0.15μm、ホール底の直径は0.1
μmとなる。
法により多結晶シリコン膜4を0.2μm成長したの
ち、この多結晶シリコン膜を0.2μmエッチングし
て、アスペクト比およそ10のコンタクトホール3Bを
形成する。このコンタクトホール開孔条件では、ホール
入り口の直径は0.15μm、ホール底の直径は0.1
μmとなる。
【0016】次に、図1(c)に示すように、通常の縦
型LPCVD装置を用い、反応管内温度、および圧力を
それぞれ550℃、20Paとし、原料ガスとしてSi
H4ガスを、ドーパントガスとして4%PH3 (Heベ
ース)ガスを、またエッチングガスとしてCl2 ガスを
供給してコンタクトホールをアモルファスシリコン膜5
で埋設する。PH3 ガスの流量は50sccmである。
その後850℃、30分の結晶化熱処理を施してN型の
多結晶シリコン膜とする。
型LPCVD装置を用い、反応管内温度、および圧力を
それぞれ550℃、20Paとし、原料ガスとしてSi
H4ガスを、ドーパントガスとして4%PH3 (Heベ
ース)ガスを、またエッチングガスとしてCl2 ガスを
供給してコンタクトホールをアモルファスシリコン膜5
で埋設する。PH3 ガスの流量は50sccmである。
その後850℃、30分の結晶化熱処理を施してN型の
多結晶シリコン膜とする。
【0017】図2及び図3は、結晶化熱処理を施した多
結晶シリコン膜について、アモルファスシリコン膜5の
成膜時におけるSiH4 ガスおよびCl2 ガス流量を変
化させた場合のカバレッジ(ホール底面での膜の厚さ)
/(ホール外での膜の厚さ)を走査型電子顕微鏡により
評価したものであるが、SiH4 ガスを表面反応律速領
域で、またCl2 ガスを供給律速領域で供給することに
より、100%のカバレッジが得られていることが確認
された。
結晶シリコン膜について、アモルファスシリコン膜5の
成膜時におけるSiH4 ガスおよびCl2 ガス流量を変
化させた場合のカバレッジ(ホール底面での膜の厚さ)
/(ホール外での膜の厚さ)を走査型電子顕微鏡により
評価したものであるが、SiH4 ガスを表面反応律速領
域で、またCl2 ガスを供給律速領域で供給することに
より、100%のカバレッジが得られていることが確認
された。
【0018】図4(a)〜(c)は本発明の第2の実施
例を説明する為の半導体チップの断面図である。
例を説明する為の半導体チップの断面図である。
【0019】まず図4(a)に示すように、面方位[1
00]、抵抗率10Ω・cmのP型シリコン基板1上に
ボロンシリケートガラス(BSG)膜6を0.8μm形
成した後、さらに酸化シリコン膜2Aを0.2μm形成
して1.0μm厚の層間膜を形成する。次に、フォトリ
ソグラフィにより酸化シリコン膜2AとBSG膜6を連
続してエッチングし、およそ直径0.5μmのコンタク
トホール3Cを形成する。このとき、BSG膜6のエッ
チング速度は酸化膜のそれより早いため、コンタクトホ
ール形状は入り口が狭く底が広い形状となる。
00]、抵抗率10Ω・cmのP型シリコン基板1上に
ボロンシリケートガラス(BSG)膜6を0.8μm形
成した後、さらに酸化シリコン膜2Aを0.2μm形成
して1.0μm厚の層間膜を形成する。次に、フォトリ
ソグラフィにより酸化シリコン膜2AとBSG膜6を連
続してエッチングし、およそ直径0.5μmのコンタク
トホール3Cを形成する。このとき、BSG膜6のエッ
チング速度は酸化膜のそれより早いため、コンタクトホ
ール形状は入り口が狭く底が広い形状となる。
【0020】次に図4(b)に示すように、LPCVD
法により多結晶シリコン膜4Aを0.2μm成長したの
ち、この多結晶シリコン膜を0.2μmエッチングし
て、アスペクト比およそ10のコンタクトホール3Dを
形成する。この最終的に形成されるコンタクトホールの
ホール入り口の直径は0.1μm、ホール底の直径は
0.15μmとなる。
法により多結晶シリコン膜4Aを0.2μm成長したの
ち、この多結晶シリコン膜を0.2μmエッチングし
て、アスペクト比およそ10のコンタクトホール3Dを
形成する。この最終的に形成されるコンタクトホールの
ホール入り口の直径は0.1μm、ホール底の直径は
0.15μmとなる。
【0021】次に図4(c)に示すように、通常の縦型
LPCVD装置を用い、反応管内温度および圧力をそれ
ぞれ550℃、20Paとし、原料ガスとしてSiH4
ガスを1000sccm、ドーパンドガスとして4%P
H3 (Heベース)ガスを50sccm、またエッチン
グガスとしてCl2 ガスを10sccm供給してコンタ
クトホールをアモルファスシリコン膜5Aで埋設する。
その後、850℃、30分の結晶化熱処理を施してN型
の多結晶シリコン膜とする。
LPCVD装置を用い、反応管内温度および圧力をそれ
ぞれ550℃、20Paとし、原料ガスとしてSiH4
ガスを1000sccm、ドーパンドガスとして4%P
H3 (Heベース)ガスを50sccm、またエッチン
グガスとしてCl2 ガスを10sccm供給してコンタ
クトホールをアモルファスシリコン膜5Aで埋設する。
その後、850℃、30分の結晶化熱処理を施してN型
の多結晶シリコン膜とする。
【0022】以上の方法で形成したコンタクトホールを
走査型電子顕微鏡により評価したところ、図4(c)に
示したように、ホール入り口の直径が内部より小さい形
状のコンタクトホールに対しても完全にSi膜を埋設で
きることが確認された。
走査型電子顕微鏡により評価したところ、図4(c)に
示したように、ホール入り口の直径が内部より小さい形
状のコンタクトホールに対しても完全にSi膜を埋設で
きることが確認された。
【0023】次に第3の実施例としてSiGe合金膜で
コンタクトホールを埋設する場合について説明する。
コンタクトホールを埋設する場合について説明する。
【0024】第2の実施例と同一のプロセスを用い、図
4(b)に示したように、アスペクト比およそ10のコ
ンタクトホールを形成する。コンタクトホールのホール
入り口の直径は0.1μm、ホール底の直径は0.15
μmとなる。
4(b)に示したように、アスペクト比およそ10のコ
ンタクトホールを形成する。コンタクトホールのホール
入り口の直径は0.1μm、ホール底の直径は0.15
μmとなる。
【0025】
【0026】 このコンタクトホールをアモルファスの
Si 1-X Ge X (X=0.2)膜で埋設し、結晶化熱処
理を施してN型の多結晶Si 1-X Ge X (X=0.2)
膜を得る。このコンタクトホールを走査型電子顕微鏡に
より評価したところ、第2の実施例と同様にホール入り
口直径が内部より小さい形状のコンタクトホールに対し
ても完全にSiGe合金膜を埋設できることが確認され
た。
Si 1-X Ge X (X=0.2)膜で埋設し、結晶化熱処
理を施してN型の多結晶Si 1-X Ge X (X=0.2)
膜を得る。このコンタクトホールを走査型電子顕微鏡に
より評価したところ、第2の実施例と同様にホール入り
口直径が内部より小さい形状のコンタクトホールに対し
ても完全にSiGe合金膜を埋設できることが確認され
た。
【0027】図5(a),(b)は本発明の第4の実施
例を説明する為の半導体チップの断面図であり、本発明
をMOSダイナミックRAMに適用した場合を示す。
例を説明する為の半導体チップの断面図であり、本発明
をMOSダイナミックRAMに適用した場合を示す。
【0028】まず図5(a)に示すように、面方位[1
00]、抵抗率10Ω・cmのP型シリコン基板11上
にLOCOS(選択酸化法)によりフィールド酸化膜1
2を形成する。次に、ゲート酸化膜15およびゲート電
極16を形成した後、ソース13とドレイン14を形成
してスイッチングトランジスタ素子部を形成する。さら
にCVD法により層間絶縁膜7を形成した後、ドレイン
14に接続する容量コンタクトホール(ホール径0.1
μm)18を開孔する。
00]、抵抗率10Ω・cmのP型シリコン基板11上
にLOCOS(選択酸化法)によりフィールド酸化膜1
2を形成する。次に、ゲート酸化膜15およびゲート電
極16を形成した後、ソース13とドレイン14を形成
してスイッチングトランジスタ素子部を形成する。さら
にCVD法により層間絶縁膜7を形成した後、ドレイン
14に接続する容量コンタクトホール(ホール径0.1
μm)18を開孔する。
【0029】次に、図5(b)に示すように、コンタク
トホールの埋設を行う。すなわち、通常のLPCVD装
置を用い炉内温度550℃、真空度を20Paに設定
し、原料ガスとしてSiH4 ガスを1000sccm、
4%PH3 (Heベース)を50sccm、エッチング
ガスCl2 を10sccm供給し、リンを導入したシリ
コン膜19を0.1μm成長させてコンタクトホール1
8を完全に埋設する。次に、通常のリンドープトSi膜
の形成方法により0.5μmのアモルファスシリコン膜
を形成した後、850℃、30分の結晶化アニールを施
してこのアモルファスシリコン膜を結晶化すると同時に
リン原子を電気的に活性化し、全体として0.6μm厚
の多結晶シリコン膜20を形成する。その後、公知のプ
ロセスを用い、MOSダイナミックRAMを形成する。
トホールの埋設を行う。すなわち、通常のLPCVD装
置を用い炉内温度550℃、真空度を20Paに設定
し、原料ガスとしてSiH4 ガスを1000sccm、
4%PH3 (Heベース)を50sccm、エッチング
ガスCl2 を10sccm供給し、リンを導入したシリ
コン膜19を0.1μm成長させてコンタクトホール1
8を完全に埋設する。次に、通常のリンドープトSi膜
の形成方法により0.5μmのアモルファスシリコン膜
を形成した後、850℃、30分の結晶化アニールを施
してこのアモルファスシリコン膜を結晶化すると同時に
リン原子を電気的に活性化し、全体として0.6μm厚
の多結晶シリコン膜20を形成する。その後、公知のプ
ロセスを用い、MOSダイナミックRAMを形成する。
【0030】本第4の実施例で形成したRAMは、コン
タクトホールが完全に埋設されているためコンタクト不
良によるビット不良の発生がなく、製造歩留まりが向上
した。また、コンタクトホールの内部が完全に多結晶シ
リコン膜で埋設され、ボイドの発生がないため、コンタ
クト抵抗が低減される結果、RAMのアクセス時間の高
速化など性能の向上が図れるという利点もある。
タクトホールが完全に埋設されているためコンタクト不
良によるビット不良の発生がなく、製造歩留まりが向上
した。また、コンタクトホールの内部が完全に多結晶シ
リコン膜で埋設され、ボイドの発生がないため、コンタ
クト抵抗が低減される結果、RAMのアクセス時間の高
速化など性能の向上が図れるという利点もある。
【0031】上記実施例では、反応ガスとしてSi
H4 、GeH4 、PH3 、Cl2 を用いたが、膜成長用
の原料ガスとしてSi2 H6 、SiH2 Cl2 、SiH
Cl3 、SiCl4 、SiH2 F2 、GeCl4 、Ge
F4 を、又ドーピングガスとしてAsH3 、AsC
l3 、B2 H6 を、又エッチングガスとしてHCl、F
2 、ClF3 、NF3 等のガスを用いた場合であって
も、成長ガスに関して表面反応律速領域で、エッチング
ガスに関してガス供給律速領域で反応を行えば、実施例
と同様に良好なカバレッジの膜が得られる。また、実施
例では成長装置として、LPCVD装置を用いたが、U
HV−CVD(超高真空CVD)装置やAPCVD(常
圧CVD)装置を用いても同様の結果が得られる。
H4 、GeH4 、PH3 、Cl2 を用いたが、膜成長用
の原料ガスとしてSi2 H6 、SiH2 Cl2 、SiH
Cl3 、SiCl4 、SiH2 F2 、GeCl4 、Ge
F4 を、又ドーピングガスとしてAsH3 、AsC
l3 、B2 H6 を、又エッチングガスとしてHCl、F
2 、ClF3 、NF3 等のガスを用いた場合であって
も、成長ガスに関して表面反応律速領域で、エッチング
ガスに関してガス供給律速領域で反応を行えば、実施例
と同様に良好なカバレッジの膜が得られる。また、実施
例では成長装置として、LPCVD装置を用いたが、U
HV−CVD(超高真空CVD)装置やAPCVD(常
圧CVD)装置を用いても同様の結果が得られる。
【0032】
【発明の効果】以上説明したように本発明は、層間膜に
設けたコンタクトホールを不純物を含有するシリコン系
薄膜で埋設する場合、シリコン系膜の原料ガスとシリコ
ン系膜に対してエッチング効果を有するエッチングガス
を同時に供給し、かつ、原料ガスを表面反応律速条件
で、エッチングガスをガス供給律速条件で供給すること
により、高アスペクト比を持つコンタクトホールを、カ
バレッジ良くシリコン系薄膜で埋設できるという効果が
ある。
設けたコンタクトホールを不純物を含有するシリコン系
薄膜で埋設する場合、シリコン系膜の原料ガスとシリコ
ン系膜に対してエッチング効果を有するエッチングガス
を同時に供給し、かつ、原料ガスを表面反応律速条件
で、エッチングガスをガス供給律速条件で供給すること
により、高アスペクト比を持つコンタクトホールを、カ
バレッジ良くシリコン系薄膜で埋設できるという効果が
ある。
【図1】本発明の第1の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図2】実施例におけるシリコン膜のカバレッジとSi
H4 流量との関係を示す図。
H4 流量との関係を示す図。
【図3】実施例におけるシリコン膜のカバレッジとCl
2 流量との関係を示す図。
2 流量との関係を示す図。
【図4】本発明の第2の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図5】本発明の第4の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
1,11 シリコン基板 2,2A 酸化シリコン膜 3A〜3D コンタクトホール 4,4A 多結晶シリコン膜 5,5A アモルファスシリコン膜 6 BSG膜 12 フィールド酸化膜 13 ソース 14 ドレイン 15 ゲート酸化膜 16 ゲート電極 17 層間絶縁膜 18 コンタクトホール 19 シリコン膜 20 多結晶シリコン膜
Claims (5)
- 【請求項1】 半導体基板上に設けた絶縁膜にコンタク
トホールを形成したのち、CVD法により不純物を含む
シリコン膜又はシリコン合金膜を成長し前記コンタクト
ホールを埋設する工程とを有する半導体装置の製造方法
において、前記シリコン膜又はシリコン合金膜の成長は
該シリコン膜又はシリコン合金膜の原料ガスと該シリコ
ン膜又はシリコン合金膜をエッチングするエッチング用
ガスとを同時に供給し、かつ前記原料ガスを、前記コン
タクトホールの内外のガス濃度が均一になるように大流
量を用いる表面反応律速条件で供給し、前記エッチング
ガスを、前記コンタクトホールの外部で高濃度となり底
部で低濃度となるように少流量を用いるガス供給律速条
件で供給することを特徴とする半導体装置の製造方法。 - 【請求項2】 シリコン膜又はシリコン合金膜の原料ガ
スとしてSiH4、Si2H6、SiH2 Cl2 、SiH
Cl3 、SiCl4、SiH2 F2、GeH4、GeCl4
、もしくはGeF4ガスを用い、エッチングガスとして
HCl,Cl2 、F2 、ClF3 もしくはNF3ガスを
用いる請求項1記載の半導体装置の製造方法。 - 【請求項3】 原料ガスおよびエッチングガスと同時に
不純物のドーピングガスを供給しシリコン膜又はシリコ
ン合金膜に不純物を添加する請求項1又は請求項2記載
の半導体装置の製造方法。 - 【請求項4】 ドーピングガスとしてフォスフィン(P
H3 )、アルシン(AsH3 )もしくは三塩化砒素(A
sCl3 )を用いてN型のシリコン膜又はシリコン合金
膜を成長する請求項3記載の半導体装置の製造方法。 - 【請求項5】 ドーピングガスとしてジボラン(B2 H
6 )を用いてP型のシリコン膜又はシリコン合金膜を成
長する請求項3記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7009842A JP2746167B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
US08/591,795 US5773357A (en) | 1995-01-25 | 1996-01-25 | Method for producing silicon film to bury contact hole |
KR1019960001592A KR100187743B1 (ko) | 1995-01-25 | 1996-01-25 | 반도체 장치 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7009842A JP2746167B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08203847A JPH08203847A (ja) | 1996-08-09 |
JP2746167B2 true JP2746167B2 (ja) | 1998-04-28 |
Family
ID=11731385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7009842A Expired - Fee Related JP2746167B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5773357A (ja) |
JP (1) | JP2746167B2 (ja) |
KR (1) | KR100187743B1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6025277A (en) * | 1997-05-07 | 2000-02-15 | United Microelectronics Corp. | Method and structure for preventing bonding pad peel back |
JPH10321556A (ja) * | 1997-05-17 | 1998-12-04 | Tokyo Electron Ltd | 成膜方法 |
JP3104658B2 (ja) * | 1997-11-07 | 2000-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2000100731A (ja) * | 1998-09-18 | 2000-04-07 | Seiko Epson Corp | 半導体装置の製造方法 |
KR100367397B1 (ko) * | 1998-12-30 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체장치의콘택형성방법 |
US6204186B1 (en) * | 1999-01-13 | 2001-03-20 | Lucent Technologies Inc. | Method of making integrated circuit capacitor including tapered plug |
US6635335B1 (en) | 1999-06-29 | 2003-10-21 | Micron Technology, Inc. | Etching methods and apparatus and substrate assemblies produced therewith |
US7166517B1 (en) * | 2000-10-16 | 2007-01-23 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
WO2003076678A2 (en) * | 2002-03-08 | 2003-09-18 | Sundew Technologies, Llc | Ald method and apparatus |
US7098141B1 (en) * | 2003-03-03 | 2006-08-29 | Lam Research Corporation | Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures |
KR101155841B1 (ko) * | 2003-03-03 | 2012-06-20 | 램 리써치 코포레이션 | 이중 도핑된 게이트 애플리케이션에서 프로파일 제어 및n/p 로딩을 개선하는 방법 |
KR100680421B1 (ko) * | 2004-01-05 | 2007-02-08 | 주식회사 하이닉스반도체 | 터널을 이용한 금속배선 형성방법 |
JP2014144875A (ja) * | 2011-05-24 | 2014-08-14 | National Institute Of Advanced Industrial & Technology | 半導体薄膜結晶の製造方法および装置 |
JP5794949B2 (ja) * | 2012-05-29 | 2015-10-14 | 東京エレクトロン株式会社 | シリコン膜の形成方法およびその形成装置 |
CN103219228B (zh) * | 2013-03-11 | 2016-05-25 | 京东方科技集团股份有限公司 | 多晶硅层的制作方法和多晶硅薄膜晶体管及其制造方法 |
JP6059085B2 (ja) * | 2013-05-27 | 2017-01-11 | 東京エレクトロン株式会社 | トレンチを充填する方法及び処理装置 |
TWI715645B (zh) * | 2015-10-22 | 2021-01-11 | 美商應用材料股份有限公司 | 正形及縫隙填充非晶矽薄膜的沉積 |
JP2017092142A (ja) | 2015-11-05 | 2017-05-25 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
JP6640596B2 (ja) * | 2016-02-22 | 2020-02-05 | 東京エレクトロン株式会社 | 成膜方法 |
JP6777624B2 (ja) | 2017-12-28 | 2020-10-28 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置、およびプログラム |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4716048A (en) * | 1985-02-12 | 1987-12-29 | Canon Kabushiki Kaisha | Process for forming deposited film |
JPS61222225A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS6388821A (ja) * | 1986-10-02 | 1988-04-19 | Sony Corp | 気相成長方法 |
JPS63239937A (ja) * | 1987-03-27 | 1988-10-05 | Canon Inc | 半導体多結晶膜の形成方法 |
JPS6455847A (en) * | 1987-08-27 | 1989-03-02 | Sony Corp | Manufacture of semiconductor device |
JPH01101648A (ja) * | 1987-10-15 | 1989-04-19 | Nec Corp | 半導体装置の製造方法 |
US5183781A (en) * | 1990-01-12 | 1993-02-02 | Nec Corporation | Method of manufacturing semiconductor device |
JPH04221821A (ja) * | 1990-12-25 | 1992-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2722823B2 (ja) * | 1991-01-08 | 1998-03-09 | 日本電気株式会社 | 多結晶Si膜の選択堆積方法 |
JPH06168883A (ja) * | 1991-02-28 | 1994-06-14 | Tonen Corp | 多結晶シリコン薄膜の製造方法 |
JPH04345025A (ja) * | 1991-05-22 | 1992-12-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
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