JPH08298312A - 半導体記憶装置の容量素子の製造方法 - Google Patents
半導体記憶装置の容量素子の製造方法Info
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- JPH08298312A JPH08298312A JP7103748A JP10374895A JPH08298312A JP H08298312 A JPH08298312 A JP H08298312A JP 7103748 A JP7103748 A JP 7103748A JP 10374895 A JP10374895 A JP 10374895A JP H08298312 A JPH08298312 A JP H08298312A
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Abstract
(57)【要約】
【目的】容量値のばらつきが少なく，セルサイズの微細
化に適した簡単なＤＲＡＭの容量素子の製造方法を提供
する。 【構成】ノード・コンタクト孔１０９Ａを形成した後、
ＳｉＨ4 ガスを用いた第１のＬＰＣＶＤ法により、ノー
ド・コンタクト孔１０９Ａを充填するノンドープド多結
晶シリコン膜を形成し、この膜をＮ型多結晶シリコン膜
１１３Ａに変換する。Ｓｉ2 Ｈ6 ガスとＰＨ3 ガスとを
原料ガスにしてＮ型ドープド非晶質シリコン膜１１５Ａ
を形成し、これらのシリコン膜をパターニングし、超高
真空での加熱処理によりＮ型ドープド非晶質シリコン膜
１１５Ａを凹凸な表面を有するＮ型多結晶シリコン膜１
１６Ａに変換する。
化に適した簡単なＤＲＡＭの容量素子の製造方法を提供
する。 【構成】ノード・コンタクト孔１０９Ａを形成した後、
ＳｉＨ4 ガスを用いた第１のＬＰＣＶＤ法により、ノー
ド・コンタクト孔１０９Ａを充填するノンドープド多結
晶シリコン膜を形成し、この膜をＮ型多結晶シリコン膜
１１３Ａに変換する。Ｓｉ2 Ｈ6 ガスとＰＨ3 ガスとを
原料ガスにしてＮ型ドープド非晶質シリコン膜１１５Ａ
を形成し、これらのシリコン膜をパターニングし、超高
真空での加熱処理によりＮ型ドープド非晶質シリコン膜
１１５Ａを凹凸な表面を有するＮ型多結晶シリコン膜１
１６Ａに変換する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の容量素
子の製造方法に関し、特にＤＲＡＭのメモリセルを構成
するスタックド型の容量素子のうち，表面に凹凸を有す
るストレージ・ノード電極を含んだ容量素子の製造方法
に関する。
子の製造方法に関し、特にＤＲＡＭのメモリセルを構成
するスタックド型の容量素子のうち，表面に凹凸を有す
るストレージ・ノード電極を含んだ容量素子の製造方法
に関する。
【０００２】
【従来の技術】従来のスタックド型の容量素子を有する
メモリセルからなるＤＲＡＭでは、メモリセルの占有面
積を縮小して容量素子の対向電極面積を増大させるため
に、容量素子を構成するストレージ・ノード電極等に対
して、３次元的な様々な工夫がなされている。その１つ
として、ストレージ・ノード電極の表面に半球形状の凹
凸を形成する方法がある。この一例として、本出願人が
先に出願した特開平５−６７７３０号公報（平成３年２
月２６日出願）に記載の方法がある。
メモリセルからなるＤＲＡＭでは、メモリセルの占有面
積を縮小して容量素子の対向電極面積を増大させるため
に、容量素子を構成するストレージ・ノード電極等に対
して、３次元的な様々な工夫がなされている。その１つ
として、ストレージ・ノード電極の表面に半球形状の凹
凸を形成する方法がある。この一例として、本出願人が
先に出願した特開平５−６７７３０号公報（平成３年２
月２６日出願）に記載の方法がある。
【０００３】ＤＲＡＭの容量素子の製造工程の断面模式
図である図６および図７を参照すると、上記公開公報記
載の容量素子は、次のとおりに製造される。
図である図６および図７を参照すると、上記公開公報記
載の容量素子は、次のとおりに製造される。
【０００４】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域には、フィールド絶縁膜としてＬＯＣＯＳ型
のフィールド酸化膜２０２が形成される。Ｐ型シリコン
基板２０１の表面の素子形成領域には、ゲート絶縁膜と
して熱酸化によるゲート酸化膜２０３が形成される。ワ
ード線を兼たゲート電極２０４がＰ型シリコン基板２０
１の表面上に形成される。Ｐ型シリコン基板２０１の表
面の素子形成領域には、ゲート電極２０４およびフィー
ルド酸化膜２０２に自己整合的に、砒素等のイオン注入
等により、ソース・ドレイン領域となるＮ型拡散層２０
５，２０６が形成される。全面に酸化シリコン系の絶縁
膜からなる層間絶縁膜２０７が形成される。フォトレジ
スト膜２０８をマスクにした異方性エッチング等によ
り、ソース・ドレイン領域の一方のＮ型拡散層２０５に
達するノード・コンタクト孔２０９が形成される〔図６
（ａ）〕。
子分離領域には、フィールド絶縁膜としてＬＯＣＯＳ型
のフィールド酸化膜２０２が形成される。Ｐ型シリコン
基板２０１の表面の素子形成領域には、ゲート絶縁膜と
して熱酸化によるゲート酸化膜２０３が形成される。ワ
ード線を兼たゲート電極２０４がＰ型シリコン基板２０
１の表面上に形成される。Ｐ型シリコン基板２０１の表
面の素子形成領域には、ゲート電極２０４およびフィー
ルド酸化膜２０２に自己整合的に、砒素等のイオン注入
等により、ソース・ドレイン領域となるＮ型拡散層２０
５，２０６が形成される。全面に酸化シリコン系の絶縁
膜からなる層間絶縁膜２０７が形成される。フォトレジ
スト膜２０８をマスクにした異方性エッチング等によ
り、ソース・ドレイン領域の一方のＮ型拡散層２０５に
達するノード・コンタクト孔２０９が形成される〔図６
（ａ）〕。
【０００５】次に、上記フォトレジスト膜２０８を除去
した後、モノシラン（ＳｉＨ4 ）ガスを原料ガスに用い
た６００℃程度での（第１の）減圧気相成長（ＬＰＣＶ
Ｄ）法により、ノンドープド多結晶シリコン膜（図示せ
ず）を形成する。このノンドープド多結晶シリコン膜の
膜厚はノード・コンタクト孔２０９の口径の１／２以上
であり、このノンドープド多結晶シリコン膜によりノー
ド・コンタクト孔２０９が充填される。砒素あるいは燐
のイオン注入もしくは燐の熱拡散等により、ノンドープ
ド多結晶シリコン膜が（第１の）Ｎ型多結晶シリコン膜
２１３に変換される〔図６（ｂ）〕。
した後、モノシラン（ＳｉＨ4 ）ガスを原料ガスに用い
た６００℃程度での（第１の）減圧気相成長（ＬＰＣＶ
Ｄ）法により、ノンドープド多結晶シリコン膜（図示せ
ず）を形成する。このノンドープド多結晶シリコン膜の
膜厚はノード・コンタクト孔２０９の口径の１／２以上
であり、このノンドープド多結晶シリコン膜によりノー
ド・コンタクト孔２０９が充填される。砒素あるいは燐
のイオン注入もしくは燐の熱拡散等により、ノンドープ
ド多結晶シリコン膜が（第１の）Ｎ型多結晶シリコン膜
２１３に変換される〔図６（ｂ）〕。
【０００６】次に、ＳｉＨ4 ガスを原料ガスに用いた５
１０℃程度での（第２の）ＬＰＣＶＤ法により、（第１
の）ノンドープド非晶質シリコン膜２１４ａを形成す
る。ストレージ・ノード電極の形成予定領域の外周から
２００ｎｍ程度内側の領域を覆うパターンを有するフォ
トレジスト膜２２８を、ノンドープド非晶質シリコン膜
２１４ａの表面上に形成する〔図６（ｃ）〕。フォトレ
ジスト膜２２８をマスクにして、ノンドープド非晶質シ
リコン膜２１４ａおよびＮ型多結晶シリコン膜２１３を
順次異方性エッチングして、ノンドープド非晶質シリコ
ン膜２１４ａａおよびＮ型多結晶シリコン膜２１３ａを
残置する。フォトレジスト膜２２８を除去した後、（再
び）ＳｉＨ4 ガスを原料ガスに用いた５１０℃程度での
（第３の）ＬＰＣＶＤ法により、膜厚２００ｎｍ程度の
（第２の）ノンドープド非晶質シリコン膜２１４ｂを形
成する〔図６（ｄ）〕。
１０℃程度での（第２の）ＬＰＣＶＤ法により、（第１
の）ノンドープド非晶質シリコン膜２１４ａを形成す
る。ストレージ・ノード電極の形成予定領域の外周から
２００ｎｍ程度内側の領域を覆うパターンを有するフォ
トレジスト膜２２８を、ノンドープド非晶質シリコン膜
２１４ａの表面上に形成する〔図６（ｃ）〕。フォトレ
ジスト膜２２８をマスクにして、ノンドープド非晶質シ
リコン膜２１４ａおよびＮ型多結晶シリコン膜２１３を
順次異方性エッチングして、ノンドープド非晶質シリコ
ン膜２１４ａａおよびＮ型多結晶シリコン膜２１３ａを
残置する。フォトレジスト膜２２８を除去した後、（再
び）ＳｉＨ4 ガスを原料ガスに用いた５１０℃程度での
（第３の）ＬＰＣＶＤ法により、膜厚２００ｎｍ程度の
（第２の）ノンドープド非晶質シリコン膜２１４ｂを形
成する〔図６（ｄ）〕。
【０００７】次に、層間絶縁膜２０７の表面が露出する
までノンドープド非晶質シリコン膜に対するエッチ・バ
ックを行ない、ノンドープド非晶質シリコン膜２１４ｂ
ａを残置する〔図６（ｅ）〕。アンモニア（ＮＨ4 Ｏ
Ｈ）と過酸化水素（Ｈ2 Ｏ2 ）水との混合液によりノン
ドープド非晶質シリコン膜２１４ａａ，２１４ｂａ表面
の洗浄を行ない、弗酸（ＨＦ）によりノンドープド非晶
質シリコン膜２１４ａａ，２１４ｂａ表面の自然酸化膜
を除去する。続いて、６００℃程度で１．３×１０-7Ｐ
ａ程度の超高真空において、１時間程度の加熱処理を施
す。これにより、ノンドープド非晶質シリコン膜２１４
ａａおよびノンドープド非晶質シリコン膜２１４ｂａは
それぞれ表面から結晶化され、これらのノンドープド非
晶質シリコン膜２１４ａａ並びにノンドープド非晶質シ
リコン膜２１４ｂａはそれぞれ表面に（半球形状の）凹
凸（のグレイン）を有するノンドープド多結晶シリコン
膜２１５ａ並びにノンドープド多結晶シリコン膜２１５
ｂに変換される〔図６（ｆ）〕。
までノンドープド非晶質シリコン膜に対するエッチ・バ
ックを行ない、ノンドープド非晶質シリコン膜２１４ｂ
ａを残置する〔図６（ｅ）〕。アンモニア（ＮＨ4 Ｏ
Ｈ）と過酸化水素（Ｈ2 Ｏ2 ）水との混合液によりノン
ドープド非晶質シリコン膜２１４ａａ，２１４ｂａ表面
の洗浄を行ない、弗酸（ＨＦ）によりノンドープド非晶
質シリコン膜２１４ａａ，２１４ｂａ表面の自然酸化膜
を除去する。続いて、６００℃程度で１．３×１０-7Ｐ
ａ程度の超高真空において、１時間程度の加熱処理を施
す。これにより、ノンドープド非晶質シリコン膜２１４
ａａおよびノンドープド非晶質シリコン膜２１４ｂａは
それぞれ表面から結晶化され、これらのノンドープド非
晶質シリコン膜２１４ａａ並びにノンドープド非晶質シ
リコン膜２１４ｂａはそれぞれ表面に（半球形状の）凹
凸（のグレイン）を有するノンドープド多結晶シリコン
膜２１５ａ並びにノンドープド多結晶シリコン膜２１５
ｂに変換される〔図６（ｆ）〕。
【０００８】次に、８００℃程度の熱処理が施され、上
記Ｎ型多結晶シリコン膜２１３ａからＮ型不純物が上記
ノンドープド多結晶シリコン膜２１５ａ並びにノンドー
プド多結晶シリコン膜２１５ｂに熱拡散され、これらは
それぞれ（第２の）Ｎ型多結晶シリコン膜２１６ａ並び
に（第３の）Ｎ型多結晶シリコン膜２１６ｂに変換され
る。これにより、Ｎ型多結晶シリコン膜２１３ａ，２１
６ａ，２１６ｂからなるストレージ・ノード電極２１７
の形成が終了する。〔図７（ａ）〕。その後、容量絶縁
膜２１８，セル・プレート電極２１９が形成され、所望
の容量素子の形成が完了する〔図７（ｂ）〕。
記Ｎ型多結晶シリコン膜２１３ａからＮ型不純物が上記
ノンドープド多結晶シリコン膜２１５ａ並びにノンドー
プド多結晶シリコン膜２１５ｂに熱拡散され、これらは
それぞれ（第２の）Ｎ型多結晶シリコン膜２１６ａ並び
に（第３の）Ｎ型多結晶シリコン膜２１６ｂに変換され
る。これにより、Ｎ型多結晶シリコン膜２１３ａ，２１
６ａ，２１６ｂからなるストレージ・ノード電極２１７
の形成が終了する。〔図７（ａ）〕。その後、容量絶縁
膜２１８，セル・プレート電極２１９が形成され、所望
の容量素子の形成が完了する〔図７（ｂ）〕。
【０００９】
【発明が解決しようとする課題】上記特開平５−６７７
３０号公報記載のＤＲＡＭの容量素子の製造方法によれ
ば、ノンドープド非晶質シリコン膜２１４ａａおよびノ
ンドープド非晶質シリコン膜２１４ｂａの露出総面積に
比べて、Ｎ型多結晶シリコン膜２１６ａおよびＮ型多結
晶シリコン膜２１６ｂ（あるいは、ノンドープド多結晶
シリコン膜２１５ａおよびノンドープド多結晶シリコン
膜２１５ｂ）の露出総面積は約２倍になる。この結果、
メモリセルの占有面積を増大させることなくメモリセル
の容量素子の対向電極面積を増大させることが可能にな
る。
３０号公報記載のＤＲＡＭの容量素子の製造方法によれ
ば、ノンドープド非晶質シリコン膜２１４ａａおよびノ
ンドープド非晶質シリコン膜２１４ｂａの露出総面積に
比べて、Ｎ型多結晶シリコン膜２１６ａおよびＮ型多結
晶シリコン膜２１６ｂ（あるいは、ノンドープド多結晶
シリコン膜２１５ａおよびノンドープド多結晶シリコン
膜２１５ｂ）の露出総面積は約２倍になる。この結果、
メモリセルの占有面積を増大させることなくメモリセル
の容量素子の対向電極面積を増大させることが可能にな
る。
【００１０】しかしながら、上記公開公報記載のＤＲＡ
Ｍの容量素子の製造方法では、ストレージ・ノード電極
の形成に３回のシリコン膜のＬＰＣＶＤ法と１回のシリ
コン膜に対するエッチバックとが必要なことからも明ら
かなように、容量素子を形成するための製造工程が煩雑
である。
Ｍの容量素子の製造方法では、ストレージ・ノード電極
の形成に３回のシリコン膜のＬＰＣＶＤ法と１回のシリ
コン膜に対するエッチバックとが必要なことからも明ら
かなように、容量素子を形成するための製造工程が煩雑
である。
【００１１】また、上記製造方法ではＮ型多結晶シリコ
ン膜からのＮ型不純物の熱拡散により第１，第２のノン
ドープド非晶質シリコン膜のＮ型化が行なわれるため、
この製造方法はメモリセルのセルサイズの微細化には不
適当である。例えば、０．３５μｍ設計ルールでは、Ｎ
型拡散層間のパンチスルーを防ぐため、Ｎ型拡散層の不
純物濃度は１０19ｃｍ-3台である。ノード・コンタクト
孔を充填するＮ型多結晶シリコン膜の不純物濃度の設定
は、第１，第２のノンドープド非晶質シリコン膜をＮ型
化するためのための熱拡散においてＮ型拡散層への熱拡
散が充分に行なわれないように設定することが必要とな
る。このため、このＮ型多結晶シリコン膜の不純物濃度
は、１０21ｃｍ-3台ではなく１０20ｃｍ-3台に留めなけ
ればならない。逆にそのため第１，第２のノンドープド
非晶質シリコン膜のＮ型化が不十分になり、ストレージ
・ノード電極の表面には空乏層が広がりやすくなり、こ
れらからなる容量素子の容量値は実効的に低くなり、ス
トレージ・ノード電極の表面に凹凸形状を形成する本来
の目的が薄れることになる。
ン膜からのＮ型不純物の熱拡散により第１，第２のノン
ドープド非晶質シリコン膜のＮ型化が行なわれるため、
この製造方法はメモリセルのセルサイズの微細化には不
適当である。例えば、０．３５μｍ設計ルールでは、Ｎ
型拡散層間のパンチスルーを防ぐため、Ｎ型拡散層の不
純物濃度は１０19ｃｍ-3台である。ノード・コンタクト
孔を充填するＮ型多結晶シリコン膜の不純物濃度の設定
は、第１，第２のノンドープド非晶質シリコン膜をＮ型
化するためのための熱拡散においてＮ型拡散層への熱拡
散が充分に行なわれないように設定することが必要とな
る。このため、このＮ型多結晶シリコン膜の不純物濃度
は、１０21ｃｍ-3台ではなく１０20ｃｍ-3台に留めなけ
ればならない。逆にそのため第１，第２のノンドープド
非晶質シリコン膜のＮ型化が不十分になり、ストレージ
・ノード電極の表面には空乏層が広がりやすくなり、こ
れらからなる容量素子の容量値は実効的に低くなり、ス
トレージ・ノード電極の表面に凹凸形状を形成する本来
の目的が薄れることになる。
【００１２】さらにまた、上記製造方法ではシリコン膜
に対するエッチバック工程が必要なことから、容量素子
の容量値のばらつきが大きくなるという問題点がある。
に対するエッチバック工程が必要なことから、容量素子
の容量値のばらつきが大きくなるという問題点がある。
【００１３】したがって本発明の目的は、容量素子の容
量値のばらつきが少なく，セルサイズの微細化に適した
簡単な製造工程からなる半導体記憶装置の容量素子の製
造方法を提供することにある。
量値のばらつきが少なく，セルサイズの微細化に適した
簡単な製造工程からなる半導体記憶装置の容量素子の製
造方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
の容量素子の製造方法の第１の態様は、Ｐ型シリコン基
板の表面の素子分離領域にフィールド絶縁膜を形成し、
このＰ型シリコン基板の表面の素子形成領域にゲート絶
縁膜を形成し、このＰ型シリコン基板の表面上にワード
線を兼るゲート電極を形成し、これらのゲート電極およ
びフィールド絶縁膜に自己整合的にこのＰ型シリコン基
板の表面にソース・ドレイン領域となるＮ型拡散層を形
成し、全面に層間絶縁膜を形成し、これらのソース・ド
レイン領域の一方のこれらのＮ型拡散層に達するノード
・コンタクト孔をこの層間絶縁膜を形成に形成する工程
と、モノシラン（ＳｉＨ4 ）ガスを用いた第１の減圧気
相成長法により、上記ノード・コンタクト孔を充填し，
上記層間絶縁膜の表面を覆うノンドープド多結晶シリコ
ン膜を形成する工程と、上記ノンドープド多結晶シリコ
ン膜にＮ型不純物を導入して、このノンドープド多結晶
シリコン膜を第１のＮ型多結晶シリコン膜に変換する工
程と、ジシラン（Ｓｉ2 Ｈ6 ）ガスおよびフォスフィン
（ＰＨ3 ）ガスを用いた第２の減圧気相成長法により、
上記第１のＮ型多結晶シリコン膜の表面を覆うＮ型ドー
プド非晶質シリコン膜を形成する工程と、上記Ｎ型ドー
プド非晶質シリコン膜並びに上記第１のＮ型多結晶シリ
コン膜を所要の形状にパターニングする工程と、上記Ｎ
型ドープド非晶質シリコン膜並びに第１のＮ型多結晶シ
リコン膜の表面の自然酸化膜を除去する工程と、真空中
での加熱処理により上記Ｎ型ドープド非晶質シリコン膜
の表面から結晶化を起させて、これらのＮ型ドープド非
晶質シリコン膜を、表面に凹凸を有する第２のＮ型多結
晶シリコン膜に変換する工程と、容量絶縁膜を形成し、
セル・プレート電極を形成する工程とを有する。
の容量素子の製造方法の第１の態様は、Ｐ型シリコン基
板の表面の素子分離領域にフィールド絶縁膜を形成し、
このＰ型シリコン基板の表面の素子形成領域にゲート絶
縁膜を形成し、このＰ型シリコン基板の表面上にワード
線を兼るゲート電極を形成し、これらのゲート電極およ
びフィールド絶縁膜に自己整合的にこのＰ型シリコン基
板の表面にソース・ドレイン領域となるＮ型拡散層を形
成し、全面に層間絶縁膜を形成し、これらのソース・ド
レイン領域の一方のこれらのＮ型拡散層に達するノード
・コンタクト孔をこの層間絶縁膜を形成に形成する工程
と、モノシラン（ＳｉＨ4 ）ガスを用いた第１の減圧気
相成長法により、上記ノード・コンタクト孔を充填し，
上記層間絶縁膜の表面を覆うノンドープド多結晶シリコ
ン膜を形成する工程と、上記ノンドープド多結晶シリコ
ン膜にＮ型不純物を導入して、このノンドープド多結晶
シリコン膜を第１のＮ型多結晶シリコン膜に変換する工
程と、ジシラン（Ｓｉ2 Ｈ6 ）ガスおよびフォスフィン
（ＰＨ3 ）ガスを用いた第２の減圧気相成長法により、
上記第１のＮ型多結晶シリコン膜の表面を覆うＮ型ドー
プド非晶質シリコン膜を形成する工程と、上記Ｎ型ドー
プド非晶質シリコン膜並びに上記第１のＮ型多結晶シリ
コン膜を所要の形状にパターニングする工程と、上記Ｎ
型ドープド非晶質シリコン膜並びに第１のＮ型多結晶シ
リコン膜の表面の自然酸化膜を除去する工程と、真空中
での加熱処理により上記Ｎ型ドープド非晶質シリコン膜
の表面から結晶化を起させて、これらのＮ型ドープド非
晶質シリコン膜を、表面に凹凸を有する第２のＮ型多結
晶シリコン膜に変換する工程と、容量絶縁膜を形成し、
セル・プレート電極を形成する工程とを有する。
【００１５】本発明の半導体記憶装置の容量素子の製造
方法の第２の態様は、Ｐ型シリコン基板の表面の素子分
離領域にフィールド絶縁膜を形成し、このＰ型シリコン
基板の表面の素子形成領域にゲート絶縁膜を形成し、こ
のＰ型シリコン基板の表面上にワード線を兼るゲート電
極を形成し、これらのゲート電極およびフィールド絶縁
膜に自己整合的にこのＰ型シリコン基板の表面にソース
・ドレイン領域となるＮ型拡散層を形成し、全面に層間
絶縁膜を形成し、これらのソース・ドレイン領域の一方
のこれらのＮ型拡散層に達するノード・コンタクト孔を
この層間絶縁膜を形成に形成する工程と、モノシランガ
スおよびフォスフィンガスを用いた第１の減圧気相成長
法により、上記層間絶縁膜の表面および上記ノード・コ
ンタクト孔の側面並びに底面を覆う第１のＮ型ドープド
非晶質シリコン膜を形成する工程と、モノシランガスを
用いた第２の減圧気相成長法により、上記第１のＮ型ド
ープド非晶質シリコン膜を第１のＮ型多結晶シリコン膜
に変換するとともに、この第１のＮ型多結晶シリコン膜
の表面を覆い，上記ノード・コンタクト孔を充填するノ
ンドープド多結晶シリコン膜を形成する工程と、上記ノ
ンドープド多結晶シリコン膜にＮ型不純物を導入して、
このノンドープド多結晶シリコン膜を第２のＮ型多結晶
シリコン膜に変換する工程と、ジシランガスおよびフォ
スフィンガスを用いた第３の減圧気相成長法により、上
記第２のＮ型多結晶シリコン膜の表面を覆う第２のＮ型
ドープド非晶質シリコン膜を形成する工程と、上記第２
のＮ型ドープド非晶質シリコン膜，第２のＮ型多結晶シ
リコン膜並びに第１のＮ型多結晶シリコン膜を所要の形
状にパターニングする工程と、上記第２のＮ型ドープド
非晶質シリコン膜，第２のＮ型多結晶シリコン膜および
第１のＮ型多結晶シリコン膜の表面の自然酸化膜を除去
する工程と、真空中での加熱処理により上記第２のＮ型
ドープド非晶質シリコン膜の表面から結晶化を起させ
て、これらの第２のＮ型ドープド非晶質シリコン膜を、
表面に凹凸を有する第３のＮ型多結晶シリコン膜に変換
する工程と、容量絶縁膜を形成し、セル・プレート電極
を形成する工程とを有する。
方法の第２の態様は、Ｐ型シリコン基板の表面の素子分
離領域にフィールド絶縁膜を形成し、このＰ型シリコン
基板の表面の素子形成領域にゲート絶縁膜を形成し、こ
のＰ型シリコン基板の表面上にワード線を兼るゲート電
極を形成し、これらのゲート電極およびフィールド絶縁
膜に自己整合的にこのＰ型シリコン基板の表面にソース
・ドレイン領域となるＮ型拡散層を形成し、全面に層間
絶縁膜を形成し、これらのソース・ドレイン領域の一方
のこれらのＮ型拡散層に達するノード・コンタクト孔を
この層間絶縁膜を形成に形成する工程と、モノシランガ
スおよびフォスフィンガスを用いた第１の減圧気相成長
法により、上記層間絶縁膜の表面および上記ノード・コ
ンタクト孔の側面並びに底面を覆う第１のＮ型ドープド
非晶質シリコン膜を形成する工程と、モノシランガスを
用いた第２の減圧気相成長法により、上記第１のＮ型ド
ープド非晶質シリコン膜を第１のＮ型多結晶シリコン膜
に変換するとともに、この第１のＮ型多結晶シリコン膜
の表面を覆い，上記ノード・コンタクト孔を充填するノ
ンドープド多結晶シリコン膜を形成する工程と、上記ノ
ンドープド多結晶シリコン膜にＮ型不純物を導入して、
このノンドープド多結晶シリコン膜を第２のＮ型多結晶
シリコン膜に変換する工程と、ジシランガスおよびフォ
スフィンガスを用いた第３の減圧気相成長法により、上
記第２のＮ型多結晶シリコン膜の表面を覆う第２のＮ型
ドープド非晶質シリコン膜を形成する工程と、上記第２
のＮ型ドープド非晶質シリコン膜，第２のＮ型多結晶シ
リコン膜並びに第１のＮ型多結晶シリコン膜を所要の形
状にパターニングする工程と、上記第２のＮ型ドープド
非晶質シリコン膜，第２のＮ型多結晶シリコン膜および
第１のＮ型多結晶シリコン膜の表面の自然酸化膜を除去
する工程と、真空中での加熱処理により上記第２のＮ型
ドープド非晶質シリコン膜の表面から結晶化を起させ
て、これらの第２のＮ型ドープド非晶質シリコン膜を、
表面に凹凸を有する第３のＮ型多結晶シリコン膜に変換
する工程と、容量絶縁膜を形成し、セル・プレート電極
を形成する工程とを有する。
【００１６】本発明の半導体記憶装置の容量素子の製造
方法の第３の態様は、Ｐ型シリコン基板の表面の素子分
離領域にフィールド絶縁膜を形成し、このＰ型シリコン
基板の表面の素子形成領域にゲート絶縁膜を形成し、こ
のＰ型シリコン基板の表面上にワード線を兼るゲート電
極を形成し、これらのゲート電極およびフィールド絶縁
膜に自己整合的にこのＰ型シリコン基板の表面にソース
・ドレイン領域となるＮ型拡散層を形成し、全面に層間
絶縁膜を形成し、これらのソース・ドレイン領域の一方
のこれらのＮ型拡散層に達するノード・コンタクト孔を
この層間絶縁膜を形成に形成する工程と、モノシランガ
スおよびフォスフィンガスを用いた第１の減圧気相成長
法により、上記層間絶縁膜の表面および上記ノード・コ
ンタクト孔の側面並びに底面を覆う第１のＮ型ドープド
非晶質シリコン膜を形成する工程と、ジシランガスおよ
びフォスフィンガスを用いた第２の減圧気相成長法によ
り、上記第１のＮ型多結晶シリコン膜の表面を覆い，上
記ノード・コンタクト孔を充填する第２のＮ型ドープド
非晶質シリコン膜を形成する工程と、上記第２のＮ型ド
ープド非晶質シリコン膜並びに第１のＮ型ドープド非晶
質シリコン膜を所要の形状にパターニングする工程と、
上記第２のＮ型ドープド非晶質シリコン膜および第１の
Ｎ型ドープド非晶質シリコン膜の表面の自然酸化膜を除
去する工程と、真空中での加熱処理により上記第２のＮ
型ドープド非晶質シリコン膜並びに第１のＮ型ドープド
非晶質シリコン膜の表面から結晶化を起させて、これら
の第２のＮ型ドープド非晶質シリコン膜並びに第１のＮ
型ドープド非晶質シリコン膜を、それぞれ表面に凹凸を
有する第２のＮ型多結晶シリコン膜並びに第１のＮ型多
結晶シリコン膜に変換する工程と、容量絶縁膜を形成
し、セル・プレート電極を形成する工程とを有する。
方法の第３の態様は、Ｐ型シリコン基板の表面の素子分
離領域にフィールド絶縁膜を形成し、このＰ型シリコン
基板の表面の素子形成領域にゲート絶縁膜を形成し、こ
のＰ型シリコン基板の表面上にワード線を兼るゲート電
極を形成し、これらのゲート電極およびフィールド絶縁
膜に自己整合的にこのＰ型シリコン基板の表面にソース
・ドレイン領域となるＮ型拡散層を形成し、全面に層間
絶縁膜を形成し、これらのソース・ドレイン領域の一方
のこれらのＮ型拡散層に達するノード・コンタクト孔を
この層間絶縁膜を形成に形成する工程と、モノシランガ
スおよびフォスフィンガスを用いた第１の減圧気相成長
法により、上記層間絶縁膜の表面および上記ノード・コ
ンタクト孔の側面並びに底面を覆う第１のＮ型ドープド
非晶質シリコン膜を形成する工程と、ジシランガスおよ
びフォスフィンガスを用いた第２の減圧気相成長法によ
り、上記第１のＮ型多結晶シリコン膜の表面を覆い，上
記ノード・コンタクト孔を充填する第２のＮ型ドープド
非晶質シリコン膜を形成する工程と、上記第２のＮ型ド
ープド非晶質シリコン膜並びに第１のＮ型ドープド非晶
質シリコン膜を所要の形状にパターニングする工程と、
上記第２のＮ型ドープド非晶質シリコン膜および第１の
Ｎ型ドープド非晶質シリコン膜の表面の自然酸化膜を除
去する工程と、真空中での加熱処理により上記第２のＮ
型ドープド非晶質シリコン膜並びに第１のＮ型ドープド
非晶質シリコン膜の表面から結晶化を起させて、これら
の第２のＮ型ドープド非晶質シリコン膜並びに第１のＮ
型ドープド非晶質シリコン膜を、それぞれ表面に凹凸を
有する第２のＮ型多結晶シリコン膜並びに第１のＮ型多
結晶シリコン膜に変換する工程と、容量絶縁膜を形成
し、セル・プレート電極を形成する工程とを有する。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】ＤＲＡＭの容量素子の製造工程の断面模式
図である図１と、Ｎ型ドープド非晶質シリコン膜のステ
ップ・カバリッジ並びに成長速度の成長温度依存性を示
すグラフである図２とを併せて参照すると、本発明の第
１の実施例の容量素子は、０．３５μｍ設計ルールによ
り、以下のように製造される。
図である図１と、Ｎ型ドープド非晶質シリコン膜のステ
ップ・カバリッジ並びに成長速度の成長温度依存性を示
すグラフである図２とを併せて参照すると、本発明の第
１の実施例の容量素子は、０．３５μｍ設計ルールによ
り、以下のように製造される。
【００１９】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域には、フィールド絶縁膜としてＬＯＣＯＳ型
のフィールド酸化膜１０２が形成される。Ｐ型シリコン
基板１０１の表面の素子形成領域には、ゲート絶縁膜と
して熱酸化による膜厚１０ｎｍ程度のゲート酸化膜１０
３が形成される。ワード線を兼たゲート電極１０４がＰ
型シリコン基板１０１の表面上に形成される。ゲート電
極１０４のゲート長およびゲート幅はそれぞれ０．５μ
ｍ程度であり、ゲート電極１０４間の最小間隔，ゲート
電極１０４およびフィールド酸化膜１０２の間隔はそれ
ぞれ０．５μｍ程度である。Ｐ型シリコン基板１０１の
表面の素子形成領域には、ゲート電極１０４およびフィ
ールド酸化膜１０２に自己整合的に、２×１０13ｃｍ-2
程度の砒素のイオン注入等により、ソース・ドレイン領
域となるＮ型拡散層１０５，１０６が形成される。Ｎ型
拡散層１０５，１０６の接合の深さは、それぞれ０．１
５μｍ程度である。（続いて、図示等は省略するが、高
温ＣＶＤ法による酸化シリコン膜（ＨＴＯ膜），ＢＰＳ
Ｇ膜等からなる（リフロー，化学機械研磨（ＣＭＰ）等
により）平坦化された表面を有する膜厚０．５μｍ程度
の第１の層間絶縁膜を形成し、Ｎ型拡散層１０６に達す
るビット・コンタクト孔を第１の層間絶縁膜に形成し、
膜厚０．２μｍ程度，線幅０．３μｍ程度のタングステ
ン・シリサイド膜からなるビット線を形成し、さらにＢ
ＰＳＧ膜等からなる表面が平坦な膜厚０．５μｍ程度の
第２の層間絶縁膜を形成する。結果として、）全面に酸
化シリコン系の複数層の絶縁膜からなる膜厚１μｍ程度
の層間絶縁膜１０７が形成される。本実施例のＤＲＡＭ
のメモリセルは、ＣＯＢ構造（容量素子がビット線より
高い位置にある構造）である。
子分離領域には、フィールド絶縁膜としてＬＯＣＯＳ型
のフィールド酸化膜１０２が形成される。Ｐ型シリコン
基板１０１の表面の素子形成領域には、ゲート絶縁膜と
して熱酸化による膜厚１０ｎｍ程度のゲート酸化膜１０
３が形成される。ワード線を兼たゲート電極１０４がＰ
型シリコン基板１０１の表面上に形成される。ゲート電
極１０４のゲート長およびゲート幅はそれぞれ０．５μ
ｍ程度であり、ゲート電極１０４間の最小間隔，ゲート
電極１０４およびフィールド酸化膜１０２の間隔はそれ
ぞれ０．５μｍ程度である。Ｐ型シリコン基板１０１の
表面の素子形成領域には、ゲート電極１０４およびフィ
ールド酸化膜１０２に自己整合的に、２×１０13ｃｍ-2
程度の砒素のイオン注入等により、ソース・ドレイン領
域となるＮ型拡散層１０５，１０６が形成される。Ｎ型
拡散層１０５，１０６の接合の深さは、それぞれ０．１
５μｍ程度である。（続いて、図示等は省略するが、高
温ＣＶＤ法による酸化シリコン膜（ＨＴＯ膜），ＢＰＳ
Ｇ膜等からなる（リフロー，化学機械研磨（ＣＭＰ）等
により）平坦化された表面を有する膜厚０．５μｍ程度
の第１の層間絶縁膜を形成し、Ｎ型拡散層１０６に達す
るビット・コンタクト孔を第１の層間絶縁膜に形成し、
膜厚０．２μｍ程度，線幅０．３μｍ程度のタングステ
ン・シリサイド膜からなるビット線を形成し、さらにＢ
ＰＳＧ膜等からなる表面が平坦な膜厚０．５μｍ程度の
第２の層間絶縁膜を形成する。結果として、）全面に酸
化シリコン系の複数層の絶縁膜からなる膜厚１μｍ程度
の層間絶縁膜１０７が形成される。本実施例のＤＲＡＭ
のメモリセルは、ＣＯＢ構造（容量素子がビット線より
高い位置にある構造）である。
【００２０】フォトレジスト膜１０８Ａをマスクにした
異方性エッチングにより、ソース・ドレイン領域の一方
のＮ型拡散層１０５に達するノード・コンタクト孔１０
９Ａが形成される。この異方性エッチングは、パワー８
５０Ｗ，真空度４０Ｐａのもとで、アルゴン（Ａｒ）ガ
スをキャリアガスとし，トリ・フルオロ・メタン（ＣＨ
Ｆ3 ）ガスとテトラ・フルオロ・メタン（ＣＦ4 ）ガス
とをエッチングガスとして行なわれる反応性イオンエッ
チング（ＲＩＥ）である。これらガスの流量比は、例え
ばＣＨＦ3 ：ＣＦ4 ：Ａｒ＝３０ｓｃｃｍ：１０ｓｃｃ
ｍ：４５０ｓｃｃｍである。ノード・コンタクト孔１０
９Ａの形成に際しても０．３５μｍ設計ルールが適用さ
れるが、ノード・コンタクト孔１０９Ａの上端部での口
径は０．３μｍ程度であり、ノード・コンタクト孔１０
９Ａの底面での口径は０．２μｍ程度である。すなわ
ち、ノード・コンタクト孔１０９Ａは、Ｐ型シリコン基
板１０１の表面に対して、垂直ではなく，テーパーのあ
る側面を有している〔図１（ａ）〕。
異方性エッチングにより、ソース・ドレイン領域の一方
のＮ型拡散層１０５に達するノード・コンタクト孔１０
９Ａが形成される。この異方性エッチングは、パワー８
５０Ｗ，真空度４０Ｐａのもとで、アルゴン（Ａｒ）ガ
スをキャリアガスとし，トリ・フルオロ・メタン（ＣＨ
Ｆ3 ）ガスとテトラ・フルオロ・メタン（ＣＦ4 ）ガス
とをエッチングガスとして行なわれる反応性イオンエッ
チング（ＲＩＥ）である。これらガスの流量比は、例え
ばＣＨＦ3 ：ＣＦ4 ：Ａｒ＝３０ｓｃｃｍ：１０ｓｃｃ
ｍ：４５０ｓｃｃｍである。ノード・コンタクト孔１０
９Ａの形成に際しても０．３５μｍ設計ルールが適用さ
れるが、ノード・コンタクト孔１０９Ａの上端部での口
径は０．３μｍ程度であり、ノード・コンタクト孔１０
９Ａの底面での口径は０．２μｍ程度である。すなわ
ち、ノード・コンタクト孔１０９Ａは、Ｐ型シリコン基
板１０１の表面に対して、垂直ではなく，テーパーのあ
る側面を有している〔図１（ａ）〕。
【００２１】次に、上記フォトレジスト膜１０８Ａを除
去した後、モノシラン（ＳｉＨ4 ）ガスを原料ガスに用
いた６００℃程度での（第１の）減圧気相成長（ＬＰＣ
ＶＤ）法により、膜厚２００ｎｍ程度のノンドープド多
結晶シリコン膜（図示せず）を形成する。このノンドー
プド多結晶シリコン膜の成長速度は、１０ｎｍ／ｍｉｎ
程度である。このノンドープド多結晶シリコン膜の形成
がステップ・カバリッジの良好なＬＰＣＶＤ法であり，
このノンドープド多結晶シリコン膜の膜厚がノード・コ
ンタクト孔１０９Ａの上端部の口径の１／２より厚く，
さらにこのノード・コンタクト孔１０９Ａがテーパーの
ある側面を有していることから、このノンドープド多結
晶シリコン膜によりノード・コンタクト孔１０９Ａが充
分に充填される。８５０℃程度での燐の熱拡散により、
上記ノンドープド多結晶シリコン膜が（第１の）Ｎ型多
結晶シリコン膜１１３Ａに変換される。このＮ型多結晶
シリコン膜１１３Ａの（表面での）不純物濃度は１０20
ｃｍ-3台であり、シート抵抗は６０Ω／□程度である
〔図１（ｂ）〕。
去した後、モノシラン（ＳｉＨ4 ）ガスを原料ガスに用
いた６００℃程度での（第１の）減圧気相成長（ＬＰＣ
ＶＤ）法により、膜厚２００ｎｍ程度のノンドープド多
結晶シリコン膜（図示せず）を形成する。このノンドー
プド多結晶シリコン膜の成長速度は、１０ｎｍ／ｍｉｎ
程度である。このノンドープド多結晶シリコン膜の形成
がステップ・カバリッジの良好なＬＰＣＶＤ法であり，
このノンドープド多結晶シリコン膜の膜厚がノード・コ
ンタクト孔１０９Ａの上端部の口径の１／２より厚く，
さらにこのノード・コンタクト孔１０９Ａがテーパーの
ある側面を有していることから、このノンドープド多結
晶シリコン膜によりノード・コンタクト孔１０９Ａが充
分に充填される。８５０℃程度での燐の熱拡散により、
上記ノンドープド多結晶シリコン膜が（第１の）Ｎ型多
結晶シリコン膜１１３Ａに変換される。このＮ型多結晶
シリコン膜１１３Ａの（表面での）不純物濃度は１０20
ｃｍ-3台であり、シート抵抗は６０Ω／□程度である
〔図１（ｂ）〕。
【００２２】次に、ジシラン（Ｓｉ2 Ｈ6 ）ガスとフォ
スフィン（ＰＨ3 ）ガスとを原料ガスとする（第２の）
ＬＰＣＶＤ法により、Ｎ型多結晶シリコン膜１１３Ａの
表面上に膜厚５００ｎｍ程度のＮ型ドープド非晶質シリ
コン膜１１５Ａを形成する。Ｎ型ドープド非晶質シリコ
ン膜１１５Ａの不純物濃度は、２〜３×１０20ｃｍ-3程
度である。上記原料ガスの流量比は、Ｓｉ2 Ｈ6 ：ＰＨ
3 ＝１００ｓｃｃｍ：１００ｓｃｃｍである。Ｎ型ドー
プド非晶質シリコン膜１１５Ａの成長温度は、４８０℃
〜５８０℃の範囲であることが好ましい。この成長温度
が６００℃の近傍であると、Ｎ型多結晶シリコン膜が成
長してしまい、後工程での超高真空での加熱処理によっ
ても、凹凸を持った表面にすることは不可能になる。ま
た成長温度が４５０℃程度であると、上記原料ガスを用
いることによる成長速度の高さという利点を生かすこと
ができなるなる。なお、上記原料ガスを用いたＮ型ドー
プド非晶質シリコン膜の成長方法では、ステップ・カバ
リッジが好ましくないが、Ｎ型ドープド非晶質シリコン
膜１１５Ａの下地をなすＮ型多結晶シリコン膜１１３Ａ
の表面が概ね平坦であることから、Ｎ型ドープド非晶質
シリコン膜１１５Ａの形成には支障は生じない〔図
２〕。続いて、ストレージ・ノード電極の形成予定領域
上を覆うフォトレジスト膜１２８Ａを、Ｎ型ドープド非
晶質シリコン膜１１５Ａの表面上に形成する〔図１
（ｃ）〕。
スフィン（ＰＨ3 ）ガスとを原料ガスとする（第２の）
ＬＰＣＶＤ法により、Ｎ型多結晶シリコン膜１１３Ａの
表面上に膜厚５００ｎｍ程度のＮ型ドープド非晶質シリ
コン膜１１５Ａを形成する。Ｎ型ドープド非晶質シリコ
ン膜１１５Ａの不純物濃度は、２〜３×１０20ｃｍ-3程
度である。上記原料ガスの流量比は、Ｓｉ2 Ｈ6 ：ＰＨ
3 ＝１００ｓｃｃｍ：１００ｓｃｃｍである。Ｎ型ドー
プド非晶質シリコン膜１１５Ａの成長温度は、４８０℃
〜５８０℃の範囲であることが好ましい。この成長温度
が６００℃の近傍であると、Ｎ型多結晶シリコン膜が成
長してしまい、後工程での超高真空での加熱処理によっ
ても、凹凸を持った表面にすることは不可能になる。ま
た成長温度が４５０℃程度であると、上記原料ガスを用
いることによる成長速度の高さという利点を生かすこと
ができなるなる。なお、上記原料ガスを用いたＮ型ドー
プド非晶質シリコン膜の成長方法では、ステップ・カバ
リッジが好ましくないが、Ｎ型ドープド非晶質シリコン
膜１１５Ａの下地をなすＮ型多結晶シリコン膜１１３Ａ
の表面が概ね平坦であることから、Ｎ型ドープド非晶質
シリコン膜１１５Ａの形成には支障は生じない〔図
２〕。続いて、ストレージ・ノード電極の形成予定領域
上を覆うフォトレジスト膜１２８Ａを、Ｎ型ドープド非
晶質シリコン膜１１５Ａの表面上に形成する〔図１
（ｃ）〕。
【００２３】次に、上記フォトレジスト膜１２８Ａをマ
スクにした異方性エッチングにより、ストレージ・ノー
ド電極の形成予定領域にのみＮ型ドープド非晶質シリコ
ン膜（図示せず）およびＮ型多結晶シリコン膜１１３Ａ
ａを残置する。フォトレジスト膜１２８Ａを除去した
後、アンモニア（ＮＨ4 ＯＨ）と過酸化水素（Ｈ
2 Ｏ2）水との混合液により残置された上記Ｎ型ドープ
ド非晶質シリコン膜，Ｎ型多結晶シリコン膜１１３Ａａ
の露出表面の洗浄を行ない、弗酸（ＨＦ）により上記露
出表面の自然酸化膜を除去する。続いて、６００℃程度
で１．３×１０-7Ｐａ程度の超高真空において、１時間
程度の加熱処理を施す。これにより、残置された上記Ｎ
型ドープド非晶質シリコン膜は表面から結晶化され、こ
れらのＮ型ドープド非晶質シリコン膜は表面に（半球形
状の）凹凸（のグレイン）を有する（第２の）Ｎ型多結
晶シリコン膜１１６Ａに変換される。これにより、Ｎ型
多結晶シリコン膜１１３ＡａおよびＮ型多結晶シリコン
膜１１６Ａからなる本実施例のストレージ・ノード電極
１１７Ａの形成が終了する〔図１（ｄ）〕。なお、本実
施例による１つのノード・コンタクト孔１０９Ａ当りの
コンタクト抵抗（ＲC ）は、上記特開平５−６７７３０
号公報記載の製造方法に０．３５μｍ設計ルールの適用
した場合の１つのノード・コンタクト孔当りのＲC と同
程度であり、１０3 Ω／個台である。
スクにした異方性エッチングにより、ストレージ・ノー
ド電極の形成予定領域にのみＮ型ドープド非晶質シリコ
ン膜（図示せず）およびＮ型多結晶シリコン膜１１３Ａ
ａを残置する。フォトレジスト膜１２８Ａを除去した
後、アンモニア（ＮＨ4 ＯＨ）と過酸化水素（Ｈ
2 Ｏ2）水との混合液により残置された上記Ｎ型ドープ
ド非晶質シリコン膜，Ｎ型多結晶シリコン膜１１３Ａａ
の露出表面の洗浄を行ない、弗酸（ＨＦ）により上記露
出表面の自然酸化膜を除去する。続いて、６００℃程度
で１．３×１０-7Ｐａ程度の超高真空において、１時間
程度の加熱処理を施す。これにより、残置された上記Ｎ
型ドープド非晶質シリコン膜は表面から結晶化され、こ
れらのＮ型ドープド非晶質シリコン膜は表面に（半球形
状の）凹凸（のグレイン）を有する（第２の）Ｎ型多結
晶シリコン膜１１６Ａに変換される。これにより、Ｎ型
多結晶シリコン膜１１３ＡａおよびＮ型多結晶シリコン
膜１１６Ａからなる本実施例のストレージ・ノード電極
１１７Ａの形成が終了する〔図１（ｄ）〕。なお、本実
施例による１つのノード・コンタクト孔１０９Ａ当りの
コンタクト抵抗（ＲC ）は、上記特開平５−６７７３０
号公報記載の製造方法に０．３５μｍ設計ルールの適用
した場合の１つのノード・コンタクト孔当りのＲC と同
程度であり、１０3 Ω／個台である。
【００２４】次に、８７０℃程度のアンモニア（Ｎ
Ｈ3 ）ガス雰囲気で６０秒程度の急速熱窒化（ＲＴＮ）
を行ない、Ｎ型多結晶シリコン膜１１３ＡａおよびＮ型
多結晶シリコン膜１１６Ａ表面に膜厚０．５ｎｍ程度の
窒化シリコン膜（図示せず）を形成する。ＬＰＣＶＤ法
により、全面に膜厚６ｎｍ程度の窒化シリコン膜（図示
せず）を形成した後、８５０℃程度のスチーム雰囲気に
３０分程度曝し、窒化シリコン膜の表面に熱酸化による
酸化シリコン膜（図示せず）を形成し、酸化シリコン膜
換算膜厚が５０ｎｍ程度の容量絶縁膜１１８を形成す
る。続いて、上記Ｎ型多結晶シリコン膜１１３Ａの形成
と概ね同じ条件により膜厚１５０〜２００ｎｍ程度のＮ
型多結晶シリコン膜を形成し、このＮ型多結晶シリコン
膜からなるセル・プレート電極１１９を形成し、本実施
例による容量素子の形成が完了する〔図１（ｅ）〕。
Ｈ3 ）ガス雰囲気で６０秒程度の急速熱窒化（ＲＴＮ）
を行ない、Ｎ型多結晶シリコン膜１１３ＡａおよびＮ型
多結晶シリコン膜１１６Ａ表面に膜厚０．５ｎｍ程度の
窒化シリコン膜（図示せず）を形成する。ＬＰＣＶＤ法
により、全面に膜厚６ｎｍ程度の窒化シリコン膜（図示
せず）を形成した後、８５０℃程度のスチーム雰囲気に
３０分程度曝し、窒化シリコン膜の表面に熱酸化による
酸化シリコン膜（図示せず）を形成し、酸化シリコン膜
換算膜厚が５０ｎｍ程度の容量絶縁膜１１８を形成す
る。続いて、上記Ｎ型多結晶シリコン膜１１３Ａの形成
と概ね同じ条件により膜厚１５０〜２００ｎｍ程度のＮ
型多結晶シリコン膜を形成し、このＮ型多結晶シリコン
膜からなるセル・プレート電極１１９を形成し、本実施
例による容量素子の形成が完了する〔図１（ｅ）〕。
【００２５】上記第１の実施例では、ストレージ・ノー
ド電極１１７Ａの形成のためのシリコン膜の成長は、２
回のＬＰＣＶＤ法のみでよい。このため、本実施例は上
記特開平５−６７７３０号公報記載の製造方法より簡潔
な製造工程により容量素子を形成することができる。ま
た本実施例ではノンドープド非晶質シリコン膜をＮ型多
結晶シリコン膜に変換する工程を採用しないため、スト
レージ・ノード電極の表面への空乏層の広がりに起因す
る容量値の実効的な低下は回避できる。さらに本実施例
では、シリコン膜のエッチ・バック工程が不要であるこ
とから、容量素子の容量値のばらつきも回避することが
容易になる。
ド電極１１７Ａの形成のためのシリコン膜の成長は、２
回のＬＰＣＶＤ法のみでよい。このため、本実施例は上
記特開平５−６７７３０号公報記載の製造方法より簡潔
な製造工程により容量素子を形成することができる。ま
た本実施例ではノンドープド非晶質シリコン膜をＮ型多
結晶シリコン膜に変換する工程を採用しないため、スト
レージ・ノード電極の表面への空乏層の広がりに起因す
る容量値の実効的な低下は回避できる。さらに本実施例
では、シリコン膜のエッチ・バック工程が不要であるこ
とから、容量素子の容量値のばらつきも回避することが
容易になる。
【００２６】ＤＲＡＭの容量素子の製造工程の断面模式
図である図３と、Ｎ型ドープド非晶質シリコン膜のステ
ップ・カバリッジ並びに成長速度の成長温度依存性を示
すグラフである図４とを併せて参照すると、本発明の第
２の実施例の容量素子も、０．３５μｍ設計ルールによ
り、以下のように製造される。
図である図３と、Ｎ型ドープド非晶質シリコン膜のステ
ップ・カバリッジ並びに成長速度の成長温度依存性を示
すグラフである図４とを併せて参照すると、本発明の第
２の実施例の容量素子も、０．３５μｍ設計ルールによ
り、以下のように製造される。
【００２７】まず、上記第１の実施例と同様に、Ｐ型シ
リコン基板１０１の表面の素子分離領域，素子形成領域
にはフィールド酸化膜１０２，ゲート酸化膜１０３が形
成され、ゲート電極１０４がＰ型シリコン基板１０１の
表面上に形成される。ゲート電極１０４およびフィール
ド酸化膜１０２に自己整合的にＮ型拡散層１０５，１０
６を形成した後、層間絶縁膜１０７を形成する。フォト
レジスト膜１０８Ｂをマスクにした異方性エッチングに
より、Ｎ型拡散層１０５に達するノード・コンタクト孔
１０９Ｂが形成される。これらのノード・コンタクト孔
１０９ＢもＰ型シリコン基板１０１の表面に対してテー
パーのある側面を有している〔図３（ａ）〕。
リコン基板１０１の表面の素子分離領域，素子形成領域
にはフィールド酸化膜１０２，ゲート酸化膜１０３が形
成され、ゲート電極１０４がＰ型シリコン基板１０１の
表面上に形成される。ゲート電極１０４およびフィール
ド酸化膜１０２に自己整合的にＮ型拡散層１０５，１０
６を形成した後、層間絶縁膜１０７を形成する。フォト
レジスト膜１０８Ｂをマスクにした異方性エッチングに
より、Ｎ型拡散層１０５に達するノード・コンタクト孔
１０９Ｂが形成される。これらのノード・コンタクト孔
１０９ＢもＰ型シリコン基板１０１の表面に対してテー
パーのある側面を有している〔図３（ａ）〕。
【００２８】次に、上記フォトレジスト膜１０８Ｂを除
去した後、ＳｉＨ4 ガスとＰＨ3 ガスとを原料ガスとす
る（第１の）ＬＰＣＶＤ法により、層間絶縁膜１０７表
面上およびノード・コンタクト孔１０９Ｂの側面および
底面の表面上に膜厚５０ｎｍ程度の（第１の）Ｎ型ドー
プド非晶質シリコン膜１１１Ｂを形成する。Ｎ型ドープ
ド非晶質シリコン膜１１１Ｂの不純物濃度は、２〜３×
１０20ｃｍ-3程度である。上記原料ガスの流量比は、Ｓ
ｉＨ4 ：ＰＨ3 ＝７５０ｓｃｃｍ：３０ｓｃｃｍであ
る。Ｎ型ドープド非晶質シリコン膜１１１Ｂの成長温度
は、４８０℃〜５５０℃の範囲であることが好ましい。
この成長温度が５６０℃より高いと、上記原料ガスを用
いることによるステップ・カバリッジの良さという利点
を生かすことができなくなる。また成長温度が４５０℃
程度であると、成長速度があまりにも低くなり、成長時
間が長くなりすぎることになる。さらには、ノード・コ
ンタクト孔１０９Ｂ底面にシリコン単結晶層が成長する
ことになる〔図３（ｂ），図４〕。
去した後、ＳｉＨ4 ガスとＰＨ3 ガスとを原料ガスとす
る（第１の）ＬＰＣＶＤ法により、層間絶縁膜１０７表
面上およびノード・コンタクト孔１０９Ｂの側面および
底面の表面上に膜厚５０ｎｍ程度の（第１の）Ｎ型ドー
プド非晶質シリコン膜１１１Ｂを形成する。Ｎ型ドープ
ド非晶質シリコン膜１１１Ｂの不純物濃度は、２〜３×
１０20ｃｍ-3程度である。上記原料ガスの流量比は、Ｓ
ｉＨ4 ：ＰＨ3 ＝７５０ｓｃｃｍ：３０ｓｃｃｍであ
る。Ｎ型ドープド非晶質シリコン膜１１１Ｂの成長温度
は、４８０℃〜５５０℃の範囲であることが好ましい。
この成長温度が５６０℃より高いと、上記原料ガスを用
いることによるステップ・カバリッジの良さという利点
を生かすことができなくなる。また成長温度が４５０℃
程度であると、成長速度があまりにも低くなり、成長時
間が長くなりすぎることになる。さらには、ノード・コ
ンタクト孔１０９Ｂ底面にシリコン単結晶層が成長する
ことになる〔図３（ｂ），図４〕。
【００２９】次に、上記第１の実施例と同様に、ＳｉＨ
4 ガスを原料ガスに用いた６００℃程度での（第２の）
ＬＰＣＶＤ法により、Ｎ型ドープド非晶質シリコン膜１
１１Ｂ表面を覆う膜厚２００ｎｍ程度のノンドープド多
結晶シリコン膜（図示せず）を形成する。このノンドー
プド多結晶シリコン膜によりノード・コンタクト孔１０
９Ｂは充填される。８５０℃程度での燐の熱拡散によ
り、上記ノンドープド多結晶シリコン膜が（第２の）Ｎ
型多結晶シリコン膜１１３Ｂに変換される。これらの間
に、上記Ｎ型ドープド非晶質シリコン膜１１１Ｂも、
（第１の）Ｎ型多結晶シリコン膜１１２Ｂに変換され
る。このＮ型多結晶シリコン膜１１３Ｂの（表面での）
不純物濃度も１０20ｃｍ-3台であり、シート抵抗も６０
Ω／□程度である。次に、上記第１の実施例と同様に、
Ｓｉ2 Ｈ6 ガスとＰＨ3 ガスとを原料ガスとする（第３
の）ＬＰＣＶＤ法により、Ｎ型多結晶シリコン膜１１３
Ｂの表面上に膜厚５００ｎｍ程度の（第２の）Ｎ型ドー
プド非晶質シリコン膜１１５Ｂを形成する。続いて、ス
トレージ・ノード電極の形成予定領域上を覆うフォトレ
ジスト膜１２８Ｂを、Ｎ型ドープド非晶質シリコン膜１
１５Ｂの表面上に形成する〔図３（ｃ）〕。
4 ガスを原料ガスに用いた６００℃程度での（第２の）
ＬＰＣＶＤ法により、Ｎ型ドープド非晶質シリコン膜１
１１Ｂ表面を覆う膜厚２００ｎｍ程度のノンドープド多
結晶シリコン膜（図示せず）を形成する。このノンドー
プド多結晶シリコン膜によりノード・コンタクト孔１０
９Ｂは充填される。８５０℃程度での燐の熱拡散によ
り、上記ノンドープド多結晶シリコン膜が（第２の）Ｎ
型多結晶シリコン膜１１３Ｂに変換される。これらの間
に、上記Ｎ型ドープド非晶質シリコン膜１１１Ｂも、
（第１の）Ｎ型多結晶シリコン膜１１２Ｂに変換され
る。このＮ型多結晶シリコン膜１１３Ｂの（表面での）
不純物濃度も１０20ｃｍ-3台であり、シート抵抗も６０
Ω／□程度である。次に、上記第１の実施例と同様に、
Ｓｉ2 Ｈ6 ガスとＰＨ3 ガスとを原料ガスとする（第３
の）ＬＰＣＶＤ法により、Ｎ型多結晶シリコン膜１１３
Ｂの表面上に膜厚５００ｎｍ程度の（第２の）Ｎ型ドー
プド非晶質シリコン膜１１５Ｂを形成する。続いて、ス
トレージ・ノード電極の形成予定領域上を覆うフォトレ
ジスト膜１２８Ｂを、Ｎ型ドープド非晶質シリコン膜１
１５Ｂの表面上に形成する〔図３（ｃ）〕。
【００３０】次に、上記フォトレジスト膜１２８Ｂをマ
スクにした異方性エッチングにより、ストレージ・ノー
ド電極の形成予定領域にのみＮ型ドープド非晶質シリコ
ン膜（図示せず）およびＮ型多結晶シリコン膜１１３Ｂ
ａ，１１２Ｂａを残置する。フォトレジスト膜１２８Ｂ
を除去した後、ＮＨ4 ＯＨとＨ2 Ｏ2 との混合液により
残置された上記Ｎ型ドープド非晶質シリコン膜，Ｎ型多
結晶シリコン膜１１３Ｂａ１１２Ｂａの露出表面の洗浄
を行ない、弗酸により上記Ｎ型ドープド非晶質シリコン
膜，Ｎ型多結晶シリコン膜１１３Ｂａ，１１２Ｂａの露
出表面の自然酸化膜を除去する。続いて、上記第１の実
施例と同様に、６００℃程度で１．３×１０-7Ｐａ程度
の超高真空において、１時間程度の加熱処理を施す。こ
れにより、残置された上記Ｎ型ドープド非晶質シリコン
膜は表面から結晶化され、これらのＮ型ドープド非晶質
シリコン膜は表面に（半球形状の）凹凸（のグレイン）
を有する（第３の）Ｎ型多結晶シリコン膜１１６Ｂに変
換される。これにより、Ｎ型多結晶シリコン膜１１２Ｂ
ａ，Ｎ型多結晶シリコン膜１１３ＢａおよびＮ型多結晶
シリコン膜１１６Ｂからなる本実施例のストレージ・ノ
ード電極１１７Ｂの形成が終了する〔図３（ｄ）〕。
スクにした異方性エッチングにより、ストレージ・ノー
ド電極の形成予定領域にのみＮ型ドープド非晶質シリコ
ン膜（図示せず）およびＮ型多結晶シリコン膜１１３Ｂ
ａ，１１２Ｂａを残置する。フォトレジスト膜１２８Ｂ
を除去した後、ＮＨ4 ＯＨとＨ2 Ｏ2 との混合液により
残置された上記Ｎ型ドープド非晶質シリコン膜，Ｎ型多
結晶シリコン膜１１３Ｂａ１１２Ｂａの露出表面の洗浄
を行ない、弗酸により上記Ｎ型ドープド非晶質シリコン
膜，Ｎ型多結晶シリコン膜１１３Ｂａ，１１２Ｂａの露
出表面の自然酸化膜を除去する。続いて、上記第１の実
施例と同様に、６００℃程度で１．３×１０-7Ｐａ程度
の超高真空において、１時間程度の加熱処理を施す。こ
れにより、残置された上記Ｎ型ドープド非晶質シリコン
膜は表面から結晶化され、これらのＮ型ドープド非晶質
シリコン膜は表面に（半球形状の）凹凸（のグレイン）
を有する（第３の）Ｎ型多結晶シリコン膜１１６Ｂに変
換される。これにより、Ｎ型多結晶シリコン膜１１２Ｂ
ａ，Ｎ型多結晶シリコン膜１１３ＢａおよびＮ型多結晶
シリコン膜１１６Ｂからなる本実施例のストレージ・ノ
ード電極１１７Ｂの形成が終了する〔図３（ｄ）〕。
【００３１】なお、本実施例による１つのノード・コン
タクト孔１０９Ａ当りのＲC は、上記第１の実施例（お
よび上記特開平５−６７７３０号公報記載の製造方法へ
の０．３５μｍ設計ルールの適用）の１つのノード・コ
ンタクト孔当りのＲC より低く、１０2 Ω／個台であ
る。これは次の理由による。上記第１の実施例のＮ型多
結晶シリコン膜１１３Ａのノード・コンタクト孔１０８
Ａ底部での不純物濃度がこのＮ型多結晶シリコン膜１１
３Ａの表面での不純物濃度に比べて低くなっている（高
くすることができない）のに対して、本実施例のノード
・コンタクト孔１０８Ｂ底部でのＮ型ドープド非晶質シ
リコン膜１１１Ｂ（Ｎ型多結晶シリコン膜１１２Ｂａ）
の不純物濃度は、Ｎ型ドープド非晶質シリコン膜である
故、高くすることが可能となる。
タクト孔１０９Ａ当りのＲC は、上記第１の実施例（お
よび上記特開平５−６７７３０号公報記載の製造方法へ
の０．３５μｍ設計ルールの適用）の１つのノード・コ
ンタクト孔当りのＲC より低く、１０2 Ω／個台であ
る。これは次の理由による。上記第１の実施例のＮ型多
結晶シリコン膜１１３Ａのノード・コンタクト孔１０８
Ａ底部での不純物濃度がこのＮ型多結晶シリコン膜１１
３Ａの表面での不純物濃度に比べて低くなっている（高
くすることができない）のに対して、本実施例のノード
・コンタクト孔１０８Ｂ底部でのＮ型ドープド非晶質シ
リコン膜１１１Ｂ（Ｎ型多結晶シリコン膜１１２Ｂａ）
の不純物濃度は、Ｎ型ドープド非晶質シリコン膜である
故、高くすることが可能となる。
【００３２】次に、上記第１の実施例と同様の方法によ
り、酸化シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁
膜１１８を形成し、膜厚１５０〜２００ｎｍ程度のＮ型
多結晶シリコン膜を形成し、このＮ型多結晶シリコン膜
からなるセル・プレート電極１１９を形成し、本実施例
による容量素子の形成が完了する〔図３（ｅ）〕。
り、酸化シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁
膜１１８を形成し、膜厚１５０〜２００ｎｍ程度のＮ型
多結晶シリコン膜を形成し、このＮ型多結晶シリコン膜
からなるセル・プレート電極１１９を形成し、本実施例
による容量素子の形成が完了する〔図３（ｅ）〕。
【００３３】上記第２の実施例は、製造工程が上記第１
の実施例より長いことを除いては、上記第１の実施例の
有する効果を有している。本実施例の製造工程が上記第
１の実施例より長いとはいうものの、本実施例は上記特
開平５−６７７３０号公報記載の製造方法より簡潔な製
造工程により容量素子を形成することができる。また上
述のように、本実施例のノード・コンタクト孔１０９Ｂ
でのＲC が上記第１の実施例のノード・コンタクト孔１
０９ＡのＲC より低くなることから、本実施例による容
量素子の書き込み，読み出し速度は、上記第１の実施例
による容量素子の書き込み，読み出し速度より速くなる
という利点を有している。
の実施例より長いことを除いては、上記第１の実施例の
有する効果を有している。本実施例の製造工程が上記第
１の実施例より長いとはいうものの、本実施例は上記特
開平５−６７７３０号公報記載の製造方法より簡潔な製
造工程により容量素子を形成することができる。また上
述のように、本実施例のノード・コンタクト孔１０９Ｂ
でのＲC が上記第１の実施例のノード・コンタクト孔１
０９ＡのＲC より低くなることから、本実施例による容
量素子の書き込み，読み出し速度は、上記第１の実施例
による容量素子の書き込み，読み出し速度より速くなる
という利点を有している。
【００３４】ＤＲＡＭの容量素子の製造工程の断面模式
図である図５参照すると、本発明の第３の実施例の容量
素子も、０．３５μｍ設計ルールにより、以下のように
製造される。
図である図５参照すると、本発明の第３の実施例の容量
素子も、０．３５μｍ設計ルールにより、以下のように
製造される。
【００３５】まず、上記第１の実施例と同様に、Ｐ型シ
リコン基板１０１の表面の素子分離領域，素子形成領域
にはフィールド酸化膜１０２，ゲート酸化膜１０３が形
成され、ゲート電極１０４がＰ型シリコン基板１０１の
表面上に形成される。ゲート電極１０４およびフィール
ド酸化膜１０２に自己整合的にＮ型拡散層１０５，１０
６を形成した後、層間絶縁膜１０７を形成する。フォト
レジスト膜１０８Ｃをマスクにした異方性エッチングに
より、Ｎ型拡散層１０５に達するノード・コンタクト孔
１０９Ｃが形成される。これらのノード・コンタクト孔
１０９ＣもＰ型シリコン基板１０１の表面に対してテー
パーのある側面を有している〔図５（ａ）〕。
リコン基板１０１の表面の素子分離領域，素子形成領域
にはフィールド酸化膜１０２，ゲート酸化膜１０３が形
成され、ゲート電極１０４がＰ型シリコン基板１０１の
表面上に形成される。ゲート電極１０４およびフィール
ド酸化膜１０２に自己整合的にＮ型拡散層１０５，１０
６を形成した後、層間絶縁膜１０７を形成する。フォト
レジスト膜１０８Ｃをマスクにした異方性エッチングに
より、Ｎ型拡散層１０５に達するノード・コンタクト孔
１０９Ｃが形成される。これらのノード・コンタクト孔
１０９ＣもＰ型シリコン基板１０１の表面に対してテー
パーのある側面を有している〔図５（ａ）〕。
【００３６】次に、上記フォトレジスト膜１０８Ｃを除
去した後、上記第２の実施例と同様の方法により、Ｓｉ
Ｈ4 ガスとＰＨ3 ガスとを原料ガスとする（第１の）Ｌ
ＰＣＶＤ法により、膜厚２００ｎｍ程度の（第１の）Ｎ
型ドープド非晶質シリコン膜１１１Ｃを形成する。この
Ｎ型ドープド非晶質シリコン膜１１１Ｃは、ノード・コ
ンタクト孔１０９Ｃを充填している。Ｎ型ドープド非晶
質シリコン膜１１１Ｃの不純物濃度も、２〜３×１０20
ｃｍ-3程度である〔図５（ｂ）〕。
去した後、上記第２の実施例と同様の方法により、Ｓｉ
Ｈ4 ガスとＰＨ3 ガスとを原料ガスとする（第１の）Ｌ
ＰＣＶＤ法により、膜厚２００ｎｍ程度の（第１の）Ｎ
型ドープド非晶質シリコン膜１１１Ｃを形成する。この
Ｎ型ドープド非晶質シリコン膜１１１Ｃは、ノード・コ
ンタクト孔１０９Ｃを充填している。Ｎ型ドープド非晶
質シリコン膜１１１Ｃの不純物濃度も、２〜３×１０20
ｃｍ-3程度である〔図５（ｂ）〕。
【００３７】次に、上記第１の実施例と同様に、Ｓｉ2
Ｈ6 ガスとＰＨ3 ガスとを原料ガスとする（第２の）Ｌ
ＰＣＶＤ法により、Ｎ型ドープド非晶質シリコン膜１１
１Ｃの表面上に膜厚５００ｎｍ程度の（第２の）Ｎ型ド
ープド非晶質シリコン膜１１５Ｃを形成する。続いて、
ストレージ・ノード電極の形成予定領域上を覆うフォト
レジスト膜１２８Ｃを、Ｎ型ドープド非晶質シリコン膜
１１５Ｃの表面上に形成する〔図５（ｃ）〕。
Ｈ6 ガスとＰＨ3 ガスとを原料ガスとする（第２の）Ｌ
ＰＣＶＤ法により、Ｎ型ドープド非晶質シリコン膜１１
１Ｃの表面上に膜厚５００ｎｍ程度の（第２の）Ｎ型ド
ープド非晶質シリコン膜１１５Ｃを形成する。続いて、
ストレージ・ノード電極の形成予定領域上を覆うフォト
レジスト膜１２８Ｃを、Ｎ型ドープド非晶質シリコン膜
１１５Ｃの表面上に形成する〔図５（ｃ）〕。
【００３８】次に、上記フォトレジスト膜１２８Ｃをマ
スクにした異方性エッチングにより、ストレージ・ノー
ド電極の形成予定領域にのみ第１のＮ型ドープド非晶質
シリコン膜（図示せず）および第２のＮ型ドープド非晶
質シリコン膜（図示せず）を残置する。フォトレジスト
膜１２８Ｃを除去した後、ＮＨ4 ＯＨとＨ2 Ｏ2 との混
合液により残置された上記第１，第２のＮ型ドープド非
晶質シリコン膜の露出表面の洗浄を行ない、弗酸により
上記露出表面の自然酸化膜を除去する。続いて、上記第
１の実施例と同様に、６００℃程度で１．３×１０-7Ｐ
ａ程度の超高真空において、１時間程度の加熱処理を施
す。これにより、残置された上記第１，第２のＮ型ドー
プド非晶質シリコン膜は表面から結晶化され、これらの
上記第１，第２のＮ型ドープド非晶質シリコン膜は表面
に（半球形状の）凹凸（のグレイン）を有する（第１
の）Ｎ型多結晶シリコン膜１１２Ｃおよび（第２の）Ｎ
型多結晶シリコン膜１１６Ｃに変換される。これによ
り、Ｎ型多結晶シリコン膜１１２ＣおよびＮ型多結晶シ
リコン膜１１６Ｃからなる本実施例のストレージ・ノー
ド電極１１７Ｃの形成が終了する〔図５（ｄ）〕。
スクにした異方性エッチングにより、ストレージ・ノー
ド電極の形成予定領域にのみ第１のＮ型ドープド非晶質
シリコン膜（図示せず）および第２のＮ型ドープド非晶
質シリコン膜（図示せず）を残置する。フォトレジスト
膜１２８Ｃを除去した後、ＮＨ4 ＯＨとＨ2 Ｏ2 との混
合液により残置された上記第１，第２のＮ型ドープド非
晶質シリコン膜の露出表面の洗浄を行ない、弗酸により
上記露出表面の自然酸化膜を除去する。続いて、上記第
１の実施例と同様に、６００℃程度で１．３×１０-7Ｐ
ａ程度の超高真空において、１時間程度の加熱処理を施
す。これにより、残置された上記第１，第２のＮ型ドー
プド非晶質シリコン膜は表面から結晶化され、これらの
上記第１，第２のＮ型ドープド非晶質シリコン膜は表面
に（半球形状の）凹凸（のグレイン）を有する（第１
の）Ｎ型多結晶シリコン膜１１２Ｃおよび（第２の）Ｎ
型多結晶シリコン膜１１６Ｃに変換される。これによ
り、Ｎ型多結晶シリコン膜１１２ＣおよびＮ型多結晶シ
リコン膜１１６Ｃからなる本実施例のストレージ・ノー
ド電極１１７Ｃの形成が終了する〔図５（ｄ）〕。
【００３９】次に、上記第１の実施例と同様の方法によ
り、酸化シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁
膜１１８を形成し、膜厚１５０〜２００ｎｍ程度のＮ型
多結晶シリコン膜を形成し、このＮ型多結晶シリコン膜
からなるセル・プレート電極１１９を形成し、本実施例
による容量素子の形成が完了する〔図５（ｅ）〕。
り、酸化シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁
膜１１８を形成し、膜厚１５０〜２００ｎｍ程度のＮ型
多結晶シリコン膜を形成し、このＮ型多結晶シリコン膜
からなるセル・プレート電極１１９を形成し、本実施例
による容量素子の形成が完了する〔図５（ｅ）〕。
【００４０】上記第３の実施例は、上記第１および第２
の実施例の有する効果を有している。また、本実施例は
上記第２の実施例より簡潔な製造工程により、ノード・
コンタクト孔のＲC を低くすることができる。
の実施例の有する効果を有している。また、本実施例は
上記第２の実施例より簡潔な製造工程により、ノード・
コンタクト孔のＲC を低くすることができる。
【００４１】
【発明の効果】以上説明したように本発明の半導体記憶
装置の容量素子の製造方法は、容量素子の容量値のばら
つきが少なく，セルサイズの微細化に適した簡単な製造
工程からなる。
装置の容量素子の製造方法は、容量素子の容量値のばら
つきが少なく，セルサイズの微細化に適した簡単な製造
工程からなる。
【図１】本発明の第１の実施例の製造工程の断面模式図
である。
である。
【図２】上記第１の実施例の効果を説明するための図で
あり、Ｎ型ドープド非晶質シリコン膜のステップ・カバ
リッジ並びに成長速度の成長温度依存性を示すグラフで
ある。
あり、Ｎ型ドープド非晶質シリコン膜のステップ・カバ
リッジ並びに成長速度の成長温度依存性を示すグラフで
ある。
【図３】本発明の第２の実施例の製造工程の断面模式図
である。
である。
【図４】上記第２の実施例の効果を説明するための図で
あり、Ｎ型ドープド非晶質シリコン膜のステップ・カバ
リッジ並びに成長速度の成長温度依存性を示すグラフで
ある。
あり、Ｎ型ドープド非晶質シリコン膜のステップ・カバ
リッジ並びに成長速度の成長温度依存性を示すグラフで
ある。
【図５】本発明の第３の実施例の製造工程の断面模式図
である。
である。
【図６】従来のＤＲＡＭの容量素子の製造工程の断面模
式図である。
式図である。
【図７】上記従来のＤＲＡＭの容量素子の製造工程の断
面模式図である。
面模式図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ゲート酸化膜 １０４，２０４ ゲート電極 １０５，１０６，２０５，２０６ Ｎ型拡散層 １０７，２０７ 層間絶縁膜 １０８Ａ〜１０８Ｃ，１２８Ａ〜１２８Ｃ，２０８，２
２８ フォトレジスト膜 １０９Ａ〜１０９Ｃ，２０９ ノード・コンタクト孔 １１１Ｂ，１１１Ｃ，１１５Ａ〜１１５Ｃ Ｎ型ノン
ドープド非晶質シリコン膜 １１２Ｂ，１１２Ｂａ，１１２Ｃ，１１３Ａ，１１３Ａ
ａ，１１３Ｂ，１１３Ｂａ，１１６Ａ〜１１６Ｃ，２１
３，２１３ａ，２１６ａ，２１６ｂ Ｎ型多結晶シリ
コン膜 １１７Ａ〜１１７Ｃ，２１７ ストレージ・ノード電
極 １１８，２１８ 容量絶縁膜 １１９，２１９ セル・プレート電極 ２１４ａ，２１４ａａ，２１４ｂ，２１４ｂａ ノン
ドープド非晶質シリコン膜 ２１５ａ，２１５ｂ ノンドープド多結晶シリコン膜
２８ フォトレジスト膜 １０９Ａ〜１０９Ｃ，２０９ ノード・コンタクト孔 １１１Ｂ，１１１Ｃ，１１５Ａ〜１１５Ｃ Ｎ型ノン
ドープド非晶質シリコン膜 １１２Ｂ，１１２Ｂａ，１１２Ｃ，１１３Ａ，１１３Ａ
ａ，１１３Ｂ，１１３Ｂａ，１１６Ａ〜１１６Ｃ，２１
３，２１３ａ，２１６ａ，２１６ｂ Ｎ型多結晶シリ
コン膜 １１７Ａ〜１１７Ｃ，２１７ ストレージ・ノード電
極 １１８，２１８ 容量絶縁膜 １１９，２１９ セル・プレート電極 ２１４ａ，２１４ａａ，２１４ｂ，２１４ｂａ ノン
ドープド非晶質シリコン膜 ２１５ａ，２１５ｂ ノンドープド多結晶シリコン膜
Claims (3)
- 【請求項１】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド絶縁膜を形成し、該Ｐ型シリコン基板の表
面の素子形成領域にゲート絶縁膜を形成し、該Ｐ型シリ
コン基板の表面上にワード線を兼るゲート電極を形成
し、該ゲート電極およびフィールド絶縁膜に自己整合的
に該Ｐ型シリコン基板の表面にソース・ドレイン領域と
なるＮ型拡散層を形成し、全面に層間絶縁膜を形成し、
該ソース・ドレイン領域の一方の該Ｎ型拡散層に達する
ノード・コンタクト孔を該層間絶縁膜を形成に形成する
工程と、 モノシラン（ＳｉＨ4 ）ガスを用いた第１の減圧気相成
長法により、前記ノード・コンタクト孔を充填し，前記
層間絶縁膜の表面を覆うノンドープド多結晶シリコン膜
を形成する工程と、 前記ノンドープド多結晶シリコン膜にＮ型不純物を導入
して、該ノンドープド多結晶シリコン膜を第１のＮ型多
結晶シリコン膜に変換する工程と、 ジシラン（Ｓｉ2 Ｈ6 ）ガスおよびフォスフィン（ＰＨ
3 ）ガスを用いた第２の減圧気相成長法により、前記第
１のＮ型多結晶シリコン膜の表面を覆うＮ型ドープド非
晶質シリコン膜を形成する工程と、 前記Ｎ型ドープド非晶質シリコン膜並びに前記第１のＮ
型多結晶シリコン膜を所要の形状にパターニングする工
程と、 前記Ｎ型ドープド非晶質シリコン膜並びに第１のＮ型多
結晶シリコン膜の表面の自然酸化膜を除去する工程と、 真空中での加熱処理により前記Ｎ型ドープド非晶質シリ
コン膜の表面から結晶化を起させて、該Ｎ型ドープド非
晶質シリコン膜を、表面に凹凸を有する第２のＮ型多結
晶シリコン膜に変換する工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
程とを有することを特徴とする半導体記憶装置の容量素
子の製造方法。 - 【請求項２】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド絶縁膜を形成し、該Ｐ型シリコン基板の表
面の素子形成領域にゲート絶縁膜を形成し、該Ｐ型シリ
コン基板の表面上にワード線を兼るゲート電極を形成
し、該ゲート電極およびフィールド絶縁膜に自己整合的
に該Ｐ型シリコン基板の表面にソース・ドレイン領域と
なるＮ型拡散層を形成し、全面に層間絶縁膜を形成し、
該ソース・ドレイン領域の一方の該Ｎ型拡散層に達する
ノード・コンタクト孔を該層間絶縁膜を形成に形成する
工程と、 モノシランガスおよびフォスフィンガスを用いた第１の
減圧気相成長法により、前記層間絶縁膜の表面および前
記ノード・コンタクト孔の側面並びに底面を覆う第１の
Ｎ型ドープド非晶質シリコン膜を形成する工程と、 モノシランガスを用いた第２の減圧気相成長法により、
前記第１のＮ型ドープド非晶質シリコン膜を第１のＮ型
多結晶シリコン膜に変換するとともに、該第１のＮ型多
結晶シリコン膜の表面を覆い，前記ノード・コンタクト
孔を充填するノンドープド多結晶シリコン膜を形成する
工程と、 前記ノンドープド多結晶シリコン膜にＮ型不純物を導入
して、該ノンドープド多結晶シリコン膜を第２のＮ型多
結晶シリコン膜に変換する工程と、 ジシランガスおよびフォスフィンガスを用いた第３の減
圧気相成長法により、前記第２のＮ型多結晶シリコン膜
の表面を覆う第２のＮ型ドープド非晶質シリコン膜を形
成する工程と、 前記第２のＮ型ドープド非晶質シリコン膜，第２のＮ型
多結晶シリコン膜並びに第１のＮ型多結晶シリコン膜を
所要の形状にパターニングする工程と、 前記第２のＮ型ドープド非晶質シリコン膜，第２のＮ型
多結晶シリコン膜および第１のＮ型多結晶シリコン膜の
表面の自然酸化膜を除去する工程と、 真空中での加熱処理により前記第２のＮ型ドープド非晶
質シリコン膜の表面から結晶化を起させて、該第２のＮ
型ドープド非晶質シリコン膜を、表面に凹凸を有する第
３のＮ型多結晶シリコン膜に変換する工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
程とを有することを特徴とする半導体記憶装置の容量素
子の製造方法。 - 【請求項３】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド絶縁膜を形成し、該Ｐ型シリコン基板の表
面の素子形成領域にゲート絶縁膜を形成し、該Ｐ型シリ
コン基板の表面上にワード線を兼るゲート電極を形成
し、該ゲート電極およびフィールド絶縁膜に自己整合的
に該Ｐ型シリコン基板の表面にソース・ドレイン領域と
なるＮ型拡散層を形成し、全面に層間絶縁膜を形成し、
該ソース・ドレイン領域の一方の該Ｎ型拡散層に達する
ノード・コンタクト孔を該層間絶縁膜を形成に形成する
工程と、 モノシランガスおよびフォスフィンガスを用いた第１の
減圧気相成長法により、前記層間絶縁膜の表面および前
記ノード・コンタクト孔の側面並びに底面を覆う第１の
Ｎ型ドープド非晶質シリコン膜を形成する工程と、 ジシランガスおよびフォスフィンガスを用いた第２の減
圧気相成長法により、前記第１のＮ型多結晶シリコン膜
の表面を覆い，前記ノード・コンタクト孔を充填する第
２のＮ型ドープド非晶質シリコン膜を形成する工程と、 前記第２のＮ型ドープド非晶質シリコン膜並びに第１の
Ｎ型ドープド非晶質シリコン膜を所要の形状にパターニ
ングする工程と、 前記第２のＮ型ドープド非晶質シリコン膜および第１の
Ｎ型ドープド非晶質シリコン膜の表面の自然酸化膜を除
去する工程と、 真空中での加熱処理により前記第２のＮ型ドープド非晶
質シリコン膜並びに第１のＮ型ドープド非晶質シリコン
膜の表面から結晶化を起させて、該第２のＮ型ドープド
非晶質シリコン膜並びに第１のＮ型ドープド非晶質シリ
コン膜を、それぞれ表面に凹凸を有する第２のＮ型多結
晶シリコン膜並びに第１のＮ型多結晶シリコン膜に変換
する工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
程とを有することを特徴とする半導体記憶装置の容量素
子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103748A JP2827958B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体記憶装置の容量素子の製造方法 |
| US08/637,036 US5663085A (en) | 1995-04-27 | 1996-04-24 | Method for fabricating capacitive element of semiconductor memory device |
| TW085104949A TW301042B (ja) | 1995-04-27 | 1996-04-25 | |
| KR1019960013329A KR100194568B1 (ko) | 1995-04-27 | 1996-04-27 | 반도체 기억 장치의 용량 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103748A JP2827958B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体記憶装置の容量素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08298312A true JPH08298312A (ja) | 1996-11-12 |
| JP2827958B2 JP2827958B2 (ja) | 1998-11-25 |
Family
ID=14362210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103748A Expired - Lifetime JP2827958B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体記憶装置の容量素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5663085A (ja) |
| JP (1) | JP2827958B2 (ja) |
| KR (1) | KR100194568B1 (ja) |
| TW (1) | TW301042B (ja) |
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| EP0874393A2 (en) * | 1997-04-22 | 1998-10-28 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
| US6218230B1 (en) | 1997-11-11 | 2001-04-17 | Nec Corporation | Method for producing capacitor having hemispherical grain |
| US6221730B1 (en) | 1998-02-03 | 2001-04-24 | Nec Corporation | Fabrication method of semiconductor device with HSG configuration |
| KR100307627B1 (ko) * | 1999-01-14 | 2001-09-26 | 윤종용 | 반도체소자의 커패시터 제조방법 |
| US6329268B1 (en) | 1997-11-28 | 2001-12-11 | Nec Corporation | Semiconductor cleaning method |
| US6534815B2 (en) | 1998-09-11 | 2003-03-18 | Nec Corporation | Semiconductor device with stack electrode formed using HSG growth |
| JP2007227944A (ja) * | 1998-07-13 | 2007-09-06 | Samsung Electronics Co Ltd | Ｄｒａｍ装置の製造方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100195216B1 (ko) * | 1995-12-26 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 커패시터 및 그 제조 방법 |
| JPH09298284A (ja) * | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
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- 1995-04-27 JP JP7103748A patent/JP2827958B2/ja not_active Expired - Lifetime
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- 1996-04-24 US US08/637,036 patent/US5663085A/en not_active Expired - Lifetime
- 1996-04-25 TW TW085104949A patent/TW301042B/zh not_active IP Right Cessation
- 1996-04-27 KR KR1019960013329A patent/KR100194568B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2827958B2 (ja) | 1998-11-25 |
| TW301042B (ja) | 1997-03-21 |
| US5663085A (en) | 1997-09-02 |
| KR100194568B1 (ko) | 1999-06-15 |
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