KR100486215B1 - 미세한굴곡이형성된하부전극을구비한반도체장치의커패시터제조방법 - Google Patents
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Abstract
반도체장치의 커패시터의 정전용량을 개선하기 위하여 그 표면에 결정성 실리콘 그레인(HSG, HemiSpherical Grain)을 형성하는 커패시터의 제조방법에 관하여 개시한다. 이는 불순물이 도핑되지 아니한 비정질실리콘을 이용하여 하부전극패턴을 형성하여, 그 표면에 미세한 굴곡을 먼저 형성한 후, 나중에 불순물을 도핑하여 도전성을 갖는 하부전극을 형성함으로써 그 표면에 미세한 굴곡을 가져올 결정성 실리콘 그레인(HSG)의 형성시, 불순물에 의한 방해를 방지할 수 있는 반도체장치의 커패시터 제조방법이다.
Description
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 불순물이 도핑되지 아니한 비정질실리콘을 이용하여 하부전극패턴을 형성하여, 그 표면에 결정성 실리콘 그레인(HSG, HemiSpherical Grain)의 성장에 의한 미세한 굴곡을 형성한 후, 불순물을 도핑하여 도전성을 갖는 하부전극을 형성하는 반도체장치의 커패시터 제조방법에 관한 것이다.
반도체장치의 기본 구성 요소로 가장 빈번하게 이용되는 것이 커패시터이다. 한편, 반도체장치의 고밀도 및 고집적에 따라 제조되는 커패시터의 크기는 감소하게 되지만, 일정량 이상의 정전 용량이 필요함에 따라 커패시터의 크기가 감소하더라도 충분한 정전용량을 확보하기 위한 노력이 무수히 진행되고 있다.
이러한 노력 중의 한 일환으로 종래에는 커패시터의 충분한 정전용량을 확보하기 위하여, 예컨대 커패시터의 형태를 핀(fin)형이나 실린더(cylinder)형으로 제조함으로써 커패시터 전극의 표면을 확장하는 방법이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체장치의 커패시터의 정전용량을 개선하기 위하여 하부전극의 표면에 결정성 실리콘 그레인(HSG, HemiSpherical Grain)의 성장에 의한 미세한 굴곡을 적절하게 형성하는 것이다. 한편, 하부전극의 도전성을 확보하기 위하여 하부전극의 패턴을 형성하기 전에 하부전극에 도핑된 불순물이 그 표면에 미세한 굴곡을 형성하는데 방해요인으로 작용하며, 그 도핑된 불순물의 도핑농도가 높으면 높을수록 하부전극 표면이 빠르게 산화됨으로써 결정성 실리콘 핵으로 결정성 실리콘이 이동하는 것을 방해하는 정도가 점점 심해져, 목적하는 정도의 미세 굴곡을 갖는 하부전극을 형성할 수 없는 문제를 해결하는 것이 본 발명이 이루고자 하는 보다 구체적인 기술적 과제이다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 반도체장치의 커패시터 제조방법으로 두 가지를 개시한다.
그 첫 번째 방법은 다음과 같다. (a)반도체기판에 층간절연막을 적층한 후, 상기 층간절연막을 패터닝하여 상기 반도체기판을 노출하는 콘택홀을 구비한 층간절연막패턴을 형성한다. (b)불순물이 도핑된 비정질실리콘을 이용하여 상기 콘택홀을 매립하면서, 상기 층간절연막패턴의 상면에 소정 두께의 하부전극층을 형성한다. (c)상기 하부전극층 상에 도전성이 없는 순수한 비정질실리콘층을 형성한다. (d)상기 비정질실리콘층 및 하부전극층을 패터닝하여 그 표면에 미세한 굴곡을 구비한 복합패턴을 형성한다. (e)상기 복합패턴에 불순물을 주입하여 도전성 하부전극을 형성한다. (f)상기 도전성 하부전극의 외면을 감싸는 유전막을 형성한다. (g)도전물질을 이용하여 상기 유전막 상에 상부전극층을 형성한다. 이후, 통상의 커패시터를 제조하는 후속공정을 진행한다.
그 두 번째 방법은 다음과 같다. (a)반도체기판에 층간절연막을 적층한 후, 상기 층간절연막을 패터닝하여 상기 반도체기판을 노출하는 콘택홀을 구비한 층간절연막패턴을 형성한다. (b)불순물이 도핑된 비정질실리콘을 이용하여 상기 콘택홀을 매립하면서, 상기 층간절연막패턴의 상면에 소정 두께의 도전층을 형성한다. (c)상기 층간절연막패턴이 노출하도록 상기 도전층을 식각하여 콘택홀을 매립한 제1 하부전극을 형성한다. (d)상기 제1 하부전극 및 층간절연막 상면에 도전성이 없는 순수한 비정질실리콘을 이용하여 비도전층을 형성한다. (e)상기 비도전층을 패터닝하여 그 표면에 미세한 굴곡을 구비한 비도전층패턴을 형성한다. (f)상기 비도전층패턴에 불순물을 주입하여 도전성을 갖는 제2 하부전극을 형성한다. (g)상기 제2 하부전극의 외면을 감싸는 유전막을 형성한다. (h)도전물질을 이용하여 상기 유전막 상에 상부전극층을 형성한다. 이후, 통상의 커패시터를 제조하는 후속공정을 진행한다.
이상에서 전술한 본 발명에 따르면, 커패시터의 하부전극을 비정질실리콘을 이용하여 형성하는 경우에 먼저 하부전극의 패턴을 형성한 후, 나중에 불순물을 도핑함으로써 결정질 실리콘 그레인(HSG)의 형성을 향상시킴으로써 하부전극 표면에 미세한 굴곡을 형성함으로써 커패시터의 정전용량을 개선한다.
이하에서는 전술한 본 발명을 보다 구체적이고 상세하게 설명하기 위하여 첨부도면을 참조하기로 하며, 먼저 본 발명에 따른 실시예에 대비될 수 있는 비교예에 대하여 설명하고, 이어서 본 발명에 따른 두 가지 방법의 각각의 실시예를 설명하기로 한다.
<비교예>
종래의 커패시터 전극의 표면을 확장하기 위한 방법으로 전극 표면에 미세한 굴곡을 형성시키기 위하여 불순물이 도핑된 도전성 비정질실리콘의 표면에 실리콘 결정성 핵을 형성하여, 이를 시드(seed)로 이용한 결정성 실리콘 그레인(HSG)을 성장하는 방법을 이용한 반도체장치의 커패시터 제조방법에 대하여 첨부도면 도 1a 내지 도 1e를 참조하여 설명하기로 한다.
임의의 반도체장치의 소자(미도시)가 형성된 반도체기판(10) 상에 층간절연막을 형성한 후, 이를 패터닝하여 반도체기판(10)의 소정 부위를 노출하는 콘택홀(17)을 구비한 층간절연막패턴(15)을 형성한다(도 1a). 도 1a의 결과물 상의 전면에 도전물질, 예컨대 불순물이 도핑된 비정질실리콘을 이용하여 콘택홀(도 1a의 17)을 매립하면서, 층간절연막패턴(15)의 상면에 하부전극층(20)을 형성한다(도 1b). 하부전극층(도 1b의 20)에 대한 사진식각공정을 진행하여 하부전극패턴(20a)을 형성한다. 이때, 하부전극패턴(20a)이 동일 기판 상에 복수 개 형성되는 경우에 단락되는 것을 방지하기 위하여 하부전극패턴(20a) 간의 소정영역의 층간절연막패턴(15)의 상부면이 노출되도록 하부전극층(도 1b의 20)에 대한 식각공정을 진행한다(도 1c). 하부전극층(도 1c의 20a)의 표면에 결정성 실리콘 핵을 성장시켜 그 표면에 미세한 굴곡이 형성된 하부전극(20b)을 형성한다. 하부전극층(도 1c의 20a)의 표면에서 산화가 빨리 진행되므로 결정성 실리콘 핵이 형성되고, 결정성 실리콘이 표면으로 이동하여 결정성 실리콘 그레인(HSG)이 형성됨으로써 그 표면에 미세한 굴곡이 형성된다. 그러나, 이미 하부전극(20b)에 도핑된 불순물이 상기 결정성 실리콘의 이동을 방해함으로써 상기 결정성 실리콘 그레인(HSG)의 성장을 방해하며, 따라서, 목적하는 정도의 굴곡이 형성되지 못하는 문제가 발생한다(도 1d). 하부전극(20b) 표면을 감싸는 유전막(30)을 형성하고, 유전막에 의하여 하부전극(20b)과 전기적으로 개방된 상부전극층(40)을 형성한다(도 1e). 한편, 상부전극층(40)은 후속 공정에 의하여 다양한 패턴으로 변형될 수 있다.
<실시예 1>
본 발명의 첫 번째 방법에 따른 일실시예를 설명하기로 하며, 이를 위하여 첨부도면 도 2a 내지 도 2e를 참조하기로 한다.
도 2a에 따르면, 소정의 반도체장치의 소자, 예컨대 트랜지스터(미도시) 등이 형성된 반도체기판(110)에 층간절연막을 적층한 후, 상기 층간절연막을 패터닝하여 반도체기판을 노출하는 콘택홀(117)을 구비한 층간절연막패턴(115)을 형성한다.
도 2b에 따르면, 불순물이 도핑된 비정질실리콘을 이용하여 콘택홀(도 1a의 117)을 매립하면서, 층간절연막패턴(115)의 상면에 소정 두께의 하부전극층(120)을 형성한다. 하부전극층(120)은 도전성이 없는 순수한 비정질실리콘에 인(P, Phosphorus) 또는 비소(As, Arsenic)를 도핑하여 도전성을 갖는 비정질실리콘을 이용하여 형성한다.
도 2c에 따르면, 하부전극층(120) 상에 도전성이 없는 순수한 비정질실리콘층(125)을 형성한다.
도 2d에 따르면, 비정질실리콘층(도 2c의 125) 및 하부전극층(도 2c의 120)을 패터닝하여 그 표면에 미세한 굴곡을 구비한 복합패턴을 형성한 후, 상기 복합패턴에 불순물을 주입하여 도전성 하부전극(125a 및 120a)을 형성한다. 이때, 상기 복합패턴 표면의 미세한 굴곡은 하부전극층(도 2c의 120)과 비정질실리콘층(도 2c의 125)으로 이루어진 복합층에 대한 선택적인 사진식각공정을 진행하여 형성된 복합패턴의 표면에 결정성 실리콘 핵을 형성시킨 후, 상기 결정성 실리콘 핵을 시드로 이용하여 결정성 실리콘 그레인(HSG)을 성장한다. 상기 도전성 하부전극(125a 및 120a)의 표면에 형성된 미세한 굴곡은 상기 결정성 실리콘 그레인(HSG)들에 의하여 기인하는 것으로 커패시터 전극의 표면적을 증가시킴으로써 정전용량을 개선할 수 있는 중요한 요인이 된다. 한편, 도전성 하부전극(125a 및 120a)은 복합패턴에 인(P, Phosphorus) 또는 비소(As, Arsenic) 등의 불순물을 주입하며, 그 주입방법은 이온주입방법, 어닐링(annealing)방법 또는 플라즈마(plasma)방법이 있다. 만일, 어닐링방법을 이용하는 경우에는 인화수소(PH3, Phospine) 또는 비화수소(AsH3, Arsine) 기체 분위기에서 진행하며, 플라즈마방법을 이용하는 경우에는 플라즈마쳄버 내에 인화수소(PH3, Phospine) 또는 비화수소(AsH3, Arsine)를 주입하여 플라즈마로 활성화한 분위기에서 진행한다. 그런데, 도전성 하부전극(125a 및 120a)을 형성하는 과정을 먼저 미세 굴곡을 갖는 외형을 형성한 후, 불순물을 주입하는 이유는 결정성 실리콘 그레인(HSG)을 형성하는 과정에서 먼저 불순물이 주입되어 있는 경우에 발생되는 실리콘 결정핵으로의 결정성 실리콘의 이동을 방해하는 문제를 해결할 수 있기 때문이다.
도 2e에 따르면, 도전성 하부전극(125a 및 120a)의 외면을 감싸는 유전막(130)을 형성한 후, 도전물질을 이용하여 유전막(130) 상에 상부전극층(135)을 형성한다. 이후, 계속되는 여러 공정에 의하여 상부전극층(135)의 여러 형태로 변형될 수 있다.
<실시예 2>
본 발명의 두 번째 방법에 따른 다른 실시예를 설명하기로 하며, 이를 위하여 첨부도면 도 3a 내지 도 3c를 참조하기로 한다.
도 3a에 따르면, 이미 전술한 도 2a 및 도 2b에 따라 준비된 결과물을 이용할 수 있다. 즉, 반도체기판(210) 층간절연막을 적층한 후, 상기 층간절연막을 패터닝하여 반도체기판(210)을 노출하는 콘택홀을 구비한 층간절연막패턴(215)을 형성한 후, 불순물이 도핑된 비정질실리콘을 이용하여 상기 콘택홀을 매립하면서, 층간절연막패턴(215)의 상면에 소정 두께의 도전층을 형성한다. 이어서 층간절연막패턴(215)이 노출하도록 상기 도전층을 식각하여 콘택홀을 매립한 제1 하부전극(220)을 형성한다. 이어서, 제1 하부전극(220) 및 층간절연막패턴(215) 상면에 도전성이 없는 순수한 비정질실리콘을 이용하여 비도전층(225)을 형성한다. 이때, 제1 하부전극(220)은 도전성이 없는 순수한 비정질실리콘에 인(P, Phosphorus) 또는 비소(As, Arsenic)를 도핑하여 도전성을 갖는 비정질실리콘을 이용하여 형성한다.
도 3b에 따르면, 비도전층(도 3a의 225)을 패터닝하여 그 표면에 미세한 굴곡을 구비한 비도전층패턴을 형성한 후, 상기 비도전층패턴에 불순물을 주입하여 도전성을 갖는 제2 하부전극(225a)을 형성한다. 이때, 상호 인접하는 제2 하부전극들(225a) 간의 전기적 분리를 위하여 상기 비도전층패턴을 형성하는 사진식각공정을은 층간절연막패턴(215)의 상부면이 노출될 때까지 진행한다. 이때, 상기 비도전층패턴 표면의 미세한 굴곡은 순수한 비정질실리콘층으로 이루어진 비도전층에 대한 선택적인 사진식각공정을 진행하여 형성된 비도전층패턴의 표면에 결정성 실리콘 핵을 형성시킨 후, 상기 결정성 실리콘 핵을 성장시키는 방법으로 형성한다. 한편, 제2 하부전극은(225a)이 도전성을 갖도록 하기 위하여 주입하는 불순물은 인(P, Phosphorus) 또는 비소(As, Arsenic) 등을 이용할 수 있으며, 이온주입방법, 어닐링방법 또는 플라즈마방법을 이용하여 진행할 수 있다. 한편, 상기 어닐링방법을 이용하는 경우에는 인화수소(PH3, Phospine) 또는 비화수소(AsH3, Arsine) 기체 분위기에서 진행하며, 상기 플라즈마방법을 이용하는 경우에는 플라즈마쳄버 내에 인화수소(PH3, Phospine) 또는 비화수소(AsH3, Arsine)를 주입하여 플라즈마로 활성화한 분위기에서 진행한다. 한편, 도 2d에 대한 설명은 상기 도 3b에 대해서도 대차없이 적용될 수 있으므로 그 설명을 약하기로 한다.
도 3c에 따르면, 제2 하부전극(225a)을 감싸는 유전막(230)을 형성하고, 도전물질을 이용하여 유전막(230) 상에 상부전극층(235)을 형성한다. 이후, 후속 공정에 의하여 상부전극층의 외형은 여러 형태로 변형될 수 있다.
이상에서와 같이 본 발명에 따른 실시예를 첨부도면을 참조하면서 설명한 것은 본 발명을 한정하기 위함이 아니며, 본 발명에 관련한 산업기술분야에서 평균적 지식을 가진 자에 의하여 본 발명과 동일성 범주에 속하는 다른 태양으로의 변형이 가능함은 당연하다.
전술한 본 발명은 반도체장치의 커패시터를 제조하는 과정에서 커패시터의 정전용량을 개선하기 위하여 커패시터의 하부전극을 형성할 때, 하부전극에 결정성 실리콘 그렌인(HSG, HemiSpherical Grain)을 형성하여 그 표면적을 증대시킨 후, 불순물을 도입하여 도전성을 갖도록 함으로써, 결정성 실리콘 그레인(HSG)이 형성시 주입된 불순물에 의한 방해없이 효과적으로 미세한 굴곡을 그 표면에 형성함으로써 커패시터의 정전용량을 개선할 수 있다.
도 1a 내지 도 1e는 본 발명을 설명하기 위한 비교예를 설명하기 위하여 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명에 따른 일 실시예를 설명하기 위하여 도시한 단면도들이다.
도 3a 내지 도 3c는 본 발명에 따른 다른 실시예를 설명하기 위하여 도시한 단면도들이다.
Claims (14)
- (a)반도체기판에 층간절연막을 적층한 후, 상기 층간절연막을 패터닝하여 상기 반도체기판을 노출하는 콘택홀을 구비한 층간절연막패턴을 형성하는 단계;(b)불순물이 도핑된 비정질실리콘을 이용하여 상기 콘택홀을 매립하면서, 상기 층간절연막패턴의 상면에 소정 두께의 하부전극층을 형성하는 단계;(c)상기 하부전극층 상에 도전성이 없는 순수한 비정질실리콘층을 형성하는 단계;(d)상기 비정질실리콘층 및 하부전극층을 패터닝하여 복합패턴을 형성하는 단계;(e)상기 복합패턴을 결정화시키면서 그 표면에 미세한 굴곡을 형성하는 단계;(f)상기 미세한 굴곡이 형성된 복합패턴에 불순물을 주입하여 도전성 하부전극을 형성하는 단계;(g)상기 도전성 하부전극의 외면을 감싸는 유전막을 형성하는 단계; 및(h)도전물질을 이용하여 상기 유전막 상에 상부전극층을 형성하는 단계를 포함하여 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제1 항에 있어서, 상기 (b)단계는 도전성이 없는 순수한 비정질실리콘에 인(P, Phosphorus) 또는 비소(As, Arsenic)를 도핑하여 도전성을 갖는 비정질실리콘을 이용하여 상기 콘택홀을 매립하면서 상기 층간절연막패턴의 상면에 소정 두께를 갖는 하부전극층을 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제1 항에 있어서, 상기 (e)단계는 복합패턴의 표면에 결정성 실리콘 핵을 형성시킨 후, 상기 결정성 실리콘 핵을 성장시키는 방법을 진행하여 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제1 항에 있어서, 상기 (f)단계는 상기 복합패턴에 인(P, Phosphorus) 또는 비소(As, Arsenic)를 주입하여 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4 항에 있어서, 상기 복합패턴에 인(P, Phosphorus) 또는 비소(As, Arsenic)의 주입은 이온주입방법, 어닐링방법 및 플라즈마방법 중 선택된 어느 하나의 방법을 이용하여 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제5 항에 있어서, 상기 어닐링방법은 인화수소(PH3, Phospine) 또는 비화수소(AsH3, Arsine) 기체 분위기에서 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제5 항에 있어서, 상기 플라즈마방법은 플라즈마쳄버 내에 인화수소(PH3, Phospine) 또는 비화수소(AsH3, Arsine)를 주입하여 플라즈마로 활성화한 분위기에서 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- (a)반도체기판에 층간절연막을 적층한 후, 상기 층간절연막을 패터닝하여 상기 반도체기판을 노출하는 콘택홀을 구비한 층간절연막패턴을 형성하는 단계;(b)불순물이 도핑된 비정질실리콘을 이용하여 상기 콘택홀을 매립하면서, 상기 층간절연막패턴의 상면에 소정 두께의 도전층을 형성하는 단계;(c)상기 층간절연막패턴이 노출하도록 상기 도전층을 식각하여 콘택홀을 매립한 제1 하부전극을 형성하는 단계;(d)상기 제1 하부전극 및 층간절연막 상면에 도전성이 없는 순수한 비정질실리콘을 이용하여 비도전층을 형성하는 단계;(e)상기 비도전층을 패터닝하여 비도전층패턴을 형성하는 단계;(f)상기 비도전층패턴을 결정화시키면서 그 표면에 미세한 굴곡을 형성하는 단계;(g)상기 미세한 굴곡이 형성된 비도전층패턴에 불순물을 주입하여 도전성을 갖는 제2 하부전극을 형성하는 단계;(h)상기 제2 하부전극의 외면을 감싸는 유전막을 형성하는 단계; 및(i)도전물질을 이용하여 상기 유전막 상에 상부전극층을 형성하는 단계를 포함하여 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제8 항에 있어서, 상기 (b)단계는 도전성이 없는 순수한 비정질실리콘에 인(P, Phosphorus) 또는 비소(As, Arsenic)를 도핑하여 도전성을 갖는 비정질실리콘을 이용하여 상기 콘택홀을 매립하면서 상기 층간절연막패턴의 상면에 소정 두께를 갖는 도전층을 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제8 항에 있어서, 상기 (f)단계는 비도전층패턴의 표면에 결정성 실리콘 핵을 형성시킨 후, 상기 결정성 실리콘 핵을 성장시키는 방법으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제8 항에 있어서, 상기 (g)단계는 상기 비도전층패턴에 인(P, Phosphorus) 또는 비소(As, Arsenic)를 주입하여 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제11 항에 있어서, 상기 비도전층패턴에 인(P, Phosphorus) 또는 비소(As, Arsenic)의 주입은 이온주입방법, 어닐링방법 및 플라즈마방법 중 선택된 어느 하나의 방법을 이용하여 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제12 항에 있어서, 상기 어닐링방법은 인화수소(PH3, Phospine) 또는 비화수소(AsH3, Arsine) 기체 분위기에서 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제12 항에 있어서, 상기 플라즈마방법은 플라즈마쳄버 내에 인화수소(PH3, Phospine) 또는 비화수소(AsH3, Arsine)를 주입하여 플라즈마로 활성화한 분위기에서 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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| JPH05175450A (ja) * | 1991-12-20 | 1993-07-13 | Miyazaki Oki Electric Co Ltd | 半導体装置の製造方法 |
| KR950021117A (ko) * | 1993-12-29 | 1995-07-26 | 김주용 | 반도체 소자의 전하저장전극 형성방법 |
| US5663085A (en) * | 1995-04-27 | 1997-09-02 | Nec Corporation | Method for fabricating capacitive element of semiconductor memory device |
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