JPH05175450A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05175450A JPH05175450A JP3354314A JP35431491A JPH05175450A JP H05175450 A JPH05175450 A JP H05175450A JP 3354314 A JP3354314 A JP 3354314A JP 35431491 A JP35431491 A JP 35431491A JP H05175450 A JPH05175450 A JP H05175450A
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Abstract
(57)【要約】
【目的】 キャパシタ下部電極の表面積を大きくして、
キャパシタ平面積が縮小された場合でも充分なキャパシ
タ容量が得られるようにする。 【構成】 大きな凹凸を有する第１の膜２８上に小さな
凹凸を有する第２の膜２９を形成して、大きな凹凸上に
小さな凹凸が乗った表面形状に下部電極３０を形成す
る。
キャパシタ平面積が縮小された場合でも充分なキャパシ
タ容量が得られるようにする。 【構成】 大きな凹凸を有する第１の膜２８上に小さな
凹凸を有する第２の膜２９を形成して、大きな凹凸上に
小さな凹凸が乗った表面形状に下部電極３０を形成す
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に係り、詳しくはＤＲＡＭメモリセルのように半導体基
板上にキャパシタを形成する方法に関する。
に係り、詳しくはＤＲＡＭメモリセルのように半導体基
板上にキャパシタを形成する方法に関する。
【０００２】
【従来の技術】図２に従来のスタック型（積層型）ＤＲ
ＡＭメモリセルの製造方法を示す。まず図２（ａ）に示
すようにシリコン基板１の表面部にＬＯＣＯＳ法により
厚いフィールド酸化膜２を選択的に形成し、素子分離を
行う。次に基板１の露出表面にゲート絶縁膜となる薄い
酸化膜３を形成し、さらに全面にゲート電極を形成する
ためのポリシリコンを形成する。そして、このポリシリ
コンにPOCl3 を拡散源としてリンをドープして導電性を
持たせた後、ゲートホトリソと異方性エッチングを行っ
てポリシリコンをパターニングすることによりゲート電
極４を形成する。この時同時に酸化膜３もゲート電極４
と同一パターンにパターニングする。次に、ゲート電極
４をマスクとしてヒ素（75As+ ）を基板１にイオン注入
することによりソース・ドレイン５を形成する。これで
トランスファゲートトランジスタが完成する。
ＡＭメモリセルの製造方法を示す。まず図２（ａ）に示
すようにシリコン基板１の表面部にＬＯＣＯＳ法により
厚いフィールド酸化膜２を選択的に形成し、素子分離を
行う。次に基板１の露出表面にゲート絶縁膜となる薄い
酸化膜３を形成し、さらに全面にゲート電極を形成する
ためのポリシリコンを形成する。そして、このポリシリ
コンにPOCl3 を拡散源としてリンをドープして導電性を
持たせた後、ゲートホトリソと異方性エッチングを行っ
てポリシリコンをパターニングすることによりゲート電
極４を形成する。この時同時に酸化膜３もゲート電極４
と同一パターンにパターニングする。次に、ゲート電極
４をマスクとしてヒ素（75As+ ）を基板１にイオン注入
することによりソース・ドレイン５を形成する。これで
トランスファゲートトランジスタが完成する。
【０００３】次に全面に図２（ｂ）に示すようにＣＶＤ
SiO2膜６を成長させ、これに、ホトリソと異方性エッチ
ングによってコンタクトホール７を開ける。その後、コ
ンタクトホール７部分を含む全面にキャパシタのストレ
ージ電極形成のためのポリシリコンを形成し、POCl3 を
拡散源としてリンをポリシリコンにドープし導電性を持
たせ、さらにそのポリシリコンをホトリソ・エッチング
によってパターニングすることによりキャパシタのスト
レージ電極８を形成する。その後、ストレージ電極８の
表面にキャパシタ絶縁膜となる薄い熱酸化膜９を形成し
た後、キャパシタのプレート電極となるためのポリシリ
コンを全面に形成し、POCl3 を拡散源としてリンをポリ
シリコンにドープし導電性をもたせる。その後、そのポ
リシリコンをホトリソ・エッチングでパターニングする
ことによりキャパシタのプレート電極１０を形成する。
以上でキャパシタが完成する。
SiO2膜６を成長させ、これに、ホトリソと異方性エッチ
ングによってコンタクトホール７を開ける。その後、コ
ンタクトホール７部分を含む全面にキャパシタのストレ
ージ電極形成のためのポリシリコンを形成し、POCl3 を
拡散源としてリンをポリシリコンにドープし導電性を持
たせ、さらにそのポリシリコンをホトリソ・エッチング
によってパターニングすることによりキャパシタのスト
レージ電極８を形成する。その後、ストレージ電極８の
表面にキャパシタ絶縁膜となる薄い熱酸化膜９を形成し
た後、キャパシタのプレート電極となるためのポリシリ
コンを全面に形成し、POCl3 を拡散源としてリンをポリ
シリコンにドープし導電性をもたせる。その後、そのポ
リシリコンをホトリソ・エッチングでパターニングする
ことによりキャパシタのプレート電極１０を形成する。
以上でキャパシタが完成する。
【０００４】その後、図２（ｃ）に示すように全面にＢ
ＰＳＧ膜１１を成長させ、９００℃程度の熱処理を行っ
て表面の平坦化を図る。その後、ＢＰＳＧ膜１１および
ＣＶＤSiO2膜６にホトリソ・エッチングによってコンタ
クトホール１２を形成し、さらにアルミのスパッタとホ
トリソ・エッチングによるパターニングを行うことによ
りビット線１３を形成する。
ＰＳＧ膜１１を成長させ、９００℃程度の熱処理を行っ
て表面の平坦化を図る。その後、ＢＰＳＧ膜１１および
ＣＶＤSiO2膜６にホトリソ・エッチングによってコンタ
クトホール１２を形成し、さらにアルミのスパッタとホ
トリソ・エッチングによるパターニングを行うことによ
りビット線１３を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の製造方法では、高集積化、基板の縮小化に
よりキャパシタのストレージ電極８が縮小されると、充
分なキャパシタ容量が得られず、ホールドタイム不良が
生じ、デバイス特性の劣化、歩留りの低下という問題が
生じる。
ような従来の製造方法では、高集積化、基板の縮小化に
よりキャパシタのストレージ電極８が縮小されると、充
分なキャパシタ容量が得られず、ホールドタイム不良が
生じ、デバイス特性の劣化、歩留りの低下という問題が
生じる。
【０００６】この発明は上記の点に鑑みなされたもの
で、キャパシタ電極が縮小されても該電極の表面積を大
きくとることができ、充分なキャパシタ容量が得られる
半導体装置の製造方法を提供することを目的とする。
で、キャパシタ電極が縮小されても該電極の表面積を大
きくとることができ、充分なキャパシタ容量が得られる
半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明では、大きな凹
凸を有する第１の膜を形成し、さらにその上に、小さな
凹凸を有する第２の膜を形成して、この２層膜でキャパ
シタの下部電極を形成する。
凸を有する第１の膜を形成し、さらにその上に、小さな
凹凸を有する第２の膜を形成して、この２層膜でキャパ
シタの下部電極を形成する。
【０００８】
【作用】上記形成法によれば、キャパシタ下部電極の表
面形状は、第１の膜による大きな凹凸の上に第２の膜に
よる小さな凹凸が乗った形となり、したがって、下部電
極が縮小されても、上記２種類の凹凸により下部電極の
表面積を格段に大きくすることができる。したがって、
その後下部電極上にキャパシタ絶縁膜を形成し、さらに
上部電極を形成してキャパシタを完成させれば、キャパ
シタ平面積が縮小されても充分なキャパシタ容量を得る
ことができる。
面形状は、第１の膜による大きな凹凸の上に第２の膜に
よる小さな凹凸が乗った形となり、したがって、下部電
極が縮小されても、上記２種類の凹凸により下部電極の
表面積を格段に大きくすることができる。したがって、
その後下部電極上にキャパシタ絶縁膜を形成し、さらに
上部電極を形成してキャパシタを完成させれば、キャパ
シタ平面積が縮小されても充分なキャパシタ容量を得る
ことができる。
【０００９】
【実施例】以下この発明の一実施例を図１を参照して説
明する。一実施例は、この発明をＤＲＡＭメモリセルの
キャパシタ形成に応用した場合である。勿論、この発明
は、他のキャパシタ形成にも利用できる。
明する。一実施例は、この発明をＤＲＡＭメモリセルの
キャパシタ形成に応用した場合である。勿論、この発明
は、他のキャパシタ形成にも利用できる。
【００１０】図１（ａ）において、２１はシリコン基板
であり、このシリコン基板２１にフィールド酸化膜２２
を形成して素子分離後、該基板２１にトランスファゲー
トトランジスタを形成する。このトランスファゲートト
ランジスタはゲート酸化膜２３、ゲート電極２４、ソー
ス・ドレイン拡散層２５からなり、詳細な製造法は従来
と同一である。その後、基板２１上の全面に層間絶縁膜
としてＣＶＤSiO2膜２６を成長させ、これにコンタクト
ホール２７を開ける。
であり、このシリコン基板２１にフィールド酸化膜２２
を形成して素子分離後、該基板２１にトランスファゲー
トトランジスタを形成する。このトランスファゲートト
ランジスタはゲート酸化膜２３、ゲート電極２４、ソー
ス・ドレイン拡散層２５からなり、詳細な製造法は従来
と同一である。その後、基板２１上の全面に層間絶縁膜
としてＣＶＤSiO2膜２６を成長させ、これにコンタクト
ホール２７を開ける。
【００１１】これ以後がキャパシタ形成工程であり、ま
ず図１（ａ）に示すように、基板上の全面に下部電極の
第１の膜として、大きな凹凸を有するシリコン膜２８を
形成する。このシリコン膜２８は、例えば温度５７５
℃，圧力0.２Torrで、SiH4（シラン）ガスを用いてＬＰ
ＣＶＤ（減圧化学気相成長）法によりアモルファスシリ
コンを１００nm厚に形成し、引き続き真空中で１５分ア
ニールを行うことによって形成される。この場合の条件
では約0.２μｍの凹凸となる。次に、一旦、上記構造体
をＬＰＣＶＤ炉から取り出してシリコン膜２８を大気に
曝した後、シリコン膜２８上に下部電極の第２の膜とし
て、小さな凹凸を有するシリコン膜２９を形成する。こ
のシリコン膜２９は、例えば温度５７０℃，圧力0.２To
rrで、SiH4ガスを用いて３０nm程度ＬＰＣＶＤ法により
アモルファスシリコンを形成し、引き続いて真空中で５
分アニールすることによって形成される。この場合の条
件では、約３０nmの凹凸となる。
ず図１（ａ）に示すように、基板上の全面に下部電極の
第１の膜として、大きな凹凸を有するシリコン膜２８を
形成する。このシリコン膜２８は、例えば温度５７５
℃，圧力0.２Torrで、SiH4（シラン）ガスを用いてＬＰ
ＣＶＤ（減圧化学気相成長）法によりアモルファスシリ
コンを１００nm厚に形成し、引き続き真空中で１５分ア
ニールを行うことによって形成される。この場合の条件
では約0.２μｍの凹凸となる。次に、一旦、上記構造体
をＬＰＣＶＤ炉から取り出してシリコン膜２８を大気に
曝した後、シリコン膜２８上に下部電極の第２の膜とし
て、小さな凹凸を有するシリコン膜２９を形成する。こ
のシリコン膜２９は、例えば温度５７０℃，圧力0.２To
rrで、SiH4ガスを用いて３０nm程度ＬＰＣＶＤ法により
アモルファスシリコンを形成し、引き続いて真空中で５
分アニールすることによって形成される。この場合の条
件では、約３０nmの凹凸となる。
【００１２】しかる後、シリコン膜２９，２８に不純物
を導入して導電性をもたせた後、これらシリコン膜２
９，２８を図１（ｂ）に示すようにパターニングするこ
とにより、２層膜構造のキャパシタ下部電極３０を形成
する。この下部電極３０の表面形状は、シリコン膜２８
による大きな凹凸の上にシリコン膜２９による小さな凹
凸が乗った形となり、２種類の凹凸で表面積が増大され
ている。
を導入して導電性をもたせた後、これらシリコン膜２
９，２８を図１（ｂ）に示すようにパターニングするこ
とにより、２層膜構造のキャパシタ下部電極３０を形成
する。この下部電極３０の表面形状は、シリコン膜２８
による大きな凹凸の上にシリコン膜２９による小さな凹
凸が乗った形となり、２種類の凹凸で表面積が増大され
ている。
【００１３】なお、前記シリコン膜２８，２９の形成法
および形成条件は上記方法や条件に限ったものではな
く、他の方法や条件でもよい。ただし、大きな凹凸を有
するシリコン膜２８は、0.０５μｍから0.２μｍの凹凸
で形成する。これより凹凸が大きいと、全体が平坦とな
り、表面積増加の効果は小さくなり、これより小さい
と、引き続いて形成する小さな凹凸を有するシリコン膜
２９によって凹部が埋められて、表面積増加の効果が小
さくなる。また、小さな凹凸を有するシリコン膜２９は
0.０１μｍから0.０５μｍの凹凸で形成する。これより
大きい凹凸だと、下層の大きな凹凸を有するシリコン膜
２８の凹部が埋められ、これより小さい凹凸だと表面積
増加の効果が小さくなる。また、上記製造法ではシリコ
ン膜２８の形成後、一旦ＬＰＣＶＤ炉から出してシリコ
ン膜２８を大気に曝しており、これはシリコン膜２８の
表面に自然酸化膜を形成することにより、上部にシリコ
ン膜２９を成長させる際、下のシリコン膜２８の結晶成
長と不連続にして新しい成長の核を形成可能とし、その
結果、下のシリコン膜２８に影響されない、小さな凹凸
を有する前記シリコン膜２９を形成可能とするものであ
るが、大気に曝す代わりに同じＬＰＣＶＤ炉で酸素を流
して自然酸化膜を形成してもよい。自然酸化膜は、シリ
コン膜２９，２８に不純物を導入するためのイオン注入
やその後の熱処理により破壊されるため下部電極３０の
導電性に悪影響を与えることはない。
および形成条件は上記方法や条件に限ったものではな
く、他の方法や条件でもよい。ただし、大きな凹凸を有
するシリコン膜２８は、0.０５μｍから0.２μｍの凹凸
で形成する。これより凹凸が大きいと、全体が平坦とな
り、表面積増加の効果は小さくなり、これより小さい
と、引き続いて形成する小さな凹凸を有するシリコン膜
２９によって凹部が埋められて、表面積増加の効果が小
さくなる。また、小さな凹凸を有するシリコン膜２９は
0.０１μｍから0.０５μｍの凹凸で形成する。これより
大きい凹凸だと、下層の大きな凹凸を有するシリコン膜
２８の凹部が埋められ、これより小さい凹凸だと表面積
増加の効果が小さくなる。また、上記製造法ではシリコ
ン膜２８の形成後、一旦ＬＰＣＶＤ炉から出してシリコ
ン膜２８を大気に曝しており、これはシリコン膜２８の
表面に自然酸化膜を形成することにより、上部にシリコ
ン膜２９を成長させる際、下のシリコン膜２８の結晶成
長と不連続にして新しい成長の核を形成可能とし、その
結果、下のシリコン膜２８に影響されない、小さな凹凸
を有する前記シリコン膜２９を形成可能とするものであ
るが、大気に曝す代わりに同じＬＰＣＶＤ炉で酸素を流
して自然酸化膜を形成してもよい。自然酸化膜は、シリ
コン膜２９，２８に不純物を導入するためのイオン注入
やその後の熱処理により破壊されるため下部電極３０の
導電性に悪影響を与えることはない。
【００１４】以上のようにして下部電極３０を形成した
ら、次に図１（ｃ）に示すように下部電極３０の表面に
キャパシタ絶縁膜として薄い熱酸化膜３１を形成し、さ
らにその上に上部電極３２をポリシリコンで形成してキ
ャパシタを完成させる。さらに全体に中間絶縁膜３３を
形成し、コンタクトホール３４を開け、ビット線３５を
形成してＤＲＡＭメモリセルを完成させる。
ら、次に図１（ｃ）に示すように下部電極３０の表面に
キャパシタ絶縁膜として薄い熱酸化膜３１を形成し、さ
らにその上に上部電極３２をポリシリコンで形成してキ
ャパシタを完成させる。さらに全体に中間絶縁膜３３を
形成し、コンタクトホール３４を開け、ビット線３５を
形成してＤＲＡＭメモリセルを完成させる。
【００１５】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、大きい凹凸を有する第１の膜上に小さい凹凸を有
する第２の膜を形成して、大きい凹凸の上に小さい凹凸
が乗った表面形状にキャパシタの下部電極を形成するよ
うにしたので、キャパシタの平面積が縮小されても下部
電極の表面積を増大させて、充分なキャパシタ容量を得
ることができる。したがって、例えばＤＲＡＭメモリセ
ルにおいてホールドタイム不良が発生せず、デバイス特
性の向上、歩留りの向上を図ることができる。
れば、大きい凹凸を有する第１の膜上に小さい凹凸を有
する第２の膜を形成して、大きい凹凸の上に小さい凹凸
が乗った表面形状にキャパシタの下部電極を形成するよ
うにしたので、キャパシタの平面積が縮小されても下部
電極の表面積を増大させて、充分なキャパシタ容量を得
ることができる。したがって、例えばＤＲＡＭメモリセ
ルにおいてホールドタイム不良が発生せず、デバイス特
性の向上、歩留りの向上を図ることができる。
【図１】この発明の一実施例を示す工程断面図である。
【図２】従来のスタック型ＤＲＡＭメモリセルの製造方
法を示す工程断面図である。
法を示す工程断面図である。
２８ シリコン膜 ２９ シリコン膜 ３０ 下部電極
Claims (1)
- 【請求項１】 大きな凹凸を有する第１の膜を形成し、
さらにその上に、小さな凹凸を有する第２の膜を形成し
て、この２層膜でキャパシタの下部電極を形成するよう
にした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03354314A JP3075620B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03354314A JP3075620B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175450A true JPH05175450A (ja) | 1993-07-13 |
| JP3075620B2 JP3075620B2 (ja) | 2000-08-14 |
Family
ID=18436716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03354314A Expired - Fee Related JP3075620B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075620B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766315A1 (en) * | 1995-09-29 | 1997-04-02 | Nec Corporation | Stacked capacitor having a corrugated electrode |
| US5700710A (en) * | 1994-11-11 | 1997-12-23 | Nec Corporation | Process of fabricating capacitor having waved rough surface of accumulating electrode |
| US5856007A (en) * | 1995-07-18 | 1999-01-05 | Sharan; Sujit | Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices |
| JP2002043547A (ja) * | 2000-07-28 | 2002-02-08 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
| KR100486215B1 (ko) * | 1997-10-22 | 2006-04-28 | 삼성전자주식회사 | 미세한굴곡이형성된하부전극을구비한반도체장치의커패시터제조방법 |
-
1991
- 1991-12-20 JP JP03354314A patent/JP3075620B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700710A (en) * | 1994-11-11 | 1997-12-23 | Nec Corporation | Process of fabricating capacitor having waved rough surface of accumulating electrode |
| US5856007A (en) * | 1995-07-18 | 1999-01-05 | Sharan; Sujit | Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices |
| EP0766315A1 (en) * | 1995-09-29 | 1997-04-02 | Nec Corporation | Stacked capacitor having a corrugated electrode |
| US6022772A (en) * | 1995-09-29 | 2000-02-08 | Nec Corporation | Stacked capacitor having a corrugated electrode |
| KR100486215B1 (ko) * | 1997-10-22 | 2006-04-28 | 삼성전자주식회사 | 미세한굴곡이형성된하부전극을구비한반도체장치의커패시터제조방법 |
| JP2002043547A (ja) * | 2000-07-28 | 2002-02-08 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3075620B2 (ja) | 2000-08-14 |
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