KR100315016B1 - 디램디바이스의전하저장전극형성방법 - Google Patents

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Abstract

본 발명은 단시간에 단순한 공정으로 전하 저장 전극을 형성하는 디램 디바이스의 전하 저장 전극 형성방법을 개시한다.
개시된 본 발명은 모스 트랜지스터가 구비된 반도체 기판 상에 모스 트랜지스터의 소정 부분을 노출시키는 콘택홀을 포함하는 층간 절연막을 형성하는 단계와, 상기 노출된 모스 트랜지스터 부분과 콘택되도록 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층의 소정 부분을 패터닝하는 단계 및 상기 층간 절연막 상의 비정질 실리콘층 상에 요철부를 형성하는 단계를 포함하며, 상기 비정질 실리콘층은 550℃ 이하의 온도 및 3 Torr 이하의 압력에서, SiH4 가스를 메인 가스로 하여 형성한다.

Description

디램 디바이스의 전하 저장 전극 형성방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 구체적으로는, 단시간에 단순한 공정으로 전하저장전극을 형성하는 디램 디바이스의 전하 저장 전극 형성방법에 관한 것이다.
현재의 디램 디바이스는 큰 용량을 얻기 위하여, 전하 저장 전극의 면적을증대시키는데 주력하고 있다. 이와같이 표면적을 증대시키기 위한 방법으로 종래에는 더블 스택(double stack) 구조, 코어 산화막을 이용한 실린더(cylinder) 구조, 또는 실린더 구조에 반구형 실리콘 물질(hemisphere silicon grain: 이하 HSG 물질)을 도포하여 표면적을 증대시키는 구조가 제안되었다.
그중 실린더 구조의 전하 저장 전극에 HSG 물질을 도포하는 구조가 가장 전하 저장 전극의 표면적을 넓힐 수 있다. 하지만, 상기 구조는 제조공정이 매우 복잡하고, 인접하는 전하 저장 전극과 브리지(bridge)가 발생될 소지가 높다.
따라서, 종래에는 단순한 공정으로도 표면적을 증대시킬 수 있도록, 도 1과 같이 단순한 스택 구조가 제안되었다.
즉, 도 1a에 도시된 바와 같이, 모스 트랜지스터(도시되지 않음)가 구비된 반도체 기판(1) 상에 층간 절연막(2)을 증착한후, 모스 트랜지스터의 접합 영역(1a)이 노출되도록 층간 절연막(2)을 식각하여 콘택홀을 형성한다.
그후, 노출된 접합 영역(1a)과 콘택되도록 전하 저장 전극용 비정질 실리콘층(3)을 저온 기상 증착방식으로 증착한다. 이때, 비정질 실리콘층(3)은 520℃의 온도 및 1 Torr 이하의 압력에서 SiH4가스 또는 Si2H6가스를 주입하여 형성된다.
도 1b에 도시된 바와 같이, 비정질 실리콘층(3)을 전하 저장 전극의 형태로 패터닝한다음, 결과물 표면에 표면적 증대용 HSG 물질(4)을 증착한다. 이때, HSG 물질(4)은 비정질 실리콘층 표면에만 증착되는 성질을 가지므로, 층간 절연막(3)의 표면에는 증착되지 않는다.
따라서, 패터닝된 비정질 실리콘층(3)에는 HSG 물질(4)에 의하여 표면 돌기가 발생되므로, 전하 저장 전극(5)의 표면적이 증대된다.
그러나, 상기한 종래 기술에 따른 디램 디바이스의 전하전극 제조방법에 있어서는 다음과 같은 문제점이 있다.
상기 종래기술에 따른 디램디바이스의 전하전극 제조방법에 있어서는, 상기와 같이 전하 저장 전극의 형태를 갖추기 위하여는 비정질 실리콘층(3)을 적어도 1㎛ 이상으로 증착하여야 한다. 그러나, 상기한 비정질 실리콘층(3)은 종래기술과 같은 조건으로 형성하면, 증착 속도가 15Å/min에 불과하므로, 1㎛ 정도의 두께를 얻기 위하여는 약 10시간 가까이의 시간이 요구된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로, 비정질 실리콘층의 증착 속도를 개선하여, 전하 저장 전극을 형성하는 시간을 단축시킬 수 있는 디램 디바이스의 전하 저장 전극 형성방법을 제공하는 것이다.
도 1a 및 도 1b는 종래의 디램 디바이스의 전하 저장 전극의 형성방법을 설명하기 위한 도면.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 디램 디바이스의 전하 저장 전극의 형성방법을 설명하기 위한 도면.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 디램 디바이스의 전하 저장 전극의 형성방법을 설명하기 위한 도면.
(도면의 주요 부분에 대한 부호의 설명)
10,20 : 기판 11,21 : 층간 절연막
12,22,23 : 비정질 실리콘층 13,24 : HSG
상기 목적을 달성하기 위한 본 발명의 일 실시예는, 모스 트랜지스터가 구비된 반도체 기판 상에 모스 트랜지스터의 소정 부분을 노출시키는 콘택홀을 포함하는 층간 절연막을 형성하는 단계와, 상기 노출된 모스 트랜지스터 부분과 콘택되도록 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층의 소정 부분을 패터닝하는 단계 및 상기 층간 절연막 상의 비정질 실리콘층 상에 요철부를 형성하는단계를 포함하며, 상기 비정질 실리콘층은 550℃ 이하의 온도 및 3 Torr 이하의 압력에서, SiH4가스를 메인 가스로 하여 형성한다.
여기서, 상기 비정질 실리콘층을 형성하는 단계는, 상기 콘택홀이 구비된 결과물이 충분히 덮혀지도록 비정질 실리콘층을 증착하는 단계와, 상기 비정질 실리콘층을 상기 층간 절연막이 노출되도록 비등방성으로 제거하여, 상기 비정질 실리콘층을 콘택홀내에 매립시키는 단계와, 상기 매립되어진 비정질 실리콘층과 콘택되도록, 상기의 비정질 실리콘층과 동일한 방법으로 다시 비정질 실리콘층을 형성하는 단계를 포함한다.
본 발명에 의하면, 디램 디바이스에서 전하 저장 전극을 형성하는 공정시, 550℃ 이하의 온도 및 3 Torr 이하의 압력에서 SiH4 가스를 메인 가스로 하여 전하 저장 전극용 비정질 실리콘을 형성한다. 이에따라, 증착 속도가 크게 개선되어, 제조 공정 시간이 감축된다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
(실시예 1)
도 2a 및 도 2b는 본 발명에 따른 디램 디바이스의 전하 저장 전극 형성방법을 설명하기 위한 단면도이다.
본 발명에 따른 디램 디바이스의 전하저장전극의 형성방법은, 도 2a에 도시된 바와같이, 모스 트랜지스터(도시되지 않음)가 구비된 반도체 기판(10)상에 층간절연막(11)을 증착한다음, 모스 트랜지스터의 접합 영역(10a)이 노출되도록 층간 절연막(11)을 식각하여 콘택홀(H)을 형성한다.
그다음, 노출된 접합 영역(10a)과 콘택되도록 전하 저장 전극용 비정질 실리콘층(12)을 다음과 같은 방식으로 형성한다. 이때, 비정질 실리콘층은 불순물이 도핑되지 않은 층 또는 불순물이 도핑된 층이 모두 선택될 수 있다.
예를들어, 불순물이 도핑되지 않은 비정질을 형성할 경우에는, 비정질 실리콘을 형성하는 반응로의 온도를 550℃ 이하로 하고, 압력은 3 Torr 이하로 유지시킨다. 그리고, 높은 증착 속도를 갖도록 하기 위하여 메인 가스로서, SiH4가스만을 900sccm 이상, 바람직하게는 900 내지 1000 sccm 정도가 되도록 주입한다.
또한, 불순물이 도핑된 비정질 실리콘층을 형성하기 위하여는 상기 증착시, N2가스 또는 SiH4가스에 희석된 PH3가스를 도펀트 가스로 하여 400sccm 이하로 분사한다. 여기서, 불순물이 도핑되지 않은 비정질 실리콘층을 형성하면, 증착후, 불순물을 별도로 이온주입한다.
그다음, 상기 비정질 실리콘층(12)을 전하 저장 전극의 크기로 패터닝한후 상기 비정질 실리콘층(12) 표면에 발생되는 자연 산화막을 BOE 용액 또는 HF 증기등에 의하여 제거하여 준다.
이어서, 상기 반응로 내부를 10-3Torr 이하의 압력으로 유지시킨다음, HSG용 시드(seed)로서, SiH4가스 또는 Si2H6가스를 30sccm 이하로 비정질 실리콘층(12)상에 주입한다.
그다음, 상기 반응로 내부의 압력을 10-4torr 이하의 압력 예를들어, 10-7Torr로 하고, 온도를 500 내지 620℃ 정도로 유지한다음, 어닐링을 실시하여 상기 비정질 실리콘층(12) 표면에 HSG(13)를 형성하므로써 비정질실리콘층(12)표면에 요철부를 갖는 전하 저장 전극(14)을 완성한다.
여기서, 표 1은 종래의 방식에 따른 비정질실리콘층과 본 실시예에 따른 비정질실리콘층을 비교하여 나타낸 표이다.
(표 1)
상기 표에 의하면 본 실시예와 같이 비정질 실리콘층을 형성하였을 때, 비정질 실리콘층의 증착 속도가 현저하게 증가됨을 알 수 있다.
(실시예 2)
도 3a 내지 도 3c는 본 발명의 다른 실시예를 설명하기 위한 것으로, 본 발명이 다른 실시예는, 도 3a에 도시된 바와같이, 먼저 모스 트랜지스터(도시되지 않음)가 구비된 반도체 기판(20)상에 층간 절연막(21)을 증착한다음, 모스 트랜지스터의 접합 영역(20a)이 노출되도록 층간 절연막(21)을 식각하여 콘택홀(H2)을 형성한다.
그다음, 상기 노출된 접합 영역(20a)과 콘택되도록 제 1 비정질 실리콘층(22)을 상기 실시예 1과 동일하게 상기 결과물을 충분히 매립시킬 정도로 형성한다. 이때, 비정질 실리콘층은 불순물이 도핑되지 않도록 형성할 수도 있거나, 또는 불순물이 도핑될 수도 있다.
또한, 불순물이 도핑되지 않을 경우에는, 비정질 실리콘을 형성하는 반응로의 온도를 550℃ 이하로 하고, 압력은 3 Torr 이하로 유지시키고, 높은 증착 속도를 갖도록 메인 가스로서, SiH4가스만을 900sccm 이상, 바람직하게는 900 내지 1000 sccm 정도가 되도록 주입한다.
그리고, 불순물이 도핑된 비정질 실리콘층(22)을 형성하기 위하여는 상기 증착시, N2가스 또는 SiH4가스에 희석된 PH3가스를 도펀트 가스를 400sccm 이하로 분사한다.
이어서, 도 3b에 도시된 바와 같이, 상기 제 1 비정질 실리콘층(22)을 상기 층간 절연막(21) 표면이 노출될때까지 에치백 또는 화학적 기계적 연마하여 콘택홀(H2)내에 매립시킨다.
그다음, 매립된 제 1 비정질 실리콘층(22) 표면에 발생되는 자연 산화막을 BOE 용액 또는 HF 증기등에 의하여 제거하여 준다.
이어서, 도 3c에서와 같이, 콘택홀내의 제 1 비정질 실리콘층(22)과 콘택되도록 제 2 비정질 실리콘층(23)을 제 1 비정질 실리콘층(22)과 동일한 방식으로 증착한다. 이때, 제 2 비정질 실리콘층(23)은 불순물이 포함되지 않을 수도 있고, 또는 포함될 수도 있다.
그다음, 상기 제 2 비정질 실리콘층(23)을 전하 저장 전극의 형태로 패터닝한후 반응로 내부를 10-3Torr 이하의 압력으로 유지시킨다음, HSG용 시드(seed)로서, SiH4가스 또는 Si2H6가스를 30sccm 이하로 제 2 비정질 실리콘층(23)상에 주입한다.
이어서, 상기 반응로 내부의 압력을 10-4torr 이하의 압력 예를들어, 10-7Torr로 하고, 온도를 500 내지 620℃ 정도로 유지한다음, 어닐링을 실시하여, 제 2 비정질 실리콘층(23) 표면에 HSG(24)을 형성하므로써, 전하 저장 전극(25)을 완성한다.
이때, 상기 제 1 비정질 실리콘층(22)과 제 2 비정질 실리콘층(23)이 모두 불순물이 도핑되지 않은 경우에는 각각의 비정질 실리콘층의 증착후, 약 750℃ 정도의 온도에서 포클 이온(PoCl3) 또는 PH3가스를 도핑하거나, 또는 P를 포함하는 이온을 주입한다.
또는 제 1 비정질 실리콘층(22)은 불순물이 포함되지 않으며, 제 2 비정질 실리콘층(23)은 불순물이 포함되었을 경우, 별도의 불순물 이온 주입 공정없이 열처리에 의하여, 제 2 비정질 실리콘층(23)에 포함된 불순물들을 제 1 비정질 실리콘층(22)으로 확산시키므로써 제 1 비정질 실리콘층(22)의 전도성을 개선한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 디램 디바이스에서 전하 저장 전극을 형성하는 공정시, 550℃ 이하의 온도 및 3 Torr 이하의 압력에서 SiH4 가스를 메인 가스로 하여 전하 저장 전극용 비정질 실리콘을 형성하므로써 증착 속도가 크게 개선되어, 제조 공정 시간을 감축시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 모스 트랜지스터가 구비된 반도체기판상에 모스 트랜지스터의 소정 부분을 노출시키는 콘택홀을 포함하는 층간 절연막을 형성하는 단계;
    상기 노출된 모스 트랜지스터 부분과 콘택되도록 비정질 실리콘층을 형성하되, 상기 비정질 실리콘층은 550℃ 이하의 온도 및 3 Torr 이하의 압력의 반응로에, 메인가스인 SiH4 가스를 유입시켜 형성하는 단계;
    상기 비정질실리콘층의 소정 부분을 패터닝하는 단계; 및
    상기 층간절연막상의 비정질실리콘층상에 요철부(HSG)를 형성하되, 실리콘시드용 물질인 SiH4 가스 또는 Si2H6가스를 상기 비정질 실리콘층상에 주입한후, 아닐링을 실시하여 상기 비정질 실리콘층표면에 요철부(HSG)를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 디램 디바이스의 전하 저장 전극 형성방법.
  2. 제 1 항에 있어서, 상기 비정질 실리콘층을 형성하는 단계는, 상기 콘택홀이 구비된 결과물이 충분히 덮혀지도록 제1비정질 실리콘층을 증착하는 단계; 상기 제1비정질 실리콘층을 상기 층간 절연막이 노출되도록 비등방성으로 제거하여, 상기 제1비정질실리콘층을 콘택홀내에 매립시키는 단계; 상기 매립되어진 제1비정질 실리콘층과 콘택되도록, 상기 층간절연막과 제1 비정질 실리콘층상에 제2비정질 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 디바이스의 전하 저장 전극 형성방법.
  3. 제 1 항에 있어서, 상기 비정질 실리콘층의 증착온도는 525 내지 550℃ 인 것을 특징으로 하는 디램 디바이스의 전하 저장전극형성방법.
  4. 제 1 항에 있어서, 상기 비정질 실리콘층의 증착시 압력은 1 내지 3 Torr인 것을 특징으로 하는 디램 디바이스의 전하저장전극 형성방법.
  5. 제 1 항에 있어서, 상기 층간절연막상부의 비정질실리콘층상부에 요철부를 형성시에, 10-3Torr 이하의 압력에서 SiH4가스 또는 또는 Si2H6가스를 30 sccm 이하로 주입한후 아닐링을 실시하는 것을 특징으로 디램 디바이스의 전하저장전극 형성방법.
  6. 제1항에 있어서, 상기 아닐링시의 압력은 약 10-7Torr 이하의 고진공상태인 것을 특징으로하는 디램 디바이스의 전하저장전극 형성방법.
  7. 제 1 항에 있어서, 상기 아닐링은 500 내지 620℃ 온도에서 실시하는 것을 특징으로 하는 디램 디바이스의 전하 저장 전극 형성방법.
  8. 제1항에 있어서, 상기 비정질 실리콘층 형성시에 메인가스인 SiH4가스는 900 내지 1000 sccm을 유입시키는 것을 특징으로하는 디램디바이스의 전하저장전극 형성방법.
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JPH0629222A (ja) * 1992-07-09 1994-02-04 Nippondenso Co Ltd 半導体装置の製造方法

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