KR100268124B1

KR100268124B1 - 반도체 소자의 전하저장전극 제조방법

Info

Publication number: KR100268124B1
Application number: KR1019920027078A
Authority: KR
Inventors: 우상호; 전하응; 이현우
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1992-12-31
Filing date: 1992-12-31
Publication date: 2000-10-16
Also published as: KR940016774A

Abstract

반도체기판 상부에 IPO(Inter-Poly-Oxide)층을 형성하고, 그 상부에 제1다결정 실리콘박막과 제2비정질 실리콘박막과 제3실리콘박막을 순차적으로 증착한후, 전체구조를 어넬링 함으로써, 제1다결정 실리콘박막 내에 존재하는 불순물을 제2층 및 제3층으로 확산시켜, 제1층, 2층, 및 3층의 전기저항이 동일하게 되어, 균일한 상태의 반구형 다결정 실리콘을 형성하는 반도체 소자의 전하저장전극 제조방법.

Description

반도체 소자의 전하저장전극 제조방법

제1도는 실리콘기판에 필드산화막, 워드라인, 비트라인과 소오스/드레인영역을 형성한후 그 상부에 IPO(Inter-Poly-Oxide)층과, 제1다결정 실리콘박막과, 제2비정질 실리콘박막과, 반구형의 제3실리콘박막을 증착한 상태를 나타내는 반도체 소자의 단면도.

제2도는 전체구조를 어닐링하여, 반구형의 제4실리콘박막을 형성한 상태를 나타내는 반도체 소자의 단면도.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 실리콘기판 2 : 필드산화막

3 : 워드라인 4 : 비트라인

5 : 소오스/드레인영역 6 : IPO(Inter-Poly-Oxide)층

7 : 제1다결정 실리콘박막 8 : 제2비정질 실리콘박막

9 : 반구형의 제3실리콘박막 10 : 반구형의 제4실리콘박막

본 발명은 반도체 소자의 전하저장전극 제조방법에 관한것이며, 특히, 전하저장전극용 다결정 박막 증착시 인을 동시에 주입시키면서 전하저장용량을 증대시키기 위하여, 표면이 반구형 상으로 되는 전하저장전극을 제조하는 방법에 관한것이다.

일반적으로, 초고집적 반도체소자 제조공정에서, 다결정 실리콘박막은 다양하게 사용되고 있는데, 종래의 전하저장전극으로 반구형 다결정 실리콘박막을 이용할 경우 전하저장전극으로서 사용하기 위해 불순물 주입시 전극의 형성모양이 완화되어 표면적이 감소하는 문제점이 있었다.

상술한 문제점을 해결하기 위하여 하부층에 인-시투 폴리 공정을 진행한후 인시투로 전하저장전극을 형성함으로써 도핑문제를 해결할수 있으나 폴리실리콘 증착한후 N₂분위기에서 30 내지 60분 정도 퍼지(purge)공정을 한후 반구형 다결정 실리콘박막을 증착하고 어닐링 공정을 진행할때, N₂분위기에서의 어넬링시 많은 시간이 소요되고, 인이 조금이라도 잔존할 경우 후속공정의 반구형 다결정 실리콘박막 증착시 증착두께 제어 및 반구형 다결정 실리콘의 모양에 문제점을 일으킬수도 있다.

따라서, 본 발명에서는 반도체기판 상부에 인-시투 폴리를 증착한후, N₂분위기에서 30 내지 60분 동안 퍼지(purge)공정을 한후 반구형 다결정 실리콘을 증착하여 어넬링 공정을 하는 종래기술에서 N₂분위기 퍼지공정 대신 3 내지 5분 정도의 짧은 시간동안 언도프드된 실리콘박막을 같은 온도에서 압력한 높여 200 내지 400Å정도 얇게 증착시켜 튜브내에 인성분을 제거하고 반구형 다결정 실리콘박막 증착시 두께제어 및 반구형 다결정 실리콘 형성제어를 하는 것이다. 그리고 상술한 일련의 공정들을 같은 온도에서 진행하고 압력과 사용 소오스 가스들만 바꾸어 주므로써 런진행시 온도를 높이고 내리는데 소요되는 시간과 증착되는 박막들의 스트레스 유발로 인한 전기적 특성의 저해를 방지하므로써 특성을 개선시킬 수 있다.

이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.

제1도에 도시된 바와같이, 실리콘기판(1) 상부에 필드산화막(2), 워드라인(3), 비트라인(4)을 형성하고 소오스/드레인영역(5)을 형성한후 그 상부에 IPO(Inter-Poly-Oxide)층(6)을 증착하고 전하저장전극용 콘택을 형성한 다음 일정한 온도와 압력(580℃ 600mTorr)에서 PH₃가스와 SiH₄가스를 이용하여 다결정 실리콘 박막증착시 인이 동시에 주입되는 인시투 도프드 다결정 실리콘박막(7)을 증착, 이때 인-시투 인도프트 폴리실리콘층의 시트저항 값은 실제 전하저장전극에서 필요한 전기저항보다 낮은 값이 되도록 인의 농도를 증가시켜 제1다결정 실리콘 박막(7)을 증착한다.

그후, 상기 제1다결정 실리콘박막(7)의 증착온도와 같은 온도에서 증착압력만 높이고 증착 가스는 SiH₄가스를 일정량(100sccm) 플로우 시키면서, 비정질 상태의 실리콘박막을 200 내지 400Å정도로 제2비정질 실리콘박막(8)을 증착시킨다.(참고로 비정질 상태의 실리콘에서 다결정질 실리콘으로 전이되는 온도지역(570℃ 내지 610℃)에서는 같은온도에서 압력이 높아지면 비정질 상태로 된다.)

그후, 상기 공정의 증착온도와 같은 온도에서 SiH₄가스 플로우비를 100sccm으로 하고 증착압력을 100mTorr로 해서, 비정질 실리콘에 반구형 다결정 실리콘이 혼합되어 있는, 즉 비정질 실리콘 매트릭스에 반구형상의 실리콘 그레인이 불규칙하게 존재하는, 반구형의 제3실리콘박막(8)을 증착한다.

상기 공정을 마친후, 제2도에서 도시된 바와같이, 제1도의 공정에서의 증착온도와 같은온도에서 고순도의 불활성기체(N₂, Ar, He등) 분위기에서 (N₂2000sccm, 0.25Torr)약 10분에서 30분동안 어넬링 처리를 한다. 이때, 제1다결정 실리콘박막(7) 불순물인 인이 제2비정질 실리콘박막(8)과 반구형의 제3실리콘박막(9)으로 내부확산되어 제1다결정 실리콘박막(7), 제2비정질 실리콘박막(8) 및 반구형의 제3실리콘박막(9)이 모두 균일한 시트저항을 갖는 전기저항을 형성함과 동시에 반구형의 제3실리콘박막(9)에서 랜덤하게 형성된 반구형 다결정 실리콘(10)이 within wafer, wafer to wafer내에서 매우 균일한 상태의 반구형 다결정 실리콘을 형성한다.

이상에서 살펴본 바와같이, 본 발명은 제1도에 도시된 제1다결정 실리콘 박막(7)과 제2비정질 실리콘박막(8) 및 반구형 제3다결정 실리콘 박막층(9)을 한 공정 류브내에서 온도를 일정하게 유지시키면서 증착압력과 증착시의 사용가스만 바꾸어 주므로써 다음과 같은 효과를 가져올 수 있다.

첫째, 각각의 형성공정이 한 튜브내에서 같은온도에서 진행하므로써 공정을 단축시켜 전체 공정시간을 단축하므로써 경제적 효과를 가져올 수 있고, 둘째, 제1다결정 실리콘박막(7)에서의 인을 인-시튜로 도핑시켜 반구형의 제4실리콘박막을 어넬링 과정에서 외부확산시켜 균일한 전기저항을 얻을 수 있으므로, 종래의 전하저장전극 증착후 pocl₃도핑이나 이온주입 공정으로 불순물을 주입시키는 두공정을 한 공정으로 단축하므로써 공정 단축으로 생산성 향상을 가져올수 있다.

세째, 제1도의 제2비정질 실리콘박막(8)을 온도를 변화시키지 않고(압력만 1Torr정도로 높여) 짧은 시간동안 비정질 실리콘을 매우 얇은 두께로 증착하므로써 반구형 제3다결정 실리콘 박막증착시 증착후 잔존하는 인의 영향으로 런투런(Run to Run)으로 불안정한 증착속도를 재현성있는 안정한 증착속도를 얻을수 있다.

네째, 반구형의 제3실리콘박막(5) 증착후 불활성기체 분위기(N₂2000sccm, 0.25Torr)에서 10분에서 30분 정도 어넬링 처리하므로써, within wafer, wafer to wafer, Run to Run으로 매우 재현성이고 균일한 반구형 다결정 실리콘박막을 얻을수가 있다.

다섯째, 이상의 공정들을 통해 전하저장전극 표면적이 일반 폴리보다 2배이상의 증대된 전하저장전극을 제조할수 있는 효과가 있다.

Claims

반도체 소자의 전하저장전극 제조방법에 있어서, 실리콘기판(1)에 필드산화막(2)과 워드라인(3), 비트라인(4)과, 소오스/드레인영역(5)을 형성한후, 그 상부에 IPO(Inter-Poly-Oxide)층(6)을 증착하는 단계와, 상기 IPO층(6)의 소정부분을 식각하여 전하저장전극용 콘택을 형성한후 그 상부에 제1다결정 실리콘 박막(7)을 증착하는 단계와, 상기 제1다결정 실리콘 박막(7) 상부에 제2비정질 실리콘박막(8)을 증착하는 단계와, 상기 제2비정질 실리콘박막(8) 상부에 반구형의 제3실리콘박막(9)을 증착하는 단계와, 전체구조를 어넬링하여, 반구형의 제4실리콘박막(10)을형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
제1항에 있어서, 상기 제1다결정 실리콘박막(7)을 증착할때 PH₃와 SiH₄가스를 사용하여 인-시투방법으로 증착하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
제1항에 있어서, 상기 제2비정질 실리콘박막(8)의 증착온도는 제1다결정 실리콘박막(7)의 증착온도와 동일하고, SiH₄가스를 일정량 플로우 시키면서 200 내지 400Å정도의 두께로 증착시키는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
제1항에 있어서, 상기 제3실리콘박막(9)의 증착온도는 제2비정질 실리콘박막(8)의 증착온도와 동일하고, SiH₄가스를 플로우비가 100sccm으로 하고 증착압력을 100mTorr로 하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
제1항에 있어서, 상기 전체구조를 어넬링하는 온도는 제1다결정 실리콘박막(7)과, 제2비정질 실리콘박막(8)과, 반구형의 제3실리콘박막(9)의 증착온도와 동일하며, N₂Ar, He등의 고분도의 불활성 기체 분위기에서 N₂2000sccm, 0.25Torr로 약 10분 내지 30분 동안 어넬링하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.