JPH08139032A - 半導体薄膜形成方法 - Google Patents
半導体薄膜形成方法Info
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- JPH08139032A JPH08139032A JP27745494A JP27745494A JPH08139032A JP H08139032 A JPH08139032 A JP H08139032A JP 27745494 A JP27745494 A JP 27745494A JP 27745494 A JP27745494 A JP 27745494A JP H08139032 A JPH08139032 A JP H08139032A
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Abstract
(57)【要約】
【目的】 ステップカバレッジが良く、微細なコンタク
トホールの埋設に適し、コンタクト抵抗の小さな薄膜を
形成できる半導体薄膜形成方法を提供する。 【構成】 シリコン基板１１およびシリコン基板１１上
に形成されたｎ+ 拡散層１２の上にシリコン酸化膜１３
を形成する。さらに、シリコン酸化膜１３に微細なコン
タクトホール１４を穿設し、ｎ+ 拡散層を露出させる。
次に、不純物を導入しながらＣＶＤ法によるアモルファ
スシリコンゲルマニウム（ａ−Ｓｉ1-x Ｇｅx ）薄膜１
５を、多結晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量が適宜に
なるように（例えば、ｘ＝０．２〜０．４）堆積し、後
に熱処理により多結晶化させ、多結晶ＳｉＧｅ薄膜１６
を形成する。
トホールの埋設に適し、コンタクト抵抗の小さな薄膜を
形成できる半導体薄膜形成方法を提供する。 【構成】 シリコン基板１１およびシリコン基板１１上
に形成されたｎ+ 拡散層１２の上にシリコン酸化膜１３
を形成する。さらに、シリコン酸化膜１３に微細なコン
タクトホール１４を穿設し、ｎ+ 拡散層を露出させる。
次に、不純物を導入しながらＣＶＤ法によるアモルファ
スシリコンゲルマニウム（ａ−Ｓｉ1-x Ｇｅx ）薄膜１
５を、多結晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量が適宜に
なるように（例えば、ｘ＝０．２〜０．４）堆積し、後
に熱処理により多結晶化させ、多結晶ＳｉＧｅ薄膜１６
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスにおける
薄膜形成方法に関し、特には多結晶シリコンゲルマニウ
ムによる薄膜形成方法に関する。
薄膜形成方法に関し、特には多結晶シリコンゲルマニウ
ムによる薄膜形成方法に関する。
【０００２】
【従来の技術】多結晶シリコン薄膜は、各種の電極、配
線材料あるいは抵抗体を形成するための、半導体デバイ
ス形成材料として重要な役割を担っている。例えば、メ
モリデバイスにおける容量電極、ゲート電極、あるいは
デバイス活性層と配線層とのコンタクト埋設材料などに
多結晶シリコン薄膜が適用されている。
線材料あるいは抵抗体を形成するための、半導体デバイ
ス形成材料として重要な役割を担っている。例えば、メ
モリデバイスにおける容量電極、ゲート電極、あるいは
デバイス活性層と配線層とのコンタクト埋設材料などに
多結晶シリコン薄膜が適用されている。
【０００３】しかし、半導体デバイスの高集積化に伴
い、各部におけるデバイス要素の微細化が進み、電極や
配線材料としての多結晶シリコン膜のさらなる薄膜化が
要求されている。例えば、コンタクト埋設においては、
径０．２μｍ以下のコンタクトホールの埋め込みが要求
され、複雑化した三次元型容量などの形成においては、
０．１μｍよりも狭い領域へ埋め込みを行なうことなど
が要求されている。そのような場合には、多結晶シリコ
ンでは充分に低い抵抗を得ることができない。
い、各部におけるデバイス要素の微細化が進み、電極や
配線材料としての多結晶シリコン膜のさらなる薄膜化が
要求されている。例えば、コンタクト埋設においては、
径０．２μｍ以下のコンタクトホールの埋め込みが要求
され、複雑化した三次元型容量などの形成においては、
０．１μｍよりも狭い領域へ埋め込みを行なうことなど
が要求されている。そのような場合には、多結晶シリコ
ンでは充分に低い抵抗を得ることができない。
【０００４】そこで、多結晶シリコンよりも抵抗を低く
することができる多結晶シリコンゲルマニウム（Ｓｉ
1-x Ｇｅx：０＜ｘ＜１）が電極材料として提案されて
いる。その具体例として、コンタクトホール内にノンド
ープの多結晶Ｓｉ1-x Ｇｅx を選択成長させ、イオン注
入により導電性を与え、コンタクトプラグを形成する方
法が提案されている（特開平４−２２１８２１号）。ま
た、選択成長法を用いずにノンドープの多結晶Ｓｉ1-x
Ｇｅx を成膜し、後にイオン注入することにより、安定
で低抵抗な配線を形成する方法も提案されている（特開
平３−２０５８３０号）。
することができる多結晶シリコンゲルマニウム（Ｓｉ
1-x Ｇｅx：０＜ｘ＜１）が電極材料として提案されて
いる。その具体例として、コンタクトホール内にノンド
ープの多結晶Ｓｉ1-x Ｇｅx を選択成長させ、イオン注
入により導電性を与え、コンタクトプラグを形成する方
法が提案されている（特開平４−２２１８２１号）。ま
た、選択成長法を用いずにノンドープの多結晶Ｓｉ1-x
Ｇｅx を成膜し、後にイオン注入することにより、安定
で低抵抗な配線を形成する方法も提案されている（特開
平３−２０５８３０号）。
【０００５】
【発明が解決しようとする課題】特開平４−２２１８２
１の方法における多結晶Ｓｉ1-x Ｇｅx の膜の選択成長
は、希望する成長部表面状態やそれ以外の場所の膜種・
膜質により選択性が左右されるため、非常に成長条件の
許容範囲が狭い。したがって、少しでも成長条件が変化
すると、選択性が失われやすい。選択性が失われた場合
には、不必要な部分に形成された膜を除くために改めて
全面エッチング（エッチバック）が必要となる。つま
り、成長バッチ毎、極端な場合にはウェハー毎に選択性
が良好であるか否かの確認を行わなければならない。ま
た、膜の選択成長はシリコン表面上にのみ成長するよう
にしているため、成長速度は、普通の成長速度に比べて
非常に遅くなる。その上、コンタクトホール開孔部付近
に多結晶シリコン膜が露出している構造においては、コ
ンタクトホール底部と同時にこの多結晶シリコン部でも
膜が成長するため、コンタクトホール内部が埋まる前に
開孔部が多結晶Ｓｉ1-xＧｅx により閉じられてしまう
などの欠点があった。
１の方法における多結晶Ｓｉ1-x Ｇｅx の膜の選択成長
は、希望する成長部表面状態やそれ以外の場所の膜種・
膜質により選択性が左右されるため、非常に成長条件の
許容範囲が狭い。したがって、少しでも成長条件が変化
すると、選択性が失われやすい。選択性が失われた場合
には、不必要な部分に形成された膜を除くために改めて
全面エッチング（エッチバック）が必要となる。つま
り、成長バッチ毎、極端な場合にはウェハー毎に選択性
が良好であるか否かの確認を行わなければならない。ま
た、膜の選択成長はシリコン表面上にのみ成長するよう
にしているため、成長速度は、普通の成長速度に比べて
非常に遅くなる。その上、コンタクトホール開孔部付近
に多結晶シリコン膜が露出している構造においては、コ
ンタクトホール底部と同時にこの多結晶シリコン部でも
膜が成長するため、コンタクトホール内部が埋まる前に
開孔部が多結晶Ｓｉ1-xＧｅx により閉じられてしまう
などの欠点があった。
【０００６】一方、特開平３−２０５８３０のように、
あえて選択成長を用いない方法も提案されている。しか
し、特開平３−２０５８３０の方法では、多結晶成膜の
ためどうしてもステップカバレッジが悪く、微細なコン
タクトホールの埋設などでは、プラグ内に空孔ができて
しまい、プラグ抵抗が増大してしまう。また、イオン注
入により不純物をドーピングしているため、深いコンタ
クトホール内に埋め込まれたプラグ全体に均一に不純物
をドーピングするには、高温・長時間の熱処理が必要と
なり、ソース・ドレイン部からチャネル部への不純物拡
散などが発生し、素子の他部へ悪影響を与える。その
上、この手法では、例えば、複雑化した三次元型容量の
形成においては、均一なドーピングが難しいのに加え、
容量の絶縁膜へのイオン注入によるダメージがあるた
め、容量絶縁膜形成後の上部電極には使用できない。こ
のように、膜の下部に注入ダメージが発生するため、こ
の方法の適用範囲は狭いものとなっている。
あえて選択成長を用いない方法も提案されている。しか
し、特開平３−２０５８３０の方法では、多結晶成膜の
ためどうしてもステップカバレッジが悪く、微細なコン
タクトホールの埋設などでは、プラグ内に空孔ができて
しまい、プラグ抵抗が増大してしまう。また、イオン注
入により不純物をドーピングしているため、深いコンタ
クトホール内に埋め込まれたプラグ全体に均一に不純物
をドーピングするには、高温・長時間の熱処理が必要と
なり、ソース・ドレイン部からチャネル部への不純物拡
散などが発生し、素子の他部へ悪影響を与える。その
上、この手法では、例えば、複雑化した三次元型容量の
形成においては、均一なドーピングが難しいのに加え、
容量の絶縁膜へのイオン注入によるダメージがあるた
め、容量絶縁膜形成後の上部電極には使用できない。こ
のように、膜の下部に注入ダメージが発生するため、こ
の方法の適用範囲は狭いものとなっている。
【０００７】本発明は上記欠点に鑑み、ステップカバレ
ッジが良く、微細なコンタクトホールの埋設に適してお
り、かつコンタクト抵抗の小さな半導体薄膜形成方法を
提供することを目的とする。
ッジが良く、微細なコンタクトホールの埋設に適してお
り、かつコンタクト抵抗の小さな半導体薄膜形成方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体薄膜形成
方法は、電導性を持たせる目的の不純物を含んだ多結晶
シリコンゲルマニウム（Ｓｉ1-x Ｇｅx ）薄膜の形成方
法であって、ＣＶＤ法により不純物を導入しながらアモ
ルファスシリコンゲルマニウム（ａ−Ｓｉ1-xＧｅx ）
薄膜を堆積し、その後の熱処理により前記薄膜を多結晶
化させる。
方法は、電導性を持たせる目的の不純物を含んだ多結晶
シリコンゲルマニウム（Ｓｉ1-x Ｇｅx ）薄膜の形成方
法であって、ＣＶＤ法により不純物を導入しながらアモ
ルファスシリコンゲルマニウム（ａ−Ｓｉ1-xＧｅx ）
薄膜を堆積し、その後の熱処理により前記薄膜を多結晶
化させる。
【０００９】この場合、多結晶Ｓｉ1-x Ｇｅx 薄膜のＧ
ｅ含有量をｘ＝０．１〜０．５とすることが好ましく、
さらには、多結晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量をｘ
＝０．２〜０．４とすることが好ましい。
ｅ含有量をｘ＝０．１〜０．５とすることが好ましく、
さらには、多結晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量をｘ
＝０．２〜０．４とすることが好ましい。
【００１０】また、前記不純物を含んだＳｉ1-x Ｇｅx
薄膜の成膜に、前記不純物を導入するガスとともに、シ
リコンガスであるＳｉＨ4 、Ｓｉ2Ｈ6 、Ｓｉ3Ｈ6のう
ちの少なくともひとつと、ゲルマニウムガスであるＧｅ
Ｈ4、ＧｅＦ4のうちの少なくともひとつとを用いるのが
好ましい。また、前記不純物を含んだ多結晶Ｓｉ1-xＧ
ｅx 薄膜の成膜において、４３０〜５５０℃の温度範囲
において、さらに望ましくは４５０〜５１０℃におい
て、ａ−Ｓｉ1-x Ｇｅx 薄膜の成膜を行なうのも好まし
い。
薄膜の成膜に、前記不純物を導入するガスとともに、シ
リコンガスであるＳｉＨ4 、Ｓｉ2Ｈ6 、Ｓｉ3Ｈ6のう
ちの少なくともひとつと、ゲルマニウムガスであるＧｅ
Ｈ4、ＧｅＦ4のうちの少なくともひとつとを用いるのが
好ましい。また、前記不純物を含んだ多結晶Ｓｉ1-xＧ
ｅx 薄膜の成膜において、４３０〜５５０℃の温度範囲
において、さらに望ましくは４５０〜５１０℃におい
て、ａ−Ｓｉ1-x Ｇｅx 薄膜の成膜を行なうのも好まし
い。
【００１１】さらに、前記不純物を導入するガスとし
て、フォスフィン（ＰＨ3 ）および第３ブチルフォスフ
ィン（ＴＢＰ）のうちの少なくとも一方を、薄膜の成膜
時に用いるか、アルシン（ＡｓＨ3 ）または三塩化砒素
（ＡｓＣｌ3 ）または第３ブチルアルシン（ＴＢＡ）を
薄膜の成膜時に用いるのが好ましく、あるいは前記不純
物を導入するガスとして、ジボラン（Ｂ2 Ｈ6 ）を薄膜
の成膜時に用いるのが好ましい。
て、フォスフィン（ＰＨ3 ）および第３ブチルフォスフ
ィン（ＴＢＰ）のうちの少なくとも一方を、薄膜の成膜
時に用いるか、アルシン（ＡｓＨ3 ）または三塩化砒素
（ＡｓＣｌ3 ）または第３ブチルアルシン（ＴＢＡ）を
薄膜の成膜時に用いるのが好ましく、あるいは前記不純
物を導入するガスとして、ジボラン（Ｂ2 Ｈ6 ）を薄膜
の成膜時に用いるのが好ましい。
【００１２】
【作用】不純物を導入しながらＣＶＤ法によりアモルフ
ァスシリコンゲルマニウム（ａ−Ｓｉ1-x Ｇｅx ）薄膜
を堆積した後に熱処理により多結晶化させる際に、多結
晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量を適宜に（例えば、
ｘ＝０．２〜０．４）制御して、良好なステップカバレ
ッジの特性を引きだし、その後の多結晶化に多結晶Ｓｉ
1-x Ｇｅx 薄膜を低抵抗にさせる。
ァスシリコンゲルマニウム（ａ−Ｓｉ1-x Ｇｅx ）薄膜
を堆積した後に熱処理により多結晶化させる際に、多結
晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量を適宜に（例えば、
ｘ＝０．２〜０．４）制御して、良好なステップカバレ
ッジの特性を引きだし、その後の多結晶化に多結晶Ｓｉ
1-x Ｇｅx 薄膜を低抵抗にさせる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜図１（ｄ）は、本発明の半導
体薄膜形成方法の第１の実施例における各工程を示す半
導体デバイスの断面図である。本実施例においては、半
導体デバイスの活性層と配線層とを接続するコンタクト
ホールを本発明の半導体薄膜形成方法を用いて埋設して
コンタクトプラグを形成することにより、コンタクト抵
抗評価用基板を作成するものとする。
て説明する。図１（ａ）〜図１（ｄ）は、本発明の半導
体薄膜形成方法の第１の実施例における各工程を示す半
導体デバイスの断面図である。本実施例においては、半
導体デバイスの活性層と配線層とを接続するコンタクト
ホールを本発明の半導体薄膜形成方法を用いて埋設して
コンタクトプラグを形成することにより、コンタクト抵
抗評価用基板を作成するものとする。
【００１４】まず、図１（ａ）に示すように、面方位
（１００）のＰ型シリコン基板１１の表面にＡｓをイオ
ン注入してｎ+ 拡散層１２を形成する。次に図１（ｂ）
に示すように、全面にシリコン酸化膜１３を形成した後
に、フォトリソグラフィー工程およびイオンエッチング
工程により、直径０．１５μｍ、深さ０．５μｍのコン
タクトホール１４を形成する。
（１００）のＰ型シリコン基板１１の表面にＡｓをイオ
ン注入してｎ+ 拡散層１２を形成する。次に図１（ｂ）
に示すように、全面にシリコン酸化膜１３を形成した後
に、フォトリソグラフィー工程およびイオンエッチング
工程により、直径０．１５μｍ、深さ０．５μｍのコン
タクトホール１４を形成する。
【００１５】次に図１（ｃ）に示すように、通常の抵抗
加熱型バッチ式ＬＰＣＶＤ装置を用い、燐（Ｐ）をドー
プしたアモルファス・シリコン・ゲルマニューム（ａ−
Ｓｉ 1-x Ｇｅx （０＜ｘ＜０．５））の薄膜１５を厚さ
４００ｎｍになるように成膜した。成膜条件は、反応管
内温度４５０℃、圧力０．３〜０．９Ｔｏｒｒ、反応ガ
スとして１００％−Ｓｉ2 Ｈ6 ，１００％−ＧｅＨ4 ，
Ｈｅベース４％−ＰＨ 3 ガスを用い、それぞれの流量は
１００ｓｃｃｍ，０〜５００ｓｃｃｍ，１５０ｓｃｃｍ
とし、圧力はＳｉ2 Ｈ6 分圧が一定となるようにした
（なお、ｓｃｃｍ＝Standard Cubic Centimeter per Mi
nute）。
加熱型バッチ式ＬＰＣＶＤ装置を用い、燐（Ｐ）をドー
プしたアモルファス・シリコン・ゲルマニューム（ａ−
Ｓｉ 1-x Ｇｅx （０＜ｘ＜０．５））の薄膜１５を厚さ
４００ｎｍになるように成膜した。成膜条件は、反応管
内温度４５０℃、圧力０．３〜０．９Ｔｏｒｒ、反応ガ
スとして１００％−Ｓｉ2 Ｈ6 ，１００％−ＧｅＨ4 ，
Ｈｅベース４％−ＰＨ 3 ガスを用い、それぞれの流量は
１００ｓｃｃｍ，０〜５００ｓｃｃｍ，１５０ｓｃｃｍ
とし、圧力はＳｉ2 Ｈ6 分圧が一定となるようにした
（なお、ｓｃｃｍ＝Standard Cubic Centimeter per Mi
nute）。
【００１６】その後、図１（ｄ）に示すように、このａ
−Ｓｉ1-x Ｇｅx 薄膜を窒素雰囲気中で６００℃、３０
分間の熱処理を行い多結晶Ｓｉ1-x Ｇｅx 薄膜１６を形
成し、その後、イオンエッチング工程により酸化膜上の
多結晶Ｓｉ1-x Ｇｅx 薄膜を一部取り除き、分離溝１７
を作って多結晶Ｓｉ1-x Ｇｅx コンタクトプラグ部を１
０００個直列に接続されるように形成した（１０００個
という個数は測定精度を向上させるためおよび作成を容
易にするためという観点から選択したが、この個数に限
定するものではない）。
−Ｓｉ1-x Ｇｅx 薄膜を窒素雰囲気中で６００℃、３０
分間の熱処理を行い多結晶Ｓｉ1-x Ｇｅx 薄膜１６を形
成し、その後、イオンエッチング工程により酸化膜上の
多結晶Ｓｉ1-x Ｇｅx 薄膜を一部取り除き、分離溝１７
を作って多結晶Ｓｉ1-x Ｇｅx コンタクトプラグ部を１
０００個直列に接続されるように形成した（１０００個
という個数は測定精度を向上させるためおよび作成を容
易にするためという観点から選択したが、この個数に限
定するものではない）。
【００１７】上述の実施例に基づいて作成されたコンタ
クト抵抗評価用基板の比較対象となる従来方法による基
板をコンタクト抵抗評価用基板と同一の形状で作成し
た。すなわち、６００℃、１Ｔｏｒｒで多結晶成膜し、
イオン注入後６００℃、３０分間の熱処理を行った。た
だし、リン濃度のプロファイル制御のため、成膜を５０
ｎｍと３５０ｎｍの２回に分けて行い、それぞれの成長
膜に３０ｋｅＶ，５×１０15ｃｍ-2と７０ｋｅＶ，２×
１０16ｃｍ-2のイオン注入を行った。
クト抵抗評価用基板の比較対象となる従来方法による基
板をコンタクト抵抗評価用基板と同一の形状で作成し
た。すなわち、６００℃、１Ｔｏｒｒで多結晶成膜し、
イオン注入後６００℃、３０分間の熱処理を行った。た
だし、リン濃度のプロファイル制御のため、成膜を５０
ｎｍと３５０ｎｍの２回に分けて行い、それぞれの成長
膜に３０ｋｅＶ，５×１０15ｃｍ-2と７０ｋｅＶ，２×
１０16ｃｍ-2のイオン注入を行った。
【００１８】第１の実施例に基づいて作製したコンタク
ト抵抗評価用基板について、コンタクト抵抗を測定し
た。その結果、各コンタクトプラグのコンタクト抵抗
は、Ｇｅ組成比ｘ＝０．２〜０．４において、２２０±
２０Ωとなり、ｘ＝０．１および０．５では、それぞ
れ、２９０Ωおよび２８０Ωとなった。また、従来方法
（ｘ＝０．３）によって作成された基板においては、コ
ンタクト抵抗は３７０Ωであった。これらの抵抗値を比
較すると、本実施例を用いることにより、コンタクト抵
抗は低減されることが分かり、特にｘ＝０．２〜０．４
が望ましいことが分かる。
ト抵抗評価用基板について、コンタクト抵抗を測定し
た。その結果、各コンタクトプラグのコンタクト抵抗
は、Ｇｅ組成比ｘ＝０．２〜０．４において、２２０±
２０Ωとなり、ｘ＝０．１および０．５では、それぞ
れ、２９０Ωおよび２８０Ωとなった。また、従来方法
（ｘ＝０．３）によって作成された基板においては、コ
ンタクト抵抗は３７０Ωであった。これらの抵抗値を比
較すると、本実施例を用いることにより、コンタクト抵
抗は低減されることが分かり、特にｘ＝０．２〜０．４
が望ましいことが分かる。
【００１９】また、コンタクトホールが埋め込まれてい
る状態を走査型電子顕微鏡により観察したところ、図２
（ｂ）に示すように、従来方法によるものではプラグの
途中に空孔が生じているのに対し、図２（ａ）に示す第
１の実施例によるものでは全く空孔が見られない。
る状態を走査型電子顕微鏡により観察したところ、図２
（ｂ）に示すように、従来方法によるものではプラグの
途中に空孔が生じているのに対し、図２（ａ）に示す第
１の実施例によるものでは全く空孔が見られない。
【００２０】第１の実施例において、従来方法によるも
のよりコンタクト抵抗が低減した理由は次に述べるよう
に理解される。従来例においては、コンタクトプラグの
中に空孔が生じる。また、６００℃、３０分アニールで
は、充分に不純物がプラグ内に均一に拡散せず、かつ充
分に活性化していない。しかし、第１の実施例では、ス
テップカバレッジが良好で、全くプラグの空孔がみられ
ていないため、従来例のように電流の流れるプラグの断
面積が減少しておらず、かつ、不純物のドーピングがプ
ラグ内で均一になっている。また、６００℃、３０分ア
ニールで不純物の充分な活性化が行われている。
のよりコンタクト抵抗が低減した理由は次に述べるよう
に理解される。従来例においては、コンタクトプラグの
中に空孔が生じる。また、６００℃、３０分アニールで
は、充分に不純物がプラグ内に均一に拡散せず、かつ充
分に活性化していない。しかし、第１の実施例では、ス
テップカバレッジが良好で、全くプラグの空孔がみられ
ていないため、従来例のように電流の流れるプラグの断
面積が減少しておらず、かつ、不純物のドーピングがプ
ラグ内で均一になっている。また、６００℃、３０分ア
ニールで不純物の充分な活性化が行われている。
【００２１】以上説明したように、第１の実施例の方法
を用いることにより、０．１５μｍ程度に微細なコンタ
クト径であっても、低抵抗なコンタクトプラグの形成が
可能となり、今後の半導体デバイスの高集積化に大いに
寄与できるであろうことが明らかとなった。なお、本第
１の実施例では、多結晶化するための熱処理として、６
００℃で３０分間アニールを施しているが、その条件以
外でも、５８０〜１０００℃の温度範囲で、ａ−Ｓｉ
1-x Ｇｅx 薄膜の結晶化が完了する時間以上の期間アニ
ールを施せば本発明の効果は得られるものであって、６
００℃３０分という条件に制約されるものではない。し
かも、デバイス形成の際に、ａ−Ｓｉ1-xＧｅx 薄膜形
成後に、結晶化に充分な熱処理が加わる工程が含まれて
いる場合には、あえて、この結晶化のためのアニールを
行なわなくともよい。また、本実施例では、不純物とし
てＰを使用しているが、その代わりにＡｓやＢを用いて
も同様の効果が得られる。
を用いることにより、０．１５μｍ程度に微細なコンタ
クト径であっても、低抵抗なコンタクトプラグの形成が
可能となり、今後の半導体デバイスの高集積化に大いに
寄与できるであろうことが明らかとなった。なお、本第
１の実施例では、多結晶化するための熱処理として、６
００℃で３０分間アニールを施しているが、その条件以
外でも、５８０〜１０００℃の温度範囲で、ａ−Ｓｉ
1-x Ｇｅx 薄膜の結晶化が完了する時間以上の期間アニ
ールを施せば本発明の効果は得られるものであって、６
００℃３０分という条件に制約されるものではない。し
かも、デバイス形成の際に、ａ−Ｓｉ1-xＧｅx 薄膜形
成後に、結晶化に充分な熱処理が加わる工程が含まれて
いる場合には、あえて、この結晶化のためのアニールを
行なわなくともよい。また、本実施例では、不純物とし
てＰを使用しているが、その代わりにＡｓやＢを用いて
も同様の効果が得られる。
【００２２】次に本発明の第２の実施例について図３
（ａ），（ｂ），（ｃ）を参照して説明する。本実施例
においては、メモリデバイスの容量電極のための薄膜を
形成する。まず、図３（ａ）に示すように、面方位（１
００）Ｐ型シリコン単結晶基板表面にＡｓをイオン注入
してｎ+ の拡散層２２を作り、その上に厚さ１μｍのシ
リコン酸化膜２３を形成し、その酸化膜に幅１μｍの溝
を形成する。溝を形成した後に、第１の実施例と同様
に、ａ−Ｓｉ1-x Ｇｅx （ｘ＝０．３）薄膜を３０ｎｍ
成膜し、６００℃、３０分の熱処理により多結晶化した
結晶シリコン薄膜２６を形成する。
（ａ），（ｂ），（ｃ）を参照して説明する。本実施例
においては、メモリデバイスの容量電極のための薄膜を
形成する。まず、図３（ａ）に示すように、面方位（１
００）Ｐ型シリコン単結晶基板表面にＡｓをイオン注入
してｎ+ の拡散層２２を作り、その上に厚さ１μｍのシ
リコン酸化膜２３を形成し、その酸化膜に幅１μｍの溝
を形成する。溝を形成した後に、第１の実施例と同様
に、ａ−Ｓｉ1-x Ｇｅx （ｘ＝０．３）薄膜を３０ｎｍ
成膜し、６００℃、３０分の熱処理により多結晶化した
結晶シリコン薄膜２６を形成する。
【００２３】次に図３（ｂ）に示すように、多結晶Ｓｉ
1-x Ｇｅx の薄膜２６をパターニングし下部電極２６Ａ
を形成した後、容量を形成するための絶縁膜２７を５ｎ
ｍの厚さに形成する。絶縁膜２７を形成した後に、図３
（ｃ）に示すように、上部電極２８とするために、ａ−
Ｓｉ1-x Ｇｅx （ｘ＝０．３）の薄膜を１５０ｎｍ成膜
し、６００℃、３０分の熱処理により多結晶化した。
1-x Ｇｅx の薄膜２６をパターニングし下部電極２６Ａ
を形成した後、容量を形成するための絶縁膜２７を５ｎ
ｍの厚さに形成する。絶縁膜２７を形成した後に、図３
（ｃ）に示すように、上部電極２８とするために、ａ−
Ｓｉ1-x Ｇｅx （ｘ＝０．３）の薄膜を１５０ｎｍ成膜
し、６００℃、３０分の熱処理により多結晶化した。
【００２４】上述の第２の実施例に基づいて作成された
容量の比較対象となる従来方法による容量を同一の形状
で作成した。すなわち、６００℃、１Ｔｏｒｒで多結晶
Ｓｉ 1-x Ｇｅx 薄膜（ｘ＝０．３）を３０ｎｍ成膜し、
１５ｋｅＶ，９×１０14ｃｍ -2でＰをイオン注入し、６
００℃、３０分の熱処理を施したものを下部電極２６Ａ
として用いた。上部電極２８に関しては、この従来の方
法によると、イオン注入による絶縁膜へのダメージがあ
り、第２の実施例との比較が難しくなるため、上部電極
は第２の実施例と同様の方法で形成した。
容量の比較対象となる従来方法による容量を同一の形状
で作成した。すなわち、６００℃、１Ｔｏｒｒで多結晶
Ｓｉ 1-x Ｇｅx 薄膜（ｘ＝０．３）を３０ｎｍ成膜し、
１５ｋｅＶ，９×１０14ｃｍ -2でＰをイオン注入し、６
００℃、３０分の熱処理を施したものを下部電極２６Ａ
として用いた。上部電極２８に関しては、この従来の方
法によると、イオン注入による絶縁膜へのダメージがあ
り、第２の実施例との比較が難しくなるため、上部電極
は第２の実施例と同様の方法で形成した。
【００２５】このようにして作製した容量についてその
特性を測定した。高周波Ｃ−Ｖ特性より、下部電極に＋
３Ｖ印加したときの容量値Ｃとゼロバイアス付近での容
量値Ｃ0 との比（Ｃ／Ｃ0 ）を表１に示す。
特性を測定した。高周波Ｃ−Ｖ特性より、下部電極に＋
３Ｖ印加したときの容量値Ｃとゼロバイアス付近での容
量値Ｃ0 との比（Ｃ／Ｃ0 ）を表１に示す。
【００２６】
【表１】 表１より、本第２の実施例を用いることにより、電極内
でのキャリアの空乏化が殆ど見られず、広いバイアス領
域で安定な容量が得られ、従来よりも良好な電極が形成
されていることがわかる。
でのキャリアの空乏化が殆ど見られず、広いバイアス領
域で安定な容量が得られ、従来よりも良好な電極が形成
されていることがわかる。
【００２７】本第２の実施例においては、単純な容量構
造で示しているが、図４（ａ）に示した多重シリンダ型
や図４（ｂ）に示した多層フィン型などのように、容量
構造（Capacitor Structure）が複雑なものもある。シ
リコン基板３１，４１の上の層間膜３２，４２に複雑な
形状をした下部電極３６，４６が形成されている。複雑
な形状をした下部電極３６，４６の表面に絶縁膜３７，
４７が形成され、さらにその上に上部電極３８，４８が
形成される。このように形状が複雑でも、本発明を適用
すれば、その容量電極の薄膜化に充分対応でき、良好な
容量特性を得ることができる。また、上述の実施例にお
いては、不純物として、Ｐを用いたが、ＡｓやＢを用い
ても同様の効果が得られる。
造で示しているが、図４（ａ）に示した多重シリンダ型
や図４（ｂ）に示した多層フィン型などのように、容量
構造（Capacitor Structure）が複雑なものもある。シ
リコン基板３１，４１の上の層間膜３２，４２に複雑な
形状をした下部電極３６，４６が形成されている。複雑
な形状をした下部電極３６，４６の表面に絶縁膜３７，
４７が形成され、さらにその上に上部電極３８，４８が
形成される。このように形状が複雑でも、本発明を適用
すれば、その容量電極の薄膜化に充分対応でき、良好な
容量特性を得ることができる。また、上述の実施例にお
いては、不純物として、Ｐを用いたが、ＡｓやＢを用い
ても同様の効果が得られる。
【００２８】
【発明の効果】以上説明したように本発明は、不純物を
導入しながらＣＶＤ法によりアモルファスシリコンゲル
マニウム（ａ−Ｓｉ1-x Ｇｅx ）薄膜を堆積し、後に熱
処理により多結晶化させ、その際に、多結晶Ｓｉ1-x Ｇ
ｅx 薄膜のＧｅ含有量を適宜に（例えば、ｘ＝０．２〜
０．４）制御することにより、良好なステップカバレッ
ジを有し、充分に低抵抗な薄膜を形成できるという効果
がある。
導入しながらＣＶＤ法によりアモルファスシリコンゲル
マニウム（ａ−Ｓｉ1-x Ｇｅx ）薄膜を堆積し、後に熱
処理により多結晶化させ、その際に、多結晶Ｓｉ1-x Ｇ
ｅx 薄膜のＧｅ含有量を適宜に（例えば、ｘ＝０．２〜
０．４）制御することにより、良好なステップカバレッ
ジを有し、充分に低抵抗な薄膜を形成できるという効果
がある。
【図１】（ａ）〜（ｄ）は、本発明の半導体薄膜形成方
法の第１の実施例における各工程を示す半導体デバイス
の断面図である。
法の第１の実施例における各工程を示す半導体デバイス
の断面図である。
【図２】（ａ）は、図１で示された第１の実施例におい
てコンタクトホールが埋め込まれている状態を示す断面
図である。（ｂ）は、従来の方法でコンタクトホールが
埋め込まれている状態を示す断面図である。
てコンタクトホールが埋め込まれている状態を示す断面
図である。（ｂ）は、従来の方法でコンタクトホールが
埋め込まれている状態を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の半導体薄膜形成方
法の第２の実施例における各工程を示す半導体デバイス
の断面図である。
法の第２の実施例における各工程を示す半導体デバイス
の断面図である。
【図４】（ａ）は、多重シリンダ型の容量構造を示す断
面図である。（ｂ）は、多層フィン型の容量構造を示す
断面図である。
面図である。（ｂ）は、多層フィン型の容量構造を示す
断面図である。
１１，３１，４１ シリコン基板 １２，２２ ｎ+ 拡散層 １３，２３ シリコン酸化膜 １４ コンタクトホール １５ アモルファスシリコンゲルマニウム薄膜 １６，２６ 多結晶シリコンゲルマニウム薄膜 １７ 分離溝 ２６Ａ，２８，３６，４６ 下部電極 ２７，３７，４７ 絶縁膜 ２８，３８，４８ 上部電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年７月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】本発明の半導体薄膜形成
方法は、導電性を持たせる目的の不純物を含んだ多結晶
シリコンゲルマニウム（Ｓｉ1-x Ｇｅx ）薄膜の形成方
法であって、ＣＶＤ法により不純物を導入しながらアモ
ルファスシリコンゲルマニウム（ａ−Ｓｉ1-xＧｅx ）
薄膜を堆積し、その後の熱処理により前記薄膜を多結晶
化させる。
方法は、導電性を持たせる目的の不純物を含んだ多結晶
シリコンゲルマニウム（Ｓｉ1-x Ｇｅx ）薄膜の形成方
法であって、ＣＶＤ法により不純物を導入しながらアモ
ルファスシリコンゲルマニウム（ａ−Ｓｉ1-xＧｅx ）
薄膜を堆積し、その後の熱処理により前記薄膜を多結晶
化させる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、前記不純物を含んだＳｉ1-x Ｇｅx
薄膜の成膜に、前記不純物を導入するガスとともに、シ
リコンガスであるＳｉＨ4、Ｓｉ2Ｈ6、Ｓｉ3Ｈ8 のうち
の少なくともひとつと、ゲルマニウムガスであるＧｅＨ
4、ＧｅＦ4のうちの少なくともひとつとを用いるのが好
ましい。また、前記不純物を含んだ多結晶Ｓｉ1-x Ｇｅ
x 薄膜の成膜において、４３０〜５５０℃の温度範囲に
おいて、さらに望ましくは４５０〜５１０℃において、
ａ−Ｓｉ1-x Ｇｅx 薄膜の成膜を行なうのも好ましい。
薄膜の成膜に、前記不純物を導入するガスとともに、シ
リコンガスであるＳｉＨ4、Ｓｉ2Ｈ6、Ｓｉ3Ｈ8 のうち
の少なくともひとつと、ゲルマニウムガスであるＧｅＨ
4、ＧｅＦ4のうちの少なくともひとつとを用いるのが好
ましい。また、前記不純物を含んだ多結晶Ｓｉ1-x Ｇｅ
x 薄膜の成膜において、４３０〜５５０℃の温度範囲に
おいて、さらに望ましくは４５０〜５１０℃において、
ａ−Ｓｉ1-x Ｇｅx 薄膜の成膜を行なうのも好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【作用】不純物を導入しながらＣＶＤ法によりアモルフ
ァスシリコンゲルマニウム（ａ−Ｓｉ1-x Ｇｅx ）薄膜
を堆積した後に熱処理により多結晶化させる際に、多結
晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量を適宜に（例えば、
ｘ＝０．２〜０．４）制御して、良好なステップカバレ
ッジの特性を引きだし、その後の多結晶化により多結晶
Ｓｉ1-x Ｇｅx 薄膜を低抵抗にさせる。
ァスシリコンゲルマニウム（ａ−Ｓｉ1-x Ｇｅx ）薄膜
を堆積した後に熱処理により多結晶化させる際に、多結
晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量を適宜に（例えば、
ｘ＝０．２〜０．４）制御して、良好なステップカバレ
ッジの特性を引きだし、その後の多結晶化により多結晶
Ｓｉ1-x Ｇｅx 薄膜を低抵抗にさせる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】次に図１（ｃ）に示すように、通常の抵抗
加熱型バッチ式ＬＰＣＶＤ装置を用い、燐（Ｐ）をドー
プしたアモルファス・シリコン・ゲルマニウム（ａ−Ｓ
ｉ1- x Ｇｅx （０＜ｘ＜０．５））の薄膜１５を厚さ４
００ｎｍになるように成膜した。成膜条件は、反応管内
温度４５０℃、圧力０．３〜０．９Ｔｏｒｒ、反応ガス
として１００％−Ｓｉ2 Ｈ6 ，１００％−ＧｅＨ4 ，Ｈ
ｅベース４％−ＰＨ3ガスを用い、それぞれの流量は１
００ｓｃｃｍ，０〜５００ｓｃｃｍ，１５０ｓｃｃｍと
し、圧力はＳｉ2 Ｈ6 分圧が一定となるようにした（な
お、ｓｃｃｍ＝Standard Cubic Centimeter per Minut
e）。
加熱型バッチ式ＬＰＣＶＤ装置を用い、燐（Ｐ）をドー
プしたアモルファス・シリコン・ゲルマニウム（ａ−Ｓ
ｉ1- x Ｇｅx （０＜ｘ＜０．５））の薄膜１５を厚さ４
００ｎｍになるように成膜した。成膜条件は、反応管内
温度４５０℃、圧力０．３〜０．９Ｔｏｒｒ、反応ガス
として１００％−Ｓｉ2 Ｈ6 ，１００％−ＧｅＨ4 ，Ｈ
ｅベース４％−ＰＨ3ガスを用い、それぞれの流量は１
００ｓｃｃｍ，０〜５００ｓｃｃｍ，１５０ｓｃｃｍと
し、圧力はＳｉ2 Ｈ6 分圧が一定となるようにした（な
お、ｓｃｃｍ＝Standard Cubic Centimeter per Minut
e）。
Claims (8)
- 【請求項１】 電導性を持たせる目的の不純物を含んだ
多結晶シリコンゲルマニウム（Ｓｉ1-x Ｇｅx ）薄膜の
形成方法において、ＣＶＤ法により不純物を導入しなが
らアモルファスシリコンゲルマニウム（ａ−Ｓｉ1-x Ｇ
ｅx ）薄膜を堆積し、その後の熱処理により前記薄膜を
多結晶化させることを特徴とする半導体薄膜の形成方
法。 - 【請求項２】 多結晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量
をｘ＝０．１〜０．５とすることを特徴とする請求項１
記載の半導体薄膜の形成方法。 - 【請求項３】 多結晶Ｓｉ1-x Ｇｅx 薄膜のＧｅ含有量
をｘ＝０．２〜０．４とすることを特徴とする請求項１
記載の半導体薄膜の形成方法。 - 【請求項４】 前記不純物を含んだＳｉ1-x Ｇｅx 薄膜
の成膜に、前記不純物を導入するガスとともに、シリコ
ンガスであるＳｉＨ4 、Ｓｉ2Ｈ6 、Ｓｉ3Ｈ 6のうちの
少なくともひとつと、ゲルマニウムガスであるＧｅ
Ｈ4、ＧｅＦ4のうちの少なくともひとつとを用いる請求
項１ないし３のいずれか１項記載の半導体薄膜の形成方
法。 - 【請求項５】 前記不純物を含んだ多結晶Ｓｉ1-x Ｇｅ
x 薄膜の成膜において、４３０〜５５０℃の温度範囲に
おいて、さらに望ましくは４５０〜５１０℃において、
ａ−Ｓｉ1-x Ｇｅx 薄膜の成膜を行なうことを特徴とす
る請求項１ないし４のいずれか１項記載の半導体薄膜の
形成方法。 - 【請求項６】 前記不純物を導入するガスとして、フォ
スフィン（ＰＨ3 ）および第３ブチルフォスフィン（Ｔ
ＢＰ）のうちの少なくとも一方を、薄膜の成膜時に用い
る請求項１ないし５のいずれか１項記載の半導体薄膜の
形成方法。 - 【請求項７】 前記不純物を導入するガスとして、アル
シン（ＡｓＨ3 ）または三塩化砒素（ＡｓＣｌ3 ）また
は第３ブチルアルシン（ＴＢＡ）を薄膜の成膜時に用い
る請求項１ないし５のいずれか１項記載の半導体薄膜の
形成方法。 - 【請求項８】 前記不純物を導入するガスとして、ジボ
ラン（Ｂ2 Ｈ6 ）を薄膜の成膜時に用いる請求項１ない
し５のいずれか１項記載の半導体薄膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277454A JP2707985B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277454A JP2707985B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139032A true JPH08139032A (ja) | 1996-05-31 |
| JP2707985B2 JP2707985B2 (ja) | 1998-02-04 |
Family
ID=17583814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6277454A Expired - Fee Related JP2707985B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707985B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077845A (ja) * | 2001-09-05 | 2003-03-14 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
| US6828616B2 (en) | 2001-01-15 | 2004-12-07 | Samsung Electronics Co., Ltd. | Integrated circuit devices that utilize doped Poly-Si1−xGex conductive plugs as interconnects |
| JP2005536054A (ja) * | 2002-08-14 | 2005-11-24 | エーエスエム アメリカ インコーポレイテッド | アモルファスケイ素含有膜の堆積 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273624A (ja) * | 1985-09-26 | 1987-04-04 | Sumitomo Electric Ind Ltd | アモルフアスシリコンゲルマニウム薄膜の製造方法 |
| JPH03184324A (ja) * | 1989-12-13 | 1991-08-12 | Canon Inc | 多結晶ＳｉＧｅ薄膜の形成方法 |
| JPH03230521A (ja) * | 1989-12-01 | 1991-10-14 | Texas Instr Inc <Ti> | シリコン膜堆積法 |
| JPH04168769A (ja) * | 1990-10-31 | 1992-06-16 | Sanyo Electric Co Ltd | 光起電力素子の製造方法 |
| JPH05343316A (ja) * | 1991-09-30 | 1993-12-24 | Nec Corp | 半導体装置の製造方法 |
| JPH05347248A (ja) * | 1992-06-15 | 1993-12-27 | Fujitsu Ltd | 減圧気相成長法 |
-
1994
- 1994-11-11 JP JP6277454A patent/JP2707985B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (5)
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| US6828616B2 (en) | 2001-01-15 | 2004-12-07 | Samsung Electronics Co., Ltd. | Integrated circuit devices that utilize doped Poly-Si1−xGex conductive plugs as interconnects |
| US7316954B2 (en) | 2001-01-15 | 2008-01-08 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices that utilize doped poly-Si1−xGex conductive plugs as interconnects |
| JP2003077845A (ja) * | 2001-09-05 | 2003-03-14 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
| JP2005536054A (ja) * | 2002-08-14 | 2005-11-24 | エーエスエム アメリカ インコーポレイテッド | アモルファスケイ素含有膜の堆積 |
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2707985B2 (ja) | 1998-02-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |