JPH0817845A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0817845A JPH0817845A JP17358894A JP17358894A JPH0817845A JP H0817845 A JPH0817845 A JP H0817845A JP 17358894 A JP17358894 A JP 17358894A JP 17358894 A JP17358894 A JP 17358894A JP H0817845 A JPH0817845 A JP H0817845A
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- sipos
- polysilicon
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Abstract
(57)【要約】
【目的】ウオツシユドエミツタポリシリコン層を有する
半導体装置において、容易に固相エピタキシヤルの発生
を抑制する。 【構成】半導体基板１とウオツシユドエミツタポリシリ
コン層４Ａとの間にポリシリコンに酸素をドーピングし
てなる SIPOS（Semi-Insulating-Polycristaline-Silic
on）膜１０Ａを設けるようにしたことにより、容易に固
相エピタキシヤルの発生を抑制し得、安定した特性の半
導体装置１２を得ることができる。
半導体装置において、容易に固相エピタキシヤルの発生
を抑制する。 【構成】半導体基板１とウオツシユドエミツタポリシリ
コン層４Ａとの間にポリシリコンに酸素をドーピングし
てなる SIPOS（Semi-Insulating-Polycristaline-Silic
on）膜１０Ａを設けるようにしたことにより、容易に固
相エピタキシヤルの発生を抑制し得、安定した特性の半
導体装置１２を得ることができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図５） 発明が解決しようとする課題（図６〜図８） 課題を解決するための手段（図１〜図４） 作用（図１） 実施例（図１〜図４） 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にウオツシユドエミツタポリシリコン層
を有する半導体装置及びその製造方法に適用して好適な
ものである。
方法に関し、特にウオツシユドエミツタポリシリコン層
を有する半導体装置及びその製造方法に適用して好適な
ものである。
【０００３】
【従来の技術】従来、ウオツシユドエミツタポリシリコ
ン層を有する半導体装置は、図５に示すような工程によ
り製造される。すなわち先ず図５（Ａ）のように、シリ
コン基板１の表面に酸化膜でなる絶縁層２を成膜し、こ
の絶縁層２にエミツタ電極形成のためのコンタクトホー
ル３を空ける。
ン層を有する半導体装置は、図５に示すような工程によ
り製造される。すなわち先ず図５（Ａ）のように、シリ
コン基板１の表面に酸化膜でなる絶縁層２を成膜し、こ
の絶縁層２にエミツタ電極形成のためのコンタクトホー
ル３を空ける。
【０００４】次に図５（Ｂ）に示すように、コンタクト
ホール３が埋め込まれるようにポリシリコン層４を堆積
させる。次に図５（Ｃ）に示すように、ポリシリコン層
４を通してコンタクトホール３に不純物（例えばＡ
ｓ+ ）をイオン注入し、熱拡散処理を施すことにより、
Ｎ+ 層５を生成する。この結果ウオツシユドエミツタポ
リシリコン層６を有する半導体装置７を得ることができ
る。
ホール３が埋め込まれるようにポリシリコン層４を堆積
させる。次に図５（Ｃ）に示すように、ポリシリコン層
４を通してコンタクトホール３に不純物（例えばＡ
ｓ+ ）をイオン注入し、熱拡散処理を施すことにより、
Ｎ+ 層５を生成する。この結果ウオツシユドエミツタポ
リシリコン層６を有する半導体装置７を得ることができ
る。
【０００５】
【発明が解決しようとする課題】ところが、かかる構成
の半導体装置７においては、熱拡散処理後、ポリシリコ
ン層４が再結晶してウオツシユドエミツタポリシリコン
層６となる際、下地のシリコン基板１の結晶方位と同方
位の結晶となり、固相エピタキシヤルが形成される場合
がある。この固相エピタキシヤルは１個のトランジスタ
でみた場合には、特に問題はないが、全てのトランジス
タに同じような固相エピタキシヤルを生成することは非
常に困難なため、このようなトランジスタを複数個用い
て回路を構成する場合に回路として所望の特性を得難い
問題がある。
の半導体装置７においては、熱拡散処理後、ポリシリコ
ン層４が再結晶してウオツシユドエミツタポリシリコン
層６となる際、下地のシリコン基板１の結晶方位と同方
位の結晶となり、固相エピタキシヤルが形成される場合
がある。この固相エピタキシヤルは１個のトランジスタ
でみた場合には、特に問題はないが、全てのトランジス
タに同じような固相エピタキシヤルを生成することは非
常に困難なため、このようなトランジスタを複数個用い
て回路を構成する場合に回路として所望の特性を得難い
問題がある。
【０００６】例えば固相エピタキシヤルが形成されたト
ランジスタと、それが形成されないトランジスタとの間
では、トランジスタ特性のばらつきは、直流電流増幅率
ｈFEでほぼ20〔％〕にもなる。かかる課題を解決する一
つの方法として従来、図６に示すように、予めコンタク
トホール３の位置に自然酸化膜８を形成し、次にポリシ
リコン層４を形成した後、イオン注入及び熱拡散処理を
施すようにしたものがある。この方法によれば、ポリシ
リコン層４とシリコン基板１との間に自然酸化膜８が存
在するため、固相エピタキシヤルの生成を回避でき安定
したウオツシユドエミツタポリシリコン層９を生成する
ことができる。
ランジスタと、それが形成されないトランジスタとの間
では、トランジスタ特性のばらつきは、直流電流増幅率
ｈFEでほぼ20〔％〕にもなる。かかる課題を解決する一
つの方法として従来、図６に示すように、予めコンタク
トホール３の位置に自然酸化膜８を形成し、次にポリシ
リコン層４を形成した後、イオン注入及び熱拡散処理を
施すようにしたものがある。この方法によれば、ポリシ
リコン層４とシリコン基板１との間に自然酸化膜８が存
在するため、固相エピタキシヤルの生成を回避でき安定
したウオツシユドエミツタポリシリコン層９を生成する
ことができる。
【０００７】ところが、この方法においては、実際上自
然酸化膜８の厚みをほぼ 1.2〔nm〕程度に成膜する必要
がある。しかしながら、自然酸化膜８の成膜条件は、処
理液の安定度や放置時間に大きく左右されるため、所望
の厚みの自然酸化膜８を生成するのは非常に困難な問題
がある。すなわち自然酸化膜８は例えば以下のようなウ
エツト酸化処理を施すことにより生成することができ
る。すなわち先ず（ＨＦ：Ｈ2 Ｏ＝１：２０）によりシ
リコン基板１表面をライトエツチンすることによりＳｉ
Ｏ2 膜を除去し、次に（ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ
＝１：２：７）による湿式酸化、（ＨＣｌ：Ｈ2 Ｏ2 ：
Ｈ2 Ｏ＝１：１：８）による湿式酸化を順次施す。この
後所定時間放置することにより 1.2〔nm〕程度の自然酸
化膜８が生成される。
然酸化膜８の厚みをほぼ 1.2〔nm〕程度に成膜する必要
がある。しかしながら、自然酸化膜８の成膜条件は、処
理液の安定度や放置時間に大きく左右されるため、所望
の厚みの自然酸化膜８を生成するのは非常に困難な問題
がある。すなわち自然酸化膜８は例えば以下のようなウ
エツト酸化処理を施すことにより生成することができ
る。すなわち先ず（ＨＦ：Ｈ2 Ｏ＝１：２０）によりシ
リコン基板１表面をライトエツチンすることによりＳｉ
Ｏ2 膜を除去し、次に（ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ
＝１：２：７）による湿式酸化、（ＨＣｌ：Ｈ2 Ｏ2 ：
Ｈ2 Ｏ＝１：１：８）による湿式酸化を順次施す。この
後所定時間放置することにより 1.2〔nm〕程度の自然酸
化膜８が生成される。
【０００８】ここでウエツト酸化処理後の放置時間と自
然酸化膜８の膜厚の関係は図７に示すようになり、目的
とする1.2 〔nm〕程度の自然酸化膜８を得るためには、
数十分レベルの作業をしなけらればならない。またウエ
ツト酸化処理後の放置時間とラテラルｐｎｐトランジス
タの直流電流増幅率ｈFEとの関係は図８に示すように、
ウエツト酸化処理直後ではｈFEが 240なのに対して、24
時間後にはｈFEが 290に達し、ほぼ20〔％〕の変化が生
じる。かくして、このように自然酸化膜８を用いて固相
エピタキシヤルの発生を回避する方法においても、所望
の特性を有するトランジスタを得ることは実際上困難な
問題があつた。
然酸化膜８の膜厚の関係は図７に示すようになり、目的
とする1.2 〔nm〕程度の自然酸化膜８を得るためには、
数十分レベルの作業をしなけらればならない。またウエ
ツト酸化処理後の放置時間とラテラルｐｎｐトランジス
タの直流電流増幅率ｈFEとの関係は図８に示すように、
ウエツト酸化処理直後ではｈFEが 240なのに対して、24
時間後にはｈFEが 290に達し、ほぼ20〔％〕の変化が生
じる。かくして、このように自然酸化膜８を用いて固相
エピタキシヤルの発生を回避する方法においても、所望
の特性を有するトランジスタを得ることは実際上困難な
問題があつた。
【０００９】本発明は以上の点を考慮してなされたもの
で、ウオツシユドエミツタポリシリコン層を有する半導
体装置において、容易に固相エピタキシヤルの発生を抑
制し得る半導体装置及びその製造方法を提案しようとす
るものである。
で、ウオツシユドエミツタポリシリコン層を有する半導
体装置において、容易に固相エピタキシヤルの発生を抑
制し得る半導体装置及びその製造方法を提案しようとす
るものである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、半導体基板１の表面にウオツシユ
ドエミツタポリシリコン層４Ａを有する半導体装置１２
において、半導体基板１とウオツシユドエミツタポリシ
リコン層４Ａとの間にポリシリコンに酸素をドーピング
してなる SIPOS（Semi-Insulating-Polycristaline-Sil
icon）膜１０Ａを備えるようにする。
め本発明においては、半導体基板１の表面にウオツシユ
ドエミツタポリシリコン層４Ａを有する半導体装置１２
において、半導体基板１とウオツシユドエミツタポリシ
リコン層４Ａとの間にポリシリコンに酸素をドーピング
してなる SIPOS（Semi-Insulating-Polycristaline-Sil
icon）膜１０Ａを備えるようにする。
【００１１】また本発明においては、 SIPOS膜１０Ａ
は、 0.4〔nm〕〜 1.7〔nm〕の膜厚でなるようにする。
は、 0.4〔nm〕〜 1.7〔nm〕の膜厚でなるようにする。
【００１２】また本発明においては、半導体基板１の表
面にウオツシユドエミツタポリシリコン層４Ａを有する
半導体装置１２を製造する半導体装置の製造方法におい
て、半導体基板１の表面に SIPOS（Semi-Insulating-Po
lycristaline-Silicon）膜１０を成膜し、 SIPOS膜１０
の表面にポリシリコン膜４を成膜し、ポリシリコン膜４
の表面側からイオン注入及び熱処理を施すようにする。
面にウオツシユドエミツタポリシリコン層４Ａを有する
半導体装置１２を製造する半導体装置の製造方法におい
て、半導体基板１の表面に SIPOS（Semi-Insulating-Po
lycristaline-Silicon）膜１０を成膜し、 SIPOS膜１０
の表面にポリシリコン膜４を成膜し、ポリシリコン膜４
の表面側からイオン注入及び熱処理を施すようにする。
【００１３】また本発明においては、 SIPOS膜１０を、
630〔°Ｃ〕以下の温度範囲において成膜するようにす
る。
630〔°Ｃ〕以下の温度範囲において成膜するようにす
る。
【００１４】また本発明においては、ポリシリコン膜４
を、 630〔°Ｃ〕以下の温度範囲若しくは、温度の上昇
及び下降を繰り返しながら成膜するようにする。
を、 630〔°Ｃ〕以下の温度範囲若しくは、温度の上昇
及び下降を繰り返しながら成膜するようにする。
【００１５】また本発明においては、 SIPOS膜１０をＣ
ＶＤ法によつて成膜する場合、成膜真空度を 300〔pa〕
以下に設定して成膜するようにする。
ＶＤ法によつて成膜する場合、成膜真空度を 300〔pa〕
以下に設定して成膜するようにする。
【００１６】また本発明においては、 SIPOS膜１０をＣ
ＶＤ法によつて成膜する場合、膜中酸素濃度を 8〔 atm
％〕以下に設定して成膜するようにする。
ＶＤ法によつて成膜する場合、膜中酸素濃度を 8〔 atm
％〕以下に設定して成膜するようにする。
【００１７】さらに本発明においては、 SIPOS膜１０を
ＣＶＤ法によつて成膜する場合、成膜真空度を 300〔p
a〕以下に設定すると共に膜中酸素濃度を 8〔 atm％〕
以下に設定して成膜するようにする。
ＣＶＤ法によつて成膜する場合、成膜真空度を 300〔p
a〕以下に設定すると共に膜中酸素濃度を 8〔 atm％〕
以下に設定して成膜するようにする。
【００１８】
【作用】SIPOS膜１０によつて半導体基板１とポリシリ
コン層４との間に界面ができることにより、イオン注入
及び熱処理を施してウオツシユドエミツタポリシリコン
層４Ａを作る際、固相エピタキシヤルの発生を防ぐこと
ができる。また SIPOS膜１０は所定の条件下で容易に固
相エピタキシヤルの発生を防止できる性能のものを成膜
できる。この結果容易に固相エピタキシヤルの発生を抑
制し得る安定した特性の半導体装置１２を得ることがで
きる。
コン層４との間に界面ができることにより、イオン注入
及び熱処理を施してウオツシユドエミツタポリシリコン
層４Ａを作る際、固相エピタキシヤルの発生を防ぐこと
ができる。また SIPOS膜１０は所定の条件下で容易に固
相エピタキシヤルの発生を防止できる性能のものを成膜
できる。この結果容易に固相エピタキシヤルの発生を抑
制し得る安定した特性の半導体装置１２を得ることがで
きる。
【００１９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２０】図５との対応部分に同一符号を付して示す
図１は、本発明による半導体装置の製造方法を適用して
ポリシリコンウオツシユドエミツタ層を生成する際の製
造過程を示し、シリコン基板１上の絶縁層２に空けられ
たコンタクトホール３に SIPOS（Semi-Insulating-Poly
cristaline-Silicon）膜１０及びポリシリコン膜４を順
次積層するように成膜した後、イオン注入及び熱拡散処
理を施すようになされている。
図１は、本発明による半導体装置の製造方法を適用して
ポリシリコンウオツシユドエミツタ層を生成する際の製
造過程を示し、シリコン基板１上の絶縁層２に空けられ
たコンタクトホール３に SIPOS（Semi-Insulating-Poly
cristaline-Silicon）膜１０及びポリシリコン膜４を順
次積層するように成膜した後、イオン注入及び熱拡散処
理を施すようになされている。
【００２１】これによりポリシリコン膜４直下にＳｉＯ
2 の性質に非常に良く似た SIPOS膜１０が存在するた
め、シリコン基板１表面とポリシリコン膜４との間に安
定した界面ができ、イオン注入及び熱拡散後の固相エピ
タキシヤルの生成を防ぐことができる。この結果ウオツ
シユドエミツタポリシリコン層１１を有する安定した特
性の半導体装置１２を得ることができる。また SIPOS膜
１０は半絶縁膜として機能する膜厚の許容範囲が、従来
の自然酸化膜と比して格段に広いことにより、自然酸化
膜を生成するときのような厳密な作業工程を必要とせず
に、所望の膜厚の SIPOS膜１０を容易に成膜できる。
2 の性質に非常に良く似た SIPOS膜１０が存在するた
め、シリコン基板１表面とポリシリコン膜４との間に安
定した界面ができ、イオン注入及び熱拡散後の固相エピ
タキシヤルの生成を防ぐことができる。この結果ウオツ
シユドエミツタポリシリコン層１１を有する安定した特
性の半導体装置１２を得ることができる。また SIPOS膜
１０は半絶縁膜として機能する膜厚の許容範囲が、従来
の自然酸化膜と比して格段に広いことにより、自然酸化
膜を生成するときのような厳密な作業工程を必要とせず
に、所望の膜厚の SIPOS膜１０を容易に成膜できる。
【００２２】実施例の場合、 SIPOS膜１０の膜厚は、0.
4 〜 1.7〔nm〕の範囲に選定されている。ここで SIPOS
膜１０及びポリシリコン膜４は、ＣＶＤ（Chemical Vap
or Deposition ）法によつて成膜する。実際上、 SIPOS
膜１０及びポリシリコン膜４は620 〔°Ｃ〕かつ80〔p
a〕の条件下で、ＳｉＨ4 を 125〔cc/min〕で供給する
と共にＮ2 Ｏを 5〔cc/min〕で供給することにより SIP
OS膜１０を生膜した後、620〔°Ｃ〕かつ60〔pa〕の条
件下で、ＳｉＨ4 を 125〔cc/min〕で供給することによ
りポリシリコン膜４を生膜する。すなわち SIPOS膜１０
及びポリシリコン膜４を連続成長により成膜する。
4 〜 1.7〔nm〕の範囲に選定されている。ここで SIPOS
膜１０及びポリシリコン膜４は、ＣＶＤ（Chemical Vap
or Deposition ）法によつて成膜する。実際上、 SIPOS
膜１０及びポリシリコン膜４は620 〔°Ｃ〕かつ80〔p
a〕の条件下で、ＳｉＨ4 を 125〔cc/min〕で供給する
と共にＮ2 Ｏを 5〔cc/min〕で供給することにより SIP
OS膜１０を生膜した後、620〔°Ｃ〕かつ60〔pa〕の条
件下で、ＳｉＨ4 を 125〔cc/min〕で供給することによ
りポリシリコン膜４を生膜する。すなわち SIPOS膜１０
及びポリシリコン膜４を連続成長により成膜する。
【００２３】実験によれば、 SIPOS膜１０中の酸素濃度
と SIPOS膜１０の抵抗値との関係は図２に示すようにな
る。図２から分かるように所望の抵抗値（ 1×1011〜 2
×1011〔ρｓ〕）を得るためには 8〔atm ％〕以下の酸
素濃度が必要となる。また成長温度と成長速度との関係
は図３に示すようになる。図３から分かるように所望の
成長速度（ 5〔nm/min〕以下）を得るためには成長温度
を 630〔°Ｃ〕以下にする必要がある。
と SIPOS膜１０の抵抗値との関係は図２に示すようにな
る。図２から分かるように所望の抵抗値（ 1×1011〜 2
×1011〔ρｓ〕）を得るためには 8〔atm ％〕以下の酸
素濃度が必要となる。また成長温度と成長速度との関係
は図３に示すようになる。図３から分かるように所望の
成長速度（ 5〔nm/min〕以下）を得るためには成長温度
を 630〔°Ｃ〕以下にする必要がある。
【００２４】またDepo真空度と SIPOS膜１０中の酸素濃
度との関係は図４に示すようになり、この図からも分か
るように、 630〔°Ｃ〕以下の成長温度で 8〔ａｔｍ
％〕以下の酸素濃度を得るためにはDepo真空度を 300
〔ｐａ〕以下にする必要がある。これらを考慮して、実
施例の場合、 SIPOS膜１０の成膜条件として、酸素濃度
を 8〔atm ％〕以下、成長温度を 630〔°Ｃ〕以下、De
po真空度を 300〔pa〕以下に選定することにより、安定
した制御の下で所望の膜中酸素濃度及び所望の膜厚の S
IPOS膜１０を成膜することができる。
度との関係は図４に示すようになり、この図からも分か
るように、 630〔°Ｃ〕以下の成長温度で 8〔ａｔｍ
％〕以下の酸素濃度を得るためにはDepo真空度を 300
〔ｐａ〕以下にする必要がある。これらを考慮して、実
施例の場合、 SIPOS膜１０の成膜条件として、酸素濃度
を 8〔atm ％〕以下、成長温度を 630〔°Ｃ〕以下、De
po真空度を 300〔pa〕以下に選定することにより、安定
した制御の下で所望の膜中酸素濃度及び所望の膜厚の S
IPOS膜１０を成膜することができる。
【００２５】以上の構成によれば、シリコン基板１とポ
リシリコン膜４との間に SIPOS膜１０を設けたことによ
り、容易に固相エピタキシヤルの発生を防ぐことがで
き、安定した特性の半導体装置１２を得ることができ
る。
リシリコン膜４との間に SIPOS膜１０を設けたことによ
り、容易に固相エピタキシヤルの発生を防ぐことがで
き、安定した特性の半導体装置１２を得ることができ
る。
【００２６】なお上述の実施例においては、 SIPOS膜１
０の成膜条件として、酸素濃度を 8〔atm ％〕以下、成
長温度を 630〔°Ｃ〕以下、Depo真空度を 300〔pa〕以
下に選定するようにした場合について述べたが、 SIPOS
膜１０の成膜条件はこの他の条件を用いるようにしても
よい。
０の成膜条件として、酸素濃度を 8〔atm ％〕以下、成
長温度を 630〔°Ｃ〕以下、Depo真空度を 300〔pa〕以
下に選定するようにした場合について述べたが、 SIPOS
膜１０の成膜条件はこの他の条件を用いるようにしても
よい。
【００２７】また上述の実施例においては、620 〔°
Ｃ〕かつ60〔pa〕の条件下で、ＳｉＨ4 を 125〔cc/mi
n〕で供給することによりポリシリコン膜４を成膜する
場合について述べたが、本発明はこれに限らず、ポリシ
リコン膜４の成膜条件はこの他の条件を用いるようにし
ても良い。例えば SIPOS膜１０を成膜したときの温度近
傍で温度の上昇及び下降を繰り返すことによりポリシリ
コン膜４を成膜するようにしてもよい。
Ｃ〕かつ60〔pa〕の条件下で、ＳｉＨ4 を 125〔cc/mi
n〕で供給することによりポリシリコン膜４を成膜する
場合について述べたが、本発明はこれに限らず、ポリシ
リコン膜４の成膜条件はこの他の条件を用いるようにし
ても良い。例えば SIPOS膜１０を成膜したときの温度近
傍で温度の上昇及び下降を繰り返すことによりポリシリ
コン膜４を成膜するようにしてもよい。
【００２８】
【発明の効果】上述のように本発明によれば、半導体基
板の表面にウオツシユドエミツタポリシリコン層を有す
る半導体装置において、半導体基板とウオツシユドエミ
ツタポリシリコン層との間にポリシリコンに酸素をドー
ピングしてなる SIPOS（Semi-Insulating-Polycristali
ne-Silicon）膜を設けるようにしたことにより、容易に
固相エピタキシヤルの発生を抑制し得、安定した特性の
半導体装置を得ることができる。
板の表面にウオツシユドエミツタポリシリコン層を有す
る半導体装置において、半導体基板とウオツシユドエミ
ツタポリシリコン層との間にポリシリコンに酸素をドー
ピングしてなる SIPOS（Semi-Insulating-Polycristali
ne-Silicon）膜を設けるようにしたことにより、容易に
固相エピタキシヤルの発生を抑制し得、安定した特性の
半導体装置を得ることができる。
【図１】本発明による半導体装置の製造過程についての
一実施例を示す断面図である。
一実施例を示す断面図である。
【図２】SIPOS膜中酸素濃度と SIPOS膜の抵抗との関係
を示す特性曲線図である。
を示す特性曲線図である。
【図３】SIPOS膜の成長温度と成長速度の関係を示す特
性曲線図である。
性曲線図である。
【図４】Depo真空度と膜中酸素濃度の関係を示す特性曲
線図である。
線図である。
【図５】従来のウオツシユドエミツタポリシリコン層を
有する半導体装置の製造過程を示す断面図である。
有する半導体装置の製造過程を示す断面図である。
【図６】自然酸化膜を用いた場合の半導体装置の製造過
程を示す断面図である。
程を示す断面図である。
【図７】放置時間と自然酸化膜厚の関係を示す特性曲線
図である。
図である。
【図８】放置時間と直流電流増幅率の関係を示す特性曲
線図である。
線図である。
１……シリコン基板、２……絶縁層、３……コンタクト
ホール、４……ポリシリコン層、４Ａ、９……ウオツシ
ユドエミツタポリシリコン層、５……Ｎ+ 層、６……自
然酸化膜、７、１２……半導体装置、１０…… SIPOS
膜。
ホール、４……ポリシリコン層、４Ａ、９……ウオツシ
ユドエミツタポリシリコン層、５……Ｎ+ 層、６……自
然酸化膜、７、１２……半導体装置、１０…… SIPOS
膜。
Claims (8)
- 【請求項１】半導体基板の表面にウオツシユドエミツタ
ポリシリコン層を有する半導体装置において、 上記半導体基板と上記ウオツシユドエミツタポリシリコ
ン層との間にポリシリコンに酸素をドーピングしてなる
SIPOS（Semi-Insulating-Polycristaline-Silicon）膜
を具えたことを特徴とする半導体装置。 - 【請求項２】上記 SIPOS膜は、 0.4〔nm〕〜 1.7〔nm〕
の膜厚でなることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】半導体基板の表面にウオツシユドエミツタ
ポリシリコン層を有する半導体装置を製造する半導体装
置の製造方法において、 上記半導体基板の表面に SIPOS（Semi-Insulating-Poly
cristaline-Silicon）膜を成膜し、 上記 SIPOS膜の表面にポリシリコン膜を成膜し、 上記ポリシリコン膜の表面側からイオンを注入した後、
熱処理を施すことを特徴とする半導体装置の製造方法。 - 【請求項４】上記 SIPOS膜を、 630〔°Ｃ〕以下の温度
範囲において成膜することを特徴とする請求項３に記載
の半導体装置の製造方法。 - 【請求項５】上記ポリシリコン膜を、 630〔°Ｃ〕以下
の温度範囲若しくは、温度の上昇及び下降を繰り返しな
がら成膜することを特徴とする請求項３に記載の半導体
装置の製造方法。 - 【請求項６】上記 SIPOS膜をＣＶＤ（Chemical Vapor D
eposition ）法によつて成膜する場合、成膜真空度を 3
00〔pa〕以下に設定して成膜することを特徴とする請求
項３に記載の半導体装置の製造方法。 - 【請求項７】上記 SIPOS膜をＣＶＤ（Chemical Vapor D
eposition ）法によつて成膜する場合、膜中酸素濃度を
8〔 atm％〕以下に設定して成膜することを特徴とする
請求項３に記載の半導体装置の製造方法。 - 【請求項８】上記 SIPOS膜をＣＶＤ（Chemical Vapor D
eposition ）法によつて成膜する場合、成膜真空度を 3
00〔pa〕以下に設定すると共に膜中酸素濃度を 8〔 atm
％〕以下に設定して成膜することを特徴とする請求項３
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17358894A JPH0817845A (ja) | 1994-06-30 | 1994-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17358894A JPH0817845A (ja) | 1994-06-30 | 1994-06-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817845A true JPH0817845A (ja) | 1996-01-19 |
Family
ID=15963372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17358894A Pending JPH0817845A (ja) | 1994-06-30 | 1994-06-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817845A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399450B1 (en) * | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
-
1994
- 1994-06-30 JP JP17358894A patent/JPH0817845A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399450B1 (en) * | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
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