JPH0376032B2 - - Google Patents
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- JPH0376032B2 JPH0376032B2 JP17188686A JP17188686A JPH0376032B2 JP H0376032 B2 JPH0376032 B2 JP H0376032B2 JP 17188686 A JP17188686 A JP 17188686A JP 17188686 A JP17188686 A JP 17188686A JP H0376032 B2 JPH0376032 B2 JP H0376032B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するもの
で、特に多結晶シリコン膜を主成分とする電極又
は電極配線とこれに積層される絶縁膜とを形成す
る半導体装置の製造方法に利用される。
で、特に多結晶シリコン膜を主成分とする電極又
は電極配線とこれに積層される絶縁膜とを形成す
る半導体装置の製造方法に利用される。
（従来の技術）
半導体基板主面の絶縁膜上に、多結晶シリコン
膜を形成し、更にその上に絶縁膜を形成した積層
膜を電極又は電極配線として利用する半導体装置
は多い。この様な半導体装置の１例として、
EPROM（書き換え可能な読み出し専用メモリ）
をとりあげ、その製造方法について図面を参照し
て以下説明する。第２図は従来のEPROMの模式
的な断面図であり、第３図はその製造工程途中の
断面図である。まずP-型シリコン基板１のフイ
ールド酸化膜に囲まれた島状の素子領域表面に、
厚さ500Åの第１の熱酸化膜２を形成する。次に
その上の厚さ1000Åの第１の多結晶シリコン膜３
を低圧CVD法により形成する。次にこの多結晶
シリコン膜３にリンを熱拡散によりドープした
後、約1000℃において熱酸化を用い、厚さ500Å
の第２の熱酸化膜４を形成する。次に全面にコン
トロールゲートとなる第２の多結晶シリコン膜５
を堆積する（第３図参照）。次に写真蝕刻法によ
り第２の多結晶シリコン膜５、第２の熱酸化膜
４、第１の多結晶シリコン膜３及び第１の熱酸化
膜２を順次エツチングして第２図に示すようにコ
ントロールゲート１５、第２ケート酸化膜１４、
フローテイングゲート１３及び第１ゲート酸化膜
１２を形成す。次にこれら積層膜をマスクとして
Ｎ型不純物をイオン注入し、熱処理を行つてN+
型ドレイン領域１６及びN+型ソース領域１７を
形成すると共に、積層膜外面に後酸化膜１８を形
成する。次に全面にパツシベーシヨン膜（例えば
PSG膜）１９を堆積した後、選択的にエツチン
グしてコンタクトホールを開孔し、更に全面に
Al−Si膜を堆積した後、パターニングしてドレ
イン電極２０及びソース電極２１を形成して第２
図に示すEPROMセルを製造する。
膜を形成し、更にその上に絶縁膜を形成した積層
膜を電極又は電極配線として利用する半導体装置
は多い。この様な半導体装置の１例として、
EPROM（書き換え可能な読み出し専用メモリ）
をとりあげ、その製造方法について図面を参照し
て以下説明する。第２図は従来のEPROMの模式
的な断面図であり、第３図はその製造工程途中の
断面図である。まずP-型シリコン基板１のフイ
ールド酸化膜に囲まれた島状の素子領域表面に、
厚さ500Åの第１の熱酸化膜２を形成する。次に
その上の厚さ1000Åの第１の多結晶シリコン膜３
を低圧CVD法により形成する。次にこの多結晶
シリコン膜３にリンを熱拡散によりドープした
後、約1000℃において熱酸化を用い、厚さ500Å
の第２の熱酸化膜４を形成する。次に全面にコン
トロールゲートとなる第２の多結晶シリコン膜５
を堆積する（第３図参照）。次に写真蝕刻法によ
り第２の多結晶シリコン膜５、第２の熱酸化膜
４、第１の多結晶シリコン膜３及び第１の熱酸化
膜２を順次エツチングして第２図に示すようにコ
ントロールゲート１５、第２ケート酸化膜１４、
フローテイングゲート１３及び第１ゲート酸化膜
１２を形成す。次にこれら積層膜をマスクとして
Ｎ型不純物をイオン注入し、熱処理を行つてN+
型ドレイン領域１６及びN+型ソース領域１７を
形成すると共に、積層膜外面に後酸化膜１８を形
成する。次に全面にパツシベーシヨン膜（例えば
PSG膜）１９を堆積した後、選択的にエツチン
グしてコンタクトホールを開孔し、更に全面に
Al−Si膜を堆積した後、パターニングしてドレ
イン電極２０及びソース電極２１を形成して第２
図に示すEPROMセルを製造する。
前記EPROMは、セルトランジスタのN+型ド
レイン領域１６とコントロールゲート１５とに正
の高電圧を加えてフローテイングゲート１３に電
子を注入し、書込みを行うデバイスである。この
注入電子は長期間にわたつてフローテイングゲー
トに蓄積される必要がある。しかしながら何らか
の偶発的な原因によつて正の高電圧がコントロー
ルゲートに印加されると、フローテイングゲート
に蓄積されていた注入電子は第２ゲート酸化膜１
４を経てコントロールゲートに吸収され、知らぬ
間に記憶が消去されてしまうことがある。これは
発生頻度がたとえ希れであつても、EPROMにと
つては致命的な欠陥である。
レイン領域１６とコントロールゲート１５とに正
の高電圧を加えてフローテイングゲート１３に電
子を注入し、書込みを行うデバイスである。この
注入電子は長期間にわたつてフローテイングゲー
トに蓄積される必要がある。しかしながら何らか
の偶発的な原因によつて正の高電圧がコントロー
ルゲートに印加されると、フローテイングゲート
に蓄積されていた注入電子は第２ゲート酸化膜１
４を経てコントロールゲートに吸収され、知らぬ
間に記憶が消去されてしまうことがある。これは
発生頻度がたとえ希れであつても、EPROMにと
つては致命的な欠陥である。
（発明が解決しようとする問題点）
一般にキヤパシタ用電極あるいは層間絶縁膜を
介して対向する電極配線は、対応する電極又は電
極配線等との間に一定の耐圧を要求される。半導
体装置の高集積化、高微細化に伴い前記耐圧要求
はより厳しいものとなる。
介して対向する電極配線は、対応する電極又は電
極配線等との間に一定の耐圧を要求される。半導
体装置の高集積化、高微細化に伴い前記耐圧要求
はより厳しいものとなる。
従来例のEPROMにおいて、電荷蓄積キヤパシ
タの一方の電極であるフローテイングゲート１３
に注入した電子の前記漏洩について、本発明者ら
は調査研究し、その原因について以下の知見を得
た。即ちフローテイングゲートとなる第１の多結
晶シリコン膜は、様々な面方位を持つ結晶粒から
構成され、その粒径も数百Åと大きい。従つて
1000℃以下の低温酸化により第２ゲート酸化膜と
なる第２の熱酸化膜を形成すると、フローテイン
グゲートと第２ゲート酸化膜との界面に凹凸
（Surface asperity）が生じ、あるいは結晶粒界
面に不純物原子のトラツプが発生する。フローテ
イングゲートとコントロールゲートとの間に電圧
が印加されると、前記結晶粒の凸部あるいは粒界
面のトラツプ等に電界が集中し耐圧劣化を起こ
し、蓄積されていた電子が消失するものと推論さ
れた。
タの一方の電極であるフローテイングゲート１３
に注入した電子の前記漏洩について、本発明者ら
は調査研究し、その原因について以下の知見を得
た。即ちフローテイングゲートとなる第１の多結
晶シリコン膜は、様々な面方位を持つ結晶粒から
構成され、その粒径も数百Åと大きい。従つて
1000℃以下の低温酸化により第２ゲート酸化膜と
なる第２の熱酸化膜を形成すると、フローテイン
グゲートと第２ゲート酸化膜との界面に凹凸
（Surface asperity）が生じ、あるいは結晶粒界
面に不純物原子のトラツプが発生する。フローテ
イングゲートとコントロールゲートとの間に電圧
が印加されると、前記結晶粒の凸部あるいは粒界
面のトラツプ等に電界が集中し耐圧劣化を起こ
し、蓄積されていた電子が消失するものと推論さ
れた。
この問題点を解決するためには、多結晶シリコ
ン膜の結晶粒の粒径を小さくすること、例えば
100Å以下とすることである。一般に多結晶シリ
コンの結晶粒径は反応温度、膜厚に依存してお
り、反応温度が高いほど結晶粒径は大きくなる。
膜厚が一定で結晶粒径100Å以下の多結晶シリコ
ン膜を従来法で形成するには反応温度を下げる必
要がある。しかしながら反応温度を下げると、所
定の膜厚を形成するのに極めて長時間を要し生産
上実用に適さない。
ン膜の結晶粒の粒径を小さくすること、例えば
100Å以下とすることである。一般に多結晶シリ
コンの結晶粒径は反応温度、膜厚に依存してお
り、反応温度が高いほど結晶粒径は大きくなる。
膜厚が一定で結晶粒径100Å以下の多結晶シリコ
ン膜を従来法で形成するには反応温度を下げる必
要がある。しかしながら反応温度を下げると、所
定の膜厚を形成するのに極めて長時間を要し生産
上実用に適さない。
本発明の目的は、半導体基板の絶縁膜上に多結
晶シリコン膜を形成し、更にその上に絶縁膜を積
層する場合、多結晶シリコン膜の結晶粒径を出来
るだけ小さく例えば100Å以下とすると共にその
ための工程の所要時間は生産上許容できるものと
し、これにより絶縁膜を積層した時の耐圧を向上
できる半導体装置の製造方法を提供するものであ
る。
晶シリコン膜を形成し、更にその上に絶縁膜を積
層する場合、多結晶シリコン膜の結晶粒径を出来
るだけ小さく例えば100Å以下とすると共にその
ための工程の所要時間は生産上許容できるものと
し、これにより絶縁膜を積層した時の耐圧を向上
できる半導体装置の製造方法を提供するものであ
る。
［発明の構成］
（問題を解決するための手段）
本発明は、半導体基板主面の絶縁膜上の反応温
度400℃ないし600℃でアモルフアスシリコン膜
（非晶質シリコン膜）を形成する工程と、この工
程に連続して、反応温度を600℃ないし800℃に上
げ、アモルフアスシリコン膜上に多結晶シリコン
膜を形成する第１の積層工程と、前記多結晶シリ
コン膜上に更に絶縁膜を形成する第２の積層工程
とを含むことを特徴とする半導体装置の製造方法
である。
度400℃ないし600℃でアモルフアスシリコン膜
（非晶質シリコン膜）を形成する工程と、この工
程に連続して、反応温度を600℃ないし800℃に上
げ、アモルフアスシリコン膜上に多結晶シリコン
膜を形成する第１の積層工程と、前記多結晶シリ
コン膜上に更に絶縁膜を形成する第２の積層工程
とを含むことを特徴とする半導体装置の製造方法
である。
（作用）
まず半導体基板の絶縁膜上に反応温度400℃な
いし600℃でシリコンを付着させると、結晶化は
殆ど進まずアモルフアス状のシリコン膜が形成さ
れる。アモルフアスシリコン膜の膜厚は少なくと
も30Åとする。引続き反応温度を従来技術の場合
と同程度の600℃ないし800℃に上げ、多結晶シリ
コン膜を形成すると、粒径が例えば100Å以下の
小さい緻密な多結晶シリコン膜が形成される。即
ちアモルフアスシリコン膜形成後引続いてその上
にシリコン原子を堆積すると、反応温度が従来技
術と同程度であつても粒径が100Å以下の多結晶
シリコンが従来と同程度の所要時間で形成され
る。これは、アモルフアスシリコン表面における
Si原子の吸着点密度（核濃度）が従来の絶縁物面
に比べ非常に高いためと推論される。
いし600℃でシリコンを付着させると、結晶化は
殆ど進まずアモルフアス状のシリコン膜が形成さ
れる。アモルフアスシリコン膜の膜厚は少なくと
も30Åとする。引続き反応温度を従来技術の場合
と同程度の600℃ないし800℃に上げ、多結晶シリ
コン膜を形成すると、粒径が例えば100Å以下の
小さい緻密な多結晶シリコン膜が形成される。即
ちアモルフアスシリコン膜形成後引続いてその上
にシリコン原子を堆積すると、反応温度が従来技
術と同程度であつても粒径が100Å以下の多結晶
シリコンが従来と同程度の所要時間で形成され
る。これは、アモルフアスシリコン表面における
Si原子の吸着点密度（核濃度）が従来の絶縁物面
に比べ非常に高いためと推論される。
粒径の小さい緻密な多結晶シリコン膜を電極又
は電極配線とし更に絶縁物層を積層した場合の界
面は凹凸も不純物トラツプも減少し高耐圧が得ら
れる。
は電極配線とし更に絶縁物層を積層した場合の界
面は凹凸も不純物トラツプも減少し高耐圧が得ら
れる。
実施例
本発明の実施例として第１図に示すキヤパシタ
の製造方法について述べる。
の製造方法について述べる。
まずシリコン基板５１の表面に厚さ500Åの第
１の絶縁膜（熱酸化膜）５２を形成する。
１の絶縁膜（熱酸化膜）５２を形成する。
次に減圧CVD装置を用い、反応温度（堆積温
度とも呼ばれる）400℃〜600℃でシランガス
（SiH4）を熱分解し、アモルフアス（非晶質）状
のシリコンを絶縁膜５２上に少なくとも30Å厚堆
積する。反応温度600℃以下では絶縁膜５２に吸
着されたSi原子の結晶化は殆ど進行せずアモルフ
アスシリコン膜５３が形成される。絶縁膜５２の
表面は一様な面密度のアモルフアスシリコンで被
覆される必要があり、他方堆積速度が小さいので
必要以上に厚い膜を形成すると時間がかかりすげ
るので少なくとも30Å厚程度とすることが望まし
い。
度とも呼ばれる）400℃〜600℃でシランガス
（SiH4）を熱分解し、アモルフアス（非晶質）状
のシリコンを絶縁膜５２上に少なくとも30Å厚堆
積する。反応温度600℃以下では絶縁膜５２に吸
着されたSi原子の結晶化は殆ど進行せずアモルフ
アスシリコン膜５３が形成される。絶縁膜５２の
表面は一様な面密度のアモルフアスシリコンで被
覆される必要があり、他方堆積速度が小さいので
必要以上に厚い膜を形成すると時間がかかりすげ
るので少なくとも30Å厚程度とすることが望まし
い。
次に前記アモルフアスシリコン膜形成工程に連
続して、即ち基板を外気にさらすことなく、減圧
CVD法で反応温度を600℃〜800℃に上げ、アモ
ルフアスシリコン膜５３の上に多結晶シリコン膜
５４を厚さ約1000Å積層する（便宜上この工程を
第１の積層工程という）。反応温度600℃以上では
吸着されたシリコン原子は結晶化が行われ結晶粒
を形成する。アモルフアスシリコン膜表面には従
来の絶縁膜表面に比し、シリコン原子の吸着点が
一様且つ高密度に存在すると推論されるので、ア
モルフアスシリコン面に吸着されたシリコンは粒
径が小さい多数の結晶粒となり、凹凸の少ない緻
密な多結晶シリコン膜が形成される。多結晶シリ
コン膜の結晶粒の大きさは試行結果によれば粒径
が100Åを越えないことが望ましい。粒径が大き
くなると耐圧劣化のおそれが生ずる。又反応温度
は従来技術の場合とほぼ等しく、この多結晶シリ
コン膜を形成するための所要時間も従来技術のそ
れと大差なく、生産上許容できるものとなる。な
お前記アモルフアスシリコン膜５３（この一部は
結晶化が進み多結晶シリコン膜に含まれると思わ
れる）と第１の多結晶シリコン膜５４から成る第
１の積層膜はキヤパシタの一方の電極を形成す
る。
続して、即ち基板を外気にさらすことなく、減圧
CVD法で反応温度を600℃〜800℃に上げ、アモ
ルフアスシリコン膜５３の上に多結晶シリコン膜
５４を厚さ約1000Å積層する（便宜上この工程を
第１の積層工程という）。反応温度600℃以上では
吸着されたシリコン原子は結晶化が行われ結晶粒
を形成する。アモルフアスシリコン膜表面には従
来の絶縁膜表面に比し、シリコン原子の吸着点が
一様且つ高密度に存在すると推論されるので、ア
モルフアスシリコン面に吸着されたシリコンは粒
径が小さい多数の結晶粒となり、凹凸の少ない緻
密な多結晶シリコン膜が形成される。多結晶シリ
コン膜の結晶粒の大きさは試行結果によれば粒径
が100Åを越えないことが望ましい。粒径が大き
くなると耐圧劣化のおそれが生ずる。又反応温度
は従来技術の場合とほぼ等しく、この多結晶シリ
コン膜を形成するための所要時間も従来技術のそ
れと大差なく、生産上許容できるものとなる。な
お前記アモルフアスシリコン膜５３（この一部は
結晶化が進み多結晶シリコン膜に含まれると思わ
れる）と第１の多結晶シリコン膜５４から成る第
１の積層膜はキヤパシタの一方の電極を形成す
る。
次に第１の多結晶シリコン膜５４にリンを熱拡
散によりドープしその抵抗を下げる。結晶粒径も
小さくリンは均一に拡散され粒界面でのトラツプ
も殆どない。
散によりドープしその抵抗を下げる。結晶粒径も
小さくリンは均一に拡散され粒界面でのトラツプ
も殆どない。
次に約1000℃において第１の多結晶シリコン膜
５４を熱酸化し、厚さ500Åの第２の熱酸化膜５
５を形成する（便宜上第２の積層工程という）。
熱酸化膜５５はこのキヤパシタの誘電体層とな
る。
５４を熱酸化し、厚さ500Åの第２の熱酸化膜５
５を形成する（便宜上第２の積層工程という）。
熱酸化膜５５はこのキヤパシタの誘電体層とな
る。
次に熱酸化膜５５の上の厚さ3500Å、面抵抗
20Ωの他の一方のキヤパシタ電極となる第２の多
結晶シリコン膜５６を堆積する。次に写真蝕刻法
により積層膜をエツチングして第１図に示すキヤ
パシタを製作する。
20Ωの他の一方のキヤパシタ電極となる第２の多
結晶シリコン膜５６を堆積する。次に写真蝕刻法
により積層膜をエツチングして第１図に示すキヤ
パシタを製作する。
本発明による前記製造方法により製造したキヤ
パシタと従来の製造方法により製作したキヤパシ
タとの保持耐圧を比較測定した。第４図にその結
果を示す。縦軸は第１の多結晶シリコン膜と第２
の多結晶シリコン膜との間に電圧を印加したとき
の熱酸化膜５５の耐圧を電界強度で表した値、横
軸はリンの熱拡散時間を表したものである。○印
は本発明、●印は従来のそれぞれの製造方法によ
る値で、交叉する垂直線分はそのバラツキを示
す。この図より明らかなように本発明の製造方法
により耐圧は向上する。
パシタと従来の製造方法により製作したキヤパシ
タとの保持耐圧を比較測定した。第４図にその結
果を示す。縦軸は第１の多結晶シリコン膜と第２
の多結晶シリコン膜との間に電圧を印加したとき
の熱酸化膜５５の耐圧を電界強度で表した値、横
軸はリンの熱拡散時間を表したものである。○印
は本発明、●印は従来のそれぞれの製造方法によ
る値で、交叉する垂直線分はそのバラツキを示
す。この図より明らかなように本発明の製造方法
により耐圧は向上する。
前記実施例の第２の積層工程においては、第１
の多結晶シリコン膜５４を熱酸化して絶縁膜（シ
リコン酸化膜５５）を積層したが、他の絶縁物を
堆積しても本発明の効果は得られる。又本実施例
はEPROMのキヤパシタについて述べたが、多結
晶シリコンを主成分とする電極又は電極配線と絶
縁膜を介して他の導電層と対向する構成要素を有
するその他の半導体装置の製造方法に対しても本
発明は勿論適用できる。
の多結晶シリコン膜５４を熱酸化して絶縁膜（シ
リコン酸化膜５５）を積層したが、他の絶縁物を
堆積しても本発明の効果は得られる。又本実施例
はEPROMのキヤパシタについて述べたが、多結
晶シリコンを主成分とする電極又は電極配線と絶
縁膜を介して他の導電層と対向する構成要素を有
するその他の半導体装置の製造方法に対しても本
発明は勿論適用できる。
［発明の効果］
本発明の製造方法においては、シリコン原子の
吸着点が高濃度に分布すると推定されるアモルフ
アスシリコン膜を下地として多結晶シリコン膜を
堆積するため、反応温度を600℃以上としても多
結晶シリコン膜は、その粒径は小さく例えば100
Å以下となると共に緻密な膜となり、そのための
工程の所要時間も生産上許容できる時間となる。
吸着点が高濃度に分布すると推定されるアモルフ
アスシリコン膜を下地として多結晶シリコン膜を
堆積するため、反応温度を600℃以上としても多
結晶シリコン膜は、その粒径は小さく例えば100
Å以下となると共に緻密な膜となり、そのための
工程の所要時間も生産上許容できる時間となる。
この多結晶シリコン膜にリンの熱拡散を行う
と、粒界面でのトラツプがなくなり均一に拡散さ
れ、更に絶縁膜を積層してもその界面においては
結晶の凹凸（Surface asperity）等電界集中を生
ずる局所も大幅に減少し、耐圧を向上できる。特
にこの多結晶シリコン膜を熱酸化したシリコン酸
化膜を前記絶縁膜とすれば耐圧の強い絶縁膜とな
り本発明の効果も大きくなる。
と、粒界面でのトラツプがなくなり均一に拡散さ
れ、更に絶縁膜を積層してもその界面においては
結晶の凹凸（Surface asperity）等電界集中を生
ずる局所も大幅に減少し、耐圧を向上できる。特
にこの多結晶シリコン膜を熱酸化したシリコン酸
化膜を前記絶縁膜とすれば耐圧の強い絶縁膜とな
り本発明の効果も大きくなる。
第１図は本発明の製造方法により製作した平板
電極を有するキヤパシタの断面図、第２図は従来
の製造方法を説明するためのEPROMの断面図、
第３図はこのEPROMの製造工程における断面
図、第４図は本発明及び従来のそれぞれの製造方
法によるキヤパシタの耐圧比較結果を示す図であ
る。 ５１……半導体基板、５２……半導体基板主面
の絶縁膜（第１熱酸化膜）、５３……アモルフア
スシリコン膜、５４……第１多結晶シリコン膜、
５５……多結晶シリコン膜上の絶縁膜（第２熱酸
化膜）。
電極を有するキヤパシタの断面図、第２図は従来
の製造方法を説明するためのEPROMの断面図、
第３図はこのEPROMの製造工程における断面
図、第４図は本発明及び従来のそれぞれの製造方
法によるキヤパシタの耐圧比較結果を示す図であ
る。 ５１……半導体基板、５２……半導体基板主面
の絶縁膜（第１熱酸化膜）、５３……アモルフア
スシリコン膜、５４……第１多結晶シリコン膜、
５５……多結晶シリコン膜上の絶縁膜（第２熱酸
化膜）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板主面の絶縁膜上に反応温度400℃
ないし600℃でアモルフアスシリコン膜を形成す
る工程と、このアモルフアスシリコン膜形成工程
に連続してアモルフアスシリコン膜上に反応温度
600℃ないし800℃で多結晶シリコン膜を形成する
第１の積層工程と、前記多結晶シリコン膜上に絶
縁膜を形成する第２の積層工程とを含むことを特
徴とする半導体装置の製造方法。 ２ アモルフアスシリコン膜形成工程における該
膜厚が少なくとも30Åである特許請求の範囲第１
項記載の半導体装置の製造方法。 ３ 第１の積層工程における多結晶シリコン膜の
粒径が100Åを越えない特許請求の範囲第１項又
は第２項記載の半導体装置の製造方法。 ４ 第２の積層工程における絶縁膜が前記多結晶
シリコン膜を熱酸化して形成するシリコン酸化膜
である特許請求の範囲第１項ないし第３項いずれ
か記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17188686A JPS6329954A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17188686A JPS6329954A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6329954A JPS6329954A (ja) | 1988-02-08 |
| JPH0376032B2 true JPH0376032B2 (ja) | 1991-12-04 |
Family
ID=15931618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17188686A Granted JPS6329954A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329954A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002026868A1 (fr) | 2000-09-28 | 2002-04-04 | Sanyo Chemical Industries, Ltd. | Catalyseur metallique conçu pour la polymerisation avec ouverture de cycles de composes heterocycliques |
| WO2008044502A1 (fr) | 2006-10-05 | 2008-04-17 | Bridgestone Corporation | Rouleau élastique conducteur et appareil de formation d'image employant celui-ci |
| WO2011114911A1 (ja) | 2010-03-17 | 2011-09-22 | サンスター技研株式会社 | ポリウレタン樹脂 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0687465B2 (ja) * | 1988-04-15 | 1994-11-02 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0491976B1 (de) * | 1990-12-21 | 2000-10-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer mit Arsen dotierten glatten polykristallinen Siliziumschicht für höchstintegrierte Schaltungen |
| US5444302A (en) * | 1992-12-25 | 1995-08-22 | Hitachi, Ltd. | Semiconductor device including multi-layer conductive thin film of polycrystalline material |
| JPH11150195A (ja) | 1997-11-19 | 1999-06-02 | Nec Corp | 半導体装置及びその製造方法 |
| JP4967066B2 (ja) | 2010-04-27 | 2012-07-04 | 東京エレクトロン株式会社 | アモルファスシリコン膜の成膜方法および成膜装置 |
| JP5544343B2 (ja) | 2010-10-29 | 2014-07-09 | 東京エレクトロン株式会社 | 成膜装置 |
| JP5514162B2 (ja) | 2011-07-22 | 2014-06-04 | 東京エレクトロン株式会社 | アモルファスシリコン膜の成膜方法および成膜装置 |
| JP5925673B2 (ja) | 2012-12-27 | 2016-05-25 | 東京エレクトロン株式会社 | シリコン膜の成膜方法および成膜装置 |
| JP6082712B2 (ja) | 2013-07-31 | 2017-02-15 | 東京エレクトロン株式会社 | シリコン膜の成膜方法および薄膜の成膜方法 |
| JP6348707B2 (ja) | 2013-12-11 | 2018-06-27 | 東京エレクトロン株式会社 | アモルファスシリコンの結晶化方法、結晶化シリコン膜の成膜方法、半導体装置の製造方法および成膜装置 |
| JP6640596B2 (ja) | 2016-02-22 | 2020-02-05 | 東京エレクトロン株式会社 | 成膜方法 |
-
1986
- 1986-07-23 JP JP17188686A patent/JPS6329954A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002026868A1 (fr) | 2000-09-28 | 2002-04-04 | Sanyo Chemical Industries, Ltd. | Catalyseur metallique conçu pour la polymerisation avec ouverture de cycles de composes heterocycliques |
| WO2008044502A1 (fr) | 2006-10-05 | 2008-04-17 | Bridgestone Corporation | Rouleau élastique conducteur et appareil de formation d'image employant celui-ci |
| WO2011114911A1 (ja) | 2010-03-17 | 2011-09-22 | サンスター技研株式会社 | ポリウレタン樹脂 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6329954A (ja) | 1988-02-08 |
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