JPH08340091A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08340091A JPH08340091A JP8043427A JP4342796A JPH08340091A JP H08340091 A JPH08340091 A JP H08340091A JP 8043427 A JP8043427 A JP 8043427A JP 4342796 A JP4342796 A JP 4342796A JP H08340091 A JPH08340091 A JP H08340091A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- film
- lower electrode
- electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 170
- 238000004519 manufacturing process Methods 0.000 title claims description 84
- 239000010408 film Substances 0.000 claims abstract description 743
- 239000003990 capacitor Substances 0.000 claims abstract description 619
- 239000010409 thin film Substances 0.000 claims abstract description 127
- 238000000034 method Methods 0.000 claims abstract description 85
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000001301 oxygen Substances 0.000 claims abstract description 17
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 13
- 239000000956 alloy Substances 0.000 claims abstract description 13
- 230000001678 irradiating effect Effects 0.000 claims abstract description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 197
- 239000011229 interlayer Substances 0.000 claims description 109
- 239000010410 layer Substances 0.000 claims description 102
- 229910052697 platinum Inorganic materials 0.000 claims description 89
- 239000000758 substrate Substances 0.000 claims description 84
- 230000001681 protective effect Effects 0.000 claims description 55
- 238000000137 annealing Methods 0.000 claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 42
- 238000009792 diffusion process Methods 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 37
- 239000000463 material Substances 0.000 claims description 36
- 239000006096 absorbing agent Substances 0.000 claims description 31
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 22
- 239000007772 electrode material Substances 0.000 claims description 21
- 239000012298 atmosphere Substances 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 238000007788 roughening Methods 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 18
- 239000013078 crystal Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 239000006104 solid solution Substances 0.000 claims description 15
- 229910052715 tantalum Inorganic materials 0.000 claims description 15
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 15
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 229910052741 iridium Inorganic materials 0.000 claims description 11
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 11
- 229910044991 metal oxide Inorganic materials 0.000 claims description 11
- 150000004706 metal oxides Chemical class 0.000 claims description 11
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052763 palladium Inorganic materials 0.000 claims description 9
- 239000000470 constituent Substances 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 8
- 230000002265 prevention Effects 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 6
- 238000010521 absorption reaction Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- 150000002736 metal compounds Chemical class 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 229910052702 rhenium Inorganic materials 0.000 claims description 5
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 abstract description 33
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 abstract description 12
- 238000001020 plasma etching Methods 0.000 abstract description 10
- 229910052786 argon Inorganic materials 0.000 abstract description 7
- 239000007789 gas Substances 0.000 abstract description 6
- 238000003980 solgel method Methods 0.000 abstract description 4
- 229910001362 Ta alloys Inorganic materials 0.000 abstract 2
- QKQUUVZIDLJZIJ-UHFFFAOYSA-N hafnium tantalum Chemical compound [Hf].[Ta] QKQUUVZIDLJZIJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910002113 barium titanate Inorganic materials 0.000 abstract 1
- 230000036961 partial effect Effects 0.000 description 63
- 230000007547 defect Effects 0.000 description 44
- 229910052782 aluminium Inorganic materials 0.000 description 35
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 35
- 230000015572 biosynthetic process Effects 0.000 description 30
- 229910002367 SrTiO Inorganic materials 0.000 description 29
- 230000008569 process Effects 0.000 description 27
- 230000002829 reductive effect Effects 0.000 description 22
- 229910052719 titanium Inorganic materials 0.000 description 19
- 239000010936 titanium Substances 0.000 description 19
- 238000010438 heat treatment Methods 0.000 description 18
- 238000012545 processing Methods 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 230000000694 effects Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000012535 impurity Substances 0.000 description 13
- 238000005546 reactive sputtering Methods 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000012546 transfer Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 230000008859 change Effects 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000008033 biological extinction Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052762 osmium Inorganic materials 0.000 description 4
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000008439 repair process Effects 0.000 description 4
- 230000005469 synchrotron radiation Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 150000003057 platinum Chemical class 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 229910000929 Ru alloy Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- GIGQFSYNIXPBCE-UHFFFAOYSA-N alumane;platinum Chemical compound [AlH3].[Pt] GIGQFSYNIXPBCE-UHFFFAOYSA-N 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 1
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、キャパシタ下部電極、誘電体膜、
およびキャパシタ上部電極からなる薄膜キャパシタにお
いて、キャパシタの低誘電率化を防止し、半導体集積回
路の高品位化を図ることを目的とする。 【解決手段】 誘電体膜中の欠陥の低減および発生の抑
制を図り、または誘電体中への不純物拡散を防止し、更
には誘電体膜と電極との格子整合を図ることにより上記
目的を達成する。
およびキャパシタ上部電極からなる薄膜キャパシタにお
いて、キャパシタの低誘電率化を防止し、半導体集積回
路の高品位化を図ることを目的とする。 【解決手段】 誘電体膜中の欠陥の低減および発生の抑
制を図り、または誘電体中への不純物拡散を防止し、更
には誘電体膜と電極との格子整合を図ることにより上記
目的を達成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法について、特に高誘電率の材料をキャパシタ
誘電体膜等に用いたＤＲＡＭ（Dynamic Random Access
Memory）のキャパシタの低誘電率化を防止する構造及び
その製造方法に関するものである。
の製造方法について、特に高誘電率の材料をキャパシタ
誘電体膜等に用いたＤＲＡＭ（Dynamic Random Access
Memory）のキャパシタの低誘電率化を防止する構造及び
その製造方法に関するものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭなどの微細な半導体装
置に作りこまれている回路には、種々の薄膜キャパシタ
が含まれている。その内、ＤＲＡＭには、各メモリーセ
ル上の微細な領域に信号電荷を保持するための薄膜キャ
パシタが必要である。ＤＲＡＭの集積度を高めるために
は、これらの薄膜キャパシタを出来るだけ小さな面積に
作り込むこと、つまり、薄膜キャパシタの高容量密度化
を図る必要がある。キャパシタの容量は、誘電体膜の誘
電率に比例する。そこで、特開平３−４４０１９号公報
に記載された半導体装置では、キャパシタ用の誘電体膜
を比誘電率の高い材料、例えばＢａＴｉＯ3等から構成
することにより、薄膜キャパシタの高容量密度化を図っ
ている。また、更なるＤＲＡＭの高集積化のためには、
素子を層間絶縁膜を介して多層化した多層化構造の採用
も必要となる。
置に作りこまれている回路には、種々の薄膜キャパシタ
が含まれている。その内、ＤＲＡＭには、各メモリーセ
ル上の微細な領域に信号電荷を保持するための薄膜キャ
パシタが必要である。ＤＲＡＭの集積度を高めるために
は、これらの薄膜キャパシタを出来るだけ小さな面積に
作り込むこと、つまり、薄膜キャパシタの高容量密度化
を図る必要がある。キャパシタの容量は、誘電体膜の誘
電率に比例する。そこで、特開平３−４４０１９号公報
に記載された半導体装置では、キャパシタ用の誘電体膜
を比誘電率の高い材料、例えばＢａＴｉＯ3等から構成
することにより、薄膜キャパシタの高容量密度化を図っ
ている。また、更なるＤＲＡＭの高集積化のためには、
素子を層間絶縁膜を介して多層化した多層化構造の採用
も必要となる。
【０００３】
【発明が解決しようとする課題】しかし、従来の薄膜キ
ャパシタには、第１に誘電体膜中に存在する欠陥による
リーク電流に起因するキャパシタの低誘電率化の問題点
があった。即ち、ＤＲＡＭ等への応用に際しては、低電
圧でも信号電荷を十分に確保できる高い電気容量とその
電荷の散逸を防ぐための低いリーク電流が必要である。
一般に、誘電体の膜厚を薄くすることで電気容量を増加
することは出来るが膜中のトラップ準位に由来するリー
ク電流は逆に増加する、という相反する傾向がある。こ
の膜中のトラップ準位を低減してリーク電流を減らす目
的で、ＢａＴｉＯ3等の高誘電率材料についてはアニー
ル等が実施される。しかし、トラップ準位を減らし特性
改善を図るためには、アニールのために６００℃以上の
高温プロセスが必要であり、ＤＲＡＭ等への応用におい
ては、薄膜キャパシタより下部に形成されるトランジス
タなどへの悪影響が懸念されるという問題があった。ま
た、このような処理によってもそのリーク電流の値は十
分なものといえず、よりいっそうのリーク電流の低減と
誘電率の増加が望まれていた。
ャパシタには、第１に誘電体膜中に存在する欠陥による
リーク電流に起因するキャパシタの低誘電率化の問題点
があった。即ち、ＤＲＡＭ等への応用に際しては、低電
圧でも信号電荷を十分に確保できる高い電気容量とその
電荷の散逸を防ぐための低いリーク電流が必要である。
一般に、誘電体の膜厚を薄くすることで電気容量を増加
することは出来るが膜中のトラップ準位に由来するリー
ク電流は逆に増加する、という相反する傾向がある。こ
の膜中のトラップ準位を低減してリーク電流を減らす目
的で、ＢａＴｉＯ3等の高誘電率材料についてはアニー
ル等が実施される。しかし、トラップ準位を減らし特性
改善を図るためには、アニールのために６００℃以上の
高温プロセスが必要であり、ＤＲＡＭ等への応用におい
ては、薄膜キャパシタより下部に形成されるトランジス
タなどへの悪影響が懸念されるという問題があった。ま
た、このような処理によってもそのリーク電流の値は十
分なものといえず、よりいっそうのリーク電流の低減と
誘電率の増加が望まれていた。
【０００４】さらに、ＤＲＡＭ等の半導体装置に薄膜キ
ャパシタを作りこむ際には、薄膜キャパシタを構成する
各薄膜の加工において、短波長の紫外線を用いて薄膜上
に微細なレジストパターンを形成し、それを基に薄膜の
エッチングを施すことで微細な加工パターンを形成して
きた。近い将来に実現が期待されている１Ｇビットの集
積度を持つＤＲＡＭでは、従来のＤＲＡＭに比べて微細
化が進み、最小加工幅も０.２μｍ以下となることが想
定される。従来の紫外線露光では、このような超微細パ
ターンを解像することは困難であり、シンクロトロン放
射より波長の短い軟Ｘ線を用いた露光が必要になる。し
かし、Ｘ線はその１光子当たりのエネルギが高いことか
ら、その照射がメモリーセルに形成される薄膜キャパシ
タの誘電体膜の欠陥を生成させるという問題、及び、そ
の結果として薄膜キャパシタの特性劣化が懸念されると
いう問題があった。特に、ＤＲＡＭ等では薄膜キャパシ
タより後に配線が形成されるが、この配線に用いられる
Ａｌは低融点であるため、配線をＸ線露光技術を用いて
加工した場合、薄膜キャパシタの特性回復がアニール等
の手段では難しいといった問題もあった。
ャパシタを作りこむ際には、薄膜キャパシタを構成する
各薄膜の加工において、短波長の紫外線を用いて薄膜上
に微細なレジストパターンを形成し、それを基に薄膜の
エッチングを施すことで微細な加工パターンを形成して
きた。近い将来に実現が期待されている１Ｇビットの集
積度を持つＤＲＡＭでは、従来のＤＲＡＭに比べて微細
化が進み、最小加工幅も０.２μｍ以下となることが想
定される。従来の紫外線露光では、このような超微細パ
ターンを解像することは困難であり、シンクロトロン放
射より波長の短い軟Ｘ線を用いた露光が必要になる。し
かし、Ｘ線はその１光子当たりのエネルギが高いことか
ら、その照射がメモリーセルに形成される薄膜キャパシ
タの誘電体膜の欠陥を生成させるという問題、及び、そ
の結果として薄膜キャパシタの特性劣化が懸念されると
いう問題があった。特に、ＤＲＡＭ等では薄膜キャパシ
タより後に配線が形成されるが、この配線に用いられる
Ａｌは低融点であるため、配線をＸ線露光技術を用いて
加工した場合、薄膜キャパシタの特性回復がアニール等
の手段では難しいといった問題もあった。
【０００５】第２にキャパシタ下部電極としては一般に
白金電極が用いられるが、かかる場合、該キャパシタ下
部電極の下方の材料が該キャパシタ下部電極中を通って
誘電体膜中に拡散し、キャパシタの低誘電率化を招くと
いう問題があった。特に、高集積化を目的とした多層構
造のＤＲＡＭにあっては、図６９に示すようにキャパシ
タの下部電極を下層と接続するために、該下部電極の下
部にシリコンからなるプラグを設ける必要があるが、高
温プロセス（＞３５０℃）においては、かかるプラグか
らシリコンが電極を介して誘電体層中に拡散することに
より、キャパシタの低誘電率化を招くという問題もあっ
た。このような高温プロセス（＞３５０℃）におけるプ
ラグ材料の拡散を防止するために、発明者らは、図７０
に示すようにプラグ材料１１とキャパシタ下部電極１４
との間にプラグ材料の拡散防止用のバリア層１３を設け
たが、かかるバリア層１３の形成はＤＲＡＭの製造工程
を複雑にし、好ましくなかった。
白金電極が用いられるが、かかる場合、該キャパシタ下
部電極の下方の材料が該キャパシタ下部電極中を通って
誘電体膜中に拡散し、キャパシタの低誘電率化を招くと
いう問題があった。特に、高集積化を目的とした多層構
造のＤＲＡＭにあっては、図６９に示すようにキャパシ
タの下部電極を下層と接続するために、該下部電極の下
部にシリコンからなるプラグを設ける必要があるが、高
温プロセス（＞３５０℃）においては、かかるプラグか
らシリコンが電極を介して誘電体層中に拡散することに
より、キャパシタの低誘電率化を招くという問題もあっ
た。このような高温プロセス（＞３５０℃）におけるプ
ラグ材料の拡散を防止するために、発明者らは、図７０
に示すようにプラグ材料１１とキャパシタ下部電極１４
との間にプラグ材料の拡散防止用のバリア層１３を設け
たが、かかるバリア層１３の形成はＤＲＡＭの製造工程
を複雑にし、好ましくなかった。
【０００６】また、第３に上述のように一般にキャパシ
タ電極材料として白金が用いられているため、誘電体膜
との界面に反応層を形成しにくいという長所はある反
面、白金電極と誘電体膜との格子不整合に起因して誘電
体膜との界面に低誘電率非晶質層が形成されやすく、こ
の結果キャパシタの低誘電率化を招くといった問題もあ
った。
タ電極材料として白金が用いられているため、誘電体膜
との界面に反応層を形成しにくいという長所はある反
面、白金電極と誘電体膜との格子不整合に起因して誘電
体膜との界面に低誘電率非晶質層が形成されやすく、こ
の結果キャパシタの低誘電率化を招くといった問題もあ
った。
【０００７】本発明の第１の目的は、リーク電流が少な
い薄膜キャパシタを含む集積回路及びその製造方法を提
供することである。本発明の第２の目的は、特に多層構
造のＤＲＡＭにおいて効果的な、キャパシタ下部電極下
方からの誘電体膜中への材料拡散によるキャパシタの低
誘電率化を防止した薄膜キャパシタを含む集積回路及び
その製造方法を提供することである。本発明の第３の目
的は、電極材料に白金を用い、かつ格子整合を図ること
によりキャパシタの低誘電率化を防止した薄膜キャパシ
タを含む集積回路及びその製造方法を提供することであ
る。
い薄膜キャパシタを含む集積回路及びその製造方法を提
供することである。本発明の第２の目的は、特に多層構
造のＤＲＡＭにおいて効果的な、キャパシタ下部電極下
方からの誘電体膜中への材料拡散によるキャパシタの低
誘電率化を防止した薄膜キャパシタを含む集積回路及び
その製造方法を提供することである。本発明の第３の目
的は、電極材料に白金を用い、かつ格子整合を図ること
によりキャパシタの低誘電率化を防止した薄膜キャパシ
タを含む集積回路及びその製造方法を提供することであ
る。
【０００８】
【課題を解決するための手段】そこで、本発明者らは鋭
意研究の結果、第１に従来行われていた高温（＞６００
℃）アニールに代えて誘電体膜にＸ線を照射した後に低
温（＞３００℃）でアニールすることにより、更には、
キャパシタ形成後における誘電体膜へのＸ線の照射を防
止することにより、第２に電極材料として電極下部の材
料が電極内を通って拡散しにくい白金以外の電極材料を
用いることにより、また第３に白金電極においては、誘
電体膜の格子定数を調整し白金の格子定数と整合を図る
ことにより、上記目的を達成できることを見出し、本発
明を完成した。
意研究の結果、第１に従来行われていた高温（＞６００
℃）アニールに代えて誘電体膜にＸ線を照射した後に低
温（＞３００℃）でアニールすることにより、更には、
キャパシタ形成後における誘電体膜へのＸ線の照射を防
止することにより、第２に電極材料として電極下部の材
料が電極内を通って拡散しにくい白金以外の電極材料を
用いることにより、また第３に白金電極においては、誘
電体膜の格子定数を調整し白金の格子定数と整合を図る
ことにより、上記目的を達成できることを見出し、本発
明を完成した。
【０００９】即ち、本発明は本発明は半導体基板上に形
成されたキャパシタ下部電極と、該キャパシタ下部電極
上に形成された誘電体膜と、該誘電体膜上に形成された
キャパシタ上部電極からなる薄膜キャパシタを備えた半
導体装置において、上記キャパシタ誘電体膜に高エネル
ギが照射されたことを特徴とする第１の半導体装置の構
造にある。誘電体膜の上記高エネルギ照射処理による低
欠陥化により、誘電体膜中のリーク電流を抑え、キャパ
シタの低誘電率化を防止することができる。
成されたキャパシタ下部電極と、該キャパシタ下部電極
上に形成された誘電体膜と、該誘電体膜上に形成された
キャパシタ上部電極からなる薄膜キャパシタを備えた半
導体装置において、上記キャパシタ誘電体膜に高エネル
ギが照射されたことを特徴とする第１の半導体装置の構
造にある。誘電体膜の上記高エネルギ照射処理による低
欠陥化により、誘電体膜中のリーク電流を抑え、キャパ
シタの低誘電率化を防止することができる。
【００１０】また、本発明は半導体基板上に形成された
キャパシタ下部電極と、該キャパシタ下部電極上に形成
されたキャパシタ誘電体膜と、該キャパシタ誘電体膜上
に形成されたキャパシタ上部電極からなる薄膜キャパシ
タを備えた半導体装置において、該キャパシタ下部電極
または上部電極の少なくとも一方が、その酸化物あるい
は窒化物が２０以上の比誘電率を有する絶縁物である金
属元素を一種以上、主たる構成元素として含む金属電極
である半導体装置の構造、または上記キャパシタ下部電
極または上部電極の少なくとも一方が、その酸化物ある
いは窒化物が電気伝導性である金属元素を、一種以上主
たる構成元素として含む金属電極である第２の半導体装
置の構造にある。
キャパシタ下部電極と、該キャパシタ下部電極上に形成
されたキャパシタ誘電体膜と、該キャパシタ誘電体膜上
に形成されたキャパシタ上部電極からなる薄膜キャパシ
タを備えた半導体装置において、該キャパシタ下部電極
または上部電極の少なくとも一方が、その酸化物あるい
は窒化物が２０以上の比誘電率を有する絶縁物である金
属元素を一種以上、主たる構成元素として含む金属電極
である半導体装置の構造、または上記キャパシタ下部電
極または上部電極の少なくとも一方が、その酸化物ある
いは窒化物が電気伝導性である金属元素を、一種以上主
たる構成元素として含む金属電極である第２の半導体装
置の構造にある。
【００１１】また、本発明は半導体基板上に形成された
キャパシタ下部電極と、該キャパシタ下部電極上に形成
されたペロブスカイト構造を持つ単結晶または多結晶膜
からなるキャパシタ誘電体膜と、該キャパシタ誘電体膜
上に形成されたキャパシタ上部電極を備えた半導体装置
において、該キャパシタ下部電極または上部電極の少な
くとも一方が面心立方構造を有する金属または金属化合
物を含み、該金属または金属化合物の格子定数と該キャ
パシタ電極に接置されたキャパシタ誘電体膜の格子定数
のずれが２％以内である第３の半導体装置の構造にあ
る。このように電極材料の一つとして用いられる白金と
誘電体膜の格子定数を２％以内に押さえることにより、
格子不整合に起因して界面に形成される低誘電率非晶質
層（誘電率が１０〜２０）の形成が防止でき、キャパシ
タの低誘電率化が可能となる。
キャパシタ下部電極と、該キャパシタ下部電極上に形成
されたペロブスカイト構造を持つ単結晶または多結晶膜
からなるキャパシタ誘電体膜と、該キャパシタ誘電体膜
上に形成されたキャパシタ上部電極を備えた半導体装置
において、該キャパシタ下部電極または上部電極の少な
くとも一方が面心立方構造を有する金属または金属化合
物を含み、該金属または金属化合物の格子定数と該キャ
パシタ電極に接置されたキャパシタ誘電体膜の格子定数
のずれが２％以内である第３の半導体装置の構造にあ
る。このように電極材料の一つとして用いられる白金と
誘電体膜の格子定数を２％以内に押さえることにより、
格子不整合に起因して界面に形成される低誘電率非晶質
層（誘電率が１０〜２０）の形成が防止でき、キャパシ
タの低誘電率化が可能となる。
【００１２】また、本発明は、下部電極、誘電体膜およ
び上部電極からなる薄膜キャパシタを有する半導体装置
の製造方法において、半導体基板上にキャパシタ下部電
極を形成し、該下部電極上に高誘電率材料からなる誘電
体膜を形成し、該誘電体膜上に上部電極を形成して、薄
膜キャパシタを形成する工程と、上記誘電体膜の形成後
に、該誘電体膜に高エネルギ線を照射する工程と、高エ
ネルギ線の照射後にアニールを施す工程とを備えた第１
の半導体装置の製造方法でもある。このように誘電体に
Ｘ線等の高エネルギ線を照射することにより、高誘電率
を有する誘電体膜に意図的に準安定な欠陥を導入し、そ
の後の酸素雰囲気のアニールにより本来誘電体膜が有し
ていた欠陥と準安定な欠陥とを対消滅により消滅させる
ことにより、従来の単純なアニールによる欠陥修復に比
較し効率的な膜中欠陥の低減が可能となり、誘電体膜中
のリーク電流が減少し、キャパシタ性能の向上を図るこ
とができる。また、従来、かかる誘電体中の欠陥除去の
ために行われてきた高温（＞６００℃）に比べてアニー
ル温度が低温（＞３００℃）であるため、アニール時の
白金電極材料の誘電体膜中への拡散を有効に防止するこ
とができる。
び上部電極からなる薄膜キャパシタを有する半導体装置
の製造方法において、半導体基板上にキャパシタ下部電
極を形成し、該下部電極上に高誘電率材料からなる誘電
体膜を形成し、該誘電体膜上に上部電極を形成して、薄
膜キャパシタを形成する工程と、上記誘電体膜の形成後
に、該誘電体膜に高エネルギ線を照射する工程と、高エ
ネルギ線の照射後にアニールを施す工程とを備えた第１
の半導体装置の製造方法でもある。このように誘電体に
Ｘ線等の高エネルギ線を照射することにより、高誘電率
を有する誘電体膜に意図的に準安定な欠陥を導入し、そ
の後の酸素雰囲気のアニールにより本来誘電体膜が有し
ていた欠陥と準安定な欠陥とを対消滅により消滅させる
ことにより、従来の単純なアニールによる欠陥修復に比
較し効率的な膜中欠陥の低減が可能となり、誘電体膜中
のリーク電流が減少し、キャパシタ性能の向上を図るこ
とができる。また、従来、かかる誘電体中の欠陥除去の
ために行われてきた高温（＞６００℃）に比べてアニー
ル温度が低温（＞３００℃）であるため、アニール時の
白金電極材料の誘電体膜中への拡散を有効に防止するこ
とができる。
【００１３】誘電体膜に意図的に準安定な欠陥を導入す
るためには、上記高エネルギ線はＸ線であり、その照射
量は１０ｍＪ／ｃｍ2以上であることが好ましい。
るためには、上記高エネルギ線はＸ線であり、その照射
量は１０ｍＪ／ｃｍ2以上であることが好ましい。
【００１４】更に、上記誘電体膜が本来有していた欠陥
と、高エネルギ線の照射で導入した準安定な欠陥とを対
で消滅させるためには、上記アニールが、酸素、水素の
いずれか１種以上を主たる要素として含む雰囲気下で、
３００℃以上の温度で行われることが好ましい。
と、高エネルギ線の照射で導入した準安定な欠陥とを対
で消滅させるためには、上記アニールが、酸素、水素の
いずれか１種以上を主たる要素として含む雰囲気下で、
３００℃以上の温度で行われることが好ましい。
【００１５】また、本発明は、薄膜キャパシタを有する
半導体装置において、該薄膜キャパシタが、半導体基板
上に形成された下部電極と、該下部電極上に形成された
高誘電率材料からなる誘電体膜と、該誘電体膜上に形成
された上部電極からなり、更に、Ｘ線吸収体薄膜が、上
記上部電極の上方に形成された第１の半導体装置の構造
でもある。かかるＸ線吸収体薄膜を形成することによ
り、キャパシタ形成後の誘電体膜へのＸ線の照射を防止
し、かかるＸ線照射に起因する欠陥の発生を抑制するこ
とが可能となり、誘電体膜内のリーク電流の増加による
キャパシタ性能の低下を防止することが可能となる。
半導体装置において、該薄膜キャパシタが、半導体基板
上に形成された下部電極と、該下部電極上に形成された
高誘電率材料からなる誘電体膜と、該誘電体膜上に形成
された上部電極からなり、更に、Ｘ線吸収体薄膜が、上
記上部電極の上方に形成された第１の半導体装置の構造
でもある。かかるＸ線吸収体薄膜を形成することによ
り、キャパシタ形成後の誘電体膜へのＸ線の照射を防止
し、かかるＸ線照射に起因する欠陥の発生を抑制するこ
とが可能となり、誘電体膜内のリーク電流の増加による
キャパシタ性能の低下を防止することが可能となる。
【００１６】上記Ｘ線吸収体薄膜は、その構成物質の吸
光係数と膜厚との積が１以上であることにより、有効に
Ｘ線の影響を防止することができる。
光係数と膜厚との積が１以上であることにより、有効に
Ｘ線の影響を防止することができる。
【００１７】また、本発明は、半導体基板上に形成され
た下部電極と、該下部電極上に形成された高誘電率材料
からなる誘電体膜と、該誘電体膜上に形成された上部電
極を備えた薄膜キャパシタを有する半導体装置におい
て、上記上部電極が少なくともイリジウム、タンタル及
び白金のいずれか１つを主たる構成元素として含み、か
つ、その膜厚が２００ｎｍ以上、６００ｎｍ以下である
第１の半導体装置の構造でもある。かかる構造の上部電
極はＸ線吸収膜としても機能するため、薄膜キャパシタ
の誘電体膜へのＸ線の照射を減少させ、薄膜キャパシタ
のリーク電流により特性劣化を防止することができる。
た下部電極と、該下部電極上に形成された高誘電率材料
からなる誘電体膜と、該誘電体膜上に形成された上部電
極を備えた薄膜キャパシタを有する半導体装置におい
て、上記上部電極が少なくともイリジウム、タンタル及
び白金のいずれか１つを主たる構成元素として含み、か
つ、その膜厚が２００ｎｍ以上、６００ｎｍ以下である
第１の半導体装置の構造でもある。かかる構造の上部電
極はＸ線吸収膜としても機能するため、薄膜キャパシタ
の誘電体膜へのＸ線の照射を減少させ、薄膜キャパシタ
のリーク電流により特性劣化を防止することができる。
【００１８】また本発明は、キャパシタ下部電極または
上部電極の少なくとも一方が、白金を主成分とし、パラ
ジウム、ルテニウム及びレニウムの中の少なくとも一種
以上の元素が微量添加されることにより構成される半導
体装置の構造にある。かかる元素が微量添加されること
により、電極が白金のみからなる場合に比べて、電極と
誘電体膜との密着性が向上する。
上部電極の少なくとも一方が、白金を主成分とし、パラ
ジウム、ルテニウム及びレニウムの中の少なくとも一種
以上の元素が微量添加されることにより構成される半導
体装置の構造にある。かかる元素が微量添加されること
により、電極が白金のみからなる場合に比べて、電極と
誘電体膜との密着性が向上する。
【００１９】また本発明は、キャパシタ下部電極または
上部電極の少なくとも一方の誘電体膜と接する面と反対
側の面に、金属の酸化物あるいは窒化物からなる保護膜
を形成することにより、キャパシタ形成後の熱処理時に
おける層間絶縁膜からキャパシタへの水分拡散を防止す
るものでもある。
上部電極の少なくとも一方の誘電体膜と接する面と反対
側の面に、金属の酸化物あるいは窒化物からなる保護膜
を形成することにより、キャパシタ形成後の熱処理時に
おける層間絶縁膜からキャパシタへの水分拡散を防止す
るものでもある。
【００２０】また下部電極または上部電極の少なくとも
一方と誘電体膜との間に、金属酸化物あるいは金属窒化
物からなる拡散防止膜を形成することも可能であり、該
拡散防止膜の膜厚は２０ｎｍ以下であることが好まし
い。これにより電極成分の誘電体膜中への拡散が防止で
きるからである。
一方と誘電体膜との間に、金属酸化物あるいは金属窒化
物からなる拡散防止膜を形成することも可能であり、該
拡散防止膜の膜厚は２０ｎｍ以下であることが好まし
い。これにより電極成分の誘電体膜中への拡散が防止で
きるからである。
【００２１】上記拡散防止膜は、２０以上の比誘電率を
有する絶縁物、または電気伝導性を有することが好まし
い。
有する絶縁物、または電気伝導性を有することが好まし
い。
【００２２】また上記第３の半導体装置の構造において
は、キャパシタ誘電体膜としては、ＢａＴｉＯ3、Ｓｒ
ＴｉＯ3、ＰｂＴｉＯ3、ＣａＴｉＯ3等が用いられる
が、キャパシタ下部電極が白金、パラジウム等の貴金属
を主成分とする場合、そのキャパシタ誘電体膜の主表面
方向に沿った結晶粒径の平均値としては１０ｎｍから１
００ｎｍであることが望ましい。このように、キャパシ
タ誘電体多結晶膜の結晶粒径の平均値を１０ｎｍから１
００ｎｍとすることにより、誘電体膜中のリーク電流を
低減することができるからである。例えば、ＢａＴｉＯ
3、ＳｒＴｉＯ3の場合（図１０）は、結晶粒径６０ｎｍ
以下で所定の効果が得られている。
は、キャパシタ誘電体膜としては、ＢａＴｉＯ3、Ｓｒ
ＴｉＯ3、ＰｂＴｉＯ3、ＣａＴｉＯ3等が用いられる
が、キャパシタ下部電極が白金、パラジウム等の貴金属
を主成分とする場合、そのキャパシタ誘電体膜の主表面
方向に沿った結晶粒径の平均値としては１０ｎｍから１
００ｎｍであることが望ましい。このように、キャパシ
タ誘電体多結晶膜の結晶粒径の平均値を１０ｎｍから１
００ｎｍとすることにより、誘電体膜中のリーク電流を
低減することができるからである。例えば、ＢａＴｉＯ
3、ＳｒＴｉＯ3の場合（図１０）は、結晶粒径６０ｎｍ
以下で所定の効果が得られている。
【００２３】また上記第３の半導体装置の構造において
は、キャパシタ誘電体膜が厚さ方向に積み重なる少なく
とも２つの層からなり、これらの層の間であって下部電
極角部或は側面部の近傍に酸化シリコン、窒化シリコン
等の絶縁膜が狹持されている構造をとることも可能であ
る。かかる構造により、電極、誘電体膜間後に密着性を
損なうことなくリーク電流の発生を防止できるからであ
る。
は、キャパシタ誘電体膜が厚さ方向に積み重なる少なく
とも２つの層からなり、これらの層の間であって下部電
極角部或は側面部の近傍に酸化シリコン、窒化シリコン
等の絶縁膜が狹持されている構造をとることも可能であ
る。かかる構造により、電極、誘電体膜間後に密着性を
損なうことなくリーク電流の発生を防止できるからであ
る。
【００２４】また上記第３の半導体装置の構造において
は、上記キャパシタ下部電極または上部電極の少なくと
も一方が、白金電極からなる構造であってもよい。
は、上記キャパシタ下部電極または上部電極の少なくと
も一方が、白金電極からなる構造であってもよい。
【００２５】また上記第３の半導体装置の構造において
は、キャパシタ誘電体膜が、ペロブスカイト構造を有す
る２以上の金属酸化物の固溶体であってもよい。これに
より、容易にキャパシタ電極材料と誘電体材料の格子整
合を図ることができるからである。また、かかるキャパ
シタ下部電極または上部電極の少なくとも一方が２以上
の金属元素の合金であってもよく、またキャパシタ下部
電極上に形成されたキャパシタ誘電体膜が、ペロブスカ
イト結晶構造を有する第一のキャパシタ誘電体膜と、該
第一のキャパシタ誘電体膜上に形成されたペロブスカイ
ト結晶構造を有する第二のキャパシタ誘電体膜からな
り、第一のキャパシタ誘電体膜の格子定数がキャパシタ
下部電極と第二のキャパシタ誘電体膜の中間の格子定数
を有する構造であってもよい。これによっても、容易に
キャパシタ電極材料と誘電体材料の格子整合を図ること
ができるからである。
は、キャパシタ誘電体膜が、ペロブスカイト構造を有す
る２以上の金属酸化物の固溶体であってもよい。これに
より、容易にキャパシタ電極材料と誘電体材料の格子整
合を図ることができるからである。また、かかるキャパ
シタ下部電極または上部電極の少なくとも一方が２以上
の金属元素の合金であってもよく、またキャパシタ下部
電極上に形成されたキャパシタ誘電体膜が、ペロブスカ
イト結晶構造を有する第一のキャパシタ誘電体膜と、該
第一のキャパシタ誘電体膜上に形成されたペロブスカイ
ト結晶構造を有する第二のキャパシタ誘電体膜からな
り、第一のキャパシタ誘電体膜の格子定数がキャパシタ
下部電極と第二のキャパシタ誘電体膜の中間の格子定数
を有する構造であってもよい。これによっても、容易に
キャパシタ電極材料と誘電体材料の格子整合を図ること
ができるからである。
【００２６】また、本発明はキャパシタ下部電極の表面
が粗面化されたの半導体装置の構造でもある。キャパシ
タ下部電極の表面を粗面化することにより、キャパシタ
の実行面積を従来の平坦な表面を有する場合に比べて大
きくすることができる、キャパシタ特性の向上を図るこ
とができるからである。
が粗面化されたの半導体装置の構造でもある。キャパシ
タ下部電極の表面を粗面化することにより、キャパシタ
の実行面積を従来の平坦な表面を有する場合に比べて大
きくすることができる、キャパシタ特性の向上を図るこ
とができるからである。
【００２７】また本発明は、キャパシタ下部電極の表面
が粗面化されたの半導体装置の製造方法でもある。
が粗面化されたの半導体装置の製造方法でもある。
【００２８】上記表面が粗面化されたキャパシタ下部電
極は、キャパシタ下部電極表面をエッチングする方法に
より、またはキャパシタ下部電極を加熱処理する方法に
より、更には表面が粗面化された多結晶シリコン膜上に
キャパシタ下部電極を形成する方法により容易に提供す
ることができる。
極は、キャパシタ下部電極表面をエッチングする方法に
より、またはキャパシタ下部電極を加熱処理する方法に
より、更には表面が粗面化された多結晶シリコン膜上に
キャパシタ下部電極を形成する方法により容易に提供す
ることができる。
【００２９】また本発明は、キャパシタ下部電極が、半
導体基板上に設けられた層間絶縁膜の上面の一部を溝状
にエッチングすることにより形成された下部電極埋め込
み溝内に設けられている半導体装置の構造でもある。か
かる構造を採用することにより、隣接するセル間に発生
する寄生容量の低減を図ることができるからである。
導体基板上に設けられた層間絶縁膜の上面の一部を溝状
にエッチングすることにより形成された下部電極埋め込
み溝内に設けられている半導体装置の構造でもある。か
かる構造を採用することにより、隣接するセル間に発生
する寄生容量の低減を図ることができるからである。
【００３０】上記埋め込み構造は、半導体基板の上部表
面を溝状にエッチングして設ける下部電極埋め込み用溝
を形成する工程と、該開口部内に導電性部材を設ける工
程と、上記層間絶縁膜の表面及び下部電極埋め込み用溝
内にキャパシタ下部電極材料を設ける工程と、該キャパ
シタ下部電極材料の表面部分から厚みを減じる処置を施
すことにより上記下部電極埋め込み用溝内だけにキャパ
シタ電極材料を残余させキャパシタ下部電極を形成する
工程と、該キャパシタ下部電極上にキャパシタ誘電体膜
及びキャパシタ上部電極を順次形成する工程とを備えた
方法により容易に提供することができる。
面を溝状にエッチングして設ける下部電極埋め込み用溝
を形成する工程と、該開口部内に導電性部材を設ける工
程と、上記層間絶縁膜の表面及び下部電極埋め込み用溝
内にキャパシタ下部電極材料を設ける工程と、該キャパ
シタ下部電極材料の表面部分から厚みを減じる処置を施
すことにより上記下部電極埋め込み用溝内だけにキャパ
シタ電極材料を残余させキャパシタ下部電極を形成する
工程と、該キャパシタ下部電極上にキャパシタ誘電体膜
及びキャパシタ上部電極を順次形成する工程とを備えた
方法により容易に提供することができる。
【００３１】また本発明は、複数のキャパシタ下部電極
の電極側面間に絶縁膜が埋め込まれた半導体装置の構造
を提供するものでもある。このように複数のキャパシタ
下部電極の電極側面間に絶縁膜を埋め込むことによっ
て、隣接するセル間に発生する寄生容量の低減を図るこ
とができるからである。
の電極側面間に絶縁膜が埋め込まれた半導体装置の構造
を提供するものでもある。このように複数のキャパシタ
下部電極の電極側面間に絶縁膜を埋め込むことによっ
て、隣接するセル間に発生する寄生容量の低減を図るこ
とができるからである。
【００３２】上記キャパシタ下部電極の電極側面間に絶
縁膜が埋め込まれた構造は、半導体基板上に複数のキャ
パシタ下部電極を形成する工程と、該キャパシタ下部電
極を覆うように絶縁膜を形成する工程と、該絶縁膜の厚
みを減じる処置を施すことによって前記キャパシタ下部
電極の上部表面を露出させる工程と、露出したキャパシ
タ下部電極及び下部電極間に位置する絶縁膜上にキャパ
シタ誘電体膜及びキャパシタ上部電極を順次形成する工
程とを備えた方法により容易に提供することが可能であ
る。
縁膜が埋め込まれた構造は、半導体基板上に複数のキャ
パシタ下部電極を形成する工程と、該キャパシタ下部電
極を覆うように絶縁膜を形成する工程と、該絶縁膜の厚
みを減じる処置を施すことによって前記キャパシタ下部
電極の上部表面を露出させる工程と、露出したキャパシ
タ下部電極及び下部電極間に位置する絶縁膜上にキャパ
シタ誘電体膜及びキャパシタ上部電極を順次形成する工
程とを備えた方法により容易に提供することが可能であ
る。
【００３３】また、上記キャパシタ下部電極の電極側面
間に絶縁膜が埋め込まれた構造は、半導体基板上に、上
部に保護膜を有する複数のキャパシタ下部電極を形成す
る工程と、該保護膜及びキャパシタ下部電極を覆うよう
に絶縁膜を形成する工程と、該保護膜によりキャパシタ
下部電極表面を保護しながら該保護膜上の絶縁膜の厚み
を減じる処置を施し該保護膜表面を露出させる工程と、
該保護膜をエッチング除去してキャパシタ下部電極表面
を露出させる工程と、該キャパシタ下部電極及び絶縁膜
上にキャパシタ誘電体膜及びキャパシタ上部電極を順次
形成する工程を備えた方法によっても容易に提供するこ
とができる。特に、かかる方法では工程中電極上面は保
護膜により保護されているため、処理工程中における電
極表面のダメージを低減することが可能となる。
間に絶縁膜が埋め込まれた構造は、半導体基板上に、上
部に保護膜を有する複数のキャパシタ下部電極を形成す
る工程と、該保護膜及びキャパシタ下部電極を覆うよう
に絶縁膜を形成する工程と、該保護膜によりキャパシタ
下部電極表面を保護しながら該保護膜上の絶縁膜の厚み
を減じる処置を施し該保護膜表面を露出させる工程と、
該保護膜をエッチング除去してキャパシタ下部電極表面
を露出させる工程と、該キャパシタ下部電極及び絶縁膜
上にキャパシタ誘電体膜及びキャパシタ上部電極を順次
形成する工程を備えた方法によっても容易に提供するこ
とができる。特に、かかる方法では工程中電極上面は保
護膜により保護されているため、処理工程中における電
極表面のダメージを低減することが可能となる。
【００３４】また、上記キャパシタ下部電極の電極側面
間に絶縁膜が埋め込まれた構造は、半導体基板上に複数
のキャパシタ下部電極を形成する工程と、該キャパシタ
下部電極以外の箇所に選択的に絶縁膜を形成する工程
と、該キャパシタ下部電極及び絶縁膜上にキャパシタ誘
電体膜とキャパシタ上部電極を順次形成する工程を備え
た方法によっても容易に提供することができる。
間に絶縁膜が埋め込まれた構造は、半導体基板上に複数
のキャパシタ下部電極を形成する工程と、該キャパシタ
下部電極以外の箇所に選択的に絶縁膜を形成する工程
と、該キャパシタ下部電極及び絶縁膜上にキャパシタ誘
電体膜とキャパシタ上部電極を順次形成する工程を備え
た方法によっても容易に提供することができる。
【００３５】更に本発明は、半導体基板上に形成された
複数のキャパシタ誘電体膜の誘電率が、キャパシタ下部
電極の電極間に位置する絶縁膜上とキャパシタ下部電極
上とで異なる構造を提供するものでもある。かかる構造
によっても、キャパシタ間を低誘電率の層間絶縁膜で分
離することにより、キャパシタ間の寄生容量の低減が可
能となる。
複数のキャパシタ誘電体膜の誘電率が、キャパシタ下部
電極の電極間に位置する絶縁膜上とキャパシタ下部電極
上とで異なる構造を提供するものでもある。かかる構造
によっても、キャパシタ間を低誘電率の層間絶縁膜で分
離することにより、キャパシタ間の寄生容量の低減が可
能となる。
【００３６】特に本発明は、半導体基板上に形成され、
該半導体基板の種表面に達する開口部を有する層間絶縁
膜と、該開口部を介して半導体基板の主表面と電気的に
接続されたキャパシタ下部電極と、該キャパシタ下部電
極上に形成されたキャパシタ誘電体膜と、該キャパシタ
上部電極を備えた多層構造の半導体装置であって、上記
半導体基板上に設けられたトランジスタのゲート電極上
に、該ゲート電極を保護するとともに層間絶縁膜に上記
開口部を形成する工程において開口部底部の半導体基板
表面の保護膜としても機能する保護絶縁膜が設けられた
トランジスタを有し、該保護絶縁膜の一部または全部が
チタン酸金属塩、酸化タンタル及び酸化チタンのいずれ
かである半導体装置の構造を提供するものである。かか
る開口部底部の半導体基板表面の保護膜としても機能す
る保護絶縁膜を設けることにより、半導体素子製造工程
における上記開口部底部の半導体表面の損傷を防ぎ、損
傷により発生する寄生容量の低減を図ることができる。
該半導体基板の種表面に達する開口部を有する層間絶縁
膜と、該開口部を介して半導体基板の主表面と電気的に
接続されたキャパシタ下部電極と、該キャパシタ下部電
極上に形成されたキャパシタ誘電体膜と、該キャパシタ
上部電極を備えた多層構造の半導体装置であって、上記
半導体基板上に設けられたトランジスタのゲート電極上
に、該ゲート電極を保護するとともに層間絶縁膜に上記
開口部を形成する工程において開口部底部の半導体基板
表面の保護膜としても機能する保護絶縁膜が設けられた
トランジスタを有し、該保護絶縁膜の一部または全部が
チタン酸金属塩、酸化タンタル及び酸化チタンのいずれ
かである半導体装置の構造を提供するものである。かか
る開口部底部の半導体基板表面の保護膜としても機能す
る保護絶縁膜を設けることにより、半導体素子製造工程
における上記開口部底部の半導体表面の損傷を防ぎ、損
傷により発生する寄生容量の低減を図ることができる。
【００３７】また半導体基板の主表面上に半導体基板上
の層間絶縁膜に開口部を形成する工程において開口部底
部の半導体基板表面の保護膜としても機能する絶縁膜が
設けられ、さらに該絶縁膜上にゲート電極を設けたトラ
ンジスタを有する半導体装置においては、該絶縁膜の一
部または全部がチタン酸金属塩、酸化タンタル及び酸化
チタンのいずれかであることが好ましい。
の層間絶縁膜に開口部を形成する工程において開口部底
部の半導体基板表面の保護膜としても機能する絶縁膜が
設けられ、さらに該絶縁膜上にゲート電極を設けたトラ
ンジスタを有する半導体装置においては、該絶縁膜の一
部または全部がチタン酸金属塩、酸化タンタル及び酸化
チタンのいずれかであることが好ましい。
【００３８】多層化された上記半導体装置の構造は、半
導体基板と層間絶縁膜の間に、該基板上に形成されたト
ランジスタのゲート電極の上層又は下層に位置するチタ
ン酸金属塩、酸化タンタル及び酸化チタンのいずれかか
らなる絶縁膜を形成する工程と、該絶縁膜を半導体基板
表面のエッチング保護膜として用いることにより該絶縁
膜上に設けられた層間絶縁膜に開口部を形成する工程
と、該開口部形成後に開口部底部の絶縁膜を除去する工
程と、該開口部を介して半導体基板と電気的に接続した
キャパシタ下部電極を形成する工程と、該キャパシタ下
部電極上にキャパシタ誘電体膜及びキャパシタ上部電極
を順次形成する工程とを備えた方法により容易に提供す
ることができる。
導体基板と層間絶縁膜の間に、該基板上に形成されたト
ランジスタのゲート電極の上層又は下層に位置するチタ
ン酸金属塩、酸化タンタル及び酸化チタンのいずれかか
らなる絶縁膜を形成する工程と、該絶縁膜を半導体基板
表面のエッチング保護膜として用いることにより該絶縁
膜上に設けられた層間絶縁膜に開口部を形成する工程
と、該開口部形成後に開口部底部の絶縁膜を除去する工
程と、該開口部を介して半導体基板と電気的に接続した
キャパシタ下部電極を形成する工程と、該キャパシタ下
部電極上にキャパシタ誘電体膜及びキャパシタ上部電極
を順次形成する工程とを備えた方法により容易に提供す
ることができる。
【００３９】
【発明の実施の形態】以下、添付の図面を用いて本発明
の実施の形態を説明する。尚、図中同一符号は同一また
は相当部分を示す。
の実施の形態を説明する。尚、図中同一符号は同一また
は相当部分を示す。
【００４０】実施の形態１．図１は、本発明の第１の実
施の形態にかかるＤＲＡＭの部分断面図である。図１
中、Ｐ型半導体基板１０１、フィールド酸化膜１０２、
トランスファゲートトランジスタ１０３ａ、１０３ｂ、
Ｎ型不純物領域１０６ａ、１０６ｂ、チャネル領域１２
１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１０４
ｂ、酸化膜１０７、埋め込みビット線１０８、絶縁層１
０９、第一の層間絶縁膜１１０、コンタクトホール１１
０ａ、プラグ１１１等のキャパシタ下部の構造について
は従来と同様である。また、キャパシタ上部の第二の層
間絶縁膜１１７、第一のアルミ配線層１１８、保護膜１
１９、アルミニウム配線層１２０等も従来と同様であ
る。本実施の形態のＤＲＡＭにおいては、キャパシタ上
部電極２１６及びキャパシタ下部電極２１４を、従来の
白金に代えてハフニウム８０ａｔｍ％とタンタル２０ａ
ｔｍ％の合金によって形成した。それぞれの電極膜形成
は、合金ターゲットを用い、アルゴンガス中でスパッタ
リング法により行った。キャパシタ下部電極膜の膜厚
は、好ましくは３０〜１５０ｎｍであり、キャパシタ上
部電極膜の膜厚は、好ましくは４０〜２００ｎｍであ
る。キャパシタ誘電体膜はＢａＴｉＯ３膜をゾルゲル法
により形成後、４００〜７００℃の酸素中での熱処理に
より結晶化させた。電極膜とキャパシタ誘電体膜のエッ
チング加工は、反応性イオンエッチング法により行っ
た。本実施の形態においては、キャパシタの電極を従来
の白金に代えてハフニウム８０ａｔｍ％とタンタル２０
ａｔｍ％の合金によって形成したので、反応性イオンエ
ッチングでの加工が容易となった。また、キャパシタ誘
電体膜の結晶化のための熱処理等による酸化膜層等の界
面低誘電率層の生成も認められず、信頼性の高い安定し
たキャパシタ特性を実現できた。
施の形態にかかるＤＲＡＭの部分断面図である。図１
中、Ｐ型半導体基板１０１、フィールド酸化膜１０２、
トランスファゲートトランジスタ１０３ａ、１０３ｂ、
Ｎ型不純物領域１０６ａ、１０６ｂ、チャネル領域１２
１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１０４
ｂ、酸化膜１０７、埋め込みビット線１０８、絶縁層１
０９、第一の層間絶縁膜１１０、コンタクトホール１１
０ａ、プラグ１１１等のキャパシタ下部の構造について
は従来と同様である。また、キャパシタ上部の第二の層
間絶縁膜１１７、第一のアルミ配線層１１８、保護膜１
１９、アルミニウム配線層１２０等も従来と同様であ
る。本実施の形態のＤＲＡＭにおいては、キャパシタ上
部電極２１６及びキャパシタ下部電極２１４を、従来の
白金に代えてハフニウム８０ａｔｍ％とタンタル２０ａ
ｔｍ％の合金によって形成した。それぞれの電極膜形成
は、合金ターゲットを用い、アルゴンガス中でスパッタ
リング法により行った。キャパシタ下部電極膜の膜厚
は、好ましくは３０〜１５０ｎｍであり、キャパシタ上
部電極膜の膜厚は、好ましくは４０〜２００ｎｍであ
る。キャパシタ誘電体膜はＢａＴｉＯ３膜をゾルゲル法
により形成後、４００〜７００℃の酸素中での熱処理に
より結晶化させた。電極膜とキャパシタ誘電体膜のエッ
チング加工は、反応性イオンエッチング法により行っ
た。本実施の形態においては、キャパシタの電極を従来
の白金に代えてハフニウム８０ａｔｍ％とタンタル２０
ａｔｍ％の合金によって形成したので、反応性イオンエ
ッチングでの加工が容易となった。また、キャパシタ誘
電体膜の結晶化のための熱処理等による酸化膜層等の界
面低誘電率層の生成も認められず、信頼性の高い安定し
たキャパシタ特性を実現できた。
【００４１】実施の形態２．図２は、本発明の第２の実
施の形態にかかるＤＲＡＭの部分断面図である。
施の形態にかかるＤＲＡＭの部分断面図である。
【００４２】本実施の形態においては、キャパシタ上部
電極３１６及びキャパシタ下部電極３１４を、従来の白
金に代えてタンタル８０ａｔｍ％とチタン２０ａｔｍ％
の合金によって構成した。それぞれの電極膜形成は、合
金ターゲットを用い、アルゴンガス中でスパッタリング
法により行った。キャパシタ下部電極膜の膜厚は、好ま
しくは３００〜１５００Åであり、キャパシタ上部電極
膜の膜厚は、好ましくは４００〜２０００Åである。キ
ャパシタ誘電体膜３１５はＳｒＴｉＯ３膜をＣＶＤ法に
より、４００〜６００℃の酸素雰囲気下で形成した。電
極膜とキャパシタ誘電体膜のエッチング加工は、反応性
イオンエッチング法により行った。本ＤＲＡＭにおいて
は、キャパシタの電極を従来の白金に代えてタンタル８
０ａｔｍ％とチタン２０ａｔｍ％の合金によって形成し
たので、反応性イオンエッチングでの加工が容易となっ
た。またキャパシタ誘電体膜の高温生成によりキャパシ
タ下部電極とキャパシタ誘電体膜との界面に、キャパシ
タ下部電極の酸化によると思われる極く薄い反応層の生
成が認められたが、白金を用いた時とキャパシタンスは
同等であり、電極材料の酸化膜等が形成されてもキャパ
シタ誘電率の低化を招かないという本発明の効果が認め
られた。
電極３１６及びキャパシタ下部電極３１４を、従来の白
金に代えてタンタル８０ａｔｍ％とチタン２０ａｔｍ％
の合金によって構成した。それぞれの電極膜形成は、合
金ターゲットを用い、アルゴンガス中でスパッタリング
法により行った。キャパシタ下部電極膜の膜厚は、好ま
しくは３００〜１５００Åであり、キャパシタ上部電極
膜の膜厚は、好ましくは４００〜２０００Åである。キ
ャパシタ誘電体膜３１５はＳｒＴｉＯ３膜をＣＶＤ法に
より、４００〜６００℃の酸素雰囲気下で形成した。電
極膜とキャパシタ誘電体膜のエッチング加工は、反応性
イオンエッチング法により行った。本ＤＲＡＭにおいて
は、キャパシタの電極を従来の白金に代えてタンタル８
０ａｔｍ％とチタン２０ａｔｍ％の合金によって形成し
たので、反応性イオンエッチングでの加工が容易となっ
た。またキャパシタ誘電体膜の高温生成によりキャパシ
タ下部電極とキャパシタ誘電体膜との界面に、キャパシ
タ下部電極の酸化によると思われる極く薄い反応層の生
成が認められたが、白金を用いた時とキャパシタンスは
同等であり、電極材料の酸化膜等が形成されてもキャパ
シタ誘電率の低化を招かないという本発明の効果が認め
られた。
【００４３】実施の形態３．図３は、本発明の第３の実
施の形態にかかるＤＲＡＭの部分断面図である。
施の形態にかかるＤＲＡＭの部分断面図である。
【００４４】本実施の形態のＤＲＡＭにおいては、キャ
パシタ上部電極４１６及びキャパシタ下部電極４１４
を、従来の白金に代えてルテニウム８０ａｔｍ％とパラ
ジウム２０ａｔｍ％の合金によって形成した。電極膜形
成は、合金ターゲットを用い、アルゴンガス中でスパッ
タリング法により行った。キャパシタ下部電極膜の膜厚
は、好ましくは３０〜１５０ｎｍであり、またキャパシ
タ上部電極膜の膜厚は、好ましくは４０〜２００ｎｍで
ある。キャパシタ誘電体膜はＢａＴｉＯ３膜をゾルゲル
法により形成後、４００〜７００℃の酸素中での熱処理
により結晶化させた。電極膜とキャパシタ誘電体膜のエ
ッチング加工は、反応性イオンエッチング法により行っ
た。本ＤＲＡＭにおいては、キャパシタの電極を従来の
白金に代えてルテニウム８０ａｔｍ％とパラジウム２０
ａｔｍ％の合金によって形成したので、反応性イオンエ
ッチングでの加工がより容易となった。また、キャパシ
タ誘電体膜の結晶化のための熱処理等による界面低誘電
率層の生成も認められず、信頼性の高い安定したキャパ
シタ特性を実現できた。
パシタ上部電極４１６及びキャパシタ下部電極４１４
を、従来の白金に代えてルテニウム８０ａｔｍ％とパラ
ジウム２０ａｔｍ％の合金によって形成した。電極膜形
成は、合金ターゲットを用い、アルゴンガス中でスパッ
タリング法により行った。キャパシタ下部電極膜の膜厚
は、好ましくは３０〜１５０ｎｍであり、またキャパシ
タ上部電極膜の膜厚は、好ましくは４０〜２００ｎｍで
ある。キャパシタ誘電体膜はＢａＴｉＯ３膜をゾルゲル
法により形成後、４００〜７００℃の酸素中での熱処理
により結晶化させた。電極膜とキャパシタ誘電体膜のエ
ッチング加工は、反応性イオンエッチング法により行っ
た。本ＤＲＡＭにおいては、キャパシタの電極を従来の
白金に代えてルテニウム８０ａｔｍ％とパラジウム２０
ａｔｍ％の合金によって形成したので、反応性イオンエ
ッチングでの加工がより容易となった。また、キャパシ
タ誘電体膜の結晶化のための熱処理等による界面低誘電
率層の生成も認められず、信頼性の高い安定したキャパ
シタ特性を実現できた。
【００４５】実施の形態４．図４は、本発明の第４の実
施の形態にかかるＤＲＡＭの部分断面図である。
施の形態にかかるＤＲＡＭの部分断面図である。
【００４６】本ＤＲＡＭにおいては、キャパシタ上部電
極５１６及びキャパシタ下部電極５１４を、従来の白金
に代えてイリジウムによって形成した。それぞれの電極
膜形成は、ターゲットを用い、アルゴンガス中でスパッ
タリング法によって行った。キャパシタ下部電極膜の膜
厚は、好ましくは３０〜１５０ｎｍであり、またキャパ
シタ上部電極膜の膜厚は、好ましくは４０〜２００ｎｍ
である。キャパシタ誘電体膜はＳｒＴｉＯ３膜をＣＶＤ
法により、４００〜６００℃の酸素雰囲気下で形成し
た。電極膜とキャパシタ誘電体膜のエッチング加工は、
反応性イオンエッチング法により行った。本ＤＲＡＭに
おいては、キャパシタの電極を従来の白金に代えてイリ
ジウムによって形成したので、反応性イオンエッチング
での加工が容易となった。またキャパシタ誘電体膜の結
晶化のための熱処理等によりキャパシタ下部電極とキャ
パシタ誘電体膜との界面にキャパシタ下部電極の酸化に
よると思われる極く薄い反応層の生成が認められたが、
白金を用いた時とキャパシタンスは同等であり、電極材
料の酸化膜等が形成されてもキャパシタ誘電率の低化を
招かないという効果が認められた。
極５１６及びキャパシタ下部電極５１４を、従来の白金
に代えてイリジウムによって形成した。それぞれの電極
膜形成は、ターゲットを用い、アルゴンガス中でスパッ
タリング法によって行った。キャパシタ下部電極膜の膜
厚は、好ましくは３０〜１５０ｎｍであり、またキャパ
シタ上部電極膜の膜厚は、好ましくは４０〜２００ｎｍ
である。キャパシタ誘電体膜はＳｒＴｉＯ３膜をＣＶＤ
法により、４００〜６００℃の酸素雰囲気下で形成し
た。電極膜とキャパシタ誘電体膜のエッチング加工は、
反応性イオンエッチング法により行った。本ＤＲＡＭに
おいては、キャパシタの電極を従来の白金に代えてイリ
ジウムによって形成したので、反応性イオンエッチング
での加工が容易となった。またキャパシタ誘電体膜の結
晶化のための熱処理等によりキャパシタ下部電極とキャ
パシタ誘電体膜との界面にキャパシタ下部電極の酸化に
よると思われる極く薄い反応層の生成が認められたが、
白金を用いた時とキャパシタンスは同等であり、電極材
料の酸化膜等が形成されてもキャパシタ誘電率の低化を
招かないという効果が認められた。
【００４７】実施の形態５．図５は、本発明の第５の実
施の形態にかかるＤＲＡＭの部分断面図である。
施の形態にかかるＤＲＡＭの部分断面図である。
【００４８】本実施の形態のＤＲＡＭにおいては、キャ
パシタ下部電極６１４とキャパシタ上部電極６１６に、
白金中にルテニウム、パラジウム、レニウムのいずれか
を０．５〜５ａｔｍ％添加したものを用いた。膜形成
は、アルゴンガス中でスパッタリング法によって行っ
た。キャパシタ下部電極膜の膜厚は、望ましくは、３０
〜２００ｎｍでありまた、キャパシタ上部電極膜の膜厚
は、好ましくは４０〜２００ｎｍである。キャパシタ誘
電体膜はＢａＴｉＯ３膜をゾルゲル法により形成後、４
００〜７００℃の酸素中での熱処理により結晶化させ
た。本ＤＲＡＭにおいては、キャパシタの電極を従来の
不純物を含有しない白金に代えてルテニウム、パラジウ
ム、レニウム等を含有させたので、リソグラフィ工程で
のキャパシタ下部電極６１４、層間絶縁膜１１０間の剥
離による歩留まり低下がなく、信頼性の高い安定したキ
ャパシタ特性を実現できることがわかった。
パシタ下部電極６１４とキャパシタ上部電極６１６に、
白金中にルテニウム、パラジウム、レニウムのいずれか
を０．５〜５ａｔｍ％添加したものを用いた。膜形成
は、アルゴンガス中でスパッタリング法によって行っ
た。キャパシタ下部電極膜の膜厚は、望ましくは、３０
〜２００ｎｍでありまた、キャパシタ上部電極膜の膜厚
は、好ましくは４０〜２００ｎｍである。キャパシタ誘
電体膜はＢａＴｉＯ３膜をゾルゲル法により形成後、４
００〜７００℃の酸素中での熱処理により結晶化させ
た。本ＤＲＡＭにおいては、キャパシタの電極を従来の
不純物を含有しない白金に代えてルテニウム、パラジウ
ム、レニウム等を含有させたので、リソグラフィ工程で
のキャパシタ下部電極６１４、層間絶縁膜１１０間の剥
離による歩留まり低下がなく、信頼性の高い安定したキ
ャパシタ特性を実現できることがわかった。
【００４９】実施の形態６．図６は、本発明の第６の実
施の形態にかかるＤＲＡＭの部分断面図である。
施の形態にかかるＤＲＡＭの部分断面図である。
【００５０】本実施の形態のＤＲＡＭにおいて、キャパ
シタ１６０は従来と同様にキャパシタ下部電極１１４、
キャパシタ誘電体膜１１５、キャパシタ上部電極１１６
から構成されている。また、第一の層間絶縁膜の上部に
は第一の保護膜１３１が形成されており、キャパシタ下
部電極及びキャパシタ誘電体膜はこの保護膜１３１を介
して第一の層間絶縁膜と接している。更に、第二の層間
絶縁膜の下部には第二の保護膜１３２が形成されてお
り、キャパシタ上部電極はこの第二の保護膜１３２を介
して第二の層間絶縁膜と接している。第一の保護膜１３
１及び第二の保護膜１３２には、プラズマＣＶＤ法によ
り形成したシリコン窒化膜を用いている。その膜厚は、
それぞれ３０〜１００ｎｍが望ましく、本実施の形態で
は５０ｎｍとしている。第一の層間絶縁膜及び第二の層
間絶縁膜としては、ＴＥＯＳ（tetraethyl orthosilic
ate）法による酸化シリコン膜を用いている。それぞれ
膜形成後、表面平坦化のために、８００〜９００℃でリ
フロー処理をした。本ＤＲＡＭにおいては、上述のよう
に第一の保護膜１３１及び第二の保護膜１３２を形成し
たので、層間絶縁膜からキャパシタ誘電体膜への水分の
拡散を抑制することができた。
シタ１６０は従来と同様にキャパシタ下部電極１１４、
キャパシタ誘電体膜１１５、キャパシタ上部電極１１６
から構成されている。また、第一の層間絶縁膜の上部に
は第一の保護膜１３１が形成されており、キャパシタ下
部電極及びキャパシタ誘電体膜はこの保護膜１３１を介
して第一の層間絶縁膜と接している。更に、第二の層間
絶縁膜の下部には第二の保護膜１３２が形成されてお
り、キャパシタ上部電極はこの第二の保護膜１３２を介
して第二の層間絶縁膜と接している。第一の保護膜１３
１及び第二の保護膜１３２には、プラズマＣＶＤ法によ
り形成したシリコン窒化膜を用いている。その膜厚は、
それぞれ３０〜１００ｎｍが望ましく、本実施の形態で
は５０ｎｍとしている。第一の層間絶縁膜及び第二の層
間絶縁膜としては、ＴＥＯＳ（tetraethyl orthosilic
ate）法による酸化シリコン膜を用いている。それぞれ
膜形成後、表面平坦化のために、８００〜９００℃でリ
フロー処理をした。本ＤＲＡＭにおいては、上述のよう
に第一の保護膜１３１及び第二の保護膜１３２を形成し
たので、層間絶縁膜からキャパシタ誘電体膜への水分の
拡散を抑制することができた。
【００５１】実施の形態７．図７は、本発明の第７の実
施の形態にかかるＤＲＡＭの部分断面図である。
施の形態にかかるＤＲＡＭの部分断面図である。
【００５２】本実施の形態のＤＲＡＭにおいては、従来
例と同様にキャパシタ１６０は、キャパシタ下部電極１
１４、キャパシタ誘電体膜１１５、キャパシタ上部電極
１１６から構成されている。キャパシタ下部電極とキャ
パシタ上部電極は、スパッタリングによって形成した白
金膜である。キャパシタ誘電体は、ＢａＴｉＯ3膜をＣ
ＶＤ法により形成し、熱処理により結晶性を高めたもの
を用いた。キャパシタ下部電極とキャパシタ誘電体膜の
間には第一の拡散防止膜１３３が形成されており、キャ
パシタ上部電極とキャパシタ誘電体膜の間には第二の拡
散防止膜１３４が形成されている。第一の拡散防止膜１
３３及び第二の拡散防止膜１３４としては、酸化チタン
膜を用いている。その膜厚は、それぞれ５〜２０ｎｍが
望ましく、本実施の形態では１０ｎｍとしている。この
酸化チタン膜は、誘電率が８０〜９０と高いために、上
記の膜厚程度ではこの膜を狭持したことによるキャパシ
タンスの低下はほとんど認められなかった。また、絶縁
性はこの拡散防止膜の設置によって向上しており、キャ
パシタ誘電体膜中への白金の拡散が減少していることが
二次イオン質量分析法による評価から明らかになった。
例と同様にキャパシタ１６０は、キャパシタ下部電極１
１４、キャパシタ誘電体膜１１５、キャパシタ上部電極
１１６から構成されている。キャパシタ下部電極とキャ
パシタ上部電極は、スパッタリングによって形成した白
金膜である。キャパシタ誘電体は、ＢａＴｉＯ3膜をＣ
ＶＤ法により形成し、熱処理により結晶性を高めたもの
を用いた。キャパシタ下部電極とキャパシタ誘電体膜の
間には第一の拡散防止膜１３３が形成されており、キャ
パシタ上部電極とキャパシタ誘電体膜の間には第二の拡
散防止膜１３４が形成されている。第一の拡散防止膜１
３３及び第二の拡散防止膜１３４としては、酸化チタン
膜を用いている。その膜厚は、それぞれ５〜２０ｎｍが
望ましく、本実施の形態では１０ｎｍとしている。この
酸化チタン膜は、誘電率が８０〜９０と高いために、上
記の膜厚程度ではこの膜を狭持したことによるキャパシ
タンスの低下はほとんど認められなかった。また、絶縁
性はこの拡散防止膜の設置によって向上しており、キャ
パシタ誘電体膜中への白金の拡散が減少していることが
二次イオン質量分析法による評価から明らかになった。
【００５３】本実施の形態においては、このように第一
の拡散防止膜１３３及び第二の拡散防止膜１３４を形成
したので、電極成分元素である白金のキャパシタ誘電体
膜への拡散を抑制することができ、良好なキャパシタ特
性を有する半導体装置を得ることができた。
の拡散防止膜１３３及び第二の拡散防止膜１３４を形成
したので、電極成分元素である白金のキャパシタ誘電体
膜への拡散を抑制することができ、良好なキャパシタ特
性を有する半導体装置を得ることができた。
【００５４】実施の形態８．図８は、本発明の第８の実
施の形態にかかるＤＲＡＭの部分断面図である。
施の形態にかかるＤＲＡＭの部分断面図である。
【００５５】本実施の形態においては、従来例と同様に
キャパシタは、キャパシタ下部電極１１４、キャパシタ
誘電体膜１１５、キャパシタ上部電極１１６から構成さ
れている。キャパシタ下部電極とキャパシタ上部電極
は、スパッタリングによって形成した白金膜である。キ
ャパシタ誘電体は、ＢａＴｉＯ3膜をＣＶＤ法により形
成し、熱処理により結晶性を高めたものを用いた。キャ
パシタ下部電極とキャパシタ誘電体膜の間には第一の拡
散防止膜１３５が形成されており、キャパシタ上部電極
とキャパシタ誘電体膜の間には第二の拡散防止膜１３６
が形成されている。第一の拡散防止膜１３５及び第二の
拡散防止膜１３６としては、窒化チタン膜を用いてい
る。その膜厚は、それぞれ１０〜４０ｎｍが望ましく、
本実施の形態では１０ｎｍとしている。この窒化チタン
膜は、電気伝導性でありこの膜の設置によるキャパシタ
ンスの低下はほとんど認められなかった。また、絶縁性
はこの拡散防止膜の設置によって向上しており、それと
ともにキャパシタ誘電体膜中への白金の拡散が減少して
いることが二次イオン質量分析法による評価から明らか
になった。本実施の形態においては、このように第一の
拡散防止膜１３５及び第二の拡散防止膜１３６を形成し
たので、電極成分元素である白金のキャパシタ誘電体膜
への拡散を抑制することができた。
キャパシタは、キャパシタ下部電極１１４、キャパシタ
誘電体膜１１５、キャパシタ上部電極１１６から構成さ
れている。キャパシタ下部電極とキャパシタ上部電極
は、スパッタリングによって形成した白金膜である。キ
ャパシタ誘電体は、ＢａＴｉＯ3膜をＣＶＤ法により形
成し、熱処理により結晶性を高めたものを用いた。キャ
パシタ下部電極とキャパシタ誘電体膜の間には第一の拡
散防止膜１３５が形成されており、キャパシタ上部電極
とキャパシタ誘電体膜の間には第二の拡散防止膜１３６
が形成されている。第一の拡散防止膜１３５及び第二の
拡散防止膜１３６としては、窒化チタン膜を用いてい
る。その膜厚は、それぞれ１０〜４０ｎｍが望ましく、
本実施の形態では１０ｎｍとしている。この窒化チタン
膜は、電気伝導性でありこの膜の設置によるキャパシタ
ンスの低下はほとんど認められなかった。また、絶縁性
はこの拡散防止膜の設置によって向上しており、それと
ともにキャパシタ誘電体膜中への白金の拡散が減少して
いることが二次イオン質量分析法による評価から明らか
になった。本実施の形態においては、このように第一の
拡散防止膜１３５及び第二の拡散防止膜１３６を形成し
たので、電極成分元素である白金のキャパシタ誘電体膜
への拡散を抑制することができた。
【００５６】実施の形態９．図９は、本発明の第９の実
施の形態にかかるＤＲＡＭの部分断面図である。
施の形態にかかるＤＲＡＭの部分断面図である。
【００５７】本実施の形態においては、キャパシタ下部
電極とキャパシタ上部電極は、スパッタリングによって
形成した白金膜である。キャパシタ誘電体膜としては、
ＢａＴｉＯ3膜を用いたが、ＢａＴｉＯ3膜を反応性スパ
ッタリング法により形成する際に、膜堆積時の基板温度
や圧力等の調整により、主表面方向に沿った結晶粒径を
任意に選択して誘電体膜２１５を形成することができ
る。図１０に、キャパシタ誘電体膜（ＢａＴｉＯ3また
はＳｒＴｉＯ3）の平均結晶粒径と、キャパシタのリー
ク電流の関係を示す。図から明らかなように、ＢａＴｉ
Ｏ3の平均結晶粒径を５０ｎｍにすることにより、印加
電圧２Ｖの時に、キャパシタのリーク電流値は、２×１
０-8Ａ／ｃｍ2となり良好なリーク特性が得られた。本
実施の形態においては、このように多結晶の主表面方向
の粒径を十分に小さくしたキャパシタ誘電体膜２１５を
用いたので、良好なリーク特性を示すキャパシタを形成
できた。
電極とキャパシタ上部電極は、スパッタリングによって
形成した白金膜である。キャパシタ誘電体膜としては、
ＢａＴｉＯ3膜を用いたが、ＢａＴｉＯ3膜を反応性スパ
ッタリング法により形成する際に、膜堆積時の基板温度
や圧力等の調整により、主表面方向に沿った結晶粒径を
任意に選択して誘電体膜２１５を形成することができ
る。図１０に、キャパシタ誘電体膜（ＢａＴｉＯ3また
はＳｒＴｉＯ3）の平均結晶粒径と、キャパシタのリー
ク電流の関係を示す。図から明らかなように、ＢａＴｉ
Ｏ3の平均結晶粒径を５０ｎｍにすることにより、印加
電圧２Ｖの時に、キャパシタのリーク電流値は、２×１
０-8Ａ／ｃｍ2となり良好なリーク特性が得られた。本
実施の形態においては、このように多結晶の主表面方向
の粒径を十分に小さくしたキャパシタ誘電体膜２１５を
用いたので、良好なリーク特性を示すキャパシタを形成
できた。
【００５８】実施の形態１０．図１１は、本発明の第１
０の実施の形態にかかるＤＲＡＭの部分断面図である。
０の実施の形態にかかるＤＲＡＭの部分断面図である。
【００５９】本実施の形態のＤＲＡＭにおいては、キャ
パシタ下部電極１１４形成の上に第一のキャパシタ誘電
体膜３１５ａを形成し、更にその上部に酸化シリコン膜
１３７がキャパシタ下部電極の側壁を覆うように形成さ
れている。また、その上部には第二のキャパシタ誘電体
膜３１５ｂ、キャパシタ上部電極１１６が順次形成され
ている。第一のキャパシタ誘電体膜３１５ａ及び第二の
キャパシタ誘電体膜３１５ｂとして、ＢａＴｉＯ3膜を
反応性スパッタリング法により形成した。これらの膜厚
は、それぞれ５ｎｍ以上であることが望ましく、本実施
の形態ではそれぞれ３０ｎｍとした。酸化シリコン膜
は、プラズマＣＶＤ法により３００ｎｍ程度堆積し、そ
の後異方性エッチングを行うことで、段差部分である下
部電極の側面を覆うように酸化シリコン膜を残余させる
ようにした。このようにして段差部分に酸化シリコン膜
を残余させることで、キャパシタのリーク電流は、かか
るシリコン膜の無い従来構造に比べて、キャパシタのリ
ーク電流値が２桁程度低下し、印加電圧２Ｖの時、６×
１０-8Ａ／ｃｍ2が得られた。
パシタ下部電極１１４形成の上に第一のキャパシタ誘電
体膜３１５ａを形成し、更にその上部に酸化シリコン膜
１３７がキャパシタ下部電極の側壁を覆うように形成さ
れている。また、その上部には第二のキャパシタ誘電体
膜３１５ｂ、キャパシタ上部電極１１６が順次形成され
ている。第一のキャパシタ誘電体膜３１５ａ及び第二の
キャパシタ誘電体膜３１５ｂとして、ＢａＴｉＯ3膜を
反応性スパッタリング法により形成した。これらの膜厚
は、それぞれ５ｎｍ以上であることが望ましく、本実施
の形態ではそれぞれ３０ｎｍとした。酸化シリコン膜
は、プラズマＣＶＤ法により３００ｎｍ程度堆積し、そ
の後異方性エッチングを行うことで、段差部分である下
部電極の側面を覆うように酸化シリコン膜を残余させる
ようにした。このようにして段差部分に酸化シリコン膜
を残余させることで、キャパシタのリーク電流は、かか
るシリコン膜の無い従来構造に比べて、キャパシタのリ
ーク電流値が２桁程度低下し、印加電圧２Ｖの時、６×
１０-8Ａ／ｃｍ2が得られた。
【００６０】本ＤＲＡＭにおいては、このように酸化シ
リコン膜１３７を第一のキャパシタ誘電体膜３１５ａと
第二のキャパシタ誘電体膜３１５ｂの間に狭持させ、か
つ、キャパシタ下部電極１１４の側面に残余させるよう
にしたので、キャパシタ下部電極１１４側面からのリー
クを低減でき、その結果、良好なリーク特性を示すキャ
パシタを形成できた。
リコン膜１３７を第一のキャパシタ誘電体膜３１５ａと
第二のキャパシタ誘電体膜３１５ｂの間に狭持させ、か
つ、キャパシタ下部電極１１４の側面に残余させるよう
にしたので、キャパシタ下部電極１１４側面からのリー
クを低減でき、その結果、良好なリーク特性を示すキャ
パシタを形成できた。
【００６１】実施の形態１１．図１２は、本発明の第１
１の実施の形態にかかるＤＲＡＭの部分断面図である。
１の実施の形態にかかるＤＲＡＭの部分断面図である。
【００６２】本実施の形態のＤＲＡＭにおいては、、キ
ャパシタ下部電極１１４としてＰｔを用いた。キャパシ
タ誘電体膜４１５をＢａＴｉＯ3とＳｒＴｉＯ3の固溶体
として反応性スパッタリング法により２００ｎｍ程度の
膜厚を形成した。その上部にはキャパシタ上部電極とし
て、Ｐｔをスパッタ法により形成し、さらに、キャパシ
タ誘電体膜と上部電極を加工した後、従来例と同様に層
間絶縁膜以降の工程を行った。キャパシタ誘電体膜とし
て用いた固溶体（ＢａＴｉＯ3）1-X（ＳｒＴｉＯ3）Xの
量比Ｘを様々に変えた場合の格子定数の変化を図１３に
示す。この結果は既にＭ．ＭｃＱｕａｒｒｉｅによって
調査されたもの（Landolt-Bornstein, New Series, Gro
upIII, Volume16, Ferroelectrics and Related Substa
nces, Subvolume a:Oxides, Springer-Verlag Berlin・H
eidelberg・New York 1981, p416, Fig.669）とほぼ同様
のものである。
ャパシタ下部電極１１４としてＰｔを用いた。キャパシ
タ誘電体膜４１５をＢａＴｉＯ3とＳｒＴｉＯ3の固溶体
として反応性スパッタリング法により２００ｎｍ程度の
膜厚を形成した。その上部にはキャパシタ上部電極とし
て、Ｐｔをスパッタ法により形成し、さらに、キャパシ
タ誘電体膜と上部電極を加工した後、従来例と同様に層
間絶縁膜以降の工程を行った。キャパシタ誘電体膜とし
て用いた固溶体（ＢａＴｉＯ3）1-X（ＳｒＴｉＯ3）Xの
量比Ｘを様々に変えた場合の格子定数の変化を図１３に
示す。この結果は既にＭ．ＭｃＱｕａｒｒｉｅによって
調査されたもの（Landolt-Bornstein, New Series, Gro
upIII, Volume16, Ferroelectrics and Related Substa
nces, Subvolume a:Oxides, Springer-Verlag Berlin・H
eidelberg・New York 1981, p416, Fig.669）とほぼ同様
のものである。
【００６３】図１３より、Ｘ＝０．８〜０．９の範囲で
は、固溶体（ＢａＴｉＯ3）1-X（ＳｒＴｉＯ3）Xと白金
の格子定数は０．３％以内程度に一致することが分か
る。また、量比Ｘを様々に変えた場合の薄膜の誘電率の
変化を図１４に示す。Ｘ＝０．８付近の組成比では誘電
率がそれ以外の組成比領域に対して誘電率が高い。これ
は白金と誘電体膜の格子定数のずれが少ないため、界面
低誘電率層の形成を避けることが出来たためであると考
えられる。
は、固溶体（ＢａＴｉＯ3）1-X（ＳｒＴｉＯ3）Xと白金
の格子定数は０．３％以内程度に一致することが分か
る。また、量比Ｘを様々に変えた場合の薄膜の誘電率の
変化を図１４に示す。Ｘ＝０．８付近の組成比では誘電
率がそれ以外の組成比領域に対して誘電率が高い。これ
は白金と誘電体膜の格子定数のずれが少ないため、界面
低誘電率層の形成を避けることが出来たためであると考
えられる。
【００６４】本実施の形態においては、このようにキャ
パシタ誘電体膜４１５を二種以上のペロブスカイト構造
を有する金属酸化物の固溶体とし、その金属酸化物の量
比を調製することでキャパシタ下部電極またはキャパシ
タ上部電極とキャパシタ誘電体膜の格子整合を取るよう
にしたので、キャパシタ誘電体膜４１５と電極との界面
における低誘電率層の形成を避けることができ、その結
果、高い誘電率を示すキャパシタ誘電体膜４１５を安定
して形成できた。
パシタ誘電体膜４１５を二種以上のペロブスカイト構造
を有する金属酸化物の固溶体とし、その金属酸化物の量
比を調製することでキャパシタ下部電極またはキャパシ
タ上部電極とキャパシタ誘電体膜の格子整合を取るよう
にしたので、キャパシタ誘電体膜４１５と電極との界面
における低誘電率層の形成を避けることができ、その結
果、高い誘電率を示すキャパシタ誘電体膜４１５を安定
して形成できた。
【００６５】なお、本実施の形態においては、キャパシ
タ誘電体膜４１５としてＢａＴｉＯ3とＳｒＴｉＯ3の固
溶体を用い、その量比の調整によって格子定数を金属電
極に整合させたが、この例に限らず、ＰｂＴｉＯ3やＣ
ａＴｉＯ3等の数多くのペロブスカイト型結晶構造の酸
化物の中から二つ以上の酸化物を選び、それらの量比を
調整することで格子定数を金属電極に整合させれば、本
実施の形態と同等の効果が得られる。
タ誘電体膜４１５としてＢａＴｉＯ3とＳｒＴｉＯ3の固
溶体を用い、その量比の調整によって格子定数を金属電
極に整合させたが、この例に限らず、ＰｂＴｉＯ3やＣ
ａＴｉＯ3等の数多くのペロブスカイト型結晶構造の酸
化物の中から二つ以上の酸化物を選び、それらの量比を
調整することで格子定数を金属電極に整合させれば、本
実施の形態と同等の効果が得られる。
【００６６】実施の形態１２．図１５は、本発明の第１
２の実施の形態にかかるＤＲＡＭの部分断面図である。
２の実施の形態にかかるＤＲＡＭの部分断面図である。
【００６７】本実施の形態においては、キャパシタ誘電
体膜１１５として、ＳｒＴｉＯ3を用いた。ＳｒＴｉＯ3
は、反応性スパッタリング法により２００ｎｍ程度の膜
厚を形成した。キャパシタ誘電体膜の上部にはキャパシ
タ上部電極７１６をスパッタ法により形成し、さらに、
キャパシタ誘電体膜と上部電極を加工した後、従来例と
同様に層間絶縁膜以降の工程を行った。キャパシタ下部
電極膜７１４およびキャパシタ上部電極膜７１６には、
Ｒｅを微量含有せしめたＰｔを用いた。Ｒｅ添加量を
０，５，１０，１５ｗｔ％と変え、Ｒｅ添加による金属
電極の格子定数とキャパシタ誘電体膜の誘電率の変化を
調べた。Ｒｅ添加による格子定数の変化を図１６に示
す。添加量が増加するに従い、格子定数は単調に減少
し、Ｒｅを１０ｗｔ％添加したとき、ＳｒＴｉＯ3と同
等の格子定数３．９０Åが得られた。Ｒｅ添加による誘
電率の変化を図１７に示す。Ｒｅを１０ｗｔ％添加した
とき誘電率がそれ以外の添加量に対して高い誘電率が得
られた。これは電極と誘電体膜の格子定数のずれが少な
いため、界面低誘電率層の形成を避けることができたた
めであると考えられる。
体膜１１５として、ＳｒＴｉＯ3を用いた。ＳｒＴｉＯ3
は、反応性スパッタリング法により２００ｎｍ程度の膜
厚を形成した。キャパシタ誘電体膜の上部にはキャパシ
タ上部電極７１６をスパッタ法により形成し、さらに、
キャパシタ誘電体膜と上部電極を加工した後、従来例と
同様に層間絶縁膜以降の工程を行った。キャパシタ下部
電極膜７１４およびキャパシタ上部電極膜７１６には、
Ｒｅを微量含有せしめたＰｔを用いた。Ｒｅ添加量を
０，５，１０，１５ｗｔ％と変え、Ｒｅ添加による金属
電極の格子定数とキャパシタ誘電体膜の誘電率の変化を
調べた。Ｒｅ添加による格子定数の変化を図１６に示
す。添加量が増加するに従い、格子定数は単調に減少
し、Ｒｅを１０ｗｔ％添加したとき、ＳｒＴｉＯ3と同
等の格子定数３．９０Åが得られた。Ｒｅ添加による誘
電率の変化を図１７に示す。Ｒｅを１０ｗｔ％添加した
とき誘電率がそれ以外の添加量に対して高い誘電率が得
られた。これは電極と誘電体膜の格子定数のずれが少な
いため、界面低誘電率層の形成を避けることができたた
めであると考えられる。
【００６８】本実施の形態においては、このように電極
膜を合金とし、その量比を調製することでキャパシタ下
部電極またはキャパシタ上部電極とキャパシタ誘電体膜
の格子整合を取るようにしたので、キャパシタ誘電体膜
と電極との界面における低誘電率層の形成を避けること
ができ、その結果高い誘電率を示すキャパシタ誘電体膜
を安定して形成できた。さらに、これによって半導体装
置のソフトエラー率の低減などに寄与することができ
た。尚、本実施の形態においては、電極としてＲｅを添
加したＰｔ膜を用い、その量比の調整によって格子定数
をキャパシタ誘電体膜に整合させたが、この例に限ら
ず、面心立法格子からなる金属に対して、他の金属元素
を添加することでその格子定数をキャパシタ誘電体膜と
整合するように調整すれば、本実施の形態と同等の効果
が得られる。
膜を合金とし、その量比を調製することでキャパシタ下
部電極またはキャパシタ上部電極とキャパシタ誘電体膜
の格子整合を取るようにしたので、キャパシタ誘電体膜
と電極との界面における低誘電率層の形成を避けること
ができ、その結果高い誘電率を示すキャパシタ誘電体膜
を安定して形成できた。さらに、これによって半導体装
置のソフトエラー率の低減などに寄与することができ
た。尚、本実施の形態においては、電極としてＲｅを添
加したＰｔ膜を用い、その量比の調整によって格子定数
をキャパシタ誘電体膜に整合させたが、この例に限ら
ず、面心立法格子からなる金属に対して、他の金属元素
を添加することでその格子定数をキャパシタ誘電体膜と
整合するように調整すれば、本実施の形態と同等の効果
が得られる。
【００６９】実施の形態１３．図１８は、本発明の第１
３の実施の形態にかかるＤＲＡＭの部分断面図である。
３の実施の形態にかかるＤＲＡＭの部分断面図である。
【００７０】本実施の形態においては、キャパシタ下部
電極１１４としてＰｔを用いた。キャパシタ下部電極１
１４形成後、第一のキャパシタ誘電体膜５１５ａとし
て、固溶体（ＢａＴｉＯ3）1-X（ＳｒＴｉＯ3）Xを反応
性スパッタ法により２０ｎｍの膜厚形成した。この時Ｂ
ａＴｉＯ3とＳｒＴｉＯ3のモル比をＸ＝０．４とした。
さらに、その上部に第二のキャパシタ誘電体膜５１５ｂ
としてＢａＴｉＯ3を反応性スパッタリング法により２
００ｎｍ程度の膜厚を形成した。その上部にはキャパシ
タ上部電極１１６として、Ｐｔをスパッタ法により形成
し、さらに、キャパシタ誘電体膜５１５ａｂと上部電極
１１６を加工した後、従来例と同様に層間絶縁膜以降の
工程を行った。このようにして形成したＤＲＡＭにおい
ては、キャパシタ誘電体膜をＢａＴｉＯ3単層とした場
合に比べて、キャパシタンスの増加が認められた。これ
は、ＢａＴｉＯ3単層の場合には、下部電極であるＰｔ
とキャパシタ誘電体膜であるＢａＴｉＯ3との間に大き
な格子定数の不一致が存在し、その結果界面に低誘電率
の非晶質層が発生していたのに対し、本実施の形態にお
いてはＰｔとＢａＴｉＯ3の間に両材料の中間の格子定
数を有する誘電体膜を介在させたため、上記キャパシタ
誘電体膜と電極との界面における低誘電率層の発生を避
けることができたためであると考えられる。
電極１１４としてＰｔを用いた。キャパシタ下部電極１
１４形成後、第一のキャパシタ誘電体膜５１５ａとし
て、固溶体（ＢａＴｉＯ3）1-X（ＳｒＴｉＯ3）Xを反応
性スパッタ法により２０ｎｍの膜厚形成した。この時Ｂ
ａＴｉＯ3とＳｒＴｉＯ3のモル比をＸ＝０．４とした。
さらに、その上部に第二のキャパシタ誘電体膜５１５ｂ
としてＢａＴｉＯ3を反応性スパッタリング法により２
００ｎｍ程度の膜厚を形成した。その上部にはキャパシ
タ上部電極１１６として、Ｐｔをスパッタ法により形成
し、さらに、キャパシタ誘電体膜５１５ａｂと上部電極
１１６を加工した後、従来例と同様に層間絶縁膜以降の
工程を行った。このようにして形成したＤＲＡＭにおい
ては、キャパシタ誘電体膜をＢａＴｉＯ3単層とした場
合に比べて、キャパシタンスの増加が認められた。これ
は、ＢａＴｉＯ3単層の場合には、下部電極であるＰｔ
とキャパシタ誘電体膜であるＢａＴｉＯ3との間に大き
な格子定数の不一致が存在し、その結果界面に低誘電率
の非晶質層が発生していたのに対し、本実施の形態にお
いてはＰｔとＢａＴｉＯ3の間に両材料の中間の格子定
数を有する誘電体膜を介在させたため、上記キャパシタ
誘電体膜と電極との界面における低誘電率層の発生を避
けることができたためであると考えられる。
【００７１】尚、本実施の形態においては、キャパシタ
下部電極としてＰｔを、第一のキャパシタ誘電体膜とし
てＢａＴｉＯ3とＳｒＴｉＯ3の固溶体を、さらに、第二
のキャパシタ誘電体膜としてＢａＴｉＯ3を用いたが、
本発明は、ＳｒＴｉＯ3やＢａＴｉＯ3或いはＰｂＴｉＯ
3等のペロブスカイト型酸化物と面心立法型の結晶構造
を有する金属電極の格子不整合に伴う界面低誘電率層の
形成を避ける手法として一般に有効である。
下部電極としてＰｔを、第一のキャパシタ誘電体膜とし
てＢａＴｉＯ3とＳｒＴｉＯ3の固溶体を、さらに、第二
のキャパシタ誘電体膜としてＢａＴｉＯ3を用いたが、
本発明は、ＳｒＴｉＯ3やＢａＴｉＯ3或いはＰｂＴｉＯ
3等のペロブスカイト型酸化物と面心立法型の結晶構造
を有する金属電極の格子不整合に伴う界面低誘電率層の
形成を避ける手法として一般に有効である。
【００７２】実施の形態１４．図１９は、本発明の第１
４の実施の形態にかかるＤＲＡＭの部分断面図であり、
図２０〜２３は、本発明にかかるＤＲＡＭの製造工程の
示す部分断面図である。
４の実施の形態にかかるＤＲＡＭの部分断面図であり、
図２０〜２３は、本発明にかかるＤＲＡＭの製造工程の
示す部分断面図である。
【００７３】本実施の形態では、キャパシタ下部電極８
１４として、白金あるいは白金にアルミニウムを１ａｔ
ｍ％ドープしたものをスパッタリング法により、キャパ
シタ下部電極の表面が粗面となるように形成した。キャ
パシタ下部電極８１４の膜厚は、６０ｎｍから３００ｎ
ｍが適当であり、ここでは１００ｎｍとした。キャパシ
タ誘電体１１５としては、ＢａＴｉＯ3膜を反応性スパ
ッタリング法により形成したものを用いた。キャパシタ
上部電極１１６は、スパッタリングによって形成した白
金膜である。以上のように、キャパシタを構成すること
で、従来例に比べてキャパシタの実効面積を増加できる
ので、キャパシタンスの増加を図ることができる。この
ように本実施の形態では下部電極を粗面化することによ
り、キャパシタの実効面積の増加を図ることができ、そ
の結果良好なキャパシタ特性を有する半導体装置を得る
ことができた。
１４として、白金あるいは白金にアルミニウムを１ａｔ
ｍ％ドープしたものをスパッタリング法により、キャパ
シタ下部電極の表面が粗面となるように形成した。キャ
パシタ下部電極８１４の膜厚は、６０ｎｍから３００ｎ
ｍが適当であり、ここでは１００ｎｍとした。キャパシ
タ誘電体１１５としては、ＢａＴｉＯ3膜を反応性スパ
ッタリング法により形成したものを用いた。キャパシタ
上部電極１１６は、スパッタリングによって形成した白
金膜である。以上のように、キャパシタを構成すること
で、従来例に比べてキャパシタの実効面積を増加できる
ので、キャパシタンスの増加を図ることができる。この
ように本実施の形態では下部電極を粗面化することによ
り、キャパシタの実効面積の増加を図ることができ、そ
の結果良好なキャパシタ特性を有する半導体装置を得る
ことができた。
【００７４】本実施の形態の製造方法を図２０〜２３に
よって説明する。図２０のように、キャパシタ下部電極
８１４を形成するために、まず白金あるいは白金にアル
ミニウムを１ａｔｍ％ドープした薄膜１３８をスパッタ
リング法により形成した。その膜厚は、後に述べる粗面
化工程での膜減りを見込んで、６０ｎｍから３００ｎｍ
が適当であり、本実施の形態では１００ｎｍとした。図
２１のように、これらの膜のパターニング後、粗面化の
ために白金を用いたものについては、アルゴン雰囲気で
スパッタエッチを行ない、下部電極８１４とした。ま
た、白金にアルミニウムをドープしたものについては、
酸素中で熱処理を行なうことで白金の粒界に酸化アルミ
ニウムを偏析させたのち、ＲＩＥにより酸化アルミのみ
を選択的にエッチング除去し、粗面化した下部電極８１
４とした。図２２のように、キャパシタ誘電体１１５と
してＢａＴｉＯ3膜を反応性スパッタリング法により形
成した。更に、キャパシタ上部電極１１６として白金膜
をスパッタリングによって形成した。図２３のように、
従来例と同様に、第二の層間絶縁膜、第一のアルミ配線
層、保護膜及び第二のアルミ配線層の形成と加工を順次
行なった。
よって説明する。図２０のように、キャパシタ下部電極
８１４を形成するために、まず白金あるいは白金にアル
ミニウムを１ａｔｍ％ドープした薄膜１３８をスパッタ
リング法により形成した。その膜厚は、後に述べる粗面
化工程での膜減りを見込んで、６０ｎｍから３００ｎｍ
が適当であり、本実施の形態では１００ｎｍとした。図
２１のように、これらの膜のパターニング後、粗面化の
ために白金を用いたものについては、アルゴン雰囲気で
スパッタエッチを行ない、下部電極８１４とした。ま
た、白金にアルミニウムをドープしたものについては、
酸素中で熱処理を行なうことで白金の粒界に酸化アルミ
ニウムを偏析させたのち、ＲＩＥにより酸化アルミのみ
を選択的にエッチング除去し、粗面化した下部電極８１
４とした。図２２のように、キャパシタ誘電体１１５と
してＢａＴｉＯ3膜を反応性スパッタリング法により形
成した。更に、キャパシタ上部電極１１６として白金膜
をスパッタリングによって形成した。図２３のように、
従来例と同様に、第二の層間絶縁膜、第一のアルミ配線
層、保護膜及び第二のアルミ配線層の形成と加工を順次
行なった。
【００７５】以上のような製造方法により、ＤＲＡＭを
作製することにより、従来例に比べてキャパシタンスを
増加させることができた。その増加量は白金をスパッタ
エッチしたものについては１０％、白金−アルミニウム
をＲＩＥ処理したものについては２０％程度であった。
かかる下部電極表面にはそれぞれ３０ｎｍ程度の凹凸が
粗面化の処理後認められたことから、前記のキャパシタ
ンスの増加は、キャパシタの実効面積の増加によるもの
であると考えられる。リーク電流等には、従来例との間
で顕著な違いは認められなかった。
作製することにより、従来例に比べてキャパシタンスを
増加させることができた。その増加量は白金をスパッタ
エッチしたものについては１０％、白金−アルミニウム
をＲＩＥ処理したものについては２０％程度であった。
かかる下部電極表面にはそれぞれ３０ｎｍ程度の凹凸が
粗面化の処理後認められたことから、前記のキャパシタ
ンスの増加は、キャパシタの実効面積の増加によるもの
であると考えられる。リーク電流等には、従来例との間
で顕著な違いは認められなかった。
【００７６】本実施の形態においては、このように下部
電極をエッチングによって粗面化するという簡単な工程
の追加によりキャパシタの実効面積の増加を図ることが
でき、その結果、良好なキャパシタ特性を有する半導体
装置を得ることができた。
電極をエッチングによって粗面化するという簡単な工程
の追加によりキャパシタの実効面積の増加を図ることが
でき、その結果、良好なキャパシタ特性を有する半導体
装置を得ることができた。
【００７７】実施の形態１５．図２４に本発明の第１５
の実施の形態を、図２５〜図２８に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
の実施の形態を、図２５〜図２８に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
【００７８】本実施の形態では、キャパシタ下部電極と
して、チタンと白金を順次形成したものを用いた。下部
電極形成後、酸化雰囲気で加熱処理することによりキャ
パシタ下部電極の表面を粗面となるようにしている。キ
ャパシタ誘電体としては、ＢａＴｉＯ3膜を反応性スパ
ッタリング法により形成したものを用いた。キャパシタ
上部電極は、スパッタリングによって形成した白金膜で
ある。以上のように、キャパシタを構成することで、従
来例に比べてキャパシタの実効面積を増加することがで
きるのでキャパシタンスの増加を図ることができた。本
実施の形態においては、このように下部電極を粗面化
し、キャパシタの実効面積の増加を図ることにより、良
好なキャパシタ特性を有する半導体装置を得ることがで
きた。
して、チタンと白金を順次形成したものを用いた。下部
電極形成後、酸化雰囲気で加熱処理することによりキャ
パシタ下部電極の表面を粗面となるようにしている。キ
ャパシタ誘電体としては、ＢａＴｉＯ3膜を反応性スパ
ッタリング法により形成したものを用いた。キャパシタ
上部電極は、スパッタリングによって形成した白金膜で
ある。以上のように、キャパシタを構成することで、従
来例に比べてキャパシタの実効面積を増加することがで
きるのでキャパシタンスの増加を図ることができた。本
実施の形態においては、このように下部電極を粗面化
し、キャパシタの実効面積の増加を図ることにより、良
好なキャパシタ特性を有する半導体装置を得ることがで
きた。
【００７９】本実施の形態の製造方法を図２５〜２８に
よって説明する。図２５のように、キャパシタ下部電極
９１４を形成するために、まずチタン薄膜１３９と白金
薄膜１４０の積層したものをスパッタリング法によって
形成した。膜厚はチタン層１３９について１０ｎｍから
５０ｎｍが適当であり、白金層１４０については５０ｎ
ｍから２００ｎｍが適当である。次に図２６のように、
下部電極のパターニング後、酸素中での６００℃から９
００℃の加熱処理により、下部電極表面に１００ｎｍ程
度の凹凸を形成した。次に図２７のように、キャパシタ
誘電体１１５としてＢａＴｉＯ3膜を反応性スパッタリ
ング法により形成した。更に、キャパシタ上部電極１１
６として白金膜をスパッタリングによって形成した。更
に図２８のように、従来例と同様に、第二の層間絶縁
膜、第一のアルミ配線層、保護膜及び第二のアルミ配線
層の形成と加工を順次行なった。
よって説明する。図２５のように、キャパシタ下部電極
９１４を形成するために、まずチタン薄膜１３９と白金
薄膜１４０の積層したものをスパッタリング法によって
形成した。膜厚はチタン層１３９について１０ｎｍから
５０ｎｍが適当であり、白金層１４０については５０ｎ
ｍから２００ｎｍが適当である。次に図２６のように、
下部電極のパターニング後、酸素中での６００℃から９
００℃の加熱処理により、下部電極表面に１００ｎｍ程
度の凹凸を形成した。次に図２７のように、キャパシタ
誘電体１１５としてＢａＴｉＯ3膜を反応性スパッタリ
ング法により形成した。更に、キャパシタ上部電極１１
６として白金膜をスパッタリングによって形成した。更
に図２８のように、従来例と同様に、第二の層間絶縁
膜、第一のアルミ配線層、保護膜及び第二のアルミ配線
層の形成と加工を順次行なった。
【００８０】以上のような製造方法により、ＤＲＡＭを
作製することで、従来に比べてキャパシタンスを増加を
図ることができた。そのキャパシタンスの変化量は、６
００℃から９００℃の粗面化処理の熱処理温度の範囲
で、温度につれて１０％から３０％に増加した。これ
は、下部電極の凹凸の熱処理温度による増加に対応する
結果である。粗面化後の下部電極についてはオージェ電
子分光による評価から白金とチタンがほぼ均一に混ざっ
て一つの層となっていることがわかった。また、Ｘ線回
折からチタンは酸化チタンの形で膜中に存在することが
わかった。これらのことから、加熱処理に伴う凹凸の出
現は、チタンと白金の相互拡散とチタンの酸化に由来す
るものであると考えられる。リーク電流等については、
従来例との間で顕著な違いは認められなかった。
作製することで、従来に比べてキャパシタンスを増加を
図ることができた。そのキャパシタンスの変化量は、６
００℃から９００℃の粗面化処理の熱処理温度の範囲
で、温度につれて１０％から３０％に増加した。これ
は、下部電極の凹凸の熱処理温度による増加に対応する
結果である。粗面化後の下部電極についてはオージェ電
子分光による評価から白金とチタンがほぼ均一に混ざっ
て一つの層となっていることがわかった。また、Ｘ線回
折からチタンは酸化チタンの形で膜中に存在することが
わかった。これらのことから、加熱処理に伴う凹凸の出
現は、チタンと白金の相互拡散とチタンの酸化に由来す
るものであると考えられる。リーク電流等については、
従来例との間で顕著な違いは認められなかった。
【００８１】本実施の形態においては、このように下部
電極を熱処理により粗面化するという簡単な工程の追加
により、キャパシタの実効面積の増加を図ることがで
き、その結果、良好なキャパシタ特性を有する半導体装
置を得ることができた。
電極を熱処理により粗面化するという簡単な工程の追加
により、キャパシタの実効面積の増加を図ることがで
き、その結果、良好なキャパシタ特性を有する半導体装
置を得ることができた。
【００８２】実施の形態１６．図２９に本発明の第１６
の実施の形態を、図２９〜図３３に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
の実施の形態を、図２９〜図３３に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
【００８３】本実施の形態では、キャパシタ下部電極と
して、表面が粗面化した多結晶シリコン、窒化チタン及
び白金を順次形成したものを用いた。キャパシタ誘電体
としては、ＢａＴｉＯ3膜を反応性スパッタリング法に
より形成したものを用いた。キャパシタ上部電極は、ス
パッタリングによって形成した白金膜である。以上のよ
うに、キャパシタを構成することで、従来例に比べてキ
ャパシタの実効面積を増加することができ、キャパシタ
ンスの増加を図ることができた。本実施の形態において
は、下部電極を粗面化し、キャパシタの実効面積の増加
を図ることにより、良好なキャパシタ特性を有する半導
体装置を得ることができた。
して、表面が粗面化した多結晶シリコン、窒化チタン及
び白金を順次形成したものを用いた。キャパシタ誘電体
としては、ＢａＴｉＯ3膜を反応性スパッタリング法に
より形成したものを用いた。キャパシタ上部電極は、ス
パッタリングによって形成した白金膜である。以上のよ
うに、キャパシタを構成することで、従来例に比べてキ
ャパシタの実効面積を増加することができ、キャパシタ
ンスの増加を図ることができた。本実施の形態において
は、下部電極を粗面化し、キャパシタの実効面積の増加
を図ることにより、良好なキャパシタ特性を有する半導
体装置を得ることができた。
【００８４】本実施の形態の製造方法を図３０〜３３に
よって説明する。図３０のように、まず、膜厚１００ｎ
ｍから３００ｎｍの燐ドープ多結晶シリコン膜１４１を
ＣＶＤ法により形成した。このとき、燐ドープ多結晶シ
リコン膜１４１を５８０℃程度の基板温度で形成するこ
とで、表面に３０ｎｍ程度の凹凸を生じるようにした。
次に多結晶シリコン膜１４１上に更に膜厚２０ｎｍから
１００ｎｍの窒化チタン１４２と膜厚３０ｎｍから２０
０ｎｍの白金膜１４３をスパッタリング法によって順次
形成し、表面を粗面化した下部電極１０１４とした。次
に図３１のように下部電極１０１４のパターニング後、
図３２に示すようにキャパシタ誘電体１１５としてＢａ
ＴｉＯ3膜を反応性スパッタリング法により形成した。
更に、キャパシタ上部電極１１６として白金膜をスパッ
タリングによって形成した。次に図３３のように、従来
例と同様に、第二の層間絶縁膜、第一のアルミ配線層、
保護膜及び第二のアルミ配線層の形成と加工を順次行な
った。
よって説明する。図３０のように、まず、膜厚１００ｎ
ｍから３００ｎｍの燐ドープ多結晶シリコン膜１４１を
ＣＶＤ法により形成した。このとき、燐ドープ多結晶シ
リコン膜１４１を５８０℃程度の基板温度で形成するこ
とで、表面に３０ｎｍ程度の凹凸を生じるようにした。
次に多結晶シリコン膜１４１上に更に膜厚２０ｎｍから
１００ｎｍの窒化チタン１４２と膜厚３０ｎｍから２０
０ｎｍの白金膜１４３をスパッタリング法によって順次
形成し、表面を粗面化した下部電極１０１４とした。次
に図３１のように下部電極１０１４のパターニング後、
図３２に示すようにキャパシタ誘電体１１５としてＢａ
ＴｉＯ3膜を反応性スパッタリング法により形成した。
更に、キャパシタ上部電極１１６として白金膜をスパッ
タリングによって形成した。次に図３３のように、従来
例と同様に、第二の層間絶縁膜、第一のアルミ配線層、
保護膜及び第二のアルミ配線層の形成と加工を順次行な
った。
【００８５】以上のような製造方法でＤＲＡＭを作製す
ることにより、従来例に比べてキャパシタンスを増加さ
せることができた。そのキャパシタンスの変化量は、６
００℃から９００℃の粗面化処理の熱処理温度の範囲
で、温度につれて２０％程度増加した。リーク電流等
は、従来例との間で顕著な違いは認められなかった。
ることにより、従来例に比べてキャパシタンスを増加さ
せることができた。そのキャパシタンスの変化量は、６
００℃から９００℃の粗面化処理の熱処理温度の範囲
で、温度につれて２０％程度増加した。リーク電流等
は、従来例との間で顕著な違いは認められなかった。
【００８６】本実施の形態においては、下部電極を粗面
化した多結晶シリコンを含む構造とすることにより、簡
単な工程の追加によりキャパシタの実効面積の増加を図
ることができ、その結果、良好なキャパシタ特性を有す
る半導体装置を得ることができた。
化した多結晶シリコンを含む構造とすることにより、簡
単な工程の追加によりキャパシタの実効面積の増加を図
ることができ、その結果、良好なキャパシタ特性を有す
る半導体装置を得ることができた。
【００８７】実施の形態１７．図３４に本発明の第１７
の実施の形態を、図３５〜図４１に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
の実施の形態を、図３５〜図４１に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
【００８８】図３４中、半導体基板１０１、フィールド
酸化膜１０２、トランスファーゲート１０３ａ、１０３
ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネ
ル領域１０６ａ、１０６ｂ、ゲート絶縁膜１０５、ゲー
ト電極１０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビ
ット線１０８、絶縁膜１０９は従来例による構成と同じ
である。本ＤＲＡＭでは、この酸化膜１０７、絶縁膜１
０９の両方を覆うように、第一の層間絶縁膜１１０が形
成されている。この層間絶縁膜１１０には不純物領域１
０６ｂ上に位置する部分にコンタクトホール１１０ａが
形成されている。コンタクトホール１１０ａは半導体基
板１０１と電気的に接触する部分１１０ａａとその上に
構成されているより面積の広い部分１１０ａｂからな
る。コンタクトホール１１０ａａ内には多結晶シリコン
からなるプラグ１１１が形成されている。コンタクトホ
ール１１０ａｂ上にはプラグ１１１からのシリコンの拡
散を防ぐバリアメタル１３４とバリアメタル１３４内を
覆うように形成されている白金１３５からキャパシタ下
部電極１１４が形成されている。第１の層間絶縁膜１１
０およびキャパシタ下部電極１１４を覆うようにキャパ
シタ誘電体膜１１５が形成されている。このキャパシタ
誘電体膜１１５の材質としてはＳｒＴｉＯ3、ＢａＴｉ
Ｏ3などの高誘電率材料を挙げることができる。キャパ
シタ誘電体膜１１５を覆うようにキャパシタ上部電極１
１６が形成されている。このキャパシタ上部電極１１６
の材質としては白金などを挙げることができる。キャパ
シタ上部電極１１６を覆うように酸化膜などからなる第
２の層間絶縁膜１１７が形成されている。この第２の層
間絶縁膜１１７上には、所定の間隔をあけて第１のアル
ミニウム配線層１１８が形成されている。第１のアルミ
ニウム配線層１１８を覆うように保護膜１１９が形成さ
れている。この保護膜１１９の上に第２のアルミニウム
配線層１２０が形成されている。
酸化膜１０２、トランスファーゲート１０３ａ、１０３
ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネ
ル領域１０６ａ、１０６ｂ、ゲート絶縁膜１０５、ゲー
ト電極１０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビ
ット線１０８、絶縁膜１０９は従来例による構成と同じ
である。本ＤＲＡＭでは、この酸化膜１０７、絶縁膜１
０９の両方を覆うように、第一の層間絶縁膜１１０が形
成されている。この層間絶縁膜１１０には不純物領域１
０６ｂ上に位置する部分にコンタクトホール１１０ａが
形成されている。コンタクトホール１１０ａは半導体基
板１０１と電気的に接触する部分１１０ａａとその上に
構成されているより面積の広い部分１１０ａｂからな
る。コンタクトホール１１０ａａ内には多結晶シリコン
からなるプラグ１１１が形成されている。コンタクトホ
ール１１０ａｂ上にはプラグ１１１からのシリコンの拡
散を防ぐバリアメタル１３４とバリアメタル１３４内を
覆うように形成されている白金１３５からキャパシタ下
部電極１１４が形成されている。第１の層間絶縁膜１１
０およびキャパシタ下部電極１１４を覆うようにキャパ
シタ誘電体膜１１５が形成されている。このキャパシタ
誘電体膜１１５の材質としてはＳｒＴｉＯ3、ＢａＴｉ
Ｏ3などの高誘電率材料を挙げることができる。キャパ
シタ誘電体膜１１５を覆うようにキャパシタ上部電極１
１６が形成されている。このキャパシタ上部電極１１６
の材質としては白金などを挙げることができる。キャパ
シタ上部電極１１６を覆うように酸化膜などからなる第
２の層間絶縁膜１１７が形成されている。この第２の層
間絶縁膜１１７上には、所定の間隔をあけて第１のアル
ミニウム配線層１１８が形成されている。第１のアルミ
ニウム配線層１１８を覆うように保護膜１１９が形成さ
れている。この保護膜１１９の上に第２のアルミニウム
配線層１２０が形成されている。
【００８９】本実施の形態の製造方法を図３５〜図４１
に示す。図３５中、Ｐ型半導体基板１０１、フィールド
酸化膜１０２、トランスファーゲート１０３ａ、１０３
ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネ
ル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４
ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１０
８、絶縁膜１０９、第一の層間絶縁膜１１０、プラグ１
１１は従来と同じ構成である。
に示す。図３５中、Ｐ型半導体基板１０１、フィールド
酸化膜１０２、トランスファーゲート１０３ａ、１０３
ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネ
ル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４
ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１０
８、絶縁膜１０９、第一の層間絶縁膜１１０、プラグ１
１１は従来と同じ構成である。
【００９０】次に図３６のように、第一の層間絶縁膜１
１０上に所定形状にパターニングされたレジストパター
ン１２２を形成し、このレジストパターン１２２をマス
クとして第一の層間絶縁膜１１０およびプラグ１１１を
エッチングする。これにより、図３７に示すようなキャ
パシタ下部電極埋め込み用溝１１０ａｃが形成される。
この開口部の深さはこの上部に形成されるキャパシタ下
部電極の種類にもよるが、通常０．０５〜０．３μｍ程
度である。
１０上に所定形状にパターニングされたレジストパター
ン１２２を形成し、このレジストパターン１２２をマス
クとして第一の層間絶縁膜１１０およびプラグ１１１を
エッチングする。これにより、図３７に示すようなキャ
パシタ下部電極埋め込み用溝１１０ａｃが形成される。
この開口部の深さはこの上部に形成されるキャパシタ下
部電極の種類にもよるが、通常０．０５〜０．３μｍ程
度である。
【００９１】次に図３８のように、スパッタ法などを用
いて、このキャパシタ下部電極埋め込み用溝１１０ａｂ
内及び層間絶縁膜１１０上にチタン層１３４を形成す
る。このチタンの膜厚は好ましくは、約３０〜１００ｎ
ｍ程度である。さらにチタン層の上部にスパッタ法など
を用いて、このチタン層を覆うように白金層１３５を形
成する。この白金層の膜厚は好ましくは、約２００〜５
００ｎｍ程度である。
いて、このキャパシタ下部電極埋め込み用溝１１０ａｂ
内及び層間絶縁膜１１０上にチタン層１３４を形成す
る。このチタンの膜厚は好ましくは、約３０〜１００ｎ
ｍ程度である。さらにチタン層の上部にスパッタ法など
を用いて、このチタン層を覆うように白金層１３５を形
成する。この白金層の膜厚は好ましくは、約２００〜５
００ｎｍ程度である。
【００９２】次に図３９のように、ＲＩＥ（Reactive I
on Ecthing）法やＣＭＰ（ChemicalMechanical Polishi
ng）法を用いて、チタン層１３４と白金層１３５にエッ
チバック処理を施す。このとき、層間絶縁膜１１０にオ
ーバーエッチ処理を施し、層間絶縁膜１１０表面にチタ
ン層１３４の残渣が残らないようにする。
on Ecthing）法やＣＭＰ（ChemicalMechanical Polishi
ng）法を用いて、チタン層１３４と白金層１３５にエッ
チバック処理を施す。このとき、層間絶縁膜１１０にオ
ーバーエッチ処理を施し、層間絶縁膜１１０表面にチタ
ン層１３４の残渣が残らないようにする。
【００９３】次に図４０のように、第１の層間絶縁膜１
１０およびチタン層１３４及び白金層１３５からなるキ
ャパシタ下部電極１１４を覆うようにして、５００℃〜
７００℃の温度でスパッタ法などを用いてＳｒＴｉ
Ｏ3、ＢａＴｉＯ3などの高誘電率材料からなるキャパシ
タ誘電体膜１１５を形成する。このキャパシタ誘電体膜
の膜厚は、好ましくは、５０〜２００ｎｍである。この
場合、キャパシタ下部電極金属と第１の層間絶縁膜から
なる下地表面の段差は小さいため、キャパシタ誘電体膜
の成膜方法としては段差被覆性の低い成膜方法を用いる
ことも可能であり、従来例と比較して段差被覆性そのも
のが向上することは言うまでもない。
１０およびチタン層１３４及び白金層１３５からなるキ
ャパシタ下部電極１１４を覆うようにして、５００℃〜
７００℃の温度でスパッタ法などを用いてＳｒＴｉ
Ｏ3、ＢａＴｉＯ3などの高誘電率材料からなるキャパシ
タ誘電体膜１１５を形成する。このキャパシタ誘電体膜
の膜厚は、好ましくは、５０〜２００ｎｍである。この
場合、キャパシタ下部電極金属と第１の層間絶縁膜から
なる下地表面の段差は小さいため、キャパシタ誘電体膜
の成膜方法としては段差被覆性の低い成膜方法を用いる
ことも可能であり、従来例と比較して段差被覆性そのも
のが向上することは言うまでもない。
【００９４】次に図４１のように、キャパシタ誘電体膜
１１５を覆うようにキャパシタ上部電極１１６が形成す
る。このキャパシタ上部電極１１６の材質としては白金
などを挙げることができる。形成方法はキャパシタ下部
電極１１４の場合と同様である。キャパシタ上部電極１
１６の形成後は、従来と同様の方法で第２の層間絶縁膜
１１７、第１アルミニウム配線１１８、保護膜１１９お
よび第２のアルミニウム配線層２０を形成する（図４
２）。これにより、図３５に示す本実施の形態のＤＲＡ
Ｍを形成することができる。
１１５を覆うようにキャパシタ上部電極１１６が形成す
る。このキャパシタ上部電極１１６の材質としては白金
などを挙げることができる。形成方法はキャパシタ下部
電極１１４の場合と同様である。キャパシタ上部電極１
１６の形成後は、従来と同様の方法で第２の層間絶縁膜
１１７、第１アルミニウム配線１１８、保護膜１１９お
よび第２のアルミニウム配線層２０を形成する（図４
２）。これにより、図３５に示す本実施の形態のＤＲＡ
Ｍを形成することができる。
【００９５】実施の形態１８．図４２に本発明の第１８
の実施の形態を、図４３〜図４５に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
の実施の形態を、図４３〜図４５に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
【００９６】図４２中、半導体基板１０１、フィールド
酸化膜１０２、トランスファーゲート１０３ａ、１０３
ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネ
ル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４
ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１０
８、絶縁膜１０９、プラグ１１１は従来例による構成と
同じである。
酸化膜１０２、トランスファーゲート１０３ａ、１０３
ｂ、ソース／ドレイン領域１０６ａ、１０６ｃ、チャネ
ル領域１２１、ゲート絶縁膜１０５、ゲート電極１０４
ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１０
８、絶縁膜１０９、プラグ１１１は従来例による構成と
同じである。
【００９７】図４２において、本発明ではキャパシタ下
部電極１１４の間を埋めるように、第一の層間絶縁膜１
１０と同材質の層間絶縁膜１１０ｃが形成されている。
さらに、上記の層間絶縁膜１１０ｃとキャパシタ下部電
極１１４を覆うように、キャパシタ誘電体膜１１５が形
成されている。キャパシタ誘電体膜１１５を覆うよう
に、キャパシタ上部電極１１６が形成されている。この
キャパシタ上部電極１１６の材質としては白金などを挙
げることができる。キャパシタ上部電極１１６を覆うよ
うに酸化膜などからなる第２の層間絶縁膜１１７が形成
されている。この第２の層間絶縁膜１１７上には、所定
の間隔をあけて第１のアルミニウム配線層１１８が形成
されている。第１のアルミニウム配線層１１８を覆うよ
うに保護膜１１９が形成されている。この保護膜１１９
の上に第２のアルミニウム配線層１２０が形成されてい
る。
部電極１１４の間を埋めるように、第一の層間絶縁膜１
１０と同材質の層間絶縁膜１１０ｃが形成されている。
さらに、上記の層間絶縁膜１１０ｃとキャパシタ下部電
極１１４を覆うように、キャパシタ誘電体膜１１５が形
成されている。キャパシタ誘電体膜１１５を覆うよう
に、キャパシタ上部電極１１６が形成されている。この
キャパシタ上部電極１１６の材質としては白金などを挙
げることができる。キャパシタ上部電極１１６を覆うよ
うに酸化膜などからなる第２の層間絶縁膜１１７が形成
されている。この第２の層間絶縁膜１１７上には、所定
の間隔をあけて第１のアルミニウム配線層１１８が形成
されている。第１のアルミニウム配線層１１８を覆うよ
うに保護膜１１９が形成されている。この保護膜１１９
の上に第２のアルミニウム配線層１２０が形成されてい
る。
【００９８】図４３〜図４５に上記実施の形態のＤＲＡ
Ｍの製造方法を示す。まず図４３のように、従来例と同
様の方法で、Ｐ型半導体基板１０１、フィールド酸化膜
１０２、トランスファーゲート１０３ａ、１０３ｂ、ソ
ース／ドレイン領域１０６ａ、１０６ｃ、チャネル領域
１２１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１
０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１
０８、絶縁膜１０９、第一の層間絶縁膜１１０、プラグ
１１１、キャパシタ下部電極１１４をそれぞれ形成す
る。
Ｍの製造方法を示す。まず図４３のように、従来例と同
様の方法で、Ｐ型半導体基板１０１、フィールド酸化膜
１０２、トランスファーゲート１０３ａ、１０３ｂ、ソ
ース／ドレイン領域１０６ａ、１０６ｃ、チャネル領域
１２１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１
０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１
０８、絶縁膜１０９、第一の層間絶縁膜１１０、プラグ
１１１、キャパシタ下部電極１１４をそれぞれ形成す
る。
【００９９】次に図４４のように、選択ＣＶＤ法あるい
はスピンコート法などにより第一の層間絶縁膜１１０上
の表面のみに絶縁膜１１０ｃを形成する。この絶縁膜１
１０ｃの膜厚はキャパシタ下部電極層１１４の種類にも
よるが、通常約３０ｎｍ〜２００ｎｍ程度である。
はスピンコート法などにより第一の層間絶縁膜１１０上
の表面のみに絶縁膜１１０ｃを形成する。この絶縁膜１
１０ｃの膜厚はキャパシタ下部電極層１１４の種類にも
よるが、通常約３０ｎｍ〜２００ｎｍ程度である。
【０１００】次に、図４５のように、絶縁膜１１０ｃお
よびキャパシタ下部電極１１４を覆うようにして、５０
０℃〜７００℃の温度でスパッタ法などを用いてＳｒＴ
ｉＯ3、ＢａＴｉＯ3などの高誘電率材料からなるキャパ
シタ誘電体膜１１５を形成する。このキャパシタ誘電体
膜の膜厚は、好ましくは、５０〜２００ｎｍである。こ
の場合、キャパシタ下部電極金属１１４と絶縁膜１１０
ｃからなる下地表面の段差は小さいため、キャパシタ誘
電体膜の成膜方法としては段差被覆性の低い成膜方法を
用いることも可能であり、従来例と比較して段差被覆性
そのものが向上することは言うまでもない。
よびキャパシタ下部電極１１４を覆うようにして、５０
０℃〜７００℃の温度でスパッタ法などを用いてＳｒＴ
ｉＯ3、ＢａＴｉＯ3などの高誘電率材料からなるキャパ
シタ誘電体膜１１５を形成する。このキャパシタ誘電体
膜の膜厚は、好ましくは、５０〜２００ｎｍである。こ
の場合、キャパシタ下部電極金属１１４と絶縁膜１１０
ｃからなる下地表面の段差は小さいため、キャパシタ誘
電体膜の成膜方法としては段差被覆性の低い成膜方法を
用いることも可能であり、従来例と比較して段差被覆性
そのものが向上することは言うまでもない。
【０１０１】キャパシタ誘電体膜１１５の形成後は、従
来と同様の方法でキャパシタ上部電極１１６、第２の層
間絶縁膜１１７、第１アルミニウム配線１１８、保護膜
１１９および第２のアルミニウム配線層１２０を形成す
る。それにより、図４２に示されるＤＲＡＭが形成され
ることになる。
来と同様の方法でキャパシタ上部電極１１６、第２の層
間絶縁膜１１７、第１アルミニウム配線１１８、保護膜
１１９および第２のアルミニウム配線層１２０を形成す
る。それにより、図４２に示されるＤＲＡＭが形成され
ることになる。
【０１０２】実施の形態１９．図４６は、本発明の第１
９の実施の形態にかかるＤＲＡＭの部分断面図である。
図４６中、Ｐ型半導体基板１０１、フィールド酸化膜１
０２、トランスファゲートトランジスタ１０３ａ、１０
３ｂ、Ｎ型不純物領域１０６ｃ、１０６ａ、チャネル領
域１２１、ゲート絶縁膜１０５、ゲート電極１０４ｂ、
トランスファゲートトランジスタ１０３ｂ、酸化膜１０
７、埋め込みビット線１０８、絶縁層１０９、第一の層
間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１
１１等のキャパシタ下部の構造については従来と同様で
あり、またキャパシタ上部の第二の層間絶縁膜１１７、
第一のアルミ配線層１１８、保護膜１１９、アルミニウ
ム配線層１２０等も従来と同様である。
９の実施の形態にかかるＤＲＡＭの部分断面図である。
図４６中、Ｐ型半導体基板１０１、フィールド酸化膜１
０２、トランスファゲートトランジスタ１０３ａ、１０
３ｂ、Ｎ型不純物領域１０６ｃ、１０６ａ、チャネル領
域１２１、ゲート絶縁膜１０５、ゲート電極１０４ｂ、
トランスファゲートトランジスタ１０３ｂ、酸化膜１０
７、埋め込みビット線１０８、絶縁層１０９、第一の層
間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１
１１等のキャパシタ下部の構造については従来と同様で
あり、またキャパシタ上部の第二の層間絶縁膜１１７、
第一のアルミ配線層１１８、保護膜１１９、アルミニウ
ム配線層１２０等も従来と同様である。
【０１０３】本ＤＲＡＭにおいては、第一の層間絶縁膜
１１０としてＳｉＯ2を、キャパシタ下部電極１１４と
して白金を、またキャパシタ誘電体膜として、ＢａＴｉ
Ｏ3を用いた。ＢａＴｉＯ3の膜厚は、反応性スパッタリ
ング法により２００ｎｍ程度に形成した。キャパシタ誘
電体膜の堆積においては、下地層がＳｉＯ2か白金かで
その上に形成される誘電体膜の誘電率が大きく異なる堆
積条件例えば基板温度６００℃で誘電体膜を形成した
（図４７）。この結果、キャパシタ下部電極１１４上に
は結晶性の良好で誘電率の高いキャパシタ誘電体膜１４
８ａが、層間絶縁膜１１０上には結晶性の乏しく誘電率
の低いキャパシタ誘電体膜１４８ｂが形成される。キャ
パシタ誘電体膜１４８ａ、１４８ｂの上部には白金から
なるキャパシタ上部電極１１６をスパッタ法により形成
し、その後は従来例と同様に層間絶縁膜以降の工程を行
った。
１１０としてＳｉＯ2を、キャパシタ下部電極１１４と
して白金を、またキャパシタ誘電体膜として、ＢａＴｉ
Ｏ3を用いた。ＢａＴｉＯ3の膜厚は、反応性スパッタリ
ング法により２００ｎｍ程度に形成した。キャパシタ誘
電体膜の堆積においては、下地層がＳｉＯ2か白金かで
その上に形成される誘電体膜の誘電率が大きく異なる堆
積条件例えば基板温度６００℃で誘電体膜を形成した
（図４７）。この結果、キャパシタ下部電極１１４上に
は結晶性の良好で誘電率の高いキャパシタ誘電体膜１４
８ａが、層間絶縁膜１１０上には結晶性の乏しく誘電率
の低いキャパシタ誘電体膜１４８ｂが形成される。キャ
パシタ誘電体膜１４８ａ、１４８ｂの上部には白金から
なるキャパシタ上部電極１１６をスパッタ法により形成
し、その後は従来例と同様に層間絶縁膜以降の工程を行
った。
【０１０４】実施の形態２０．図４８に本発明の第２０
の実施の形態を、図４９〜図５２に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
の実施の形態を、図４９〜図５２に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
【０１０５】図４８は、本実施の形態にかかるＤＲＡＭ
の部分断面図である。第４８図中、従来と同様にＰ型半
導体基板１０１の主表面における素子分離領域にはフィ
ールド酸化膜１０２が、素子形成領域には、トランスフ
ァゲートトランジスタ１０３が形成されている。トラン
スファゲートトランジスタ１０３は、そのチャネル領域
１２１上にゲート絶縁膜１０５を介して形成されたゲー
ト電極１０４を有している。更に、ゲート電極１０４
ｂ、１０４ｃ、１０４ｄを覆う絶縁膜２０７として、通
常用いられる酸化シリコン膜１０７に代えてＳｒＴｉＯ
3膜が堆積されている。これより上部の埋め込みビット
線１０８、絶縁層１０９、第一の層間絶縁膜１１０、コ
ンタクトホール１１０ａ、プラグ１１１、キャパシタ下
部電極１１４、キャパシタ誘電体膜１１５、キャパシタ
上部電極１１６、第二の層間絶縁膜１１７、第一のアル
ミ配線層１１８、保護膜１１９、第二のアルミニウム配
線層１２０等は従来と同様に構成されている。
の部分断面図である。第４８図中、従来と同様にＰ型半
導体基板１０１の主表面における素子分離領域にはフィ
ールド酸化膜１０２が、素子形成領域には、トランスフ
ァゲートトランジスタ１０３が形成されている。トラン
スファゲートトランジスタ１０３は、そのチャネル領域
１２１上にゲート絶縁膜１０５を介して形成されたゲー
ト電極１０４を有している。更に、ゲート電極１０４
ｂ、１０４ｃ、１０４ｄを覆う絶縁膜２０７として、通
常用いられる酸化シリコン膜１０７に代えてＳｒＴｉＯ
3膜が堆積されている。これより上部の埋め込みビット
線１０８、絶縁層１０９、第一の層間絶縁膜１１０、コ
ンタクトホール１１０ａ、プラグ１１１、キャパシタ下
部電極１１４、キャパシタ誘電体膜１１５、キャパシタ
上部電極１１６、第二の層間絶縁膜１１７、第一のアル
ミ配線層１１８、保護膜１１９、第二のアルミニウム配
線層１２０等は従来と同様に構成されている。
【０１０６】図４９〜図５２に本実施の形態の製造方法
を示す。まず図４９のように、従来例と同様に、半導体
基板１０１の主表面上の素子分離領域に、ＬＯＣＯＳ法
を用いてフィールド酸化膜１０２を形成する。次に、熱
酸化法などを用いて、ゲート絶縁膜１０５を形成する。
このゲート絶縁膜１０５上およびフィールド酸化膜１０
２上に、選択的にゲート電極（ワード線）１０４ａ、１
０４ｂ、１０４ｄを形成する。このゲート電極１０４
ａ、１０４ｂ、１０４ｄをマスクとして用いて、半導体
基板１０１の主表面に不純物を注入することによって、
不純物領域１０６ｃ、１０６ａ、１０６ｂをそれぞれ形
成する。さらに、ゲート電極１０４ａ、１０４ｂ、１０
４ｄを覆うように、ＣＶＤ等のカバレジに優れた方法で
ＳｒＴｉＯ3膜が絶縁膜２０７として堆積される。この
絶縁層２０７は、この工程ではパターニングしないで、
後のコンタクトホール開口時のエッチングストッパーと
して用いる。
を示す。まず図４９のように、従来例と同様に、半導体
基板１０１の主表面上の素子分離領域に、ＬＯＣＯＳ法
を用いてフィールド酸化膜１０２を形成する。次に、熱
酸化法などを用いて、ゲート絶縁膜１０５を形成する。
このゲート絶縁膜１０５上およびフィールド酸化膜１０
２上に、選択的にゲート電極（ワード線）１０４ａ、１
０４ｂ、１０４ｄを形成する。このゲート電極１０４
ａ、１０４ｂ、１０４ｄをマスクとして用いて、半導体
基板１０１の主表面に不純物を注入することによって、
不純物領域１０６ｃ、１０６ａ、１０６ｂをそれぞれ形
成する。さらに、ゲート電極１０４ａ、１０４ｂ、１０
４ｄを覆うように、ＣＶＤ等のカバレジに優れた方法で
ＳｒＴｉＯ3膜が絶縁膜２０７として堆積される。この
絶縁層２０７は、この工程ではパターニングしないで、
後のコンタクトホール開口時のエッチングストッパーと
して用いる。
【０１０７】次に図５０のように、多結晶シリコンを半
導体基板１０１全面上に形成した後所定形状にパターニ
ングすることによって、不純物領域１０６ａに電気的に
接続される埋め込みビット線１０８を形成する。この埋
め込みビット線１０８を覆うように絶縁層１０９を形成
する。その後、ＣＶＤ法等を用いて、第一の層間絶縁膜
１１０を形成する。そして、この第一の層間絶縁膜１１
０に平坦化処理を施し、第一の層間絶縁膜１１０の上面
を平坦化する。
導体基板１０１全面上に形成した後所定形状にパターニ
ングすることによって、不純物領域１０６ａに電気的に
接続される埋め込みビット線１０８を形成する。この埋
め込みビット線１０８を覆うように絶縁層１０９を形成
する。その後、ＣＶＤ法等を用いて、第一の層間絶縁膜
１１０を形成する。そして、この第一の層間絶縁膜１１
０に平坦化処理を施し、第一の層間絶縁膜１１０の上面
を平坦化する。
【０１０８】次に図５１のように、第一の層間絶縁膜１
１０上に形成したレジストパターンをマスクとして用い
て、第一の層間絶縁膜１１０に異方性エッチング処理を
施して、コンタクトホール１１０ａを形成する。この
時、ＳｒＴｉＯ3からなる絶縁層２０７は、かかるシリ
コン酸化膜等のＲＩＥに対しては選択性が高いため、殆
どエッチングされず、コンタクトホール１１０ａの底に
は絶縁層２０７が残余し、コンタクトホール形成時のエ
ッチングダメージからコンタクト部底部の半導体表面を
保護する役目をする。レジストパターンを除去した後、
王水等によりコンタクト底部に残余するＳｒＴｉＯ3か
らなる絶縁層２０７を基板の不純物領域及びシリコン酸
化膜からなる層間絶縁膜などに対して極めて高い選択比
で除去する。このような工程により、コンタクトホール
１１０ａが形成される。
１０上に形成したレジストパターンをマスクとして用い
て、第一の層間絶縁膜１１０に異方性エッチング処理を
施して、コンタクトホール１１０ａを形成する。この
時、ＳｒＴｉＯ3からなる絶縁層２０７は、かかるシリ
コン酸化膜等のＲＩＥに対しては選択性が高いため、殆
どエッチングされず、コンタクトホール１１０ａの底に
は絶縁層２０７が残余し、コンタクトホール形成時のエ
ッチングダメージからコンタクト部底部の半導体表面を
保護する役目をする。レジストパターンを除去した後、
王水等によりコンタクト底部に残余するＳｒＴｉＯ3か
らなる絶縁層２０７を基板の不純物領域及びシリコン酸
化膜からなる層間絶縁膜などに対して極めて高い選択比
で除去する。このような工程により、コンタクトホール
１１０ａが形成される。
【０１０９】コンタクトホール１１０ａ形成後は、従来
例と同様の工程でＤＲＡＭを作製する。即ち、図５２の
ように、ＣＶＤ法等を用いて、コンタクトホール１１０
ａを埋め込みかつ第一の層間絶縁膜１１０を覆うよう
に、多結晶シリコン層を形成し、かかる多結晶シリコン
層をエッチバックすることにより、コンタクトホール１
１０ａ内にプラグ１１１を形成する。更に、スパッタリ
ング法などを用いて、プラグ１１１および第一の層間絶
縁膜１１０上に、白金層１１４を形成する。この白金層
１１４を所定形状にエッチング加工を施しキャパシタ下
部電極１１４とする。次にスパッタリング法やＣＶＤ法
等を用いて、キャパシタ下部電極１１４を覆うように高
誘電率材料からなるキャパシタ誘電体膜１１５を形成す
る。このキャパシタ誘電体膜１１５の材質としては、Ｐ
ｂ（Ｚｎ，Ｔｉ）Ｏ3やＳｒＴｉＯ3等が用いられる。次
にキャパシタ誘電体膜１１５を覆うようにして、白金層
１１６を形成する。この白金層１１６を所定形状に加工
することによって、キャパシタ上部電極１１６が形成さ
れる。ＣＶＤ法等を用いて、キャパシタ上部電極１１６
を覆うように第二の層間絶縁膜１１７を形成する。この
第二の層間絶縁膜１１７上に、所定間隔をあけて、第一
のアルミ配線層１１８を形成する。そして、この第一の
アルミ配線層１１８を覆うように、ＣＶＤ法等を用い
て、シリコン酸化膜等からなる保護膜１１９を形成す
る。この保護膜１１９上に、第二のアルミ配線層１２０
を形成する。以上の工程を経て、図４８に示した構造を
有するＤＲＡＭが形成される。
例と同様の工程でＤＲＡＭを作製する。即ち、図５２の
ように、ＣＶＤ法等を用いて、コンタクトホール１１０
ａを埋め込みかつ第一の層間絶縁膜１１０を覆うよう
に、多結晶シリコン層を形成し、かかる多結晶シリコン
層をエッチバックすることにより、コンタクトホール１
１０ａ内にプラグ１１１を形成する。更に、スパッタリ
ング法などを用いて、プラグ１１１および第一の層間絶
縁膜１１０上に、白金層１１４を形成する。この白金層
１１４を所定形状にエッチング加工を施しキャパシタ下
部電極１１４とする。次にスパッタリング法やＣＶＤ法
等を用いて、キャパシタ下部電極１１４を覆うように高
誘電率材料からなるキャパシタ誘電体膜１１５を形成す
る。このキャパシタ誘電体膜１１５の材質としては、Ｐ
ｂ（Ｚｎ，Ｔｉ）Ｏ3やＳｒＴｉＯ3等が用いられる。次
にキャパシタ誘電体膜１１５を覆うようにして、白金層
１１６を形成する。この白金層１１６を所定形状に加工
することによって、キャパシタ上部電極１１６が形成さ
れる。ＣＶＤ法等を用いて、キャパシタ上部電極１１６
を覆うように第二の層間絶縁膜１１７を形成する。この
第二の層間絶縁膜１１７上に、所定間隔をあけて、第一
のアルミ配線層１１８を形成する。そして、この第一の
アルミ配線層１１８を覆うように、ＣＶＤ法等を用い
て、シリコン酸化膜等からなる保護膜１１９を形成す
る。この保護膜１１９上に、第二のアルミ配線層１２０
を形成する。以上の工程を経て、図４８に示した構造を
有するＤＲＡＭが形成される。
【０１１０】実施の形態２１．図５３に本発明の第２１
の実施の形態を、図５４〜図５７に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
の実施の形態を、図５４〜図５７に本発明にかかるＤＲ
ＡＭの製造工程の部分断面図を示す。
【０１１１】図５３は本実施の形態にかかるＤＲＡＭの
断面図である。図５３に示すように、従来例と同様に、
Ｐ型半導体基板１０１の主表面における素子分離領域に
はフィールド酸化膜１０２が、素子形成領域には、トラ
ンスファゲートトランジスタ１０３が形成されている。
トランスファゲートトランジスタ１０３ａ，１０３ｂ
は、そのチャネル領域１２１上にゲート絶縁膜２０５を
介して形成されたゲート電極１０４ａ、１０４ｂを有し
ている。ゲート絶縁膜２０５として酸化シリコン膜とＳ
ｒＴｉＯ3膜の積層構造が用いられている。ゲート電極
１０４ａ、１０４ｂを覆うように酸化シリコン膜１０７
が堆積されている。これより上部の埋め込みビット線１
０８、絶縁層１０９、第一の層間絶縁膜１１０、コンタ
クトホール１１０ａ、プラグ１１１、キャパシタ下部電
極１１４、キャパシタ誘電体膜１１５、キャパシタ上部
電極１１６、第二の層間絶縁膜１１７、第一のアルミ配
線層１１８、保護膜１１９、第二のアルミニウム配線層
１２０等は従来と同様に構成されている。
断面図である。図５３に示すように、従来例と同様に、
Ｐ型半導体基板１０１の主表面における素子分離領域に
はフィールド酸化膜１０２が、素子形成領域には、トラ
ンスファゲートトランジスタ１０３が形成されている。
トランスファゲートトランジスタ１０３ａ，１０３ｂ
は、そのチャネル領域１２１上にゲート絶縁膜２０５を
介して形成されたゲート電極１０４ａ、１０４ｂを有し
ている。ゲート絶縁膜２０５として酸化シリコン膜とＳ
ｒＴｉＯ3膜の積層構造が用いられている。ゲート電極
１０４ａ、１０４ｂを覆うように酸化シリコン膜１０７
が堆積されている。これより上部の埋め込みビット線１
０８、絶縁層１０９、第一の層間絶縁膜１１０、コンタ
クトホール１１０ａ、プラグ１１１、キャパシタ下部電
極１１４、キャパシタ誘電体膜１１５、キャパシタ上部
電極１１６、第二の層間絶縁膜１１７、第一のアルミ配
線層１１８、保護膜１１９、第二のアルミニウム配線層
１２０等は従来と同様に構成されている。
【０１１２】本実施の形態の製造方法を図５４〜５７に
示す。図５４のように、従来例と同様に、半導体基板１
０１の主表面上の素子分離領域に、ＬＯＣＯＳ法を用い
てフィールド酸化膜１０２を形成する。次に、ＳｒＴｉ
Ｏ3膜を１００ｎｍ程度スパッタリング法などによって
形成しゲート絶縁膜２０５とする。このゲート絶縁層２
０５は、この工程ではパターニングしないで、実施の形
態２０同様、後のコンタクトホール開口時のエッチング
ストッパーとして用いる。このゲート絶縁膜２０５上お
よびフィールド酸化膜１０２上に、選択的にゲート電極
（ワード線）１０４ａ、１０４ｂ、１０４ｄを形成す
る。このゲート電極１０４ａ、１０４ｂ、１０４ｄをマ
スクとして用いて、半導体基板１０１の主表面に不純物
を注入することによって、不純物領域１０６ｃ、１０６
ａ、１０６ｂをそれぞれ形成する。さらに、ゲート電極
１０４ｂ、１０４ｃ、１０４ｄを覆うように、絶縁膜１
０７が堆積される。
示す。図５４のように、従来例と同様に、半導体基板１
０１の主表面上の素子分離領域に、ＬＯＣＯＳ法を用い
てフィールド酸化膜１０２を形成する。次に、ＳｒＴｉ
Ｏ3膜を１００ｎｍ程度スパッタリング法などによって
形成しゲート絶縁膜２０５とする。このゲート絶縁層２
０５は、この工程ではパターニングしないで、実施の形
態２０同様、後のコンタクトホール開口時のエッチング
ストッパーとして用いる。このゲート絶縁膜２０５上お
よびフィールド酸化膜１０２上に、選択的にゲート電極
（ワード線）１０４ａ、１０４ｂ、１０４ｄを形成す
る。このゲート電極１０４ａ、１０４ｂ、１０４ｄをマ
スクとして用いて、半導体基板１０１の主表面に不純物
を注入することによって、不純物領域１０６ｃ、１０６
ａ、１０６ｂをそれぞれ形成する。さらに、ゲート電極
１０４ｂ、１０４ｃ、１０４ｄを覆うように、絶縁膜１
０７が堆積される。
【０１１３】次に図５５のように、多結晶シリコンを半
導体基板１０１全面上に形成した後所定形状にパターニ
ングすることにより、不純物領域１０６ａに電気的に接
続される埋め込みビット線１０８を形成する。この埋め
込みビット線１０８を覆うように絶縁層１０９を形成す
る。その後、ＣＶＤ法等を用いて、第一の層間絶縁膜１
１０を形成する。そして、この第一の層間絶縁膜１１０
に平坦化処理を施すことによって、第一の層間絶縁膜１
１０上面を平坦化する。
導体基板１０１全面上に形成した後所定形状にパターニ
ングすることにより、不純物領域１０６ａに電気的に接
続される埋め込みビット線１０８を形成する。この埋め
込みビット線１０８を覆うように絶縁層１０９を形成す
る。その後、ＣＶＤ法等を用いて、第一の層間絶縁膜１
１０を形成する。そして、この第一の層間絶縁膜１１０
に平坦化処理を施すことによって、第一の層間絶縁膜１
１０上面を平坦化する。
【０１１４】図５６のように、第一の層間絶縁膜１１０
上に形成したレジストマスクを用いて、第一の層間絶縁
膜１１０に異方性エッチング処理を施す。この時、Ｓｒ
ＴｉＯ3からなる絶縁層２０５は、かかるシリコン酸化
膜等のＲＩＥに対しては選択性が高いため、殆どエッチ
ングされず、コンタクトホールの底には絶縁層２０５が
残余し、コンタクトホール形成時のエッチングダメージ
からコンタクト部底部の半導体表面を保護する役目をす
る。その後、王水等によりコンタクト底部のＳｒＴｉＯ
3からなるゲート絶縁層２０５を基板の不純物領域及び
シリコン酸化膜からなる層間絶縁膜などに対して極めて
高い選択比で除去する。このような工程により、コンタ
クトホール１１０ａが形成される。
上に形成したレジストマスクを用いて、第一の層間絶縁
膜１１０に異方性エッチング処理を施す。この時、Ｓｒ
ＴｉＯ3からなる絶縁層２０５は、かかるシリコン酸化
膜等のＲＩＥに対しては選択性が高いため、殆どエッチ
ングされず、コンタクトホールの底には絶縁層２０５が
残余し、コンタクトホール形成時のエッチングダメージ
からコンタクト部底部の半導体表面を保護する役目をす
る。その後、王水等によりコンタクト底部のＳｒＴｉＯ
3からなるゲート絶縁層２０５を基板の不純物領域及び
シリコン酸化膜からなる層間絶縁膜などに対して極めて
高い選択比で除去する。このような工程により、コンタ
クトホール１１０ａが形成される。
【０１１５】コンタクトホール形成後は従来例と同様の
工程でＤＲＡＭを作製する。即ち、図５７のようにＣＶ
Ｄ法等を用いて、コンタクトホール１１０ａを埋め込み
かつ第一の層間絶縁膜１１０を覆うように、多結晶シリ
コン層を形成する。この多結晶シリコン層をエッチバッ
クすることによって、コンタクトホール１１０ａ内にプ
ラグ１１１を形成する。スパッタリング法などを用い
て、プラグ１１１および第一の層間絶縁膜１１０上に、
白金層１１４を形成する。この白金層１１４を所定形状
にエッチング加工を施しキャパシタ下部電極１１４とす
る。スパッタリング法やＣＶＤ法等を用いて、キャパシ
タ下部電極１１４を覆うように高誘電率材料からなるキ
ャパシタ誘電体膜１１５を形成する。このキャパシタ誘
電体膜１１５の材質としては、Ｐｂ（Ｚｎ，Ｔｉ）Ｏ3
やＳｒＴｉＯ3等が用いられる。キャパシタ誘電体膜１
１５を覆うようにして、白金層を形成し、この白金層を
所定形状に加工することによって、キャパシタ上部電極
１１６が形成される。さらにＣＶＤ法等を用いて、キャ
パシタ上部電極１１６を覆うように第二の層間絶縁膜１
１７を形成する。この第二の層間絶縁膜１１７上に、所
定間隔をあけて、第一のアルミ配線層１１８を形成す
る。そして、この第一のアルミ配線層１１８を覆うよう
に、ＣＶＤ法等を用いて、シリコン酸化膜等からなる保
護膜１１９を形成する。この保護膜１１９上に、第二の
アルミ配線層１２０を形成する。以上の工程を経て、図
５３に示した構造を有するＤＲＡＭが形成される。
工程でＤＲＡＭを作製する。即ち、図５７のようにＣＶ
Ｄ法等を用いて、コンタクトホール１１０ａを埋め込み
かつ第一の層間絶縁膜１１０を覆うように、多結晶シリ
コン層を形成する。この多結晶シリコン層をエッチバッ
クすることによって、コンタクトホール１１０ａ内にプ
ラグ１１１を形成する。スパッタリング法などを用い
て、プラグ１１１および第一の層間絶縁膜１１０上に、
白金層１１４を形成する。この白金層１１４を所定形状
にエッチング加工を施しキャパシタ下部電極１１４とす
る。スパッタリング法やＣＶＤ法等を用いて、キャパシ
タ下部電極１１４を覆うように高誘電率材料からなるキ
ャパシタ誘電体膜１１５を形成する。このキャパシタ誘
電体膜１１５の材質としては、Ｐｂ（Ｚｎ，Ｔｉ）Ｏ3
やＳｒＴｉＯ3等が用いられる。キャパシタ誘電体膜１
１５を覆うようにして、白金層を形成し、この白金層を
所定形状に加工することによって、キャパシタ上部電極
１１６が形成される。さらにＣＶＤ法等を用いて、キャ
パシタ上部電極１１６を覆うように第二の層間絶縁膜１
１７を形成する。この第二の層間絶縁膜１１７上に、所
定間隔をあけて、第一のアルミ配線層１１８を形成す
る。そして、この第一のアルミ配線層１１８を覆うよう
に、ＣＶＤ法等を用いて、シリコン酸化膜等からなる保
護膜１１９を形成する。この保護膜１１９上に、第二の
アルミ配線層１２０を形成する。以上の工程を経て、図
５３に示した構造を有するＤＲＡＭが形成される。
【０１１６】実施の形態２２．本実施の形態の、下部電
極、誘電体膜および上部電極からなる薄膜キャパシタを
有する半導体装置の製造法を説明するが、以下では、本
発明の特徴である薄膜キャパシタに関する部分だけ説明
する。図５８から図６０は、本発明の第２２の実施の形
態の薄膜キャパシタの製造における工程を順次示す。半
導体装置において、薄膜キャパシタは、下部電極２００
２、高誘電率材料からなる誘電体膜２００４、および、
上部電極２００５からなる。
極、誘電体膜および上部電極からなる薄膜キャパシタを
有する半導体装置の製造法を説明するが、以下では、本
発明の特徴である薄膜キャパシタに関する部分だけ説明
する。図５８から図６０は、本発明の第２２の実施の形
態の薄膜キャパシタの製造における工程を順次示す。半
導体装置において、薄膜キャパシタは、下部電極２００
２、高誘電率材料からなる誘電体膜２００４、および、
上部電極２００５からなる。
【０１１７】半導体装置の製造における薄膜キャパシタ
の製造方法を説明すると、図５８に示すように、ます、
Ｎ型シリコン基板２００１にホウ素を拡散して、Ｐ型領
域２００２を設け、次に、表面を絶縁膜２００３で覆
う。絶縁膜２００３の厚さは、好ましくは５０〜５００
ｎｍであり、本実施の形態では１００ｎｍである。次
に、絶縁膜２００３にキャパシタ用の開口部２００７と
電極用の開口部２００８とを設ける。開口部２００７の
寸法は、好ましくは１０〜１００μｍ平方であり、本実
施の形態では、１０μｍ平方である。次に、表面に誘電
体膜２００４を堆積する。図５８は、この段階での断面
を示す。誘電体膜２００４の厚さは、好ましくは３０〜
３００ｎｍであり、本実施の形態では１００ｎｍであ
る。誘電体膜２００４は誘電率の高い材料であるＢａＴ
ｉＯ3等からなる。
の製造方法を説明すると、図５８に示すように、ます、
Ｎ型シリコン基板２００１にホウ素を拡散して、Ｐ型領
域２００２を設け、次に、表面を絶縁膜２００３で覆
う。絶縁膜２００３の厚さは、好ましくは５０〜５００
ｎｍであり、本実施の形態では１００ｎｍである。次
に、絶縁膜２００３にキャパシタ用の開口部２００７と
電極用の開口部２００８とを設ける。開口部２００７の
寸法は、好ましくは１０〜１００μｍ平方であり、本実
施の形態では、１０μｍ平方である。次に、表面に誘電
体膜２００４を堆積する。図５８は、この段階での断面
を示す。誘電体膜２００４の厚さは、好ましくは３０〜
３００ｎｍであり、本実施の形態では１００ｎｍであ
る。誘電体膜２００４は誘電率の高い材料であるＢａＴ
ｉＯ3等からなる。
【０１１８】さらに、図５９に示すように、誘電体膜２
００４に波長が０.３〜１.５ｎｍのＸ線を照射して、誘
電体膜２００４内に欠陥を生成させた。ここでは、電気
特性に本実施の形態の処理が与える影響を知るために、
Ｘ線照射量を０，１０，１００，１０００ｍＪ／ｃｍ2
と変化させた。
００４に波長が０.３〜１.５ｎｍのＸ線を照射して、誘
電体膜２００４内に欠陥を生成させた。ここでは、電気
特性に本実施の形態の処理が与える影響を知るために、
Ｘ線照射量を０，１０，１００，１０００ｍＪ／ｃｍ2
と変化させた。
【０１１９】次に、図６０に示すように、誘電体膜２０
０４と開口部２００８の上にそれぞれＰｔ電極２００
５、２００６を設けた。電極２００５、２００６の厚さ
は、好ましくは５０〜５００ｎｍであり、本実施の形態
では１００ｎｍである。Ｐｔ電極２００５を上部電極と
し、Ｐ型領域２００２を下部電極とし、Ｐｔ電極２００
６を下部電極引き出し配線としている。これにより、下
部電極２００２、誘電体膜２００４および上部電極２０
０５からなる従来と同様の構造を有する薄膜キャパシタ
を形成した。Ｐｔ電極２００５、２００６を形成した後
で、アニールを行った。アニール温度と雰囲気の電気特
性への影響を調べるために、アニール温度を２００℃か
ら７００℃の範囲で変え、Ｏ2、Ｎ2、Ｈ2及びＡｒのそ
れぞれの雰囲気下で３０分のアニールを施した。このよ
うにして作成した試料について、誘電率やリーク特性を
調べた。
０４と開口部２００８の上にそれぞれＰｔ電極２００
５、２００６を設けた。電極２００５、２００６の厚さ
は、好ましくは５０〜５００ｎｍであり、本実施の形態
では１００ｎｍである。Ｐｔ電極２００５を上部電極と
し、Ｐ型領域２００２を下部電極とし、Ｐｔ電極２００
６を下部電極引き出し配線としている。これにより、下
部電極２００２、誘電体膜２００４および上部電極２０
０５からなる従来と同様の構造を有する薄膜キャパシタ
を形成した。Ｐｔ電極２００５、２００６を形成した後
で、アニールを行った。アニール温度と雰囲気の電気特
性への影響を調べるために、アニール温度を２００℃か
ら７００℃の範囲で変え、Ｏ2、Ｎ2、Ｈ2及びＡｒのそ
れぞれの雰囲気下で３０分のアニールを施した。このよ
うにして作成した試料について、誘電率やリーク特性を
調べた。
【０１２０】図６１は、アニール前の薄膜キャパシタの
誘電率のＸ線照射量依存性を示し、図６２は、Ｏ2雰囲
気下で４００℃でアニールした後の薄膜キャパシタの誘
電率のＸ線照射量依存性を示す。Ｘ線の照射量が増すに
つれて薄膜キャパシタのアニール前の誘電率は、単調に
減少する。しかし、アニール後は、逆に、Ｘ線の照射量
が増すにつれて誘電率はわずかながら増加する傾向を示
す。
誘電率のＸ線照射量依存性を示し、図６２は、Ｏ2雰囲
気下で４００℃でアニールした後の薄膜キャパシタの誘
電率のＸ線照射量依存性を示す。Ｘ線の照射量が増すに
つれて薄膜キャパシタのアニール前の誘電率は、単調に
減少する。しかし、アニール後は、逆に、Ｘ線の照射量
が増すにつれて誘電率はわずかながら増加する傾向を示
す。
【０１２１】図６３は、アニール前の薄膜キャパシタの
リーク特性のＸ線照射量依存性を示し、図６４は、Ｏ2
雰囲気下で４００℃でアニールした後の薄膜キャパシタ
のリーク特性のＸ線照射量依存性を示す。Ｘ線の照射量
は、０，１０，１００，１０００ｍＪ／ｃｍ2と増加し
た。リーク電流密度は、電圧を増加するにつれ、始めに
立ち上がったあとで飽和するが、さらに電圧を増加する
と、急に立ち上がる。この立ち上がり電位に着目する
と、Ｘ線照射量が増すにつれて、薄膜キャパシタのアニ
ール前のリーク電流の立ち上がり電位は単調に低下す
る。これと対照的に、アニール後は、Ｘ線照射量が増す
につれて、リーク電流の立ち上がり電位は逆に増加する
傾向を示す。いいかえれば、Ｘ線照射量が増すにつれ、
リーク電流が減少する。これらの誘電率とリーク特性の
変化は、膜中の欠陥の多寡を反映していると考えられ
る。以上のデータより、結果的に本来膜特性には影響を
与えないような低温のアニールで特性改善を図れること
がわかる。また、照射線量１０ｍＪ／ｃｍ2未満では特
性改善の効果が小さく、実際の効果を得るためには少な
くとも１０ｍＪ／ｃｍ2以上の照射量が必要である。
リーク特性のＸ線照射量依存性を示し、図６４は、Ｏ2
雰囲気下で４００℃でアニールした後の薄膜キャパシタ
のリーク特性のＸ線照射量依存性を示す。Ｘ線の照射量
は、０，１０，１００，１０００ｍＪ／ｃｍ2と増加し
た。リーク電流密度は、電圧を増加するにつれ、始めに
立ち上がったあとで飽和するが、さらに電圧を増加する
と、急に立ち上がる。この立ち上がり電位に着目する
と、Ｘ線照射量が増すにつれて、薄膜キャパシタのアニ
ール前のリーク電流の立ち上がり電位は単調に低下す
る。これと対照的に、アニール後は、Ｘ線照射量が増す
につれて、リーク電流の立ち上がり電位は逆に増加する
傾向を示す。いいかえれば、Ｘ線照射量が増すにつれ、
リーク電流が減少する。これらの誘電率とリーク特性の
変化は、膜中の欠陥の多寡を反映していると考えられ
る。以上のデータより、結果的に本来膜特性には影響を
与えないような低温のアニールで特性改善を図れること
がわかる。また、照射線量１０ｍＪ／ｃｍ2未満では特
性改善の効果が小さく、実際の効果を得るためには少な
くとも１０ｍＪ／ｃｍ2以上の照射量が必要である。
【０１２２】図６５では、Ｘ線を１００ｍＪ／ｃｍ2照
射した薄膜キャパシタの異なる雰囲気（Ａｒ、Ｎ2、
Ｈ2、Ｏ2）下でのアニールによるリーク電流密度値（３
Ｖ印加時）の変化をアニール温度（２００〜７００℃）
をパラメータとして示した。Ｏ2とＨ2の雰囲気では、ア
ニール温度３００℃から７００℃の範囲で、アニール温
度の増加につれてリーク電流密度値の低減が認められ
る。一方、Ｎ2及びＡｒの雰囲気では、アニール温度３
００℃から４５０℃の範囲で、アニール温度の増加につ
れてリーク電流値の低減が認められるものの、それ以上
の温度では逆にリーク電流が増加する。これらのことか
ら、Ｘ線照射後のアニールには、Ｏ2やＨ2を含む雰囲気
下でのアニールが有効で、また、そのアニール温度は３
００℃以上であることが望ましいことがわかる。リーク
特性がアニール雰囲気に影響されるのは、酸素や水素な
どの原子が誘電体膜中に拡散し、誘電体膜の欠陥を補償
する働きのためであると考えられる。
射した薄膜キャパシタの異なる雰囲気（Ａｒ、Ｎ2、
Ｈ2、Ｏ2）下でのアニールによるリーク電流密度値（３
Ｖ印加時）の変化をアニール温度（２００〜７００℃）
をパラメータとして示した。Ｏ2とＨ2の雰囲気では、ア
ニール温度３００℃から７００℃の範囲で、アニール温
度の増加につれてリーク電流密度値の低減が認められ
る。一方、Ｎ2及びＡｒの雰囲気では、アニール温度３
００℃から４５０℃の範囲で、アニール温度の増加につ
れてリーク電流値の低減が認められるものの、それ以上
の温度では逆にリーク電流が増加する。これらのことか
ら、Ｘ線照射後のアニールには、Ｏ2やＨ2を含む雰囲気
下でのアニールが有効で、また、そのアニール温度は３
００℃以上であることが望ましいことがわかる。リーク
特性がアニール雰囲気に影響されるのは、酸素や水素な
どの原子が誘電体膜中に拡散し、誘電体膜の欠陥を補償
する働きのためであると考えられる。
【０１２３】以上に説明したように、Ｘ線照射とその後
のアニールによりリーク電流が減少できた。この効果
は、次のように考えられる。Ｘ線を照射することによっ
てＢａＴｉＯ3等から構成される高誘電率を有する誘電
体膜２００４に意図的に準安定な欠陥を導入し、その後
の酸素雰囲気のアニールによって本来誘電体膜２００４
が有していた欠陥と準安定な欠陥を対で消滅させるよう
にしたので、従来の単純なアニールによる欠陥修復など
に比べ効率的に膜中欠陥量を低減できるようになった。
さらに説明すると、誘電体膜中の欠陥には、金属イオン
と酸素イオンの対欠損であるショットキー欠陥、及び、
格子位置でのイオン欠損と格子間位置の余分のイオンの
存在からなるフレンケル欠陥等が知られている。適当な
エネルギをこれらの欠陥に与え欠陥を移動させること
で、欠陥の対消滅が期待できる。しかし、欠陥の移動に
は大きな活性化エネルギが必要であるため、通常はこの
処理には高温が必要とされる。本実施の形態では、Ｘ線
照射により準安定な欠陥対を意図的に形成する。次に、
比較的低温のアニールにより、これらの準安定な欠陥対
を本来動きにくくそれ自体では消滅しない欠陥付近に導
き対消滅によって除去を図ることができたものである。
こうして、薄膜キャパシタの誘電体膜中のトラップ準位
を比較的低温の処理温度で飛躍的に改善し、これにより
リーク特性を改善する。
のアニールによりリーク電流が減少できた。この効果
は、次のように考えられる。Ｘ線を照射することによっ
てＢａＴｉＯ3等から構成される高誘電率を有する誘電
体膜２００４に意図的に準安定な欠陥を導入し、その後
の酸素雰囲気のアニールによって本来誘電体膜２００４
が有していた欠陥と準安定な欠陥を対で消滅させるよう
にしたので、従来の単純なアニールによる欠陥修復など
に比べ効率的に膜中欠陥量を低減できるようになった。
さらに説明すると、誘電体膜中の欠陥には、金属イオン
と酸素イオンの対欠損であるショットキー欠陥、及び、
格子位置でのイオン欠損と格子間位置の余分のイオンの
存在からなるフレンケル欠陥等が知られている。適当な
エネルギをこれらの欠陥に与え欠陥を移動させること
で、欠陥の対消滅が期待できる。しかし、欠陥の移動に
は大きな活性化エネルギが必要であるため、通常はこの
処理には高温が必要とされる。本実施の形態では、Ｘ線
照射により準安定な欠陥対を意図的に形成する。次に、
比較的低温のアニールにより、これらの準安定な欠陥対
を本来動きにくくそれ自体では消滅しない欠陥付近に導
き対消滅によって除去を図ることができたものである。
こうして、薄膜キャパシタの誘電体膜中のトラップ準位
を比較的低温の処理温度で飛躍的に改善し、これにより
リーク特性を改善する。
【０１２４】なお、本実施の形態では、波長が０.３〜
１.５ｎｍ程度のＸ線を照射するが、前記の準安定な欠
陥対の生成は、他の高エネルギ線、例えば他の波長のＸ
線、或いは、γ線、紫外線、又は、陽電子線の照射を用
いてもよい。また、本実施の形態では、Ｐｔ電極２００
７、２００８の形成の前に、誘電体膜２００４にＸ線を
照射してアニールした。しかし、本発明の主旨は誘電体
膜２００４に高エネルギ線を照射して準安定な欠陥対を
意図的に形成し、アニールによってそれらを本来膜中に
存在した欠陥と共に対消滅させることにあるのであり、
Ｘ線の照射やアニールを誘電体膜２００４形成後の各工
程のいずれの間に入れても構わない。さらに、誘電体膜
２００４やＰｔ電極２００５、２００６等の加工のため
のレジストパターン形成時の露光をＸ線を用いて行うこ
とで、誘電体膜２００４に対するＸ線の照射を兼ねても
よい。
１.５ｎｍ程度のＸ線を照射するが、前記の準安定な欠
陥対の生成は、他の高エネルギ線、例えば他の波長のＸ
線、或いは、γ線、紫外線、又は、陽電子線の照射を用
いてもよい。また、本実施の形態では、Ｐｔ電極２００
７、２００８の形成の前に、誘電体膜２００４にＸ線を
照射してアニールした。しかし、本発明の主旨は誘電体
膜２００４に高エネルギ線を照射して準安定な欠陥対を
意図的に形成し、アニールによってそれらを本来膜中に
存在した欠陥と共に対消滅させることにあるのであり、
Ｘ線の照射やアニールを誘電体膜２００４形成後の各工
程のいずれの間に入れても構わない。さらに、誘電体膜
２００４やＰｔ電極２００５、２００６等の加工のため
のレジストパターン形成時の露光をＸ線を用いて行うこ
とで、誘電体膜２００４に対するＸ線の照射を兼ねても
よい。
【０１２５】本実施の形態では、誘電体膜としてＢａＴ
ｉＯ3、下部電極としてシリコン基板のＰ型領域、上部
電極としてＰｔ電極をそれぞれ用いたが、これらの各材
料を他の材料に置き換えても、本発明の効果を得ること
ができる。たとえば、誘電体膜としてＳｒＴｉＯ3、Ｐ
ｂＴｉＯ3またはそれらの固溶体を用いてもよい。ま
た、下部電極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、Ｉ
ｒＯ2またはＲｕＯ2等を用いてもよい。
ｉＯ3、下部電極としてシリコン基板のＰ型領域、上部
電極としてＰｔ電極をそれぞれ用いたが、これらの各材
料を他の材料に置き換えても、本発明の効果を得ること
ができる。たとえば、誘電体膜としてＳｒＴｉＯ3、Ｐ
ｂＴｉＯ3またはそれらの固溶体を用いてもよい。ま
た、下部電極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、Ｉ
ｒＯ2またはＲｕＯ2等を用いてもよい。
【０１２６】本実施の形態においては、誘電体膜に高エ
ネルギ線が照射され、高エネルギ線の照射後にアニール
を施すようにしたので、半導体装置における薄膜キャパ
シタの特性を改善し安定化できるようになった。好まし
くは、誘電体膜に照射する高エネルギ線を照射量１０ｍ
Ｊ／ｃｍ2以上のＸ線とする、あるいは、アニールを酸
素、水素のいずれか１種以上を主たる要素として含む雰
囲気下で、３００℃以上の温度で行うようにする。これ
により、上述の効果をより高めることができた。
ネルギ線が照射され、高エネルギ線の照射後にアニール
を施すようにしたので、半導体装置における薄膜キャパ
シタの特性を改善し安定化できるようになった。好まし
くは、誘電体膜に照射する高エネルギ線を照射量１０ｍ
Ｊ／ｃｍ2以上のＸ線とする、あるいは、アニールを酸
素、水素のいずれか１種以上を主たる要素として含む雰
囲気下で、３００℃以上の温度で行うようにする。これ
により、上述の効果をより高めることができた。
【０１２７】実施の形態２３．図６６は、本発明の第２
３の実施の形態の薄膜キャパシタを有する半導体装置の
構造を示す。Ｎ型シリコン基板２００１にホウ素を拡散
して、Ｐ型領域２００２を設け、その表面を絶縁膜２０
０３で覆う。さらに、絶縁膜２００３に開口部２００
７、２００８を設け、次に、開口部２００８の上に誘電
体膜２００４を堆積する。さらに、誘電体膜２００４と
開口部２００７の上にそれぞれＰｔ電極２００５、２０
０６を設け、Ｐｔ電極２００５を上部電極、Ｐ型領域２
００２を下部電極とし、Ｐｔ電極２００６を下部電極引
き出し配線としている。ここまでは、第２２の実施の形
態における図６０の薄膜キャパシタの構造とほぼ同様で
あり、下部電極２００２、絶縁膜２００３、誘電体膜２
００４、上部電極２００５および開口部２００８の寸法
は、第２２の実施の形態と同じである。次に、Ｐｔ電極
２００５、２００６の上部には、第１の層間膜２００
９、Ｘ線吸収体薄膜２０１０及び第２の層間膜２０１１
を順次形成する。第１層間膜２００９の膜厚は、好まし
くは２００〜５００ｎｍであり、本実施の形態では３０
０ｎｍである。Ｘ線吸収体薄膜２０１０の膜厚は、後で
説明する。また、Ｘ線吸収体薄膜２０１０は、Ｘ線を吸
収して誘電体膜２００４を保護するため、誘電体膜２０
０４の上方に、誘電体膜２００４の全体を覆うように設
けられる。第２層間膜２０１１の膜厚は、好ましくは２
００〜５００ｎｍであり、本実施の形態では３００ｎｍ
である。さらに、電極配線のために第１層間膜２００
９、第２層間膜２０１１を貫通するホール２０１２が加
工形成され、第２の層間膜２０１１の上部に形成された
２つのＡｌ配線２０１３が、それぞれ上部電極２００５
及び下部電極引き出し配線２００６とホール２０１２を
介して電気的に接続される。Ａｌ配線２０１３の膜厚
は、好ましくは３００ｎｍ〜１μｍであり、本実施の形
態では５００ｎｍである。Ａｌ配線２０１３は、他の薄
膜キャパシタや同一基板上に形成されるトランジスタな
どと接続することで、薄膜キャパシタを半導体素子中の
１素子として機能させるようになっている。
３の実施の形態の薄膜キャパシタを有する半導体装置の
構造を示す。Ｎ型シリコン基板２００１にホウ素を拡散
して、Ｐ型領域２００２を設け、その表面を絶縁膜２０
０３で覆う。さらに、絶縁膜２００３に開口部２００
７、２００８を設け、次に、開口部２００８の上に誘電
体膜２００４を堆積する。さらに、誘電体膜２００４と
開口部２００７の上にそれぞれＰｔ電極２００５、２０
０６を設け、Ｐｔ電極２００５を上部電極、Ｐ型領域２
００２を下部電極とし、Ｐｔ電極２００６を下部電極引
き出し配線としている。ここまでは、第２２の実施の形
態における図６０の薄膜キャパシタの構造とほぼ同様で
あり、下部電極２００２、絶縁膜２００３、誘電体膜２
００４、上部電極２００５および開口部２００８の寸法
は、第２２の実施の形態と同じである。次に、Ｐｔ電極
２００５、２００６の上部には、第１の層間膜２００
９、Ｘ線吸収体薄膜２０１０及び第２の層間膜２０１１
を順次形成する。第１層間膜２００９の膜厚は、好まし
くは２００〜５００ｎｍであり、本実施の形態では３０
０ｎｍである。Ｘ線吸収体薄膜２０１０の膜厚は、後で
説明する。また、Ｘ線吸収体薄膜２０１０は、Ｘ線を吸
収して誘電体膜２００４を保護するため、誘電体膜２０
０４の上方に、誘電体膜２００４の全体を覆うように設
けられる。第２層間膜２０１１の膜厚は、好ましくは２
００〜５００ｎｍであり、本実施の形態では３００ｎｍ
である。さらに、電極配線のために第１層間膜２００
９、第２層間膜２０１１を貫通するホール２０１２が加
工形成され、第２の層間膜２０１１の上部に形成された
２つのＡｌ配線２０１３が、それぞれ上部電極２００５
及び下部電極引き出し配線２００６とホール２０１２を
介して電気的に接続される。Ａｌ配線２０１３の膜厚
は、好ましくは３００ｎｍ〜１μｍであり、本実施の形
態では５００ｎｍである。Ａｌ配線２０１３は、他の薄
膜キャパシタや同一基板上に形成されるトランジスタな
どと接続することで、薄膜キャパシタを半導体素子中の
１素子として機能させるようになっている。
【０１２８】本薄膜キャパシタ構造を形成するための各
薄膜の加工は、Ｘ線露光によるレジストパターンを用い
て行った。露光に用いたＸ線は０.５ｎｍを中心波長と
するシンクロトロン放射光であり、少なくとも３０ｍＪ
／ｃｍ2程度以上の照射量が１回当たりの露光に必要で
あった。Ｘ線吸収体薄膜２０１０の形成の前に、Ｘ線露
光後に誘電体膜２００４中に生じた欠陥を修復するため
に４００℃のアニールを施している。
薄膜の加工は、Ｘ線露光によるレジストパターンを用い
て行った。露光に用いたＸ線は０.５ｎｍを中心波長と
するシンクロトロン放射光であり、少なくとも３０ｍＪ
／ｃｍ2程度以上の照射量が１回当たりの露光に必要で
あった。Ｘ線吸収体薄膜２０１０の形成の前に、Ｘ線露
光後に誘電体膜２００４中に生じた欠陥を修復するため
に４００℃のアニールを施している。
【０１２９】Ｘ線吸収体薄膜２０１０としては、タンタ
ル、オスミウム、イリジウム、白金、タングステン、ニ
ッケル、銅、モリブデンまたは銀のいずれかをスパッタ
法によって形成したものを用いた。Ｘ線吸収体薄膜２０
１０の膜厚は、薄膜を通るＸ線の減衰のため、Ｘ線吸収
体薄膜２０１０を構成する物質の吸収係数と膜厚との積
が１以上であるようにする。さらに具体的に説明する
と、タンタル、オスミウム、イリジウムまたは白金の照
射に用いたＸ線の波長に対する吸光係数は４〜５×１０
-5ｎｍ-1であり、これらの膜がＸ線吸収体として機能す
るためには膜厚が２００ｎｍ以上であることが望まし
く、一方、加工上の困難を避けるために６００ｎｍ以下
であることが望ましい。本実施の形態では２５０ｎｍと
した。タングステン、ニッケル及び銅については、吸光
係数は２〜３×１０-3ｎｍ-1であり、同様の理由で２５
０ｎｍ以上、６００ｎｍ以下の膜厚が望ましく、本実施
の形態では３００ｎｍとした。モリブデン及び銀につい
ては、吸光係数は１〜２×１０-3ｎｍ-1であり、同様の
理由で５００ｎｍ以上、６００ｎｍ以下の膜厚が望まし
く、本実施の形態では５００ｎｍとした。このように、
薄膜キャパシタを形成した結果、Ａｌ配線２０１３の露
光後を含めＸ線吸収体薄膜の形成以降についてはアニー
ルを施していないが、Ｘ線露光に起因するリーク特性の
劣化は認められなかった。
ル、オスミウム、イリジウム、白金、タングステン、ニ
ッケル、銅、モリブデンまたは銀のいずれかをスパッタ
法によって形成したものを用いた。Ｘ線吸収体薄膜２０
１０の膜厚は、薄膜を通るＸ線の減衰のため、Ｘ線吸収
体薄膜２０１０を構成する物質の吸収係数と膜厚との積
が１以上であるようにする。さらに具体的に説明する
と、タンタル、オスミウム、イリジウムまたは白金の照
射に用いたＸ線の波長に対する吸光係数は４〜５×１０
-5ｎｍ-1であり、これらの膜がＸ線吸収体として機能す
るためには膜厚が２００ｎｍ以上であることが望まし
く、一方、加工上の困難を避けるために６００ｎｍ以下
であることが望ましい。本実施の形態では２５０ｎｍと
した。タングステン、ニッケル及び銅については、吸光
係数は２〜３×１０-3ｎｍ-1であり、同様の理由で２５
０ｎｍ以上、６００ｎｍ以下の膜厚が望ましく、本実施
の形態では３００ｎｍとした。モリブデン及び銀につい
ては、吸光係数は１〜２×１０-3ｎｍ-1であり、同様の
理由で５００ｎｍ以上、６００ｎｍ以下の膜厚が望まし
く、本実施の形態では５００ｎｍとした。このように、
薄膜キャパシタを形成した結果、Ａｌ配線２０１３の露
光後を含めＸ線吸収体薄膜の形成以降についてはアニー
ルを施していないが、Ｘ線露光に起因するリーク特性の
劣化は認められなかった。
【０１３０】実施の形態２４．図６７は、本発明の第２
４の実施の形態の薄膜キャパシタの構造を示す。Ｎ型シ
リコン基板２００１にホウ素を拡散して、Ｐ型領域２０
０２を設け、次に、その表面を絶縁膜２００３で覆う。
さらに、絶縁膜２００３に開口部２００７、２００８を
設け、開口部２００８に誘電体膜２００４を堆積する。
次に、誘電体膜２００４と開口部２００７の上にそれぞ
れＰｔ電極２００５、２００６を設け、Ｐｔ電極２００
５を上部電極とし、Ｐ型領域２００２を下部電極とし、
Ｐｔ電極２００６を下部電極引き出し配線とする。ここ
までは、第２２の実施の形態における図６０の薄膜キャ
パシタの構造とほぼ同様である。Ｐｔ電極２００５、２
００６の上部には、第１の層間膜２００９とＸ線吸収体
酸化物薄膜２０１４及び第２の層間膜２０１１が順次形
成される。Ｘ線吸収体酸化物薄膜２０１４は、タンタ
ル、オスミウム、イリジウム、タングステン、ニッケ
ル、銅またはモリブデンのいずれかをスパッタ法によっ
て形成したものを酸素雰囲気中で高温で酸化することで
形成した。さらに、第１の層間膜２００９、Ｘ線吸収体
酸化物薄膜２０１４及び第２の層間膜２０１１が設けら
れる。ここで、Ｘ線吸収体酸化物薄膜２０１４は、Ｘ線
を吸収して誘電体膜２００４を保護するため、誘電体膜
２００４の上方に、誘電体膜２００４の全体を覆うよう
に設けられる。次に、第１の層間膜２００９及び第２の
層間膜２０１１を貫通する２つのホール２０１２が加工
形成され、２つのＡｌ配線が、第２の層間膜２０１１の
上部に形成される。２つのＡｌ配線２０１３は、それぞ
れ、上部電極２００５及び下部電極引き出し配線２００
６とホール２０１２を介して電気的に接続されている。
Ａｌ配線２０１３は他の薄膜キャパシタや同一基板上に
形成されるトランジスタなどと接続することで薄膜キャ
パシタを半導体素子中の１素子として機能するようにな
っている。下部電極２００２、絶縁膜２００３、誘電体
膜２００４、上部電極２００５、開口部２００８、第１
層間膜２００９、第２層間膜２０１１およびＡｌ配線２
０１３の寸法は、第２２の実施の形態および第２３の実
施の形態と同じである。また、Ｘ線吸収体酸化物薄膜２
０１４の膜厚は、後で説明する。
４の実施の形態の薄膜キャパシタの構造を示す。Ｎ型シ
リコン基板２００１にホウ素を拡散して、Ｐ型領域２０
０２を設け、次に、その表面を絶縁膜２００３で覆う。
さらに、絶縁膜２００３に開口部２００７、２００８を
設け、開口部２００８に誘電体膜２００４を堆積する。
次に、誘電体膜２００４と開口部２００７の上にそれぞ
れＰｔ電極２００５、２００６を設け、Ｐｔ電極２００
５を上部電極とし、Ｐ型領域２００２を下部電極とし、
Ｐｔ電極２００６を下部電極引き出し配線とする。ここ
までは、第２２の実施の形態における図６０の薄膜キャ
パシタの構造とほぼ同様である。Ｐｔ電極２００５、２
００６の上部には、第１の層間膜２００９とＸ線吸収体
酸化物薄膜２０１４及び第２の層間膜２０１１が順次形
成される。Ｘ線吸収体酸化物薄膜２０１４は、タンタ
ル、オスミウム、イリジウム、タングステン、ニッケ
ル、銅またはモリブデンのいずれかをスパッタ法によっ
て形成したものを酸素雰囲気中で高温で酸化することで
形成した。さらに、第１の層間膜２００９、Ｘ線吸収体
酸化物薄膜２０１４及び第２の層間膜２０１１が設けら
れる。ここで、Ｘ線吸収体酸化物薄膜２０１４は、Ｘ線
を吸収して誘電体膜２００４を保護するため、誘電体膜
２００４の上方に、誘電体膜２００４の全体を覆うよう
に設けられる。次に、第１の層間膜２００９及び第２の
層間膜２０１１を貫通する２つのホール２０１２が加工
形成され、２つのＡｌ配線が、第２の層間膜２０１１の
上部に形成される。２つのＡｌ配線２０１３は、それぞ
れ、上部電極２００５及び下部電極引き出し配線２００
６とホール２０１２を介して電気的に接続されている。
Ａｌ配線２０１３は他の薄膜キャパシタや同一基板上に
形成されるトランジスタなどと接続することで薄膜キャ
パシタを半導体素子中の１素子として機能するようにな
っている。下部電極２００２、絶縁膜２００３、誘電体
膜２００４、上部電極２００５、開口部２００８、第１
層間膜２００９、第２層間膜２０１１およびＡｌ配線２
０１３の寸法は、第２２の実施の形態および第２３の実
施の形態と同じである。また、Ｘ線吸収体酸化物薄膜２
０１４の膜厚は、後で説明する。
【０１３１】本薄膜キャパシタ構造を形成するための各
薄膜の加工は、Ｘ線露光によるレジストパターンを用い
て行った。露光に用いたＸ線は０.５ｎｍを中心波長と
するシンクロトロン放射光であり、少なくとも３０ｍＪ
／ｃｍ2程度以上の照射量が１回当たりの露光に必要で
あった。Ｘ線吸収体酸化物薄膜２０１４の形成の以前に
ついては、Ｘ線露光後に誘電体膜２００４中に生じた欠
陥を修復するために４００℃のアニールを施している。
薄膜の加工は、Ｘ線露光によるレジストパターンを用い
て行った。露光に用いたＸ線は０.５ｎｍを中心波長と
するシンクロトロン放射光であり、少なくとも３０ｍＪ
／ｃｍ2程度以上の照射量が１回当たりの露光に必要で
あった。Ｘ線吸収体酸化物薄膜２０１４の形成の以前に
ついては、Ｘ線露光後に誘電体膜２００４中に生じた欠
陥を修復するために４００℃のアニールを施している。
【０１３２】Ｘ線吸収体酸化物薄膜２０１４の膜厚は、
薄膜を通るＸ線を減衰するため、Ｘ線吸収体酸化物薄膜
２０１４を構成する物質の吸収係数と膜厚との積が１以
上であるようにする。Ｘ線吸収体酸化物薄膜２０１４に
タンタル、オスミウム及びイリジウムの酸化物を用いた
場合は、酸化処理前の金属薄膜の膜厚が２００ｎｍ以
上、６００ｎｍ以下であることが望ましく、本実施の形
態では２５０ｎｍとした。タングステン、ニッケル及び
銅の酸化物を用いた場合は、酸化処理前の金属薄膜の膜
厚が２５０ｎｍ以上、６００ｎｍ以下であることが望ま
しく、本実施の形態では３００ｎｍとした。モリブデン
の酸化物を用いた場合は、酸化処理前の金属薄膜の膜厚
が５００ｎｍ以上、６００ｎｍ以下の膜厚が望ましく、
本実施の形態では５００ｎｍとした。このように、薄膜
キャパシタを形成した結果、Ａｌ配線２０１３の露光後
を含めＸ線吸収体酸化物薄膜２０１４の形成以降につい
てはアニールを施していないが、Ｘ線露光に起因するリ
ーク特性の劣化は認められなかった。
薄膜を通るＸ線を減衰するため、Ｘ線吸収体酸化物薄膜
２０１４を構成する物質の吸収係数と膜厚との積が１以
上であるようにする。Ｘ線吸収体酸化物薄膜２０１４に
タンタル、オスミウム及びイリジウムの酸化物を用いた
場合は、酸化処理前の金属薄膜の膜厚が２００ｎｍ以
上、６００ｎｍ以下であることが望ましく、本実施の形
態では２５０ｎｍとした。タングステン、ニッケル及び
銅の酸化物を用いた場合は、酸化処理前の金属薄膜の膜
厚が２５０ｎｍ以上、６００ｎｍ以下であることが望ま
しく、本実施の形態では３００ｎｍとした。モリブデン
の酸化物を用いた場合は、酸化処理前の金属薄膜の膜厚
が５００ｎｍ以上、６００ｎｍ以下の膜厚が望ましく、
本実施の形態では５００ｎｍとした。このように、薄膜
キャパシタを形成した結果、Ａｌ配線２０１３の露光後
を含めＸ線吸収体酸化物薄膜２０１４の形成以降につい
てはアニールを施していないが、Ｘ線露光に起因するリ
ーク特性の劣化は認められなかった。
【０１３３】実施の形態２３及び実施の形態２４の効果
は次のとおりである。誘電体膜２００４中の欠陥生成、
特にＡｌ配線２０１３の露光時等に発生する、高温アニ
ールによって低減を図ることが出来ない欠陥の生成を抑
制するために、誘電体膜２００４の上方にＸ線吸収体薄
膜２０１０やＸ線吸収体酸化物薄膜２０１４を設け、誘
電体膜２００４中に入射するＸ線量を低減させるように
したので、Ｘ線露光による誘電体膜２００４中の欠陥生
成を抑制でき、安定な特性を有する薄膜キャパシタを形
成できた。本実施の形態では、誘電体膜としてＢａＴｉ
Ｏ3、下部電極としてシリコン基板のＰ型領域、上部電
極としてＰｔ電極をそれぞれ用いたが、これらの各材料
を他の材料に置き換えても、本発明の効果を得ることが
できる。たとえば、誘電体膜としてＳｒＴｉＯ3、Ｐｂ
ＴｉＯ3またはそれらの固溶体を用いてもよく、下部電
極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、ＩｒＯ2また
はＲｕＯ2等を用いてもよい。
は次のとおりである。誘電体膜２００４中の欠陥生成、
特にＡｌ配線２０１３の露光時等に発生する、高温アニ
ールによって低減を図ることが出来ない欠陥の生成を抑
制するために、誘電体膜２００４の上方にＸ線吸収体薄
膜２０１０やＸ線吸収体酸化物薄膜２０１４を設け、誘
電体膜２００４中に入射するＸ線量を低減させるように
したので、Ｘ線露光による誘電体膜２００４中の欠陥生
成を抑制でき、安定な特性を有する薄膜キャパシタを形
成できた。本実施の形態では、誘電体膜としてＢａＴｉ
Ｏ3、下部電極としてシリコン基板のＰ型領域、上部電
極としてＰｔ電極をそれぞれ用いたが、これらの各材料
を他の材料に置き換えても、本発明の効果を得ることが
できる。たとえば、誘電体膜としてＳｒＴｉＯ3、Ｐｂ
ＴｉＯ3またはそれらの固溶体を用いてもよく、下部電
極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、ＩｒＯ2また
はＲｕＯ2等を用いてもよい。
【０１３４】実施の形態２５．図６８は、本発明の第２
５の実施の形態の薄膜キャパシタの構造を示す。図６８
を参照して、Ｎ型シリコン基板２００１にホウ素を拡散
して、Ｐ型領域２００２を設け、表面を絶縁膜２００３
で覆う。さらに、絶縁膜２００３に開口部２００８を設
け、誘電体膜２００４を堆積し、電極２００５’、２０
０６’を設け、電極２００５’を上部電極、Ｐ型領域２
００２を下部電極とし、電極２００６’を下部電極引き
出し配線としている。なお、図示しないが、さらに、図
６６に示す薄膜キャパシタと同様に、さらに、層間膜２
００９および２つのＡｌ配線２０１３が設けられるが、
説明を省略する。また、下部電極２００２、絶縁膜２０
０３、誘電体膜２００４、上部電極２００５’、開口部
２００８、層間膜２００９およびＡｌ配線２０１３の寸
法は、第２２の実施の形態および第２３の実施の形態と
同様である。
５の実施の形態の薄膜キャパシタの構造を示す。図６８
を参照して、Ｎ型シリコン基板２００１にホウ素を拡散
して、Ｐ型領域２００２を設け、表面を絶縁膜２００３
で覆う。さらに、絶縁膜２００３に開口部２００８を設
け、誘電体膜２００４を堆積し、電極２００５’、２０
０６’を設け、電極２００５’を上部電極、Ｐ型領域２
００２を下部電極とし、電極２００６’を下部電極引き
出し配線としている。なお、図示しないが、さらに、図
６６に示す薄膜キャパシタと同様に、さらに、層間膜２
００９および２つのＡｌ配線２０１３が設けられるが、
説明を省略する。また、下部電極２００２、絶縁膜２０
０３、誘電体膜２００４、上部電極２００５’、開口部
２００８、層間膜２００９およびＡｌ配線２０１３の寸
法は、第２２の実施の形態および第２３の実施の形態と
同様である。
【０１３５】本薄膜キャパシタ構造を形成するための各
薄膜の加工は、Ｘ線露光によるレジストパターンを用い
て行った。露光に用いたＸ線は０.５nmを中心波長とす
るシンクロトロン放射光であり、少なくとも３０ｍＪ／
ｃｍ2程度以上の照射量が１回当たりの露光に必要であ
った。電極２００５’、２００６’としては、露光に用
いたＸ線の波長に対する吸光係数の大きいイリジウム、
タンタル及び白金を用いた。電極２００５’、２００
６’の膜厚は、Ｘ線を効率的に吸収しかつ加工上の障害
とならないように設定する必要がある。望ましい膜厚
は、２００ｎｍ以上、６００ｎｍ以下であり、本実施の
形態では２５０ｎｍとした。このように、薄膜キャパシ
タを形成した結果、Ｘ線露光に起因する特性の劣化は認
められなかった。
薄膜の加工は、Ｘ線露光によるレジストパターンを用い
て行った。露光に用いたＸ線は０.５nmを中心波長とす
るシンクロトロン放射光であり、少なくとも３０ｍＪ／
ｃｍ2程度以上の照射量が１回当たりの露光に必要であ
った。電極２００５’、２００６’としては、露光に用
いたＸ線の波長に対する吸光係数の大きいイリジウム、
タンタル及び白金を用いた。電極２００５’、２００
６’の膜厚は、Ｘ線を効率的に吸収しかつ加工上の障害
とならないように設定する必要がある。望ましい膜厚
は、２００ｎｍ以上、６００ｎｍ以下であり、本実施の
形態では２５０ｎｍとした。このように、薄膜キャパシ
タを形成した結果、Ｘ線露光に起因する特性の劣化は認
められなかった。
【０１３６】実施の形態２５の効果は次の通りである。
Ｘ線露光による誘電体膜２００４中の欠陥生成を抑制す
るために、電極２００５’、２００６’としてＸ線の波
長に対する吸光係数の大きいイリジウム、タンタルまた
は白金を用い、その膜厚を２００ｎｍ以上、６００ｎｍ
以下とし、誘電体膜２００４中に入射するＸ線量を低減
させるようにしたので、Ｘ線露光による誘電体膜２００
４中の欠陥生成を抑制でき、安定な特性を有する薄膜キ
ャパシタを形成できた。
Ｘ線露光による誘電体膜２００４中の欠陥生成を抑制す
るために、電極２００５’、２００６’としてＸ線の波
長に対する吸光係数の大きいイリジウム、タンタルまた
は白金を用い、その膜厚を２００ｎｍ以上、６００ｎｍ
以下とし、誘電体膜２００４中に入射するＸ線量を低減
させるようにしたので、Ｘ線露光による誘電体膜２００
４中の欠陥生成を抑制でき、安定な特性を有する薄膜キ
ャパシタを形成できた。
【０１３７】本実施の形態では、誘電体膜としてＢａＴ
ｉＯ3、下部電極としてシリコン基板のＰ型領域、上部
電極としてＰｔ電極をそれぞれ用いたが、これらの各材
料を他の材料に置き換えても、本発明の効果を得ること
ができる。たとえば、誘電体膜としてＳｒＴｉＯ3、Ｐ
ｂＴｉＯ3またはそれらの固溶体を用いてもよく、下部
電極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、ＩｒＯ2ま
たはＲｕＯ2等を用いてもよい。
ｉＯ3、下部電極としてシリコン基板のＰ型領域、上部
電極としてＰｔ電極をそれぞれ用いたが、これらの各材
料を他の材料に置き換えても、本発明の効果を得ること
ができる。たとえば、誘電体膜としてＳｒＴｉＯ3、Ｐ
ｂＴｉＯ3またはそれらの固溶体を用いてもよく、下部
電極や上部電極としてＳｉ、Ｐｔ、ＴｉＮ、ＩｒＯ2ま
たはＲｕＯ2等を用いてもよい。
【０１３８】
【発明の効果】以上の説明で明らかなように、本発明の
半導体装置の製造法によれば、誘電体膜に高エネルギ線
を照射し、高エネルギ線の照射後に比較的低温（＞３０
０℃）でアニールを施すようにしたので、電極材料の誘
電体膜中への拡散を防止しながら薄膜キャパシタの容量
を増加できるとともに、Ｘ線露光による誘電体膜中の欠
陥生成を抑制でき、半導体装置における薄膜キャパシタ
のリーク特性を改善し安定化できるようになった。した
がって、Ｘ線露光による微細なパターン形成によっても
特性の劣化しない薄膜キャパシタを含む集積回路及びそ
の製造方法を提供できる。好ましくは、誘電体膜に照射
する高エネルギ線を照射量１０ｍＪ／ｃｍ2以上のＸ線
とすること、あるいは、アニールを酸素、水素のいずれ
か１種以上を主たる要素として含む雰囲気下で、３００
℃以上の温度で行うようにすることにより、上述の効果
をより高めることができる。
半導体装置の製造法によれば、誘電体膜に高エネルギ線
を照射し、高エネルギ線の照射後に比較的低温（＞３０
０℃）でアニールを施すようにしたので、電極材料の誘
電体膜中への拡散を防止しながら薄膜キャパシタの容量
を増加できるとともに、Ｘ線露光による誘電体膜中の欠
陥生成を抑制でき、半導体装置における薄膜キャパシタ
のリーク特性を改善し安定化できるようになった。した
がって、Ｘ線露光による微細なパターン形成によっても
特性の劣化しない薄膜キャパシタを含む集積回路及びそ
の製造方法を提供できる。好ましくは、誘電体膜に照射
する高エネルギ線を照射量１０ｍＪ／ｃｍ2以上のＸ線
とすること、あるいは、アニールを酸素、水素のいずれ
か１種以上を主たる要素として含む雰囲気下で、３００
℃以上の温度で行うようにすることにより、上述の効果
をより高めることができる。
【０１３９】また、Ｘ線吸収体薄膜を薄膜キャパシタの
上方に設けるので、誘電体膜中に入射するＸ線量を低減
できる。これにより、Ｘ線露光による誘電体膜中の欠陥
生成を抑制でき、安定な特性を有する薄膜キャパシタを
形成できる。好ましくは、Ｘ線吸収体薄膜を構成する物
質の吸光係数とＸ線吸収体薄膜の膜厚との積が１以上で
あるので、Ｘ線吸収体薄膜を透過するＸ線を減衰し、誘
電体膜へのＸ線量を低減できる。
上方に設けるので、誘電体膜中に入射するＸ線量を低減
できる。これにより、Ｘ線露光による誘電体膜中の欠陥
生成を抑制でき、安定な特性を有する薄膜キャパシタを
形成できる。好ましくは、Ｘ線吸収体薄膜を構成する物
質の吸光係数とＸ線吸収体薄膜の膜厚との積が１以上で
あるので、Ｘ線吸収体薄膜を透過するＸ線を減衰し、誘
電体膜へのＸ線量を低減できる。
【０１４０】また、キャパシタの上部電極を、Ｘ線を吸
収する材料（たとえばＸ線の波長に対する吸光係数の大
きいイリジウム、タンタルまたは白金を用い、その膜厚
を２００ｎｍ以上、６００ｎｍ以下とする）から構成し
たので、誘電体膜中に入射するＸ線量を低減でき、Ｘ線
露光による誘電体膜中の欠陥生成を抑制でき、安定な特
性を有する薄膜キャパシタを有する半導体装置を形成す
ることができる。
収する材料（たとえばＸ線の波長に対する吸光係数の大
きいイリジウム、タンタルまたは白金を用い、その膜厚
を２００ｎｍ以上、６００ｎｍ以下とする）から構成し
たので、誘電体膜中に入射するＸ線量を低減でき、Ｘ線
露光による誘電体膜中の欠陥生成を抑制でき、安定な特
性を有する薄膜キャパシタを有する半導体装置を形成す
ることができる。
【０１４１】また本発明では、一般に電極材料として用
いられる白金電極に代えてキャパシタ下部電極または上
部電極の少なくとも一方を、その酸化物あるいは窒化物
が２０以上の比誘電率を有する絶縁物である金属元素を
一種以上主たる構成元素として含む金属電極、またはそ
の酸化物あるいは窒化物が電気伝導性である金属元素を
一種以上主たる構成元素として含む金属電極により形成
することにより、電極の加工性を向上できるとともに、
電極を通過した誘電体膜中へのシリコン等の拡散が防止
でき、またたとえ電極が誘電体層との界面において酸化
等された場合においても、該酸化膜が誘電体または導電
体であるため、酸化膜形成によるキャパシタ誘電率の低
下を防止することできる。
いられる白金電極に代えてキャパシタ下部電極または上
部電極の少なくとも一方を、その酸化物あるいは窒化物
が２０以上の比誘電率を有する絶縁物である金属元素を
一種以上主たる構成元素として含む金属電極、またはそ
の酸化物あるいは窒化物が電気伝導性である金属元素を
一種以上主たる構成元素として含む金属電極により形成
することにより、電極の加工性を向上できるとともに、
電極を通過した誘電体膜中へのシリコン等の拡散が防止
でき、またたとえ電極が誘電体層との界面において酸化
等された場合においても、該酸化膜が誘電体または導電
体であるため、酸化膜形成によるキャパシタ誘電率の低
下を防止することできる。
【０１４２】また、本発明によれば、半導体装置におい
て、キャパシタ下部電極または上部電極の少なくとも一
方が面心立方構造を有する金属または金属化合物を含
み、該金属または金属化合物の格子定数と該キャパシタ
電極に接置されたキャパシタ誘電体膜の格子定数のずれ
を２％以内にすることにり、かかる格子不整合に起因し
て界面に形成されていた低誘電体膜の形成を避けること
ができ、キャパシタの低誘電率化を防止できる。
て、キャパシタ下部電極または上部電極の少なくとも一
方が面心立方構造を有する金属または金属化合物を含
み、該金属または金属化合物の格子定数と該キャパシタ
電極に接置されたキャパシタ誘電体膜の格子定数のずれ
を２％以内にすることにり、かかる格子不整合に起因し
て界面に形成されていた低誘電体膜の形成を避けること
ができ、キャパシタの低誘電率化を防止できる。
【０１４３】また本発明では、キャパシタ下部電極また
は上部電極の少なくとも一方を、白金を主成分とし、パ
ラジウム、ルテニウム及びレニウムの中の少なくとも一
種以上の元素を微量添加して構成することにより、特に
キャパシタがシリコン酸化膜と直接接する電極構造にお
いて、キャパシタ電極とシリコン酸化膜との密着性を向
上させ、電極膜の剥離を防止し、信頼性の向上を図るこ
とができる。
は上部電極の少なくとも一方を、白金を主成分とし、パ
ラジウム、ルテニウム及びレニウムの中の少なくとも一
種以上の元素を微量添加して構成することにより、特に
キャパシタがシリコン酸化膜と直接接する電極構造にお
いて、キャパシタ電極とシリコン酸化膜との密着性を向
上させ、電極膜の剥離を防止し、信頼性の向上を図るこ
とができる。
【０１４４】またキャパシタ下部電極または上部電極の
少なくとも一方の誘電体膜と接する面と反対側の面に、
金属の酸化物あるいは窒化物からなる保護膜を形成する
ことにより、水分のキャパシタ誘電体膜への拡散を抑制
することができ、良好なキャパシタ特性を有する半導体
装置を得ることができる。
少なくとも一方の誘電体膜と接する面と反対側の面に、
金属の酸化物あるいは窒化物からなる保護膜を形成する
ことにより、水分のキャパシタ誘電体膜への拡散を抑制
することができ、良好なキャパシタ特性を有する半導体
装置を得ることができる。
【０１４５】またキャパシタ下部電極または上部電極の
少なくとも一方と誘電体膜との間に、金属酸化物あるい
は金属窒化物からなる拡散防止膜を形成することによ
り、誘電体中への金属材料の拡散を防止でき、良好なキ
ャパシタ特性を得ることができる。 特に拡散防止膜
は、膜厚が２０ｎｍ以下であること、２０以上の比誘電
率を有する絶縁物であることが好ましい。
少なくとも一方と誘電体膜との間に、金属酸化物あるい
は金属窒化物からなる拡散防止膜を形成することによ
り、誘電体中への金属材料の拡散を防止でき、良好なキ
ャパシタ特性を得ることができる。 特に拡散防止膜
は、膜厚が２０ｎｍ以下であること、２０以上の比誘電
率を有する絶縁物であることが好ましい。
【０１４６】またキャパシタ下部電極をその主表面方向
に沿った該多結晶の結晶粒径の平均値が１０ｎｍから１
００ｎｍである白金、パラジウム等の貴金属を主成分と
する多結晶膜から構成することにより、リーク電流を防
止し、キャパシタ特性の向上を図ることができる。
に沿った該多結晶の結晶粒径の平均値が１０ｎｍから１
００ｎｍである白金、パラジウム等の貴金属を主成分と
する多結晶膜から構成することにより、リーク電流を防
止し、キャパシタ特性の向上を図ることができる。
【０１４７】さらにキャパシタ誘電体膜を厚さ方向に積
み重なる少なくとも２つの層から構成し、これらの層の
間であって下部電極角部或は側面部の近傍に酸化シリコ
ン、窒化シリコン等の絶縁膜が狹持されていることによ
っても、リーク電流の防止によるキャパシタ特性の向上
を図ることができる。
み重なる少なくとも２つの層から構成し、これらの層の
間であって下部電極角部或は側面部の近傍に酸化シリコ
ン、窒化シリコン等の絶縁膜が狹持されていることによ
っても、リーク電流の防止によるキャパシタ特性の向上
を図ることができる。
【０１４８】また本発明によれば、キャパシタ下部電極
または上部電極の少なくとも一方が白金電極である半導
体装置において、キャパシタ誘電体膜をペロブスカイト
構造を有する２以上の金属酸化物の固溶体で構成するこ
とにより、電極を２以上の金属元素の合金で構成するこ
とにより、またキャパシタ下部電極上に形成されたキャ
パシタ誘電体膜が、第一及び第二のキャパシタ誘電体膜
からなり該第一のキャパシタ誘電体膜の格子定数がキャ
パシタ下部電極と第二のキャパシタ誘電体膜の中間の格
子定数を有するようにすることにより、電極と誘電体膜
間の格子不整合を防止し、低誘電率膜の形成によるキャ
パシタ特性の劣化を防止できるとともに、半導体装置の
ソフトエラー率の低減が可能となる。
または上部電極の少なくとも一方が白金電極である半導
体装置において、キャパシタ誘電体膜をペロブスカイト
構造を有する２以上の金属酸化物の固溶体で構成するこ
とにより、電極を２以上の金属元素の合金で構成するこ
とにより、またキャパシタ下部電極上に形成されたキャ
パシタ誘電体膜が、第一及び第二のキャパシタ誘電体膜
からなり該第一のキャパシタ誘電体膜の格子定数がキャ
パシタ下部電極と第二のキャパシタ誘電体膜の中間の格
子定数を有するようにすることにより、電極と誘電体膜
間の格子不整合を防止し、低誘電率膜の形成によるキャ
パシタ特性の劣化を防止できるとともに、半導体装置の
ソフトエラー率の低減が可能となる。
【０１４９】更に本発明によれば、キャパシタ下部電極
の表面を粗面化することにより、キャパシタの実効面積
を増加させ、キャパシタ特性の向上を図ることができ
る。
の表面を粗面化することにより、キャパシタの実効面積
を増加させ、キャパシタ特性の向上を図ることができ
る。
【０１５０】かかるキャパシタ下部電極表面の粗面化に
は、該キャパシタ下部電極表面をエッチングすることに
より粗面化する方法、加熱処理することにより粗面化す
る方法、またはキャパシタ下部電極を表面を粗面化した
多結晶シリコン膜上に形成して粗面化する方法が有効で
ある。
は、該キャパシタ下部電極表面をエッチングすることに
より粗面化する方法、加熱処理することにより粗面化す
る方法、またはキャパシタ下部電極を表面を粗面化した
多結晶シリコン膜上に形成して粗面化する方法が有効で
ある。
【０１５１】更に、本発明によれば上記のように、従来
層間絶縁膜の上部表面に形成されていたセルキャパシタ
の下部電極を層間絶縁膜の中に埋め込むことにより、セ
ルキャパシタを低誘電率の層間絶縁膜で分離し、セル間
の寄生容量を低減し、安定した読み出し動作を有する半
導体装置を作製できる。
層間絶縁膜の上部表面に形成されていたセルキャパシタ
の下部電極を層間絶縁膜の中に埋め込むことにより、セ
ルキャパシタを低誘電率の層間絶縁膜で分離し、セル間
の寄生容量を低減し、安定した読み出し動作を有する半
導体装置を作製できる。
【０１５２】上記キャパシタ構造は、層間絶縁膜の表面
に設けた下部電極埋め込み用溝内にキャパシタ下部電極
材料を設け、該キャパシタ下部電極材料を表面部分から
厚みを減じる処置を施し上記溝内だけにキャパシタ電極
材料を残余させキャパシタ下部電極を形成し、更にその
上にキャパシタ誘電体膜及びキャパシタ上部電極を順次
形成する方法により提供することができる。
に設けた下部電極埋め込み用溝内にキャパシタ下部電極
材料を設け、該キャパシタ下部電極材料を表面部分から
厚みを減じる処置を施し上記溝内だけにキャパシタ電極
材料を残余させキャパシタ下部電極を形成し、更にその
上にキャパシタ誘電体膜及びキャパシタ上部電極を順次
形成する方法により提供することができる。
【０１５３】また層間絶縁膜上に設けられた複数のキャ
パシタ下部電極の電極側面間に絶縁膜を形成し、セルキ
ャパシタ間を分離することにより、セル間の寄生容量を
低減でき、安定した読み出し動作を有する半導体装置を
得ることができる。
パシタ下部電極の電極側面間に絶縁膜を形成し、セルキ
ャパシタ間を分離することにより、セル間の寄生容量を
低減でき、安定した読み出し動作を有する半導体装置を
得ることができる。
【０１５４】かかるキャパシタ構造は、キャパシタ下部
電極を覆うように絶縁膜を形成した後に該絶縁膜の厚み
を減じる処置を施すことによりキャパシタ下部電極の上
部表面を露出させ、その上にキャパシタ誘電体膜及びキ
ャパシタ上部電極を順次形成する方法により提供するこ
とができる。
電極を覆うように絶縁膜を形成した後に該絶縁膜の厚み
を減じる処置を施すことによりキャパシタ下部電極の上
部表面を露出させ、その上にキャパシタ誘電体膜及びキ
ャパシタ上部電極を順次形成する方法により提供するこ
とができる。
【０１５５】上記絶縁膜の厚みを減じる処置において
は、下部電極上に保護膜を形成した後、該保護膜により
キャパシタ下部電極表面を保護しながら絶縁膜の厚みを
減じる処置を施すことにより、電極表面のエッチングダ
メージにより発生する寄生容量の低減を図ることができ
る。
は、下部電極上に保護膜を形成した後、該保護膜により
キャパシタ下部電極表面を保護しながら絶縁膜の厚みを
減じる処置を施すことにより、電極表面のエッチングダ
メージにより発生する寄生容量の低減を図ることができ
る。
【０１５６】また上記キャパシタ構造は、キャパシタ下
部電極以外の箇所に選択的に絶縁膜を形成する方法によ
っても提供することができる。
部電極以外の箇所に選択的に絶縁膜を形成する方法によ
っても提供することができる。
【０１５７】またキャパシタ下部電極およびキャパシタ
下部電極の電極側面間に位置する絶縁膜の上部にキャパ
シタ誘電体膜を形成した構造において絶縁膜上とキャパ
シタ下部電極上とで誘電率が異なる条件で該誘電体膜を
形成することにより、キャパシタを低誘電率の層間絶縁
膜で分離し、セル間の寄生容量を低減し、安定した読み
出し動作を有する半導体装置を作製することができる。
下部電極の電極側面間に位置する絶縁膜の上部にキャパ
シタ誘電体膜を形成した構造において絶縁膜上とキャパ
シタ下部電極上とで誘電率が異なる条件で該誘電体膜を
形成することにより、キャパシタを低誘電率の層間絶縁
膜で分離し、セル間の寄生容量を低減し、安定した読み
出し動作を有する半導体装置を作製することができる。
【０１５８】また本発明によれば、半導体基板上に形成
され、該半導体基板の主表面に達する開口部を有する層
間絶縁膜と、該開口部を介して半導体基板の主表面と電
気的に接続されたキャパシタ下部電極と、該キャパシタ
下部電極上に形成されたキャパシタ誘電体膜と、該キャ
パシタ誘電体膜上に形成された上部電極を備えた半導体
装置において、上記層間絶縁膜の間に、該基板上に形成
されたトランジスタのゲート電極の上層又は下層に位置
するチタン酸金属塩、酸化タンタル及び酸化チタンのい
ずれかからなる絶縁膜を形成し、該絶縁膜を半導体基板
表面のエッチング保護膜として用いながら該絶縁膜上に
設けられた層間絶縁膜に上記開口部を形成することによ
り、開口部エッチング時の半導体表面のエッチングダメ
ージを無くし、寄生容量の発生を防止し、安定した読み
出し動作を有する半導体装置を作製することができる。
され、該半導体基板の主表面に達する開口部を有する層
間絶縁膜と、該開口部を介して半導体基板の主表面と電
気的に接続されたキャパシタ下部電極と、該キャパシタ
下部電極上に形成されたキャパシタ誘電体膜と、該キャ
パシタ誘電体膜上に形成された上部電極を備えた半導体
装置において、上記層間絶縁膜の間に、該基板上に形成
されたトランジスタのゲート電極の上層又は下層に位置
するチタン酸金属塩、酸化タンタル及び酸化チタンのい
ずれかからなる絶縁膜を形成し、該絶縁膜を半導体基板
表面のエッチング保護膜として用いながら該絶縁膜上に
設けられた層間絶縁膜に上記開口部を形成することによ
り、開口部エッチング時の半導体表面のエッチングダメ
ージを無くし、寄生容量の発生を防止し、安定した読み
出し動作を有する半導体装置を作製することができる。
【図１】 本発明に基づく第１の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図２】 本発明に基づく第２の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図３】 本発明に基づく第３の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図４】 本発明に基づく第４の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図５】 本発明に基づく第５の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図６】 本発明に基づく第６の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図７】 本発明に基づく第７の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図８】 本発明に基づく第８の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図９】 本発明に基づく第９の実施の形態によるＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図１０】 本発明に基づく第９の実施の形態における
誘電体のグレインの大きさとリーク電流の大きさの相関
を示す図である。
誘電体のグレインの大きさとリーク電流の大きさの相関
を示す図である。
【図１１】 本発明に基づく第１０の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図１２】 本発明に基づく第１１の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図１３】 本発明に基づく第１１の実施の形態におけ
る固溶体（ＢａＴｉＯ3）X（ＳｒＴｉＯ3）1-Xのモル比
Ｘに対する格子定数の変化を示す図である。
る固溶体（ＢａＴｉＯ3）X（ＳｒＴｉＯ3）1-Xのモル比
Ｘに対する格子定数の変化を示す図である。
【図１４】 本発明に基づく第１１の実施の形態におけ
る固溶体（ＢａＴｉＯ3）X（ＳｒＴｉＯ3）1-Xのモル比
Ｘに対する誘電率の変化を示す図である。
る固溶体（ＢａＴｉＯ3）X（ＳｒＴｉＯ3）1-Xのモル比
Ｘに対する誘電率の変化を示す図である。
【図１５】 本発明に基づく第１２の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図１６】 本発明に基づく第１２の実施の形態におけ
るＲｅ添加によるＰｔの格子定数の変化を示す図であ
る。
るＲｅ添加によるＰｔの格子定数の変化を示す図であ
る。
【図１７】 本発明に基づく第１２の実施の形態におけ
るＰｔ−Ｒｅ電極上のＳｒＴｉＯ3膜の誘電率に対する
Ｒｅ添加の影響を示す図である。
るＰｔ−Ｒｅ電極上のＳｒＴｉＯ3膜の誘電率に対する
Ｒｅ添加の影響を示す図である。
【図１８】 本発明に基づく第１３の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図１９】 本発明に基づく第１４の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図２０】 本発明に基づく第１４の実施の形態による
ＤＲＡＭの製造工程の第１工程の部分断面図である。
ＤＲＡＭの製造工程の第１工程の部分断面図である。
【図２１】 本発明に基づく第１４の実施の形態による
ＤＲＡＭの製造工程の第２工程の部分断面図である。
ＤＲＡＭの製造工程の第２工程の部分断面図である。
【図２２】 本発明に基づく第１４の実施の形態による
ＤＲＡＭの製造工程の第３工程の部分断面図である。
ＤＲＡＭの製造工程の第３工程の部分断面図である。
【図２３】 本発明に基づく第１４の実施の形態による
ＤＲＡＭの製造工程の第４工程の部分断面図である。
ＤＲＡＭの製造工程の第４工程の部分断面図である。
【図２４】 本発明に基づく第１５の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図２５】 本発明に基づく第１５の実施の形態による
ＤＲＡＭの製造工程の第１工程の部分断面図である。
ＤＲＡＭの製造工程の第１工程の部分断面図である。
【図２６】 本発明に基づく第１５の実施の形態による
ＤＲＡＭの製造工程の第２工程の部分断面図である。
ＤＲＡＭの製造工程の第２工程の部分断面図である。
【図２７】 本発明に基づく第１５の実施の形態による
ＤＲＡＭの製造工程の第３工程の部分断面図である。
ＤＲＡＭの製造工程の第３工程の部分断面図である。
【図２８】 本発明に基づく第１５の実施の形態による
ＤＲＡＭの製造工程の第４工程の部分断面図である。
ＤＲＡＭの製造工程の第４工程の部分断面図である。
【図２９】 本発明に基づく第１６の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図３０】 本発明に基づく第１６の実施の形態による
ＤＲＡＭの製造工程の第１工程の部分断面図である。
ＤＲＡＭの製造工程の第１工程の部分断面図である。
【図３１】 本発明に基づく第１６の実施の形態による
ＤＲＡＭの製造工程の第２工程の部分断面図である。
ＤＲＡＭの製造工程の第２工程の部分断面図である。
【図３２】 本発明に基づく第１６の実施の形態による
ＤＲＡＭの製造工程の第３工程の部分断面図である。
ＤＲＡＭの製造工程の第３工程の部分断面図である。
【図３３】 本発明に基づく第１６の実施の形態による
ＤＲＡＭの製造工程の第４工程の部分断面図である。
ＤＲＡＭの製造工程の第４工程の部分断面図である。
【図３４】 本発明に基づく第１７の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図３５】 本発明に基づく第１７の実施の形態による
ＤＲＡＭの製造工程の第１工程の部分断面図である。
ＤＲＡＭの製造工程の第１工程の部分断面図である。
【図３６】 本発明に基づく第１７の実施の形態による
ＤＲＡＭの製造工程の第２工程の部分断面図である。
ＤＲＡＭの製造工程の第２工程の部分断面図である。
【図３７】 本発明に基づく第１７の実施の形態による
ＤＲＡＭの製造工程の第３工程の部分断面図である。
ＤＲＡＭの製造工程の第３工程の部分断面図である。
【図３８】 本発明に基づく第１７の実施の形態による
ＤＲＡＭの製造工程の第４工程の部分断面図である。
ＤＲＡＭの製造工程の第４工程の部分断面図である。
【図３９】 本発明に基づく第１７の実施の形態による
ＤＲＡＭの製造工程の第５工程の部分断面図である。
ＤＲＡＭの製造工程の第５工程の部分断面図である。
【図４０】 本発明に基づく第１７の実施の形態による
ＤＲＡＭの製造工程の第６工程の部分断面図である。
ＤＲＡＭの製造工程の第６工程の部分断面図である。
【図４１】 本発明に基づく第１７の実施の形態による
ＤＲＡＭの製造工程の第７工程の部分断面図である。こ
の発明に基づく第１７の実施の形態におけるＤＲＡＭを
示す部分断面図である。
ＤＲＡＭの製造工程の第７工程の部分断面図である。こ
の発明に基づく第１７の実施の形態におけるＤＲＡＭを
示す部分断面図である。
【図４２】 本発明に基づく第１８の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図４３】 本発明に基づく第１８の実施の形態による
ＤＲＡＭの製造工程の第１工程の部分断面図である。
ＤＲＡＭの製造工程の第１工程の部分断面図である。
【図４４】 本発明に基づく第１８の実施の形態による
ＤＲＡＭの製造工程の第２工程の部分断面図である。
ＤＲＡＭの製造工程の第２工程の部分断面図である。
【図４５】 本発明に基づく第１８の実施の形態による
ＤＲＡＭの製造工程の第３工程の部分断面図である。
ＤＲＡＭの製造工程の第３工程の部分断面図である。
【図４６】 本発明発明に基づく第１９の実施の形態に
よるＤＲＡＭの部分断面図である。
よるＤＲＡＭの部分断面図である。
【図４７】 本発明に基づく第１９の実施の形態におけ
るＢａＴｉＯ3の誘電率の下地層と基板温度に対する依
存性を示す図である。
るＢａＴｉＯ3の誘電率の下地層と基板温度に対する依
存性を示す図である。
【図４８】 本発明に基づく第２０の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図４９】 本発明に基づく第２０の実施の形態による
ＤＲＡＭの製造工程の第１工程の部分断面図である。
ＤＲＡＭの製造工程の第１工程の部分断面図である。
【図５０】 本発明に基づく第２０の実施の形態による
ＤＲＡＭの製造工程の第２工程の部分断面図である。
ＤＲＡＭの製造工程の第２工程の部分断面図である。
【図５１】 本発明に基づく第２０の実施の形態による
ＤＲＡＭの製造工程の第３工程の部分断面図である。
ＤＲＡＭの製造工程の第３工程の部分断面図である。
【図５２】 本発明に基づく第２０の実施の形態による
ＤＲＡＭの製造工程の第４工程の部分断面図である。
ＤＲＡＭの製造工程の第４工程の部分断面図である。
【図５３】 本発明に基づく第２１の実施の形態による
ＤＲＡＭの部分断面図である。
ＤＲＡＭの部分断面図である。
【図５４】 本発明に基づく第２１の実施の形態による
ＤＲＡＭの製造工程の第１工程の部分断面図である。
ＤＲＡＭの製造工程の第１工程の部分断面図である。
【図５５】 本発明に基づく第２１の実施の形態による
ＤＲＡＭの製造工程の第２工程の部分断面図である。
ＤＲＡＭの製造工程の第２工程の部分断面図である。
【図５６】 本発明に基づく第２１の実施の形態による
ＤＲＡＭの製造工程の第３工程の部分断面図である。
ＤＲＡＭの製造工程の第３工程の部分断面図である。
【図５７】 本発明に基づく第２１の実施の形態による
ＤＲＡＭの製造工程の第４工程の部分断面図である。
ＤＲＡＭの製造工程の第４工程の部分断面図である。
【図５８】 本発明に基づく第２２の実施の形態による
薄膜キャパシタの製造方法の第１工程を示す部分断面図
である。
薄膜キャパシタの製造方法の第１工程を示す部分断面図
である。
【図５９】 本発明に基づく第２２の実施の形態による
薄膜キャパシタの製造方法の第２工程を示す部分断面図
である。
薄膜キャパシタの製造方法の第２工程を示す部分断面図
である。
【図６０】 本発明の第２２の実施の形態による薄膜キ
ャパシタの製造方法の第３工程を示す部分断面図であ
る。
ャパシタの製造方法の第３工程を示す部分断面図であ
る。
【図６１】 本発明の第２２の実施の形態による薄膜キ
ャパシタのアニール前の誘電率のＸ線照射量依存性を示
すグラフである。
ャパシタのアニール前の誘電率のＸ線照射量依存性を示
すグラフである。
【図６２】 本発明の第２２の実施の形態による薄膜キ
ャパシタのＯ2雰囲気下で４００℃でアニールした後の
誘電率のＸ線照射量依存性を示すグラフである。
ャパシタのＯ2雰囲気下で４００℃でアニールした後の
誘電率のＸ線照射量依存性を示すグラフである。
【図６３】 本発明の第２２の実施の形態による薄膜キ
ャパシタのアニール前のリーク特性のＸ線照射量依存性
を示すグラフである。
ャパシタのアニール前のリーク特性のＸ線照射量依存性
を示すグラフである。
【図６４】 本発明の第２２の実施の形態による薄膜キ
ャパシタのＯ2雰囲気下で４００℃でアニールした後の
リーク特性のＸ線照射量依存性を示すグラフである。
ャパシタのＯ2雰囲気下で４００℃でアニールした後の
リーク特性のＸ線照射量依存性を示すグラフである。
【図６５】 本発明の第２２の実施の形態による薄膜キ
ャパシタの種々の雰囲気下でのアニール後のリーク電流
値のアニール温度を示すグラフである。
ャパシタの種々の雰囲気下でのアニール後のリーク電流
値のアニール温度を示すグラフである。
【図６６】 本発明の第２３の実施の形態による薄膜キ
ャパシタの部分断面図である。
ャパシタの部分断面図である。
【図６７】 本発明の第２４の実施の形態による薄膜キ
ャパシタの部分断面図である。
ャパシタの部分断面図である。
【図６８】 本発明の第２５の実施の形態による薄膜キ
ャパシタの部分断面図である。
ャパシタの部分断面図である。
【図６９】 従来のＤＲＡＭ構造の部分断面図である。
【図７０】 従来のキャパシタ電極の下部のプラグ上に
シリコンバリア層を有するＤＲＡＭの部分断面図であ
る。
シリコンバリア層を有するＤＲＡＭの部分断面図であ
る。
１０１ 半導体基板、１０２ フィールド酸化膜、１０
３ａ，１０３ｂ トランスファーゲートトランジスタ、
１０４ａ、１０４ｂ ゲート電極、１０５ ゲート絶縁
膜、１０６ｂ、１０６ｃ 不純物領域、１０７ 酸化
膜、１０８ 埋め込みビット線、１０９ 絶縁層、１１
０ 第一の層間絶縁膜、１１０ａ コンタクトホール、
１１１ プラグ、１１７ 第二の層間絶縁膜、１１８
第一のアルミ配線層、１１９ 保護膜、１２０ アルミ
ニウム配線層、１２１ チャネル領域、２１４ ハフニ
ウムとタンタルを含むキャパシタ下部電極、２１６ ハ
フニウムとタンタルを含むキャパシタ上部電極。
３ａ，１０３ｂ トランスファーゲートトランジスタ、
１０４ａ、１０４ｂ ゲート電極、１０５ ゲート絶縁
膜、１０６ｂ、１０６ｃ 不純物領域、１０７ 酸化
膜、１０８ 埋め込みビット線、１０９ 絶縁層、１１
０ 第一の層間絶縁膜、１１０ａ コンタクトホール、
１１１ プラグ、１１７ 第二の層間絶縁膜、１１８
第一のアルミ配線層、１１９ 保護膜、１２０ アルミ
ニウム配線層、１２１ チャネル領域、２１４ ハフニ
ウムとタンタルを含むキャパシタ下部電極、２１６ ハ
フニウムとタンタルを含むキャパシタ上部電極。
フロントページの続き (72)発明者 蒔田 哲郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 三上 登 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (35)
- 【請求項１】 半導体基板上に形成されたキャパシタ下
部電極と、該キャパシタ下部電極の上に形成され高エネ
ルギ照射された高誘電率材料からなる誘電体膜と、該誘
電体膜の上に形成されたキャパシタ上部電極とを備えた
薄膜キャパシタを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成されたキャパシタ下
部電極と、該キャパシタ下部電極の上に形成された高誘
電率材料からなる誘電体膜と、該誘電体膜の上に形成さ
れたキャパシタ上部電極と、該キャパシタ上部電極の上
方に形成されたＸ線吸収体薄膜とを備えた薄膜キャパシ
タを有することを特徴とする半導体装置。 - 【請求項３】 半導体基板上に形成されたキャパシタ下
部電極と、該キャパシタ下部電極の上に形成された高誘
電率材料からなる誘電体膜と、該誘電体膜の上に形成さ
れたキャパシタ上部電極からなる薄膜キャパシタを備え
た半導体装置において、 上記キャパシタ下部電極またはキャパシタ上部電極の少
なくとも一方が、その酸化物あるいは窒化物が２０以上
の比誘電率を有する絶縁物である金属元素またはその酸
化物あるいは窒化物が電気伝導性である金属元素を一種
以上、主たる構成元素として含む金属電極であることを
特徴とする半導体装置。 - 【請求項４】 半導体基板上に形成されたキャパシタ下
部電極と、該キャパシタ下部電極の上に形成されたペロ
ブスカイト構造を持つ単結晶または多結晶からなる誘電
体膜と、該誘電体膜上に形成されたキャパシタ上部電極
からなる薄膜キャパシタを備えた半導体装置において、 上記キャパシタ下部電極またはキャパシタ上部電極の少
なくとも一方が面心立方構造を有する金属または金属化
合物を含み、該金属または金属化合物の格子定数と該キ
ャパシタ電極に接置されたキャパシタ誘電体膜の格子定
数のずれが２％以内であることを特徴とする半導体装
置。 - 【請求項５】 半導体基板上にキャパシタ下部電極を形
成する工程と、該キャパシタ下部電極上に誘電体膜及び
キャパシタ上部電極を順次形成する工程とを備えた半導
体装置の製造方法において、 更に、誘電体膜を形成した後に該誘電体膜に高エネルギ
線を照射する工程と、上記高エネルギ線の照射後にアニ
ールを施す工程とを含むことを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項６】 上記高エネルギ線がＸ線であり、その照
射量が１０ｍＪ／ｃｍ2以上であることを特徴とする請
求項５に記載の半導体装置の製造方法。 - 【請求項７】 上記アニールが、酸素、水素のいずれか
１種以上を主たる要素として含む雰囲気下で、３００℃
以上の温度で行われることを特徴とする請求項５または
６のいずれか１つに記載の半導体装置の製造方法。 - 【請求項８】 上記Ｘ線吸収体薄膜を構成する物質の吸
光係数とＸ線吸収体薄膜の膜厚との積が１以上であるこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項９】 半導体基板上に形成されたキャパシタ下
部電極と、該キャパシタ下部電極の上に形成された誘電
体膜と、該誘電体膜上に形成されたキャパシタ上部電極
からなる薄膜キャパシタを備えた半導体装置において、 上記上部電極が少なくともイリジウム、タンタル及び白
金のいずれか１つを主たる構成元素として含み、かつ、
その膜厚が２００ｎｍ以上、６００ｎｍ以下であること
を特徴とする半導体装置。 - 【請求項１０】 半導体基板上に形成されたキャパシタ
下部電極と、該キャパシタ下部電極の上に形成された誘
電体膜と、該誘電体膜上に形成されたキャパシタ上部電
極からなる薄膜キャパシタを備えた半導体装置におい
て、 該キャパシタ下部電極またはキャパシタ上部電極の少な
くとも一方が、白金を主成分とし、パラジウム、ルテニ
ウム及びレニウムの中の少なくとも一種以上の元素が微
量添加されることにより構成されることを特徴とする半
導体装置。 - 【請求項１１】 上記キャパシタ下部電極またはキャパ
シタ上部電極の少なくとも一方の誘電体膜と接する面と
反対側の面に、金属の酸化物あるいは窒化物からなる保
護膜が形成されていることを特徴とする請求項１〜４の
いずれか１つに記載の半導体装置。 - 【請求項１２】 上記キャパシタ下部電極またはキャパ
シタ上部電極の少なくとも一方と誘電体膜との間に、金
属酸化物あるいは金属窒化物からなる拡散防止膜が形成
されており、該拡散防止膜の膜厚が２０ｎｍ以下である
ことを特徴とする請求項１〜４のいずれか１つに記載の
半導体装置。 - 【請求項１３】 上記拡散防止膜が、２０以上の比誘電
率を有する絶縁物であることを特徴とする請求項１２に
記載の半導体装置。 - 【請求項１４】 上記拡散防止膜が、電気伝導性を有す
ることを特徴とする請求項１２に記載の半導体装置。 - 【請求項１５】 上記キャパシタ誘電体膜が多結晶膜か
らなり、その主表面方向に沿った該多結晶の結晶粒径の
平均値が１０ｎｍから１００ｎｍであることを特徴とす
る請求項１、２または４のいずれか１つに記載の半導体
装置。 - 【請求項１６】 上記誘電体膜が厚さ方向に積み重なる
少なくとも２つの層からなり、これらの層の間であって
下部電極角部或は側面部の近傍に酸化シリコン、窒化シ
リコン等の絶縁膜が狹持されていることを特徴とする請
求項１、２または４のいずれか１つに記載の半導体装
置。 - 【請求項１７】 上記キャパシタ下部電極またはキャパ
シタ上部電極の少なくとも一方が白金電極であることを
特徴とする請求項１、２または４のいずれか１つに記載
の半導体装置。 - 【請求項１８】 上記誘電体膜が、ペロブスカイト構造
を有する２以上の金属酸化物の固溶体であることを特徴
とする請求項１、２または４のいずれか１つに記載の半
導体装置。 - 【請求項１９】 上記キャパシタ下部電極またはキャパ
シタ上部電極の少なくとも一方が、２以上の金属元素の
合金であることを特徴とする請求項１、２または４のい
ずれか１つに記載の半導体装置。 - 【請求項２０】 上記キャパシタ下部電極上に形成され
た誘電体膜が、ペロブスカイト結晶構造を有する第一の
キャパシタ誘電体膜と、該第一のキャパシタ誘電体膜上
に形成されたペロブスカイト結晶構造を有する第二のキ
ャパシタ誘電体膜からなり、第一のキャパシタ誘電体膜
の格子定数がキャパシタ下部電極と第二のキャパシタ誘
電体膜の中間の格子定数を有することを特徴とする請求
項１、２または４のいずれか１つに記載の半導体装置。 - 【請求項２１】 上記キャパシタ下部電極の表面が粗面
化されていることを特徴とする請求項１〜４のいずれか
１つに記載の半導体装置。 - 【請求項２２】 半導体基板上にキャパシタ下部電極を
形成する工程と、該キャパシタ下部電極表面を粗面化す
る工程と、該キャパシタ下部電極上に誘電体膜及びキャ
パシタ上部電極を順次形成する工程とを備えた請求項１
〜４のいずれか１つに記載の半導体装置の製造方法。 - 【請求項２３】 上記キャパシタ下部電極表面を粗面化
する工程が、エッチング工程であることを特徴とする請
求項２２に記載の半導体装置の製造方法。 - 【請求項２４】 上記キャパシタ下部電極表面を粗面化
する工程が、該キャパシタ下部電極を加熱処理すること
により電極表面を粗面化する工程であることを特徴とす
る請求項２２に記載の半導体装置の製造方法。 - 【請求項２５】 上記キャパシタ下部電極表面を粗面化
する工程が、表面を粗面化した多結晶シリコン膜上にキ
ャパシタ下部電極を形成する工程であることを特徴とす
る請求項２２に記載の半導体装置の製造方法。 - 【請求項２６】 上記キャパシタ下部電極が、半導体基
板の上面の一部を溝状にエッチングすることにより形成
された下部電極埋め込み溝内に設けられることを特徴と
する請求項１〜４のいずれか１つに記載の半導体装置。 - 【請求項２７】 半導体基板の上部表面を溝状にエッチ
ングし、下部電極埋め込み用溝を形成する工程と、該下
部電極埋め込み用溝内にキャパシタ下部電極材料を設け
る工程と、該キャパシタ下部電極材料の表面部分から厚
みを減じる処置を施すことにより上記下部電極埋め込み
用溝内だけにキャパシタ電極材料を残余させキャパシタ
下部電極を形成する工程と、該キャパシタ下部電極上に
キャパシタ誘電体膜及びキャパシタ上部電極を順次形成
する工程とを備えた請求項２６に記載の半導体装置の製
造方法。 - 【請求項２８】 上記キャパシタ下部電極の電極側面間
に絶縁膜が埋め込まれていることを特徴とする請求項１
〜４のいずれか１つに記載の半導体装置。 - 【請求項２９】 半導体基板上に複数のキャパシタ下部
電極を形成する工程と、該キャパシタ下部電極を覆うよ
うに絶縁膜を形成する工程と、該絶縁膜の厚みを減じる
処置を施すことによって前記キャパシタ下部電極の上部
表面を露出させる工程と、露出したキャパシタ下部電極
及び下部電極間に位置する絶縁膜上にキャパシタ誘電体
膜及びキャパシタ上部電極を順次形成する工程とを備え
た請求項２８に記載の半導体装置の製造方法。 - 【請求項３０】 半導体基板上にその上部に保護膜を有
する複数のキャパシタ下部電極を形成する工程と、該保
護膜及びキャパシタ下部電極を覆うように絶縁膜を形成
する工程と、該保護膜によりキャパシタ下部電極表面を
保護しながら該保護膜上の絶縁膜の厚みを減じる処置を
施し該保護膜表面を露出させる工程と、該保護膜をエッ
チング除去してキャパシタ下部電極表面を露出させる工
程と、該キャパシタ下部電極及び絶縁膜上にキャパシタ
誘電体膜及びキャパシタ上部電極を順次形成する工程を
備えた請求項２８に記載の半導体装置の製造方法。 - 【請求項３１】 半導体基板上に複数のキャパシタ下部
電極を形成する工程と、該キャパシタ下部電極表面以外
の箇所に選択的に絶縁膜を形成する工程と、該キャパシ
タ下部電極及び絶縁膜上にキャパシタ誘電体膜とキャパ
シタ上部電極を順次形成する工程を備えた請求項２８に
記載の半導体装置の製造方法。 - 【請求項３２】 上記キャパシタ下部電極およびキャパ
シタ下部電極の電極側面間に位置する絶縁膜の上部に形
成されたキャパシタ誘電体膜の誘電率が、絶縁膜上とキ
ャパシタ下部電極上とで異なることを特徴とする請求項
２８に記載の半導体装置。 - 【請求項３３】 半導体基板上に設けられたトランジス
タのゲート電極上に、該ゲート電極を保護するとともに
層間絶縁膜に開口部を形成する工程において開口部底部
の半導体基板表面の保護膜としても機能する保護絶縁膜
が設けられたトランジスタを有する半導体装置におい
て、 該保護絶縁膜の一部または全部がチタン酸金属塩、酸化
タンタル及び酸化チタンのいずれかであることを特徴と
する請求項１〜４のいずれか１つに記載の半導体装置。 - 【請求項３４】 半導体基板の主表面上に半導体基板上
の層間絶縁膜に開口部を形成する工程において開口部底
部の半導体基板表面の保護膜としても機能する絶縁膜が
設けられ、さらに該絶縁膜上にゲート電極を設けたトラ
ンジスタを有する上記半導体装置において、 該絶縁膜の一部または全部がチタン酸金属塩、酸化タン
タル及び酸化チタンのいずれかであることを特徴とする
請求項１〜４のいずれか１つに記載の半導体装置。 - 【請求項３５】 半導体基板と層間絶縁膜の間に、該基
板上に形成されたトランジスタのゲート電極の上層又は
下層に位置するチタン酸金属塩、酸化タンタル及び酸化
チタンのいずれかからなる絶縁膜を形成する工程と、該
絶縁膜を半導体基板表面のエッチング保護膜として用い
ることにより該絶縁膜上に設けられた層間絶縁膜に開口
部を形成する工程と、該開口部形成後に開口部底部の絶
縁膜を除去する工程と、該開口部を介して半導体基板と
電気的に接続したキャパシタ下部電極を形成する工程
と、該キャパシタ下部電極上にキャパシタ誘電体膜及び
キャパシタ上部電極を順次形成する工程とを備えた請求
項３３または３４に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04342796A JP3683972B2 (ja) | 1995-03-22 | 1996-02-29 | 半導体装置 |
| KR1019960007232A KR960036076A (ko) | 1995-03-22 | 1996-03-18 | 반도체장치 및 그의 제조방법 |
| US08/620,606 US6049103A (en) | 1995-03-22 | 1996-03-22 | Semiconductor capacitor |
| US08/953,559 US5939744A (en) | 1995-03-22 | 1997-10-17 | Semiconductor device with x-ray absorption layer |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6308195 | 1995-03-22 | ||
| JP7-63081 | 1995-04-11 | ||
| JP7-85537 | 1995-04-11 | ||
| JP8553795 | 1995-04-11 | ||
| JP04342796A JP3683972B2 (ja) | 1995-03-22 | 1996-02-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08340091A true JPH08340091A (ja) | 1996-12-24 |
| JP3683972B2 JP3683972B2 (ja) | 2005-08-17 |
Family
ID=27291531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04342796A Expired - Fee Related JP3683972B2 (ja) | 1995-03-22 | 1996-02-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6049103A (ja) |
| JP (1) | JP3683972B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980060601A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
| EP0954019A2 (en) * | 1998-04-17 | 1999-11-03 | Symetrix Corporation | Method for fabricating ferroelectric integrated circuits including a hydrogen heating step |
| KR100329612B1 (ko) * | 1998-06-29 | 2002-05-09 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
| JP2002329787A (ja) * | 2001-04-27 | 2002-11-15 | Kyocera Corp | 可変容量コンデンサおよび製造方法 |
| JP2002334970A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | 半導体装置の製造方法 |
| JP2003068882A (ja) * | 2001-08-08 | 2003-03-07 | Huabang Electronic Co Ltd | 記憶装置のストレージノード及びその製造方法 |
| US6720096B1 (en) | 1999-11-17 | 2004-04-13 | Sanyo Electric Co., Ltd. | Dielectric element |
| US6873002B2 (en) | 2002-07-08 | 2005-03-29 | Fujitsu Limited | Semiconductor memory device having cylinder-type stacked capacitor and method for fabricating such a semiconductor memory device |
| US6888189B2 (en) | 2000-11-08 | 2005-05-03 | Sanyo Electric Co., Ltd. | Dielectric element including oxide-based dielectric film and method of fabricating the same |
| US7102189B2 (en) | 2003-01-17 | 2006-09-05 | Fujitsu Limited | Semiconductor device suitable for forming conductive film such as platinum with good coverage, and its manufacture |
| JP2008016662A (ja) * | 2006-07-06 | 2008-01-24 | Fujitsu Ltd | キャパシタ構造およびその製造方法 |
| JP2009060121A (ja) * | 2002-01-16 | 2009-03-19 | Micron Technology Inc | Ｄｒａｍセルキャパシタの電極表面積拡大方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6271077B1 (en) * | 1995-03-27 | 2001-08-07 | Fujitsu Limited | Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same |
| US5926359A (en) * | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
| TW378345B (en) * | 1997-01-22 | 2000-01-01 | Hitachi Ltd | Resin package type semiconductor device and manufacturing method thereof |
| US6700145B1 (en) * | 1998-04-30 | 2004-03-02 | International Business Machines Corporation | Capacitor with high charge storage capacity |
| US6323081B1 (en) * | 1998-09-03 | 2001-11-27 | Micron Technology, Inc. | Diffusion barrier layers and methods of forming same |
| US6421223B2 (en) * | 1999-03-01 | 2002-07-16 | Micron Technology, Inc. | Thin film structure that may be used with an adhesion layer |
| JP2000349254A (ja) * | 1999-06-02 | 2000-12-15 | Sony Corp | 誘電体キャパシタおよびメモリならびにそれらの製造方法 |
| US6238963B1 (en) * | 1999-11-23 | 2001-05-29 | International Business Machines Corporation | Damascene process for forming ferroelectric capacitors |
| JP3768102B2 (ja) * | 2001-01-05 | 2006-04-19 | 松下電器産業株式会社 | 半導体記憶装置及びその製造方法 |
| JP2003158195A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2003163283A (ja) * | 2001-11-27 | 2003-06-06 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| JP2004115277A (ja) * | 2002-09-20 | 2004-04-15 | Handotai Rikougaku Kenkyu Center:Kk | 金属酸化物の薄膜作製方法およびそれにより得られた金属酸化物の薄膜 |
| US20060072282A1 (en) * | 2004-09-29 | 2006-04-06 | Tdk Corporation | Dielectric thin film, thin film capacitor element, and method for manufacturing thin film capacitor element |
| US7382013B2 (en) * | 2004-09-30 | 2008-06-03 | Tdk Corporation | Dielectric thin film, dielectric thin film device, and method of production thereof |
| US20060274476A1 (en) * | 2005-04-13 | 2006-12-07 | Andrew Cervin-Lawry | Low loss thin film capacitor and methods of manufacturing the same |
| JP2006310637A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置 |
| US20070063777A1 (en) * | 2005-08-26 | 2007-03-22 | Mircea Capanu | Electrostrictive devices |
| TW200730042A (en) * | 2005-10-14 | 2007-08-01 | Ibiden Co Ltd | Method for manufacturing high-dielectric sheet |
| JP4461386B2 (ja) * | 2005-10-31 | 2010-05-12 | Ｔｄｋ株式会社 | 薄膜デバイスおよびその製造方法 |
| US7572709B2 (en) * | 2006-06-29 | 2009-08-11 | Intel Corporation | Method, apparatus, and system for low temperature deposition and irradiation annealing of thin film capacitor |
| US20110049684A1 (en) * | 2009-09-03 | 2011-03-03 | Kang Lee | Anticounterfeiting system and method for integrated circuits |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005102A (en) * | 1989-06-20 | 1991-04-02 | Ramtron Corporation | Multilayer electrodes for integrated circuit capacitors |
| JPH0344019A (ja) * | 1989-07-11 | 1991-02-25 | Nec Corp | 半導体装置 |
| DE69014027T2 (de) * | 1989-08-30 | 1995-06-01 | Nippon Electric Co | Dünnfilmkondensatoren und deren Herstellungsverfahren. |
| DE69017802T2 (de) * | 1989-08-30 | 1995-09-07 | Nippon Electric Co | Dünnfilmkondensator und dessen Herstellungsverfahren. |
| KR920006736B1 (ko) * | 1989-11-08 | 1992-08-17 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
| JPH046867A (ja) * | 1990-04-24 | 1992-01-10 | Seiko Epson Corp | 半導体装置 |
| US5382817A (en) * | 1992-02-20 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a ferroelectric capacitor with a planarized lower electrode |
| US5191510A (en) * | 1992-04-29 | 1993-03-02 | Ramtron International Corporation | Use of palladium as an adhesion layer and as an electrode in ferroelectric memory devices |
| EP0784347A2 (en) * | 1992-06-18 | 1997-07-16 | Matsushita Electronics Corporation | Semiconductor device having capacitor |
| JPH0783061B2 (ja) * | 1993-01-05 | 1995-09-06 | 日本電気株式会社 | 半導体装置 |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| JPH0714993A (ja) * | 1993-06-18 | 1995-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
| KR100189982B1 (ko) * | 1995-11-29 | 1999-06-01 | 윤종용 | 고유전체 캐패시터의 제조방법 |
-
1996
- 1996-02-29 JP JP04342796A patent/JP3683972B2/ja not_active Expired - Fee Related
- 1996-03-22 US US08/620,606 patent/US6049103A/en not_active Expired - Fee Related
-
1997
- 1997-10-17 US US08/953,559 patent/US5939744A/en not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980060601A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
| EP0954019A2 (en) * | 1998-04-17 | 1999-11-03 | Symetrix Corporation | Method for fabricating ferroelectric integrated circuits including a hydrogen heating step |
| EP0954019A3 (en) * | 1998-04-17 | 2009-07-01 | Symetrix Corporation | Method for fabricating ferroelectric integrated circuits including a hydrogen heating step |
| KR100329612B1 (ko) * | 1998-06-29 | 2002-05-09 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
| US6720096B1 (en) | 1999-11-17 | 2004-04-13 | Sanyo Electric Co., Ltd. | Dielectric element |
| US6888189B2 (en) | 2000-11-08 | 2005-05-03 | Sanyo Electric Co., Ltd. | Dielectric element including oxide-based dielectric film and method of fabricating the same |
| JP2002329787A (ja) * | 2001-04-27 | 2002-11-15 | Kyocera Corp | 可変容量コンデンサおよび製造方法 |
| JP2002334970A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | 半導体装置の製造方法 |
| JP4626925B2 (ja) * | 2001-05-08 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2003068882A (ja) * | 2001-08-08 | 2003-03-07 | Huabang Electronic Co Ltd | 記憶装置のストレージノード及びその製造方法 |
| JP2009060121A (ja) * | 2002-01-16 | 2009-03-19 | Micron Technology Inc | Ｄｒａｍセルキャパシタの電極表面積拡大方法 |
| US6873002B2 (en) | 2002-07-08 | 2005-03-29 | Fujitsu Limited | Semiconductor memory device having cylinder-type stacked capacitor and method for fabricating such a semiconductor memory device |
| US7381614B2 (en) | 2002-07-08 | 2008-06-03 | Fujitsu Limited | Method for fabricating a semiconductor memory device that includes silicidizing a portion of a platinum group layer to form a silicide region and selectively removing the silicide region to define a bottom electrode of a capacitor |
| US7102189B2 (en) | 2003-01-17 | 2006-09-05 | Fujitsu Limited | Semiconductor device suitable for forming conductive film such as platinum with good coverage, and its manufacture |
| US7470595B2 (en) | 2003-01-17 | 2008-12-30 | Fujitsu Limited | Oxidizing a metal layer for a dielectric having a platinum electrode |
| JP2008016662A (ja) * | 2006-07-06 | 2008-01-24 | Fujitsu Ltd | キャパシタ構造およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3683972B2 (ja) | 2005-08-17 |
| US6049103A (en) | 2000-04-11 |
| US5939744A (en) | 1999-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3683972B2 (ja) | 半導体装置 | |
| KR100396879B1 (ko) | 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법 | |
| US6188098B1 (en) | Semiconductor device and method of manufacturing the same | |
| US7348616B2 (en) | Ferroelectric integrated circuit devices having an oxygen penetration path | |
| US6723637B2 (en) | Semiconductor device and method for fabricating the same | |
| JP4428500B2 (ja) | 容量素子及びその製造方法 | |
| US6982453B2 (en) | Semicondutor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof | |
| US6455882B1 (en) | Semiconductor device having a hydrogen barrier layer | |
| US6396092B1 (en) | Semiconductor device and method for manufacturing the same | |
| KR19990037319A (ko) | 유전체 박막의 특성 열화가 적은 반도체 메모리 소자 | |
| US6888189B2 (en) | Dielectric element including oxide-based dielectric film and method of fabricating the same | |
| JP3847683B2 (ja) | 半導体装置の製造方法 | |
| KR100253866B1 (ko) | 다이나믹 랜덤 억세스 메모리장치 및 그 반도체장치의 제조방법 | |
| US6781177B2 (en) | Semiconductor device and method for fabricating the same | |
| US7132709B2 (en) | Semiconductor device including a capacitor having a capacitive insulating film of an insulating metal oxide | |
| US6284588B1 (en) | Method for fabricating ferroelectric memory devices capable of preventing volatility of elements in ferroelectric films | |
| JP5504993B2 (ja) | 半導体装置の製造方法 | |
| JP2004193176A (ja) | 半導体装置およびその製造方法 | |
| JPH08236719A (ja) | 白金薄膜、半導体装置及びそれらの製造方法 | |
| JPH11307733A (ja) | 強誘電体集積回路の製造方法 | |
| JP4067470B2 (ja) | 半導体装置の製造方法 | |
| JP2007207970A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20010018258A (ko) | 급속 열처리로 내산화성이 강화된 장벽층을 구비한 강유전체 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050524 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050527 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090603 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |