JP2009060121A - Ｄｒａｍセルキャパシタの電極表面積拡大方法 - Google Patents

Ｄｒａｍセルキャパシタの電極表面積拡大方法 Download PDF

Info

Publication number
JP2009060121A
JP2009060121A JP2008264035A JP2008264035A JP2009060121A JP 2009060121 A JP2009060121 A JP 2009060121A JP 2008264035 A JP2008264035 A JP 2008264035A JP 2008264035 A JP2008264035 A JP 2008264035A JP 2009060121 A JP2009060121 A JP 2009060121A
Authority
JP
Japan
Prior art keywords
layer
metal
capacitor
textured
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008264035A
Other languages
English (en)
Inventor
Donald L Yates
イェイツ、ドナルド、エル．
Garry A Mercaldi
マーカルディ、ギャリー、エー．
James J Hofmann
ホフマン、ジェームズ、ジェイ．
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JP2009060121A publication Critical patent/JP2009060121A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】ＤＲＡＭセルのキャパシタ下部電極の形成方法、及び該方法により形成されたキャパシタの提供。
【解決手段】コンテナの絶縁層の上に炭化水素ブロック及びシリコン含有ブロックを含む高分子材料を堆積してテクスチャライジング層３８”を形成し、紫外線照射及びオゾンへの暴露によりレリーフ又はポーラス・ナノ構造へ高分子フィルムを変換して、テクスチャライジングされたポーラス又はレリーフのシリコンオキシカーバイドフィルムを得る。次いで、前記テクスチャライジング層の上に導電材料４０”を堆積させ、下部電極が上部粗面を有する。別の態様において、第一及び第二の導電金属層を堆積させ、該金属層をアニーリングして周期的ネットワークとして構造化された表面転位を形成し、前記テクスチャライジング下層を形成し、導電金属を気相堆積させて前記テクスチャライジング層の表面転位の上に凝集して、アイランドクラスタ形態のナノ構造を形成する。
【選択図】図３Ｆ

Description

本発明は、一般に、半導体デバイスに関し、そしてより詳細には、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル構造及びＤＲＡＭセル構造を組み込む集積回路を形成するための用途における、半導体キャパシタ構造及び半導体キャパシタを形成する方法に関する。
集積回路の継続する高密度化及び小型化により、半導体メモリデバイスとして使用することができる面積はより小さくなった。例えば、高密度ダイナミックランダムアクセスメモリセル（ＤＲＡＭ）の作製において、メモリセルの記憶ノード（キャパシタ）に対して使用できる面積は小さい。しかしながら、キャパシタは、メモリセルの動作を保証するために最小の記憶容量を有していなければならない。デバイスがより速い速度でより多くの機能を実行することができるようにするには、記憶の増加も必要である。
限られた空間内でキャパシタの記憶面積を増加させるための技術がいくつも開発されてきた。例えば、トレンチ内に又は積層構造としてキャパシタを形成することによって、表面積の増加がなされてきた。記憶ノードを形成する下部電極の表面粗さを増加させることによっても、キャパシタの表面積増加が行われてきた。
半球グレイン(hemispherical grain)（ＨＳＧ）ポリシリコンの層として下部電極を形成することに関し、粗い上面を形成することによって電極表面積を増加させるための一つの従来法を、図１Ａ〜１Ｄに示す。図１Ａを参照すると、ＤＲＡＭキャパシタを形成するための予備的な処理段階における半導体ウエハフラグメント１０が示されている。ウエハフラグメント１０は、半導体材料１２（例えば、単結晶シリコン）とそれに隣接して形成された窒化物スペーサー１８を有するワード線１４、１６とを含んでいる。基板材料１２内の拡散領域２０は、ワード線１４、１６の間に配置され、そしてワード線１４、１６によって包含される(comprised)トランジスタゲートにより電気的に接続されている。絶縁層２２、例えば、ボロホスホシリケート(borophosphosilicate)ガラス（ＢＰＳＧ）は、半導体材料１２及びワード線１４、１６上に形成されている。ドープされた多結晶質プラグ２４は、絶縁層２２を通って形成され、ワード線１４、１６の間の拡散領域２０とキャパシタとの間に電気的コンタクトを与えている。コンタクト開口２６は、絶縁層２２を通ってプラグ２４まで形成されている。高濃度に(heavily)ドープされた及び実質的に非晶質又は擬似結晶質の薄いシリコン層２８が、絶縁層２２及びプラグ２４の上に堆積されている。
従来法に係る図１Ｂを参照すると、ドープされていない非晶質又は擬似結晶質シリコン層３０が、ドープされた非晶質又は擬似結晶質シリコン層２８の上に堆積されている。次いで、図１Ｃに示すように、ウエハフラグメント１０がシリコン供給源気体、例えば、シラン又はジシラン（矢印３２）に暴露されて、ドープされていない非晶質又は擬似結晶質シリコン層３０の表面内に導入されそして該表面上に分布されるシリコン結晶のシード(seed)層又は核形成(nucleation)中心を形成し、それに続く半球グレイン成長を促進する。次いで、ウエハフラグメント１０を熱的にアニーリングして、ドープされていない非晶質又は擬似結晶質シリコン層３０を、シード層のランダムに分布したシリコン結晶によって促進される結晶構造に変換する。前記熱処理は、多結晶質シリコンをシード結晶の周りに凝集させてＨＳＧポリシリコン３４を形成し、その結果、図１Ｄに示す記憶ノード構造３６を生じさせる。図示していないが、次いで、前記構造の上に薄いセル誘電層を形成し、続いて第二のセルプレート（すなわち、頂部電極）、典型的には、導電的に(conductivel
y)ドープされたポリシリコン又は金属ベース層を形成することによってＤＲＡＭセルを完成させる。
ＨＳＧポリシリコンは下部キャパシタ電極の表面積を増加させるが、キャパシタ表面積を増加させるための現行のＨＳＧ型方法は、物理的限界に近づいている。ＨＳＧシリコンを用いてコンテナ型キャパシタ構造を形成することの欠点は、表面積を増加させるのに必要な形態が導電フィルムの不正確な物理的変換の作用であることである。次世代パーツ型に必要な表面積拡大を得るのに必要とされるＨＳＧシリコン形態は、過剰消費される(over-consumed)、構造的に不安定である球状グレイン形成に近い。現行の技術では、整列された(ordered)ＨＳＧシリコン形成を行うことができず、そしてウエハを横切る温度勾配に由来し及びガスフロー動態に由来する望ましくないパターンが表面積拡大に大きな変動性(variability)を生じさせる。変換されるグレインの不正確な配列(ordering)及び大きさは、問題となることがある。例えば、シリコンのグレインは成長し過ぎ、そして不連続で且つ孤立したアイランドを形成する。更に、ＨＳＧシリコン成長があまりに広範囲にわたりそしてコンテナの反対側まで伸びる場合、キャパシタプレートの表面積は減少する。更に、シーディング(seeding)は即時のものでなく一定の及び持続した時間を要するものであるので、シーディングの初めに形成されたグレインは、シーディング段階の最後に堆積されたシードから形成されるグレインより大きい。表面積を増加させるには、キャパシタプレートの表面の上に、より正確で且つ均一な粗さを付与することが望ましいであろう。
本発明は、一般的に、半導体作製技術に関し、そしてより詳細には、キャパシタ電極の形成に関する。
一つの観点において、本発明は、半導体デバイスのキャパシタにおける下部電極構造を形成する方法を提供する。該方法の一つの態様において、セル導電層を堆積させて下部電極を形成する前に、ナノメートルサイズのレリーフを有する構造（以下、「ナノレリーフ」と記す）、又は、ナノメートルサイズの多くの小孔を有するフィルム（以下、「ナノポーラスフィルム」と記す）の形態の、粗面化された層（以下、「テクスチャライジング層」と記す）を形成する。該テクスチャライジング層は、実質的に均一な寸法（例えば、高さ、大きさ）を有する表面構造の周期的ネットワーク(periodic network)及び／又はナノ構造（ナノメートルサイズの構造）の整列されたアレイを備えていることができる。
前記方法の別の態様において、オゾン分解及び紫外線暴露後にレリーフ又はポーラス構造に変換される前駆体としてコンテナ開口の絶縁層の上に高分子材料を堆積させて、その結果、絶縁性シリコンオキシカーバイドフィルムを含むテクスチャライジング（粗面化）された(textured)層を生じさせる。前記高分子材料は、炭化水素ブロック及びシリコン含有ブロックを含んでいる。シリコン含有ブロックに対する炭化水素ブロックの体積比を変化させて、レリーフ構造又はポーラス構造としてナノ構造を形成することができる。前記フィルムをパンチエッチング（例えば、ＲＩＥ）して、導電材料（例えば、ポリシリコン、導電金属）の引き続く堆積のために、セルの底部において下に位置する(underlying)基板又は導電プラグに開口を開き、その結果、下部キャパシタ電極は上部粗面を有する。下部キャパシタ電極の形成後、前記構造を更に処理して、誘電層を堆積させそして該誘電層の上に上部キャパシタ電極を形成することによってキャパシタを完成させる。該キャパシタは、有効にＤＲＡＭセルに内蔵することができる。
本発明の方法の別の態様において、導電層を堆積させて下部キャパシタ電極を形成する前に、導電材料からテクスチャライジング下層を作製する。テクスチャライジング下層の形成において、コンテナ開口の絶縁層の上に第一の導電金属を堆積させ、該第一の金属層の上に第二の異なる導電金属を堆積させ、そして前記２つの金属層をアニーリングして、
その結果、好ましくは、ナノ構造物の周期的な及び整列されたアレイである、ひずみによって生じるレリーフパターン（以下、「ひずみレリーフパターン」と記す）中に、表面転位を含むテクスチャライジングされた層を生じさせる。次いで、前記テクスチャライジング層の上に気相の導電金属を堆積させ、それによって堆積金属は、島状のクラスタ（以下、「アイランドクラスタ」と記す）を形成する表面転位上に凝集する。好ましくは、テクスチャライジング層の表面転位を周期的ネットワークとして形成し、そして上に位置する導電層は金属アイランドクラスタの整列されたアレイを含む。次いで、誘電層を堆積させそして該誘電層の上に上部キャパシタ電極を形成することによって、キャパシタを完成させることができる。該キャパシタは、ＤＲＡＭセルに内蔵することもできる。
別の観点において、本発明はキャパシタを提供する。キャパシタは、ＤＲＡＭセルを備える回路を含む半導体回路に組み込むことができる。一つの態様において、キャパシタは、例えば、シリコンオキシカーバイドセラミック・ナノ構造を含むテクスチャライジング層の上に位置する導電層（例えば、ポリシリコン、導電金属）を備える下部キャパシタプレートと、該下部キャパシタプレートの上に位置する誘電層と、該誘電層の上に位置する上部キャパシタプレートとを備えている。テクスチャライジング層のナノ構造は、炭化水素ブロック及びシリコン含有ブロックを含む高分子材料の紫外線照射及びオゾン分解によって形成することができる。例えば、高分子材料のシリコン含有ブロックに対する炭化水素ブロックの体積比を変化させることによって、ポーラス（多孔）構造又はレリーフ構造、例えば、ストラット(strut)として、ナノ構造を付与することができる。
別の態様において、キャパシタは、導電金属テクスチャライジング層の上に位置する導電金属層を備える下部キャパシタ電極と、該下部（底部）電極の上に位置する誘電層と、該誘電層の上に位置する上部電極（例えば、ポリシリコン、導電金属）とを備えている。テクスチャライジング層は、上に位置する第一及び第二の導電金属の層をアニーリングすることによって形成される、導電金属を含む表面転位を含んでいる。導電金属層は、テクスチャライジング層の表面転位の上のクラスタ内に凝集する導電金属の気体状堆積物から形成される。好ましくは、テクスチャライジング層は表面転位の周期的ネットワークを含んでおり、そして上に位置する導電層は、金属アイランド構造の整列されたアレイを含んでいる。
別の観点において、本発明は、前記キャパシタのいずれかを組み込む集積回路（ＩＣ）デバイスを提供する。ＩＣデバイスは、例えば、メモリセルのアレイと、内部回路と、メモリセルアレイの半導体基板内のアクティブ領域と電気的コンタクト状態にありそしてコンテナ開口内に形成されるキャパシタ少なくとも１つとを備えていることができる。一つの態様において、キャパシタは、炭化水素ブロック及びシリコン含有ブロックを含む高分子材料の紫外線照射及びオゾン分解によって形成される高分子シリコン含有セラミックからなるナノ構造を含むテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートを備えている。ＩＣデバイスの別の態様において、キャパシタの下部キャパシタ電極は、上に位置する２つの異なる導電金属層のアニーリングされた層から形成された表面転位を含むテクスチャライジング下層と、該テクスチャライジング層の表面転位上への導電金属の気体状堆積物から形成された導電金属の凝集したアイランドクラスタを含む、上に位置する導電層とを備えていることができる。
有利なことに、本発明の方法は、ＨＳＧシード層形成に関して必要とされるランダムなシーディング及び熱的処理変換を必要とせず、そして下部キャパシタ電極の下層のトポグラフィー配列に対して高いレベルの制御を与える。ＨＳＧシリコン形成を用いてキャパシタを形成する従来法とは異なり、本発明の方法から得られるキャパシタのテクステャ（粗面構造）は、ランダムに創出されたものではなく、そして概して均一なパターン及び高さを有している。従って、キャパシタの大きさは、より限定的に設計し及び作製することが
でき、このことはメモリセルの作製を容易にする。更に、本発明の方法によれば、表面積を増加させるのに必要な形態は、ＨＳＧシリコンフィルムの場合におけるような導電フィルムの物理的変換の作用でなく、そして先在するトポグラフィー（表面の起伏）上へのコンフォーマルな導電層（すなわち、先在するトポグラフィーと同じトポグラフィーを有する導電層）の容易な堆積を可能とする。更に、ＨＳＧシリコン堆積及び熱的変換に必要な温度は、いずれの配線工程(back end-of-line)材料（金属）が許容することができる温度より高く、このことは、キャパシタの形成を、前記低温材料が堆積されるより前に限定する。本発明の方法は、低温で整列された粗さを創出することができ、そして従って、処理フロー中の何れの場所においてもキャパシタを形成することができるという利点を有している。
以下に、説明の目的のためだけである添付図面を参照しながら、本発明の好ましい態様を記載する。図面の全体にわたり、参照符号を図面に用い、そして同じ参照符号は、いくつかの図面の全体にわたり及び本明細書中で同じ又は同様な部分を示すように用いる。
本発明の好ましい態様を説明するためだけの目的の図面であって、本発明を限定するための目的ではない図面を参照しながら、本発明を一般的に説明する。図面は、本発明による半導体デバイスの作製に用いるための処理段階を示している。処理段階が全作製過程の一部のみであることは、容易に明白であろう。
本明細書において、用語「半導体ウエハフラグメント」又は「ウエハフラグメント」又は「ウエハ」は、限定的でなく、バルクの半導体材料、例えば、半導体ウエハ（単独又はウエハに他の材料を含むアセンブリーで）、及び半導体材料層（単独又は他の材料を含むアセンブリーで）を含む半導体材料を含むいずれかの構成を意味するものと理解されたい。用語「基板」は、限定的でなく、前記半導体ウエハフラグメント又はウエハを含むいずれかの支持構造を称する。
ＤＲＡＭセルのキャパシタ中に下部電極を形成する方法における、本発明による方法の第一の態様を、図２Ａ〜２Ｈを参照しながら記載する。
図２Ａを参照すると、キャパシタの形成の予備的処理段階におけるウエハフラグメント１０’が示されている。進行中の(in progress)ウエハフラグメント１０’は、半導体ウエハ基板又はウエハを、その上に形成される半導体層１つ以上又は他の形成物を含む種々の処理層、及び半導体デバイスのアクティブ又は動作性部分と共に備えていることができる。
ウエハフラグメント１０’は、基板１２’、例えば、単結晶シリコンと、ワード線１４’、１６’と、ワード線間で基板１２’に形成された拡散領域（アクティブ領域）２０’とを備えており、該拡散領域は、ソース／ドレーン領域の形態で存在している。ＢＰＳＧの層２２’又は他の適当な絶縁材料を基板１２’及びワード線１４’、１６’の上に堆積させた。キャパシタ５２’と拡散領域２０’との間の電気的コンタクトとして絶縁層２２’を通る開口中に、ドープされた多結晶を含むプラグ２４’を堆積させた。前記構造は、当業界において公知であり及び使用される常法によって形成することができる。コンテナ開口、すなわち側壁３６’及び底部部分３７’を有する開口２６’を、通常に、絶縁層２２’中にエッチングしてプラグ２４’を露出させた。
図２Ｂに示すように、本発明のこの態様により、絶縁層２２’の上にテクスチャライジング層３８’として、絶縁性シリコンオキシカーバイドセラミックを含む３次元セラミック・ナノ構造化されたフィルムを形成し、引き続いて堆積される導電層４０’の表面積を増加させる。前記構造は、例えば、チャン（Chan）ら,Science,286:1716-1719(1999),及
びフェリー-ボビン（Phely-Bobin）ら,Adv.Mater.,12(17):1257-1261(2000)に記載されている。
テクスチャライジング層３８’の構造及びトポグラフィーは、テクスチャライジング層の形成に用いられる高分子材料、濃度及び処理パラメータにより変化させることができる。さらに詳細には、例えば、高分子材料、共重合体濃度、及び堆積される高分子層を硬化させるのに用いられるパラメータを変化させることによって、ポーラス（多孔）構造又はレリーフ構造、例えば、特に、ストラット（柱状）、ジャイロイド（螺旋状）の形態の、所望の種々のナノ構造を与えるようにテクスチャライジング層３８’を作製することができる。更に、共重合体／高分子材料の分子量を変化させることによって、小孔サイズ及び特に面積の範囲を得ることができる。得られるテクスチャライジング層は、均一な高さ及び断面寸法を通常に有する高密度のナノ構造を含んでいる。好ましくは、得られるナノ構造は、３次元における周期性を有して高度に(highly)整列されている。
高分子材料は、炭化水素ブロック及びシリコン含有ブロックを含んでいる。テクスチャライジング層３８’のナノ構造を形成するための高分子材料の例は、Ａ1ＢＡ2型のシリコン含有トリブロック共重合体〔ここで、「Ａ」共重合体は、炭化水素ブロック、例えば、ポリイソプレンであり、そして「Ｂ」共重合体は、シリコン含有ブロック、例えば、ポリ（ペンタメチルジシリルスチレン）（ポリ（ＰＭＤＳＳ））である〕を含んでいる。前記高分子材料は、チャン（Chan）らによる前記文献(1999)に記載されている。他の有用な高分子材料は、フェリー-ボビン（Phely-Bobin）らによる文献(2000)に記載のポリ（ジメチルシロキサン）、及びパリレン、例えば、パリレン−Ｎ（ＰＡ−Ｎ）及びＰＡ−Ｆ、ポリテトラフルオロエチレン（テフロン（登録商標））、及びポリナフタレンを含んでいる。
テクスチャライジング層は、ブロック共重合体前駆体中のシリコン含有ブロックに対する炭化水素ブロックの体積比を変化させることにより、ポーラス構造又はレリーフ構造として作製することができる。例えば、２４／１００／２６（ｋｇ／モル）のトリブロック共重合体（Ａ1ＢＡ2）組成を用いて、シリコン含有ブロック（例えば、ポリ（ＰＭＤＳＳ））のマトリックス中に二重ジャイロイド（二重螺旋）形態の炭化水素ブロック（例えば、ポリイソプレン）ネットワークを形成し、そして続いて硬化させナノポーラス構造を形成することができる。比較のため、４４／１６８／１１２（ｋｇ／モル）のトリブロック共重合体（Ａ1ＢＡ2）組成を用いて、ナノレリーフ構造に変換することができる、炭化水素ブロック（例えば、ポリイソプレン）のマトリックス中に逆二重ジャイロイド形態のシリコン含有ブロック（例えば、ポリ（ＰＭＤＳＳ））ネットワークを形成することができる。
テクスチャライジング層３８’を形成するために、コンテナ開口２６’の側壁３６’を含む絶縁層２２’の上に、及びプラグ２４’の上に、高分子材料を堆積させる。例えば、蒸着重合(vapor deposition polymerization)（ＶＤＰ）、スピンオン(spin-on)法、又はラングミュア・ブロジェット（Ｌ−Ｂ）法を含む当業界において公知であり及び使用される常法によって、高分子材料を堆積させることができる。次いで、高分子層を紫外線（ＵＶ）照射及びオゾン（Ｏ3）に暴露して、その結果、図示した態様（図２Ｂ）においてストラットの形態である、テクスチャライジング層３８’を形成するレリーフ又はポーラスのナノ構造を生じさせる。
一つの態様において、当業界において従来より知られており及び使用される蒸着重合（ＶＤＰ）によって、絶縁層２２’の上に高分子材料を堆積させることができる。簡潔に記載すると、通常のＶＤＰは、原料材料又は前駆体を加熱して分子を気化させ、高温での熱分解により蒸気を単量体に分解し、そして次いで蒸着室(deposition chamber)中で基板上に単量体を凝縮及び重合させることによって実施することができる。例えば、粉末ジ−ｐ
−キシレン（二量体）を約１５０℃まで加熱して分子を気化させ、温度約６５０℃での熱分解により蒸気を単量体に分解し、そして次いで、５０ｍＴｏｒｒにおいて低分解速度約５０〜７０オングストローム／分及び室温でシリコン基板上に単量体を堆積させることによるＶＤＰによって、パリレン−Ｎ（ＰＡ−Ｎ）フィルムを堆積させることができる。
例えば、米国特許第６，０２２，５９５号（マクドナルド（McDonald）ら）（その参照をもって本文献の開示内容が本明細書に含まれる）に記載の電界増加型(field enhanced)
蒸着重合（ＦＥＶＤＰ）によって、高分子フィルムを堆積させることもできる。ＦＥＶＤＰにおいて、基板上への高分子フィルムの蒸着重合の速度を高めるために電界を用いる。簡潔に記載すると、基板を電圧源に接続して平行プレートキャパシタの２つの電極のうちの１つを形成し、そしてパラメータ、例えば、圧力及び温度が予め定められたレベルに維持される真空室内にキャパシタを置く。堆積させるべき所望の高分子フィルムの気体状単量体を前記室に供給し、そしてキャパシタの電極又はプレートの間にフローさせる。本発明に有用な前記高分子の例は、パリレン、例えば、ＰＡ−Ｎ及びＰＡ−Ｆ、テフロン（登録商標）（すなわち、ポリテトラフルオロエチレン）、及びポリナフタレンを含んでいる。電極に十分な電圧をかけて、単量体をその化学的結合を破壊することなしに分極させるように働く電界を電極間に発生させると、分極した単量体は反応してウエハの上に高分子フィルムを形成する。ウエハを回転させて、堆積の間に厚さの均一性を高めることができる。
ＦＥＶＤＰによる高分子フィルムの堆積の一例において、シリコン基板上へのポリ−ｐ−キシレン（ＰＡ−Ｎ）フィルムの典型的な堆積条件は、以下のとおりである：平行プレートキャパシタを用い、前駆体温度約１２０〜１５０℃、反応温度約６５０℃、基板温度約２５℃、堆積圧力約５０ｍＴｏｒｒ、堆積時間約５０分、及び電界強度０〜６００Ｖ／ｃｍ。室がベース圧力を超えてその圧力を増加させ始めたときに、電界をかける。
通常の装置及び処理段階を用いて絶縁層２２’上に高分子材料の溶液をスピンコートするスピンオン法によって、高分子材料を堆積させることもできる。前記適用(application)において、自立ポスト型(free-standing post-type)キャパシタが構成されるであろう。スピンオン堆積の典型的パラメータは、ウエハ回転約５００ｒｐｍ〜５，０００ｒｐｍ、及び有機溶媒、例えば、トルエン又はクロロホルム中に高分子材料約４〜約６重量％を含む溶液を含んでいる。
ウエハを水中に入れ(submerge)、次いで空気／水界面を通して引き上げる垂直移動(vertical transfer)法を用いて、高分子材料を水面上に懸濁しそして絶縁層の表面上にフィルムとして移す、通常のラングミュア・ブロジェット（Ｌ−Ｂ）堆積法を用いて、高分子材料を堆積させることもできる。
堆積後、室温において適当な時間、例えば、約６０〜約９０分間、フローするオゾン雰囲気（２％）及び紫外（ＵＶ）線（好ましくは、２５４ｎｍ）に同時に、高分子フィルム層を暴露する。酸化環境（オゾン及び紫外線、又は酸素プラズマ）への暴露により、炭化水素ブロック部分の選択的除去及びシリコン含有ブロックのシリコンオキシカーバイドセラミック・ナノ構造への変換が生じ、その結果、テクスチャライジング層３８’が得られる。図２Ｂに示すように、テクスチャライジング層は、ストラットの形態である。シリコン含有ブロックに対する炭化水素ブロックの相対的体積比は、ナノポーラス又はナノレリーフ構造のいずれが生じるかを変えることができる。
図２Ｃに示すように、続いて堆積される導電フィルムがプラグ２４’を電気的コンタクト状態にあるようにするため、絶縁テクスチャライジング層３８’の一部を除去して、プラグ２４’の上に位置するコンテナ開口２６’の底部３７’をクリアにする。これによっ
て、基板１２’中の拡散領域２０’から、プラグ２４’を通り、そして直後に形成される下部電極４２’までの導電経路が保証される。例えば、セル側壁３６’の上にテクスチャライジングされたフィルムを残して、セルの底部３７’及び水平ウエハ表面３９’を含む、水平表面から材料を除去する、通常のドライエッチング、例えば、反応性イオンエッチング（ＲＩＥ）又はスパッタエッチングを用いるパンチエッチングによって、テクスチャライジング層３８’を除去することができる。
ここで図２Ｄを参照すると、テクスチャライジング層３８’上のウエハ上に及びプラグ２４’上にコンフォーマルに(conformally)導電層４０’を堆積させて下部電極４２’を形成する。典型的な導電材料は、ドープされた非晶質、多結晶質、及び擬似結晶質シリコン、又は導電金属、例えば、タングステン、白金、チタン、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、タンタル（Ｔａ）、及び他の同様な元素及びその合金（例示の態様においてはポリシリコンである）を含んでいる。導電金属に対して、常法、例えば、化学的気相成長法（ＣＶＤ）、又は物理的気相成長法（例えば、スパッタリング）を用いて、導電金属を堆積させることができる。導電層４０’のテクスチャは、下に位置するテクスチャライジング層の構造及びトポグラフィーに基づいて一般的に予測することができる。好ましくは、導電層４０’は、一般的に規則的なパターン及び均一な高さを有するテクスチャを有している。
図２Ｅを参照すると、次の研磨(polishing)段階のスラリーがセル開口内に入りそしてセルに混入することを防止するために、好ましくは、バリヤ層４４’を堆積させてコンテナ開口２６’を充填する。典型的なバリヤ層４４’は、レジスト材料、例えば、ノボラック(novolak)高分子樹脂を含んでいる。
図２Ｆを参照すると、次いで、ウエハフラグメント１０’は平坦化されて絶縁層２２’の水平表面３９’から導電層４０’が除去される。前記平坦化は、例えば、通常の化学機械的研磨（ＣＭＰ）法によって達成することができる。
次いで、常法を用いてコンテナ開口２６’からバリヤ層（例えば、レジスト）４４’を除去して、その結果、図２Ｇに示す下部電極４２’を得る。非金属（シリコン）キャパシタ構成に対して典型的なレジスト除去法は、ウエハを硫酸（Ｈ2ＳＯ4）及び酸化剤、例えば、過酸化水素（Ｈ2Ｏ2）の溶液に浸漬するピラニア(piranha)ウェットエッチングである。金属キャパシタ構成に対して、レジストストリッピングとして、有機溶媒、例えば、ＳＴ２２及びＳＴ２６（ＡＴＭＩ社(ATMI,Inc.)、ダンベリー（Danbury）、コネチカット州）及びＡＬＥＧ８２０（マリンクロト・ベーカー(Mallinckrodt Baker)、ニュージャージー州）を用いることができる。
当業者に周知の技術を用いて、引き続きの処理段階を実施する。ウエハフラグメント１０’をフッ化水素酸（ＨＦ）洗浄に付して、例えば、当業界に公知の常法により、ＨＦ溶液中にウエハを浸漬することによって又はＨＦ蒸気処理によって、下部（底部）電極４２’上に形成されていることがある元からある(native)酸化物を除去する。
図２Ｈを参照すると、典型的には、ＣＶＤによって、下部電極４２’の粗面の上に、薄い誘電層４８’をコンフォーマルに堆積させる。シリコンキャパシタに対して、誘電層４８’は、典型的は、窒化ケイ素（Ｓｉ3Ｎ4）を含んでいる。金属キャパシタに対して、典型的な誘電層４８’は、五酸化タンタル（Ｔａ2Ｏ5）である。次いで、誘電層４８’の上に導電材料を堆積させて頂部（上部）キャパシタプレート電極５０’を形成する。頂部電極５０’は、導電材料、例えば、ドープされたポリシリコン又は導電金属を含んでいる。金属プレートに対して、常法、例えば、ＣＶＤ、又は物理的気相成長法（例えば、スパッタリング）によって、誘電層４８’の上に導電材料を堆積させてキャパシタ構造５２’を
完成させることができる。
ここで、図３Ａ〜３Ｆを参照しながら、キャパシタ５２"中に下部電極４２"を形成することに関して、本発明の方法の第二の態様を記載する。図３Ａを参照すると、ウエハフラグメント１０’と同様に、予備的処理段階のウエハフラグメント１０"が示されている。ウエハフラグメント１０"は、基板１２"、ワード線１４"、１６"、拡散領域２０"、絶縁層２２"、プラグ２４"、及びコンテナ開口２６"を含む。
図３Ｂを参照すると、第一の導電金属を、絶縁層２２"の上にコンフォーマルに堆積させて下層５４"を形成する（示した例において第一の導電金属は白金（Ｐｔ）である）。常法を用いて、例えば、化学的気相成長法（ＣＶＤ）、又は物理的気相成長法（例えば、スパッタリング）によって、第一の導電金属を堆積させることができる。
次いで、下層５４"の上に第一の導電金属とは異なる第二の導電金属の連続的単層５６"を堆積させることによってテクスチャライジング層３８"を形成する（示した例において第二の導電金属は銀（Ａｇ）である）。図３Ｂに示した例において、２つの銀の単層５６"が示されている。常法、例えば、化学的気相成長法（ＣＶＤ）、蒸着(evaporation)（クヌーセン・セル）、又は物理的気相成長法（例えば、スパッタリング）を用いて第二の導電金属を堆積させることができる。好ましくは、銀（Ａｇ）の単層を、温度約４００Ｋで堆積させる。
次いで、Ａｇ及びＰｔ金属層を温度約８００Ｋまでアニーリングし、その結果、図３Ｃに示すテクスチャライジング層３８"を得る。アニーリングの間、Ａｇ原子は、下に位置するＰｔ原子と整列(align)しようとする。アニーリングは、Ｐｔ下層５４"及びＡｇ上層５６"の間に格子不整合を生じさせ、その結果、Ａｇ原子がＰｔ層５４"上で十分に対称的なひずみレリーフパターン又は格子を形成するように強いる圧縮ひずみを生じる。形成されるひずみレリーフパターンは、例えば、複数のユニットセルを含む三方晶系(trigonal)転位ネットワークであることができる。好ましくは、テクスチャライジング層３８’は、２次元構造の整列されたアレイとして表面転位の周期的ネットワークを含んでいる。前記構造は、例えば、ブロマン（Bromann）ら,Eur.Phys.J.D.,9:25-28(1999)に記載されている。
図３Ｄを参照すると、テクスチャライジング層３８"を形成した後、次いで、テクスチャライジング層３８"の上に、導電金属（示した例では銀である）の層４０"を気相で堆積させて下部電極４２"を形成することができる。常法により、好ましくは、蒸着法により、導電金属を気体状で堆積させる。
テクスチャライジング層３８"の転位（レリーフ）構造又はナノ構造の斥力は、堆積金属を凝集させそしてアイランドクラスタを形成させる。導電金属層４０"のアイランド形成は、増加容量に有効である全キャパシタ構造の表面積を増加させる。得られる導電層４０"は、導電金属を含む、概ね等しく隔置された(spaced)構造を含んでいる。気体状の銀は、低温である約１００Ｋ〜約１３０Ｋで堆積させることが好ましい。このことにより、好ましくは、一つのアイランドクラスタが、下に位置するテクスチャライジング層の各ネットワークユニットセル内で核となる(nucleate)、高密度のクラスタアイランドが達成される。
記載したＡｇクラスタアレイの他に、導電層４０"は、例えば、他の金属の組み合わせの中で、白金（Ｐｔ）下層上に堆積された単層の銅（Ｃｕ）をアニーリングすることによって形成されるテクスチャライジング層３８"上のコバルト（Ｃｏ）クラスタを含んでいることができる。
テクスチャライジング層３８"のレリーフパターンは、堆積する金属導電上層４０"に対する「シード」層として働く。しかしながら、現行のＨＳＧ形成とは異なり、「シーディング(seeding)」はランダムでなく、そして金属上層４０"のクラスタ配置は、より正確に整列される。
下部電極４２"を形成した後、当業者に周知の技術を用いて引き続きの処理段階を実施してキャパシタを完成させる。図３Ｅを参照すると、コンテナ開口２６"にバリヤ（レジスト）層４４"を充填し、そして、例えば、ＣＭＰによって絶縁層２２"の水平表面３９"から導電金属層４０"を除去する。次いで、図３Ｆに示すように、コンテナ開口２６"からバリヤ層４４"を除去し、そして下部（底部）電極４２"の表面から元からある酸化物を除去するように設計された洗浄処理、例えば、ＨＦ洗浄を実施する。下部電極４２"の上に薄い誘電層（例えば、Ｔａ2Ｏ5）４８"をコンフォーマルに堆積させ、そして導電材料（例えば、導電金属）を堆積させて頂部電極５０"を形成してキャパシタ構造５２"を完成させる。頂部電極は、ハイブリッド金属／絶縁体／シリコンキャパシタを生じるポリシリコンを含んでいることもできる。
法令に従って、構造的及び方法的特徴に関して本発明を多少なりとも明確に言語により記載してきた。しかしながら、本明細書に開示した手段は、本発明を実施する上での好ましい形態を含むものであるので、本発明は、示し及び記載した特定の特徴に限定されるものでないことが理解されよう。従って、本発明は、均等論に基づき適正に解釈される特許請求の範囲内の総ての形態又は変形を含むものである。
キャパシタ電極を形成する従来法による処理順序の予備的段階における半導体ウエハの横断面略図である。 従来法によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図１Ａのウエハフラグメントの図である。 従来法によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図１Ａのウエハフラグメントの図である。 従来法によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図１Ａのウエハフラグメントの図である。 処理順序の予備的段階における半導体ウエハの横断面略図である。 本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。 本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。 本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。 本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。 本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。 本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。 本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。 処理順序の予備的段階における半導体ウエハの横断面略図である。 本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。 本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。 本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。 本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。 本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。
符号の説明
１０・・・半導体ウエハフラグメント
１２・・・半導体材料
１４，１６・・・ワード線
２０・・・拡散領域
２２・・・絶縁層
２４・・・プラグ
２６・・・開口
２８・・・ドープされた非晶質又は擬似結晶質シリコン層
３０・・・ドープされていない非晶質又は擬似結晶質シリコン層
３４・・・ＨＳＧポリシリコン
３６・・・記憶ノード構造
１０’・・・ウエハフラグメント
１２’・・・基板
１４’，１６’・・・ワード線
２０’・・・拡散領域
２２’・・・絶縁層
２４’・・・プラグ
２６’・・・開口
３６’・・・側壁
３７’・・・底部
３８’・・・テクスチャライジング層
４０’・・・導電層
４２’・・・下部電極
４４’・・・バリヤ層
４８’・・・誘電層
５０’・・・頂部電極
５２’・・・キャパシタ
１０’’・・・ウエハフラグメント
１２’’・・・基板
１４’’，１６’’・・・ワード線
２０’’・・・拡散領域
２２’’・・・絶縁層
２４’’・・・プラグ
２６’’・・・コンテナ開口
３８’’・・・テクスチャライジング層
３９’’・・・水平表面
４０’’・・・導電層
４２’’・・・下部電極
４４’’・・・バリヤ層
４８’’・・・誘電層
５０’’・・・頂部電極
５２’’・・・キャパシタ
５４’’・・・下層
５６’’・・・上層

Claims (46)

  1. 下部キャパシタ電極を形成する方法であって、
    基板の上に第一の金属層を堆積させること、
    前記第一の金属層の上に１つ以上の第二の金属層を堆積させること、及び
    前記第一及び第二の金属層をアニーリングすること、
    によってテクスチャライジング層を形成することと、
    前記テクスチャライジング層の上に気相で第三の金属層を堆積させて、前記下部キャパシタ電極を形成することと、
    を含む方法。
  2. 下部キャパシタ電極を形成する方法であって、
    基板の上に第一の金属層を堆積させ、前記第一の金属層の上に第二の金属層を堆積させ、そして前記第一及び第二の金属層をアニーリングして金属含有ナノ構造の周期的ネットワークを形成することによって、テクスチャライジング層を形成することと、
    前記テクスチャライジング層の上に気相で第三の金属層を堆積させて、前記下部キャパシタ電極を形成することと、
    を含む方法。
  3. 基板の上に位置する絶縁層内の開口中に下部キャパシタ電極を形成する方法であって、
    前記絶縁層の上に第一の金属層を堆積させることと、
    前記第一の金属層の上に第二の金属層を堆積させることと、
    前記第一及び第二の金属層をアニーリングして、周期的に配列されるナノ構造を含むテクスチャライジング層を形成することと、
    前記テクスチャライジング層の上に気相で第三の金属層を堆積させ、該堆積する第三の金属層が前記テクスチャライジング層の上に凝集してクラスタを形成することと、
    を含む方法。
  4. 基板と、該基板の上に位置する絶縁層と、該絶縁層中の開口内にあり且つ前記基板内のアクティブ領域と電気的コンタクト状態にある導電プラグと、前記絶縁層を通って前記導電プラグの表面まで延びるコンテナ開口とを備える半導体デバイスにおけるキャパシタを形成する方法であって、
    前記絶縁層の上に第一の金属層を形成し、前記第一の金属層の上に第二の金属層を形成し、そして前記第一及び第二の金属層をアニーリングして前記絶縁層の上に金属含有表面転位を形成することによって、テクスチャライジング下層を形成することと、
    前記テクスチャライジング層の上に気相で第三の金属層を堆積させることによって前記テクスチャライジング層の上に導電層を形成して下部キャパシタ電極を形成し、前記堆積する第三の金属層が前記テクスチャライジング層の上に凝集して前記テクスチャライジング層の表面転位の上にアイランドクラスタを形成することと、
    バリヤ層を形成して前記コンテナ開口を充填することと、
    前記絶縁層の水平表面から前記金属層を除去することと、
    前記コンテナ開口から前記バリヤ層を除去することと、
    前記下部電極の上に誘電層を形成することと、
    前記誘電層の上に上部キャパシタ電極を形成することと、
    を含む方法。
  5. 前記堆積する第三の金属層が前記テクスチャライジング層の上でクラスタへと凝集する、請求項１又は２に記載の方法。
  6. 前記第三の金属層を堆積させた結果、前記テクスチャライジング層の上に複数のアイラ
    ンドクラスタが形成される、請求項１、２、３、又は４に記載の方法。
  7. 前記テクスチャライジング層がひずみレリーフパターンを含む、請求項１、２、３、又は４に記載の方法。
  8. 前記第一の金属を堆積させることが、化学気相成長又は物理気相成長によるものである、請求項１、２、３、又は４に記載の方法。
  9. 前記第二の金属を堆積させることが、化学気相成長、蒸着、又は物理気相成長によるものである、請求項１、２、３、又は４に記載の方法。
  10. 前記第二の金属を堆積させることが、前記第二の金属の複数の単層を堆積させることを含む、請求項１、２、３、又は４に記載の方法。
  11. 前記第三の金属を蒸着法によって堆積させる、請求項１、２、３、又は４に記載の方法。
  12. 前記第一の金属が白金を含む、請求項１、２、３、又は４に記載の方法。
  13. 前記第二の金属が銀及び銅からなる群より選ばれる、請求項１、２、３、又は４に記載の方法。
  14. 前記第二及び第三の金属が銀を含む、請求項１、２、３、又は４に記載の方法。
  15. 前記第一の金属が白金であり、そして前記第二の金属が銅であり、そして前記第三の金属がコバルトである、請求項１、２、３、又は４に記載の方法。
  16. 前記第三の金属層を堆積させることの後に、
    前記下部キャパシタ電極の上に誘電層を形成することと、
    前記誘電層の上に上部キャパシタ電極を形成することと、
    を更に含む、請求項１、２、３、又は４に記載の方法。
  17. 前記基板が拡散領域を含み、そして導電プラグを、前記絶縁層を通る開口中に且つ前記拡散領域及び下部キャパシタ電極と電気的コンタクト状態に形成する、請求項１、２、３、又は４に記載の方法。
  18. 前記キャパシタをＤＲＡＭセルに内蔵する、請求項１、２、３、又は４に記載の方法。
  19. 前記第三の金属層を堆積させることの後に、バリヤ層を形成して前記コンテナ開口を充填することと、前記絶縁層の水平表面から前記下部キャパシタ電極の前記金属層を除去することと、前記コンテナ開口からバリヤ層を除去することと、を更に含む、請求項３に記載の方法。
  20. 前記バリヤ層がレジスト材料を含む、請求項１９に記載の方法。
  21. テクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートであって、前記テクスチャライジング層は実質的に均一な寸法のナノ構造の整列されたアレイ中に少なくとも二つの金属のアニーリングされた層を備える、下部キャパシタプレートと、
    前記下部キャパシタプレートの上に位置する誘電層と、
    前記誘電層の上に位置する上部キャパシタプレートと、
    を備えるキャパシタ。
  22. 前記導電層が複数の金属アイランドクラスタを含む、請求項２１に記載のキャパシタ。
  23. テクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートであって、前記テクスチャライジング層はアニーリングされた金属を含む表面転位を含み、前記上に位置する導電金属層は前記テクスチャライジング層の前記表面転位の上の金属のクラスタを含む、下部キャパシタプレートと、
    前記下部キャパシタプレートの上に位置する誘電層と、
    前記誘電層の上に位置する上部キャパシタプレートと、
    を備えるキャパシタ。
  24. テクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートであって、前記テクスチャライジング層は絶縁層の上に位置するアニーリングされた金属を含む表面転位の周期的ネットワークを備え、前記導電層は前記テクスチャライジング層の前記表面転位の上のナノ構造の整列されたアレイを備える、下部キャパシタプレートと、
    前記下部キャパシタプレートの上に位置する誘電層と、
    前記誘電層の上に位置する上部キャパシタプレートと、
    を備えるキャパシタ。
  25. テクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートであって、前記テクスチャライジング層は表面転位を含む第一及び第二の金属のアニーリングされた層を備え、前記導電層は前記テクスチャライジング層の前記表面転位の上に金属の凝集されたアイランドクラスタを備える、下部キャパシタプレートと、
    前記下部キャパシタプレートの上に位置する誘電層と、
    前記誘電層の上に位置する上部キャパシタプレートと、
    を備えるキャパシタ。
  26. 前記テクスチャライジング層がひずみレリーフパターンを備える、請求項２３、２４、又は２５に記載のキャパシタ。
  27. 前記テクスチャライジング層が、複数のユニットセルを含む三方晶系転位ネットワークを備える、請求項２３、２４、又は２５に記載のキャパシタ。
  28. 前記上に位置する導電層が、前記転位ネットワークの単一のユニットセル内にアイランドクラスタ１つを含む、請求項２７に記載のキャパシタ。
  29. 前記テクスチャライジング層が第一及び第二の金属のアニーリングされた層を含み、前記第一の金属が白金からなる群より選ばれ、そして前記第二の金属が銀及び銅からなる群より選ばれる、請求項２３、２４、又は２５に記載のキャパシタ。
  30. 前記テクスチャライジング層が白金及び銀のアニーリングされた層を含み、前記上に位置する導電層が銀を含む、請求項２３、２４、又は２５に記載のキャパシタ。
  31. 前記テクスチャライジング層が白金及び銅のアニーリングされた層を含み、前記上に位置する導電層がコバルトを含む、請求項２３、２４、又は２５に記載のキャパシタ。
  32. 前記上部キャパシタプレートがドープされたポリシリコンを含む、請求項２３、２４、又は２５に記載のキャパシタ。
  33. 前記上部キャパシタプレートが金属を含む、請求項２３、２４、又は２５に記載のキャパシタ。
  34. 前記キャパシタがＤＲＡＭセルに内蔵される、請求項２３、２４、又は２５に記載のキャパシタ。
  35. 前記テクスチャライジング層が第一及び第二の金属のアニーリングされた層を含み、前記上に位置する導電層が第三の金属の気体状堆積物を含む、請求項２３、２４、又は２５に記載のキャパシタ。
  36. 前記導電層が第三の金属の気体状堆積物を含んで、前記凝集されたアイランドクラスタを形成する、請求項２５に記載のキャパシタ。
  37. 請求項２３、２４、又は２５に記載のキャパシタを備える、半導体回路。
  38. 前記ナノ構造が周期的ネットワークを形成し、前記上に位置する導電層がアイランドクラスタの整列されたアレイを備える、請求項３７に記載の半導体回路。
  39. メモリセルのアレイと、
    内部回路と、
    絶縁材料内の開口中にあり且つ前記メモリセルアレイの半導体基板内のアクティブ領域と電気的コンタクト状態にある、請求項２３、２４、又は２５に記載のキャパシタ少なくとも１つと、
    を備える集積回路。
  40. 半導体デバイスにおけるキャパシタを形成する方法であって、
    絶縁層の上に第一の金属を堆積させ、該第一の金属の上に第二の金属を堆積させ、そして前記第一及び第二の金属をアニーリングしてテクスチャライジング層を形成することと、
    前記テクスチャライジング層の上に導電層を形成することと、
    を含む方法。
  41. 前記テクスチャライジング層が、プラチナと、銀及び銅の少なくとも一方とを含む、請求項４０に記載の方法。
  42. 前記テクスチャライジング層の上に前記導電層を形成することが、気相で金属を堆積させることを含む、請求項４０に記載の方法。
  43. 前記導電層が金属アイランドクラスタを含む、請求項４０に記載の方法。
  44. 半導体デバイスにおけるキャパシタを形成する方法であって、
    基板の上に第一の金属のコンフォーマル層を堆積させ、前記第一の金属層の上に第二の金属の１つ以上のコンフォーマル層を堆積させ、そして前記第一及び第二の金属層をアニーリングしてテクスチャライジング層を形成することと、
    前記テクスチャライジング層の上に気相で第三の金属層を堆積させることと、
    を含む方法。
  45. 前記第二の金属を堆積させることが、前記第二の金属の複数の単層を堆積させることを含む、請求項４４に記載の方法。
  46. 半導体デバイスにおけるキャパシタを形成する方法であって、
    絶縁層中の開口内に第一の金属のコンフォーマル層を堆積させ、前記第一の金属層の上に第二の金属のコンフォーマル層を堆積させ、そして前記第一及び第二の金属層をアニーリングして前記開口内の前記絶縁層の上にテクスチャライジング層を形成することと、
    前記テクスチャライジング層の上に気相で第三の金属層を堆積させて下部キャパシタ電極を形成し、前記第三の金属層は前記テクスチャライジング層の上に凝集してナノ構造を形成することと、
    前記下部キャパシタ電極の上に誘電層を形成することと、
    上部キャパシタ電極を形成することと、
    を含む方法。
JP2008264035A 2002-01-16 2008-10-10 Ｄｒａｍセルキャパシタの電極表面積拡大方法 Pending JP2009060121A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/050,390 US6794704B2 (en) 2002-01-16 2002-01-16 Method for enhancing electrode surface area in DRAM cell capacitors

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003562941A Division JP4423541B2 (ja) 2002-01-16 2003-01-16 Ｄｒａｍセルキャパシタの電極表面積拡大方法

Publications (1)

Publication Number Publication Date
JP2009060121A true JP2009060121A (ja) 2009-03-19

Family

ID=21964982

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003562941A Expired - Fee Related JP4423541B2 (ja) 2002-01-16 2003-01-16 Ｄｒａｍセルキャパシタの電極表面積拡大方法
JP2008264035A Pending JP2009060121A (ja) 2002-01-16 2008-10-10 Ｄｒａｍセルキャパシタの電極表面積拡大方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2003562941A Expired - Fee Related JP4423541B2 (ja) 2002-01-16 2003-01-16 Ｄｒａｍセルキャパシタの電極表面積拡大方法

Country Status (11)

Country Link
US (4) US6794704B2 (ja)
EP (2) EP1610379A3 (ja)
JP (2) JP4423541B2 (ja)
KR (1) KR100701543B1 (ja)
CN (1) CN1643678B (ja)
AT (1) ATE430986T1 (ja)
AU (1) AU2003205203A1 (ja)
DE (1) DE60327508D1 (ja)
SG (1) SG143987A1 (ja)
TW (1) TW591705B (ja)
WO (1) WO2003063172A2 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
DE10197137B4 (de) * 2001-01-08 2008-07-31 International Business Machines Corp. Verfahren zur Herstellung von Mikrostrukturen
US20040007063A1 (en) * 2002-05-29 2004-01-15 California Institute Of Technology Micro machined polymer beam structure method and resulting device for spring applications
US6773984B2 (en) * 2002-08-29 2004-08-10 Micron Technology, Inc. Methods of depositing noble metals and methods of forming capacitor constructions
US7419768B2 (en) * 2002-11-18 2008-09-02 Micron Technology, Inc. Methods of fabricating integrated circuitry
US6933224B2 (en) * 2003-03-28 2005-08-23 Micron Technology, Inc. Method of fabricating integrated circuitry
DE10333704B4 (de) * 2003-07-23 2009-12-17 Ovd Kinegram Ag Sicherheitselement zur RF-Identifikation
DE102004007633B4 (de) * 2004-02-17 2010-10-14 Qimonda Ag Speicherzelle, Halbleiter-Speicherbauelement und Verfahren zur Herstellung einer Speicherzelle
CN100382376C (zh) * 2004-03-26 2008-04-16 陈建科 一种二氧化硅晶态电解质及其制备方法
KR100689813B1 (ko) * 2004-09-08 2007-03-08 삼성전자주식회사 탄소나노튜브를 가진 반도체 메모리 장치 및 이의 제조 방법
KR100632938B1 (ko) * 2004-12-22 2006-10-12 삼성전자주식회사 커패시터를 구비하는 디램 소자 및 그 형성 방법
JP2006190765A (ja) * 2005-01-05 2006-07-20 Elpida Memory Inc 半導体装置及びその製造方法
KR100874912B1 (ko) * 2006-12-06 2008-12-19 삼성전자주식회사 반도체 소자 및 그 제조방법
FR2913283A1 (fr) * 2007-03-02 2008-09-05 St Microelectronics Crolles 2 Augmentation de la capacite d'un dispositif capacitif par micromasquage.
KR100881396B1 (ko) * 2007-06-20 2009-02-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7700469B2 (en) * 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
US8124528B2 (en) * 2008-04-10 2012-02-28 Micron Technology, Inc. Method for forming a ruthenium film
WO2009133510A1 (en) * 2008-04-29 2009-11-05 Nxp B.V. Method of manufacturing a capacitor on a nanowire and integrated circuit having such a capacitor
US8258037B2 (en) 2009-08-26 2012-09-04 International Business Machines Corporation Nanopillar decoupling capacitor
TWI399831B (zh) * 2009-10-02 2013-06-21 Inotera Memories Inc 堆疊式隨機動態存取記憶體之電容結構之製造方法
TWI399832B (zh) * 2009-10-07 2013-06-21 Inotera Memories Inc 半導體記憶體之電容下電極製程
US9111775B2 (en) * 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure
US8524599B2 (en) 2011-03-17 2013-09-03 Micron Technology, Inc. Methods of forming at least one conductive element and methods of forming a semiconductor structure
KR101902468B1 (ko) 2012-04-19 2018-11-13 삼성전자주식회사 커패시터, 이를 포함하는 반도체 장치, 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
WO2015038340A1 (en) * 2013-09-10 2015-03-19 Bandgap Engineering, Inc. Metal assisted etch combined with regularizing etch
KR102160791B1 (ko) 2014-02-03 2020-09-29 삼성디스플레이 주식회사 블록 공중합체 및 이를 사용한 패턴 형성 방법
US9406629B2 (en) * 2014-10-15 2016-08-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US9385129B2 (en) * 2014-11-13 2016-07-05 Tokyo Electron Limited Method of forming a memory capacitor structure using a self-assembly pattern
KR102525201B1 (ko) 2016-03-22 2023-04-25 삼성디스플레이 주식회사 플렉서블 전자 장치
US10541172B2 (en) 2016-08-24 2020-01-21 International Business Machines Corporation Semiconductor device with reduced contact resistance
KR20180072901A (ko) 2016-12-21 2018-07-02 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102359267B1 (ko) 2017-10-20 2022-02-07 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI782464B (zh) * 2021-03-26 2022-11-01 力晶積成電子製造股份有限公司 半導體元件及其製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620958A (ja) * 1992-04-10 1994-01-28 Internatl Business Mach Corp <Ibm> 粗いシリコン表面の形成およびその応用
JPH08340091A (ja) * 1995-03-22 1996-12-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO1997019468A1 (fr) * 1995-11-20 1997-05-29 Hitachi, Ltd. Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif
JPH11312793A (ja) * 1998-04-28 1999-11-09 Hitachi Ltd 誘電体メモリ
US20010001210A1 (en) * 1999-06-25 2001-05-17 Rhodes Howard E. Capacitor Structures
WO2001095378A2 (en) * 2000-06-08 2001-12-13 Micron Technology, Inc. Methods for forming and integrated circuit structures containing ruthenium and tungsten containing layers

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1824A (en) * 1840-10-14 Island
US581898A (en) * 1897-05-04 Jacob f
US3366515A (en) * 1965-03-19 1968-01-30 Sherritt Gordon Mines Ltd Working cycle for dispersion strengthened materials
JPH04216662A (ja) 1990-12-17 1992-08-06 Mitsubishi Electric Corp 半導体記憶装置の製造方法
US5102832A (en) * 1991-02-11 1992-04-07 Micron Technology, Inc. Methods for texturizing polysilicon
JPH0575056A (ja) 1991-09-12 1993-03-26 Miyagi Oki Denki Kk 半導体素子の製造方法
JP3138948B2 (ja) * 1992-09-30 2001-02-26 キョーラク株式会社 多層容器
JPH06188097A (ja) * 1992-12-17 1994-07-08 Hitachi Ltd ビーム入射方法及びその装置
US5407534A (en) 1993-12-10 1995-04-18 Micron Semiconductor, Inc. Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US5486493A (en) 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5418180A (en) 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
US5937294A (en) 1995-08-11 1999-08-10 Micron Technology, Inc. Method for making a container capacitor with increased surface area
US5612560A (en) * 1995-10-31 1997-03-18 Northern Telecom Limited Electrode structure for ferroelectric capacitors for integrated circuits
US6015986A (en) 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
US5691228A (en) 1996-01-18 1997-11-25 Micron Technology, Inc. Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer
US6022595A (en) 1996-02-01 2000-02-08 Rensselaer Polytechnic Institute Increase of deposition rate of vapor deposited polymer by electric field
US6143647A (en) 1997-07-24 2000-11-07 Intel Corporation Silicon-rich block copolymers to achieve unbalanced vias
US6190992B1 (en) 1996-07-15 2001-02-20 Micron Technology, Inc. Method to achieve rough silicon surface on both sides of container for enhanced capacitance/area electrodes
US5851898A (en) * 1996-08-23 1998-12-22 Mosel Vitelic, Inc. Method of forming stacked capacitor having corrugated side-wall structure
KR100238252B1 (ko) 1996-09-13 2000-01-15 윤종용 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법
US5753948A (en) * 1996-11-19 1998-05-19 International Business Machines Corporation Advanced damascene planar stack capacitor fabrication method
US5926360A (en) * 1996-12-11 1999-07-20 International Business Machines Corporation Metallized oxide structure and fabrication
WO1998033327A1 (en) * 1997-01-23 1998-07-30 Daewoo Electronics Co., Ltd. Thin film actuated mirror array in an optical projection system and method for manufacturing the same
US6143646A (en) 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6188097B1 (en) * 1997-07-02 2001-02-13 Micron Technology, Inc. Rough electrode (high surface area) from Ti and TiN
US6207523B1 (en) 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
US5851875A (en) 1997-07-14 1998-12-22 Micron Technology, Inc. Process for forming capacitor array structure for semiconductor devices
US6033967A (en) * 1997-07-21 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for increasing capacitance in DRAM capacitors and devices formed
USH1824H (en) 1997-08-01 1999-12-07 The United States Of America As Represented By The Secretary Of The Navy Vapor deposition of a thin polymer film on solid propellant rocket grain surface
KR100274593B1 (ko) * 1997-09-04 2000-12-15 윤종용 디램 셀 캐패시터 및 그의 제조 방법
JPH11220101A (ja) 1998-01-30 1999-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3630551B2 (ja) * 1998-04-02 2005-03-16 株式会社東芝 半導体記憶装置及びその製造方法
US6583022B1 (en) * 1998-08-27 2003-06-24 Micron Technology, Inc. Methods of forming roughened layers of platinum and methods of forming capacitors
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
KR100275752B1 (ko) * 1998-11-18 2000-12-15 윤종용 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법
DE19854418C2 (de) * 1998-11-25 2002-04-25 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung
JP3917310B2 (ja) 1998-12-25 2007-05-23 ローム株式会社 強誘電体または高誘電率材料の固体の形成方法およびそれを用いた半導体装置の製造方法
US6281543B1 (en) * 1999-08-31 2001-08-28 Micron Technology, Inc. Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same
US6482736B1 (en) * 2000-06-08 2002-11-19 Micron Technology, Inc. Methods for forming and integrated circuit structures containing enhanced-surface-area conductive layers
KR100390831B1 (ko) * 2000-12-18 2003-07-10 주식회사 하이닉스반도체 플라즈마 원자층 증착법에 의한 탄탈륨옥사이드 유전막형성 방법
KR100355239B1 (ko) * 2000-12-26 2002-10-11 삼성전자 주식회사 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법
US7700454B2 (en) * 2001-07-24 2010-04-20 Samsung Electronics Co., Ltd. Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
US6599808B2 (en) * 2001-09-12 2003-07-29 Intel Corporation Method and device for on-chip decoupling capacitor using nanostructures as bottom electrode
US6911373B2 (en) * 2002-09-20 2005-06-28 Intel Corporation Ultra-high capacitance device based on nanostructures

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620958A (ja) * 1992-04-10 1994-01-28 Internatl Business Mach Corp <Ibm> 粗いシリコン表面の形成およびその応用
JPH08340091A (ja) * 1995-03-22 1996-12-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO1997019468A1 (fr) * 1995-11-20 1997-05-29 Hitachi, Ltd. Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif
JPH11312793A (ja) * 1998-04-28 1999-11-09 Hitachi Ltd 誘電体メモリ
US20010001210A1 (en) * 1999-06-25 2001-05-17 Rhodes Howard E. Capacitor Structures
WO2001095378A2 (en) * 2000-06-08 2001-12-13 Micron Technology, Inc. Methods for forming and integrated circuit structures containing ruthenium and tungsten containing layers
JP2003536256A (ja) * 2000-06-08 2003-12-02 マイクロン テクノロジー インコーポレイテッド ルテニウム及びタングステンを含有する層の形成方法、及びこれら層を含む集積回路構造体

Also Published As

Publication number Publication date
US20060292875A1 (en) 2006-12-28
EP1466361B1 (en) 2009-05-06
US6794704B2 (en) 2004-09-21
US7573121B2 (en) 2009-08-11
JP2005527103A (ja) 2005-09-08
WO2003063172A3 (en) 2004-03-25
CN1643678B (zh) 2010-04-28
AU2003205203A1 (en) 2003-09-02
CN1643678A (zh) 2005-07-20
DE60327508D1 (de) 2009-06-18
EP1466361A2 (en) 2004-10-13
EP1610379A3 (en) 2007-03-07
US20070048955A1 (en) 2007-03-01
US7148555B2 (en) 2006-12-12
TW200307317A (en) 2003-12-01
US7642157B2 (en) 2010-01-05
JP4423541B2 (ja) 2010-03-03
KR100701543B1 (ko) 2007-03-30
TW591705B (en) 2004-06-11
EP1610379A2 (en) 2005-12-28
WO2003063172A2 (en) 2003-07-31
SG143987A1 (en) 2008-07-29
US20030203508A1 (en) 2003-10-30
ATE430986T1 (de) 2009-05-15
KR20040077736A (ko) 2004-09-06
US20030134436A1 (en) 2003-07-17

Similar Documents

Publication Publication Date Title
JP4423541B2 (ja) Ｄｒａｍセルキャパシタの電極表面積拡大方法
US6358813B1 (en) Method for increasing the capacitance of a semiconductor capacitors
JP3763714B2 (ja) 半球形グレーンキャパシタ及びその形成方法
JP3493627B2 (ja) 半球粒状ポリシリコン半導体構造の製造方法
JPH07335842A (ja) 半球形粒子シリコン上での窒化チタン（ＴｉＮ）の気相成長法を用いた蓄積キャパシタ構造（ＳＴＣ構造）の半導体メモリ蓄積装置およびその製造方法
US6429071B1 (en) Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
KR100666187B1 (ko) 나노선을 이용한 수직형 반도체 소자 및 이의 제조 방법
US7659164B1 (en) Method for fabricating capacitor of semiconductor device
TW449857B (en) Method for manufacturing capacitor lower electrode of semiconductor memory device
TW200421609A (en) Semiconductor device having a capacitor and method of fabricating same
KR100811268B1 (ko) 반도체 소자의 스토리지 전극 형성방법
KR20000044884A (ko) 반도체 소자의 캐패시터 형성 방법
KR20020053570A (ko) 커패시터의 하부전극 및 그 제조 방법
TW452969B (en) Method to form stacked-type capacitor
TW439264B (en) Fabricating method of dynamic random access memory having porous and rough sidewall storage electrode
TW412867B (en) DRAM capacitor manufacturing
TW466605B (en) Manufacture method of self-aligned T-type node contact hole
Joung et al. Optimization of process conditions for the formation of hemispherical-grained (HSG) silicon in high-density DRAM capacitor
KR20020002095A (ko) 반도체 소자의 캐패시터 제조방법
KR20020010091A (ko) 반구형 알갱이의 실리콘을 이용하여 형성된 요철면을 가진커패시터전극
KR20050122290A (ko) 반도체 소자의 캐패시터 형성방법
TW200814164A (en) Method for fabricating bottom electrode of capacitor
KR19990012308A (ko) 고 정전용량형 커패시터의 제조 방법
KR20020025381A (ko) 반구형 그레인 커패시터 및 그 형성방법
KR20050067530A (ko) 표면적이 증가된 캐패시터 및 그 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120529