KR100238252B1 - Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법 - Google Patents

Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법 Download PDF

Info

Publication number
KR100238252B1
KR100238252B1 KR1019970040245A KR19970040245A KR100238252B1 KR 100238252 B1 KR100238252 B1 KR 100238252B1 KR 1019970040245 A KR1019970040245 A KR 1019970040245A KR 19970040245 A KR19970040245 A KR 19970040245A KR 100238252 B1 KR100238252 B1 KR 100238252B1
Authority
KR
South Korea
Prior art keywords
layer
sog
sog layer
electron beam
curing
Prior art date
Application number
KR1019970040245A
Other languages
English (en)
Other versions
KR19980024163A (ko
Inventor
구주선
최지현
황병근
이해정
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970040245A priority Critical patent/KR100238252B1/ko
Publication of KR19980024163A publication Critical patent/KR19980024163A/ko
Application granted granted Critical
Publication of KR100238252B1 publication Critical patent/KR100238252B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02351—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to corpuscular radiation, e.g. exposure to electrons, alpha-particles, protons or ions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

막질이 단단하면서 비어저항 열화를 방지하는 SOG층 큐어링 방법 및 이를 이용한 반도체 장치의 절연막 제조방법을 개시한다. 본 발명에 의하면, 반도체장치의 ILD층, IMD층, 또는 패시베이션층으로 사용되는 것으로서, 금속 배선 간의 절연작용과 평탄화작용을 하는 SOG의 큐어링 방법에 있어서, 큐어링할 SOG층이 구비된 기판을 진공챔버를 구비한 전자빔 조사장치 내의 타겟 평판 위에 장착하는 단계; 및 상기 SOG층을 소정시간 동안 상온 내지 500℃에서 전자빔으로 조사하여 큐어링하는 단계를 포함하여 구성된 것을 특징으로 하는 SOG층 큐어링 방법이 제공된다. 본 발명의 절연막 제조방법에 의하면, 반도체장치의 ILD층, IMD층, 또는 패시베이션층으로 사용되는 것으로서, 금속 배선 간의 절연작용과 평탄화작용을 하는 SOG층의 제조방법에 있어서, 소정의 패턴이 형성된 하지막 상에 SOG층을 코우팅하는 단계; 및 상기 SOG층을 소정시간동안 상온 내지 500℃에서 전자빔으로 조사하여 큐어링하는 단계를 포함하여 구성된 것을 특징으로 하는 SOG층 제조방법이 제공되어진다.

Description

ＳＯＧ층 큐어링방법 및 이를 이용한 반도체 장치의 절연막 제조방법
본 발명은 반도체장치의 절연막으로 이용되는 SOG층의 제조방법에 관한 것으로, 상세하게는 SOG층의 크랙저항성, 흡습성과 식각율, 및 비어저항을 개선시킬 수 있는 SOG층의 큐어링 방법 및 이를 포함하는 반도체 장치 절연막의 제조방법에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라 메모리셀의 커패시터의 높이가 높아져 셀어레이 영역과 주변회로 영역 간의 단차가 커지게 되었고, 여러층의 메탈을 사용하기 때문에 메탈 형성 전의 프리-메탈 절연층이나 또는 메탈 사이의 인터메탈 절연층을 사용하여 단순한 공정으로 원하는 평탄도를 얻을 수 있는 공정이 필요하게 되었다.
층간절연막의 형성방법으로는 현재 BPSG(Borophosphosilicate)의 리플로우방법 또는 O3-TEOS USG(tetraethyl orthosilicate undoped silicate glass)의 에치백방법이 일반적으로 사용되고 있다.
그러나 상기 BPSG의 리플로우방법에서는 높은 온도(850℃)를 일정시간(30분) 이상 열처리해 주어야 하는 단점이 있다. 특히 256Mb 이상으로 고집적화된 반도체장치에서는 고유전물질로서 TaO와 BST를 채용해야할 필요가 증대하는데 이를 위해서는 열처리공정에서의 적용온도가 낮아져야 한다. 한편 상기 O3-TEOS USG의 에치백방법은 공정이 복잡한 단점이 있다. 나아가 상기 두 방법 모두 충분히 높은 평탄도를 가지는 층간절연막을 제공하지 못하는 한계가 있다.
공정이 단순하면서도 열처리온도를 낮게 할 수 있음과 동시에 우수한 평탄도의 층간절연막을 얻을 수 있는 방법으로 SOG(Spin On Glass)를 이용하는 방법이 제안되어진 바 있다.
프리-메탈 또는 인터메탈 절연층으로서 하이드로젼 실세스퀴옥산(HSQ, Hydrogen Silsesquioxane)을 공정에 적용할 수 있는데, HSQ는 400℃의 서멀 큐어링(thermal curing) 후 3 정도의 유전율을 가지는 무기계 SOG 물질이다. HSQ는 기존의 무기 SOG와는 달리 1회의 코우팅으로 4000Å 이상의 두께를 얻을 수 있고, 이러한 두께에서도 단차가 큰 부분에서 크랙이 발생하지 않는 크랙 저항력이 크다. 또한 막 내에 탄소를 함유하고 있지 않아 포토레지스트 스트립시에 진행되는 O2플라즈마로부터의 영향을 기존 유기 SOG보다 적게 받는다.
그러나 HSQ는 400℃로 30분 큐어링 한 후에 7:1의 BOE(Buffered Oxide Etchant)에서 식각율이 분당 10,000Å 이상이며, 750℃에서 30분간 고온의 열처리를 하여도 7:1 BOE에서 8000Å/분의 높은 식각율을 보인다. 이와 같은 높은 식각율로는 식각량을 조절할 수 없기 때문에 식각율을 보다 낮추기 위해 고온의 퍼니스에서 열처리를 하더라도 열산화막의 수준으로 식각율이 낮아지지는 않는다. 그 결과 프리-메탈 절연층으로 750℃에서 열처리한 HSQ를 적용할 경우 메탈 콘택 형성후 자연산화막 제거를 위해 웨트 클리닝 공정을 사용한다면, 습식식각율이 매우 커서 콘택 크기가 증가하는 문제점이 있다.
한편, SOG 물질을 인터메탈 절연층에 적용할 경우, 즉 메탈과 메탈 간의 절연막인 IMD(Intermetallic Dielectric)층을 형성함에 있어서 갭을 매립하고 절연층의 저유전율을 유지하기 위해 SOG 논 에치백(non etchback) 공정 또는 DOM(Direct On Metal) 공정을 적용해야 할 필요가 있다. SOG 논 에치백 공정 또는 DOM 공정에서는 SOG 물질이 비어홀의 측벽에 드러나게 된다. 이때 비어홀의 형성시에 사용된 포토레지스트 스트립을 위해 O2플라즈마 공정을 사용하게 되는데, 그 결과 SOG가 존재하는 부분의 비어홀 측벽 프로파일이 항아리 모양같이 되어 후속공정에서 증착되는 메탈의 단차도포성의 불량을 야기하고 비어 저항 실패 등의 문제를 발생시키게 된다.
이러한 O2플라즈마에 의한 손상은 탄소를 포함하고 있는 유기 SOG의 경우가 더 심하며, 막내 탄소를 포함하고 있지 않은 무기 SOG의 경우에도 O2플라즈마에 의한 손상을 약간 입게 된다. 따라서 유기 또는 무기 SOG에 관계없이 비어저항 열화의 문제를 해결해야지만 IMD에서 SOG 논 에치백 또는 DOM 공정을 사용할 수 있게 된다.
SOG물질로는 실리케이트(Si(OH)4)와 실록산((RO)nSi(OH)4-n)형이 있다. 상기 물질은 메탄올, 에탄올, 프로파놀, 부타놀 , 펜타놀, 헥사놀, 메틸 셀로솔브, 부틸 셀로솔브, 프로필렌 글리콜, 디에틸렌 글리콜, 또는 카르비놀 등의 알콜성 용매에 혼합되어 사용되어진다.
상기 용매에 혼합되어진 SOG물질은 반도체 기판에 코우팅된 다음 상기 기판의 회전에 의해 균일하게 도포되어진다. 이때 SOG물질은 액체 상태로 존재하기 때문에 기판 상의 요홈을 채우면서 기판 표면을 평탄하게 만든다. 다음 베이킹 공정에 의하여 상기 용매가 증발되어진다. 증발되어진 용매와 이에 부수적으로 발생된 탄소성분 등은 약 350℃의 온도와 100mTorr 이하의 진공에서 제거(degassing)되어진다.
최종적으로 큐어링을 함으로써 SOG층이 제조되어진다. 여기서 큐어링이란 실리케이트 또는 실록산 물질을 고온으로 가열하여, 상기 물질들에 존재하는 실라놀(Si-OH)기들이 H2O를 방출하면서 가교결합하여 Si-O-Si 네트워크를 만들면서 고형막을 형성하도록 만드는 것이다. 형성된 고형막은 종래의 SiO2층과 유사한 성질을 지닌다.
상기한 바와 같이 실록산 또는 실리케이트 물질을 가열하면 물이 방출되므로 큐어링 과정에서 SOG막의 체적수축이 일어난다는 것을 알 수 있다. 또한 실록산 계열의 SOG는 실라놀기(Si-OH기) 자리에 알킬기를 일부 가지기 때문에 가교결합되는 자리가 적게되고 그 결과 상기 체적수축이 덜 일어남을 알 수 있다.
상기 열처리에 의한 체적수축시 발생하는 스트레스는 SOG막에 크랙을 발생시키는 원인이 된다. 실록산 계열의 SOG는 상대적으로 크랙저항성이 좋아 두꺼운 코우팅이 가능하다. 실리케이트 계열의 SOG는 보다 단단하며 SiO2에 더욱 가까운 성질을 가지기는 하나, 두껍게 코우팅하면 열처리시 크랙이 발생하기 쉬운 단점이 있다.
SOG는 코우팅 후 큐어링을 해주게 되는데 이때 퍼니스(furnace), 오븐(oven), 핫 플레이트(hot plate) 등을 이용한다.
종래의 큐어링 공정은 퍼니스 내에서 적외선으로 열처리를 함으로써 수행되어졌다. 구체적으로 상기 큐어링 공정은 핫 플레이트에서 1분간, 180℃의 온도로 제1열처리를 수행한 다음, 퍼니스에서 30분간, 420℃의 온도로 제2열처리를 수행하는 것으로 구성되었다.
그러나 상기한 종래의 방법에 따른 큐어링으로는 SOG막의 크랙저항성이 떨어지는 문제점이 있다.
한편, 상기한 큐어링 과정에서 일어나는 가교결합과 탈수과정을 거쳐 형성된 SOG막은 후속공정이나 시간 경과에 따라 다시금 수분을 흡수하려는 흡습성을 지닌다. 수분의 흡습은 이미 형성된 가교결합을 파괴시키면서 진행되고 그 결과 SOG막의 성질에 부정적인 영향을 미치는 문제가 있다. 구체적으로 상기 흡습성이 클수록 층간절연막의 유전율이 커지는 문제가 있다.
한편 SOG를 금속배선 간의 충간절연막(IMD)으로 사용하는 경우 SOG 논 에치백(non etchback) 또는 DOM(direct on metal)공정을 적용하게 되는 바, 이때 SOG물질이 비어 측벽에 노출되면서 비어저항이 증가하는 이른바 '포이즌드 비어'(poisoned via) 현상이 발생한다. 구체적으로 포이즌드 비어 현상이 발생하면 층간절연막 상부의 제2금속층을 증착할 때 노출된 비어 측벽의 SOG로부터 아웃개싱(outgasing)이 일어나면서 높은 비어저항이 야기되어진다.
상기 포이즌드 비어 현상은 SOG물질 내에 존재하는 실라놀기(-OH기)로부터 기인하는 것으로 알려져 있다. 구체적으로 상기 -OH기는 예컨대 제2알루미늄을 그 상부에 증착하는 경우 Al2O3의 산화막을 형성하여 비어저항을 증가시킨다. 나아가 포토레지스트를 스트립하는 O2 플라즈마 처리를 하게 되면 SOG막 내의 -OH기가 증가하면서 비어저항이 더욱 열화되어진다.
이러한 비어저항을 감소시키기 위한 종래의 방법으로서, 비어측벽에 노출된 SOG를 Ti나 TiN으로 실링을 하는 방법, 또는 에치백을 실시하여 비어 부위의 SOG를 제거하는 방법 등이 제안되어진 바 있다. 상기 종래 방법을 사용하여 400개의 비어 체인에서 측정한 제1금속과 제2금속 간의 비어저항(3㎛ × 3㎛, mΩ/비어)은 각각 60-70, 90-200, 및 100-150정도이고, SOG를 사용하지 않았을 때의 비어저항은 40-50(mΩ/비어)정도이다. 에치백을 실시한 것의 비어저항이 높은 이유는 에치백시 엔드-포인트를 감지하기 어려워 비어측벽에 SOG가 잔류하게 되는 문제가 있기 때문이다. Ti을 배리어(barrier)층으로 사용할 경우 비교적 낮고 안정된 비어저항을 갖기는 하나 Ti박막을 형성하는 데는 공정이 복잡하고 경제성이 떨어지는 단점이 있다.
상기한 SOG막의 흡습성, 포이즌드 비어 현상으로 인한 비어저항 및 크랙저항성 등의 문제는 SOG막 내에 존재하는 수분 및 실라놀기(-OH기)의 존재와 이를 제거하기 위한 큐어링 공정에서의 높은 온도가 주된 원인이 되어 발생하는 것으로 알려져 있다. 만약 큐어링 온도를 낮추면 상기 수분 및 실라놀기가 완전히 제거되어지지 않을 뿐만 아니라 SOG막의 식각율이 높아져서 콘택홀의 크기가 증대하는 문제가 발생한다. 따라서 위 SOG막의 문제들을 동시에 해결하기 위해서는 큐어링 온도를 높이면서도 크랙발생을 억제할수 있는 것이거나 그 반대로 큐어링 온도를 낮게 하면서도 상기 수분 및 실라놀기를 제거하여 큐어링효과를 달성할 수 있는 수단이 제공되어지지 않으면 안된다.
상기 두 가지 방법 중 큐어링 온도를 낮게 하면서도 상기 수분 및 실라놀기를 제거하여 큐어링 효과를 달성하는 방법으로서, 미국특허번호 제4,983,546호는 자외선(UV) 조사를 이용한 SOG 큐어링 방법에 대하여 개시하고 있다. 구체적으로 상기 미국특허번호 제4,983,546호는 UV조사를 이용함으로써 종래의 퍼니스에서보다 낮은 온도로 SOG를 큐어링하는 방법을 제공하고 있다. 그러나 상기 미국특허의 방법에 의하면 조사된 UV가 피조사층의 표면에 흡수되어버려 두꺼운 SOG층을 큐어링 해낼 수 없는 결정적 한계를 지니고 있다. SOG막은 보다 두껍게 형성되어져야 보다 좋은 평탄도를 얻을 수 있는 것이다. 따라서 상기 미국특허는 SOG막이 반도체장치에서 기본적으로 수행해야할 역할인 평탄화를 충분히 달성하지 못하는 단점이 있는 것이다.
따라서 본 발명에서는 SOG층의 크랙저항성을 높이고, 막질을 단단하게 하여 식각율을 개선하며, SOG층 사용으로 인한 비어저항열화를 방지하는 것을 그 기술적 과제로 한다.
도 1a 내지 도 1d는 본 발명의 SOG층 제조방법의 제1 실시예를 그 순서대로 간략히 도시한 단면도들.
도 2는 HSQ층에 대한 O2플라즈마 처리 전후의 FTIR(Fourier Transform Infrared) 스펙트로스코피 플롯을 나타낸 그래프.
도 3a 내지 도 3d는 본 발명의 SOG층 제조방법의 제2 실시예를 그 순서대로 도시한 단면도들.
상기 과제를 달성하기 위하여, 본 발명은 패턴이 형성되어져 있는 반도체 기판 상에 제1금속층을 형성하는 단계, 상기 제1금속층의 상부에 SOG층을 형성하는 단계, 및 상기 SOG층을 전자빔으로 큐어링하는 단계를 포함하여 구성된 SOG층의 제조방법을 제공한다.
본 발명의 일실시예에 의하면, 전자빔을 SOG층에 조사함으로써 SOG의 막질이 단단해지면서 포토레지스트 제거시의 O2플라즈마에 의한 손상이 없어지므로 유기 SOG일 경우에도 논 에치백으로 IMD층을 형성할 수 있다.
한편, 위와 같이 전면적으로 SOG층을 전자빔으로 큐어링할 경우 막질이 단단해지는 반면, SOG물질들 중에서 저유전율을 가지는 SOG를 적용하는 경우에 유전율이 높아지는 현상이 발생할 수 있다. 즉, 도전선 사이에 채워져 있는 SOG까지 모두 큐어링할 경우에는 막질의 유전율이 높아지면서 집적화된 소자의 경우에 신호전달시간이 길어지는, 즉 RC 타임 딜레이(time delay)가 발생하는 등의 문제점이 발생할 수 있다. 여기서 R은 금속 배선의 저항이고, C는 절연막의 커패시턴스를 나타낸다.
이에 따라 본 발명의 다른 실시예에서는 저유전율을 가진 SOG의 유전율을 보전하기 위해 도전선사이에는 저유전 상태의 SOG를 남기고 콘택이 형성되는 곳에서는 단단한 막질을 만들어 소자 고집적화시의 문제점을 해결한다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
〈실시예1〉
도 1a 내지 도 1d는 본 발명의 SOG층 제조방법을 그 순서대로 간략히 도시한 단면도이다.
도 1a를 참조하면 반도체기판(1)과 절연막(10)이 순차적으로 형성되어지고 그 상부에 패턴된 제1금속(11), 제1캐핑층(12), 및 SOG층(13)이 순차형성되어 있다. 이때 상기 제1캐핑층(12)을 형성하지 않고 바로 SOG층(13)을 형성하여 IMD의 디렉트-온-메탈(DOM)구조를 형성할 수도 있다. 제1캐핑층(12)은 CVD 산화막 또는 저온산화막으로 형성되어진다. 상기 CVD산화막은 SiO2, SiON, SiOF, 또는 SiN으로 이루어진 것이 바람직하다.
상기 SOG는 액체형태로 적용되기 때문에 보이드를 발생시키지 않고 좁은 공간을 채우는 장점이 있다. SOG물질은 알콜성 용매에 혼합된 실록산 또는 실리케이트로서 이를 베이킹하면 용매는 날아가고 고체인 막이 남게 되는데, 이 고체막은 SiO2막과 유사한 성질을 보인다.
본 발명의 SOG는 유기계와 무기계 모두를 포함하는 것이다. 유기 SOG는 공정의 단순화, 우수한 평탄도, 및 저온 열처리 공정 적용가능성 등의 장점이 있는 반면, 그 막 내에 탄소성분을 함유하기 쉬우며 600℃ 이상에서는 크랙이 생성되는 단점이 있다.
이에 비해 무기 SOG의 일종인 하이드로젼 실세스퀴옥산(HSQ)는 스핀 코우팅 방식에 의하여 3000Å 이상의 막을 형성할 수 있으며, 기존의 유기 또는 무기 SOG와 달리 특정온도에 이르면 셀프-플로우하는 특징을 가지기 때문에 더욱 우수한 평탄도를 가질 뿐만 아니라 700℃ 이상에서도 크랙을 발생시키지 않는 우수한 크랙 저항성을 가지고 있다. 이러한 열처리시의 크랙저항성은 후속하는 캐핑층 형성을 보다 쉽게 할 수 있게 하는 장점이 된다. 따라서 본 발명의 바람직한 실시예에서는 상기 HSQ를 SOG물질로 사용하였다.
HSQ는 400℃의 온도에서 3정도의 유전율을 가지는 무기 SOG물질의 일종이다. 그러나 기존의 무기 SOG와는 달리 1회 코우팅으로 4000Å 이상의 두께를 얻을 수 있고, 이러한 두께에서도 단차가 큰 부분에서 크랙이 발생하지 않는 크랙저항력이 크다. 또한 기존 유기 SOG와 달리 막 내에 탄소를 함유하고 있지 않아 포토레지스트 스트립시 진행되는 O2플라즈마의 영향을 적게 받는다.
도 1b는 전자빔(18)을 이용하여 상기 HSQ를 큐어링하는 것을 도시한 것이다. 전자 빔은 UV조사와 달리 상온에서도 큐어링이 가능한 것일 뿐만 아니라 30 KeV에서 20㎛정도 두께의 두꺼운 SOG막도 큐어링할 수 있는 특성을 가진다.
본 발명의 전자빔 조사장치로는 조사되어져야할 반도체기판의 넓이에 상응하도록 광역인 전자방출영역을 가져서 그 처리량이 큰 것을 사용하는 것이 바람직하다. 상기 조사장치는 글로우 디스차아지 캐소드를 이용하는 것을 사용한다.
전자빔 조사는 소정의 가스를 함유하는 진공챔버(미도시) 내에서 되어진다. 상기 가스로는 질소, 헬륨, 또는 아르곤 등의 가스를 사용할 수 있다. 우선 타겟 평판 위에 반도체 기판을 놓은 뒤 진공챔버의 압력을 1-200 밀리바아로 낮춘다. 상기 압력의 조절은 진공챔버에 부착된 리이크 밸브(leak valve)로 한다. 다음으로 캐소드에 수십 볼트의 전압을 가하면 전자가 방출되는데 이 전자는 우선 캐소드와 타겟 간에 존재하는 가스를 이온화시킨다. 상기 이온화 과정에서 생성된 양이온은 가속영역을 통과하면서 캐소드를 향하여 돌진하여 그 표면을 때리게 된다. 이때 제2전자가 캐소드로부터 튀어 나와 타겟을 향하면서 전자빔 조사가 이루어진다.
통상 상기 가속영역은 세밀한 메쉬(mesh)를 구비한 그리드와 캐소드 사이의 공간으로 이루어지는데 상기 그리드에 0내지 -10볼트 정도의 약한 음의 전압을 가하면 상기 양전하가 그리드를 향하여 진행하다가 그리드의 메쉬를 통과한 후에는 높은 전압이 걸려 있는 캐소드를 향해 높은 에너지를 가지고 돌진하게 된다.
상기 전자빔은 조사되는 HSQ층을 가열시키지 않고 상온 ∼ 500℃에서 큐어링이 이루어지도록 한다. 또한 상기 전자빔은 종래의 UV조사나 열처리에 비해 신속하게 큐어링이 이루어지도록 하며 생성되는 SOG층(13')의 막질을 더욱 단단하게 한다. 본 발명에서의 전자빔 조사는 500V 내지 50 kV의 전압이 캐소드에 인가된 상태에서 원하는 전하량에 도달할 때까지 이루어진다.
아래의 표 1은 전자빔 큐어링 후의 HSQ 수축을 4회에 걸쳐 측정한 것을 보인 것이다.
순서 두께 수축(%)
큐어링 전 큐어링 후
1 3524 2486 29
2 3587 2508 30
3 3591 2499 30
4 3598 2533 31
상기 표 1로부터 알 수 있듯이 HSQ 막이 코우팅 전에 비해 30% 정도 수축되어 막질이 매우 단단해진 것을 알 수 있다.
도 1c를 참조하면 상기 큐어링된 HSQ층(13')의 상부에 제2캐핑층(14)가 형성되어진다. 상기 제2캐핑층은 상기 HSQ층(13')의 안정화, 조밀화, 후속공정에서의 흡습방지 등의 작용을 하는 것으로, 상기 HSQ층(13')에 대하여 O2 플라즈마 처리를 하거나 200℃ 이상의 온도에서 CVD 산화막 또는 저온산화막으로 형성할 수 있다. 다음 상기 제2캐핑층에 대하여 500℃ 이상의 온도에서 열처리를 할 수도 있다. 만약 상기 제2캐핑층 형성시의 온도가 500℃ 이상이면 상기 열처리 공정은 생략되어질 수 있다.
다음 도 1d에 보인 것과 같이 비어(15)를 형성하고 금속을 증착, 패턴하여 제2금속(16)을 형성한다. 마지막으로 패시베이션층(17)을 덮는다. 이때 상기 패시베이션층에도 HSQ를 사용할 수 있는데 이를 큐어링하기 위해 상기한 전자빔을 이용할 수 있다.
도 1d에 나타난 바와 같이 상기 비어(15) 형성시 비어 측벽에 HSQ 물질이 노출된다. 본 발명의 HSQ층은 실라놀기 및 수분이 상온∼500℃에서 전자빔으로 제거되어진 것이기 때문에 상기 노출시에도 실라놀기가 상기 측벽에 존재하는 등의 문제가 발생하지 않는다. 따라서 이른바 포이즌드 비어 현상과 비어저항의 증대가 관찰되어지지 않는다.
도 2는 상기 HSQ층에 대한 O2플라즈마 처리 전후의 FTIR(Fourier Transform Infrared) 스펙트로스코피 플롯을 나타낸 것이다. 도 2의 두 그래프 중 위에 나타난 것이 상기 처리 후의 것이고 아래에 나타난 것은 상기 처리 전의 것이다. 이로부터 알 수 있듯이 본 발명의 HSQ층에서는 O2플라즈마 처리 전후를 통하여 3500cm-1부근의 H2O 및 980cm-1부근의 -OH기가 나타나지 않음을 알 수 있다.
아래의 표2는 전자빔으로 큐어링된 HSQ를 논 에치백으로 IMD 공정에 적용하였을 때의 비어저항 실패를 350℃에서 각각의 비어크기와 경과시간을 달리하여 측정한 것이다. 상기 측정은 총 135개의 비어를 상대로 행하여졌다.
비어크기(㎛) 0.72 × 0.8 0.56 ×0.64 0.48 ×0.56
경과시간(Hr.) 초기 100 300 초기 100 300 초기 100 300
저항실패가 나타난 비어 개수 3 3 3 3 3 4 1 1 1
상기 표 2를 통하여 알 수 있듯이 본 발명의 방법에 의하여 제조된 HSQ층에서는 시간 경과에 따른 저항실패의 증감이 없다
〈실시예 2〉
실시예 2는 실시예 1과 달리 SOG층에 직접 전자빔을 조사하지 않음으로써 저유전율을 가지는 SOG의 경우에 도전선 사이에는 저유전 상태의 SOG물질을 남김으로써 그 유전율을 보전하고, 콘택이 형성되는 곳에서는 단단한 막질을 만들어 소자 고집적화시의 문제점을 해결한다.
도 3a를 참조하면, 제1 금속(21)이 형성된 기판(20) 상에 선택적으로 제1 CVD 캐핑층(22)을 형성한다. 상기 제1 금속(21)은 TiN, Ti, Al, Cu, 도핑된 폴리실리콘, TiSix, 및 WSix로 구성된 군에서 선택된 어느 하나로 이루어지는 것이 바람직하다. 이때 상기 제1 CVD 캐핑층(22) 대신에 임의로(optionally) SOG층을 형성할 수도 있다. 다음, 상기 결과물의 상부에 SOG층(23)을 코우팅하고 400℃ 이하의 온도로 큐어링한다. 상기 SOG층을 코우팅하고 큐어링하는 단계는 임의로(optionally) 수행되어질 수 있는 것으로서 생략 가능한 것이다. 상기 SOG층(23)의 상부에 100Å∼5000Å 두께의 제2 CVD 캐핑층(24)을 형성한다. 상기 제1 CVD 캐핑층(22) 및 제2 CVD 캐핑층(24)은 SiO2, SiON, SiOF 및 SiN으로 구성된 군에서 선택된 어느 하나로 이루어지는 것이 바람직하다.
도 3b를 참조하면, 상기 제2 CVD 캐핑층(24)의 상부에 전자빔(28)을 조사한다. 이러한 전자빔(28) 조사를 통하여 SOG층(23)의 저유전율을 보전하면서 콘택이 형성되는 곳에서는 단단한 막질을 만들 수 있다.
도 3c를 참조하면, 전자빔(28)이 조사된 제2 CVD 캐핑층(24')의 상부에 제3 CVD 캐핑층(29)을 임의로 형성할 수 있다.
도 3d를 참조하면, 상기 결과물 구조에 비어(25)를 통해 상기 제1 금속(21)과 전기적으로 연결되는 제2 금속(26)을 형성한다. 상기 결과물 구조의 상부는 패시베이션층(27)으로 덮여진다.
비록 본 발명이 상기 실시예를 통하여 설명되어졌지만 당업계의 평균적 지식을 가진 자라면 본 발명의 사상으로부터 다양한 다른 방법들을 실시할 수 있다. 예컨대 본 발명은 IMD 에치백, IMD 논 에치백, IMD DOM, ILD, 및 패시베이션층 모두에 적용할 수 있는 것이다. 따라서 상기 도면을 통하여 설명되고 도시된 특정 실시예들은 한정적인 것으로 해석되어져서는 안되는 것을 알 수 있다. 아울러 이러한 실시예들의 세부사항에 대한 도면참조번호는 본 발명의 특허청구의 범위를 한정하려는 것이 아니다. 또한 상기 실시예에서 언급된 캐핑층들을 제1, 제2, 제3 CVD 캐핑층으로 나눈 것은 그 형성순서를 한정하기 위한 것이 아니고 단지 서로 구별되기 위하게 하려는 목적에서이다. 따라서 첨부하는 특허청구범위의 제1, 제2, 제3 CVD 캐핑층과는 그 순서가 달라질 수도 있다.
본 발명에 의하면 상온∼500℃에서 큐어링을 실시함으로써 SOG층의 크랙저항성 증대, SOG층의 밀도증대, 후속 플라즈마 O2처리공정으로부터의 SOG층 손상방지, 흡습성 감소, 비어저항 감소 등의 장점이 있다.

Claims (16)

  1. 반도체장치의 ILD층, IMD층, 또는 패시베이션층으로 사용되는 것으로서, 금속 배선 간의 절연작용과 평탄화작용을 하는 SOG층의 큐어링 방법에 있어서,
    큐어링할 SOG층이 구비된 기판을 진공챔버를 구비한 전자빔 조사장치 내의 타겟 평판 위에 장착하는 단계; 및
    상기 SOG층을 소정시간 동안 상온∼500℃에서 전자빔으로 조사하여 큐어링하는 단계를 포함하여 구성된 것을 특징으로 하는 SOG층 큐어링 방법.
  2. 제1항에 있어서, 상기 SOG층은 HSQ로 이루어진 것을 특징으로 하는 SOG층 큐어링 방법.
  3. 제1항에 있어서, 상기 전자빔 조사장치는 조사되어질 SOG층에 상응하는 넓이를 가진 캐소드를 구비하는 것을 특징으로 하는 SOG층 큐어링 방법.
  4. 제1항에 있어서, 상기 전자빔 조사는 500V 내지 50kV의 전압이 상기 캐소드에 가해진 상태에서 수행되어지는 것을 특징으로 하는 SOG층 큐어링 방법.
  5. 반도체장치의 절연막 제조방법에 있어서,
    소정의 패턴이 형성된 하지막 상에 SOG층을 코우팅하는 단계; 및
    상기 SOG층을 소정시간동안 상온∼500℃에서 전자빔으로 조사하여 큐어링하는 단계를 포함하여 구성된 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  6. 제5항에 있어서, 상기 SOG물질은 HSQ인 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  7. 제5항에 있어서, 상기 하지막의 상부에 제1캐핑층이 형성되어진 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  8. 제5항에 있어서, 상기 큐어링 단계 후 상기 SOG층의 상부에 제2캐핑층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  9. 제7항에 있어서, 상기 제1캐핑층은 CVD 산화막 또는 저온산화막인 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  10. 제8항 또는 제9항에 있어서, 상기 CVD산화막은 SiO2, SiON, SiOF, 또는 SiN으로 이루어진 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  11. 제5항에 있어서, 상기 코우팅 단계 후 상기 SOG층을 베이킹하는 단계를 추가로 포함하는 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  12. 금속배선이 형성되어 있는 반도체 기판 상에 SOG를 코우팅하여 SOG층을 형성하는 단계;
    상기 SOG층을 450℃ 이하의 온도에서 큐어링하는 단계;
    상기 SOG층의 상부에 제1 CVD 캐핑층을 형성하는 단계;
    상기 결과물의 상부에 전자빔을 조사하는 단계; 및
    상기 결과물 구조에 금속배선 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  13. 제12항에 있어서, 상기 SOG층을 형성하는 단계 전에 제2 CVD캐핑층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  14. 제12항에 있어서, 상기 전자빔 조사 단계 후에, 제3 CVD 캐핑층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  15. 제12항에 있어서, 상기 금속배선이 TiN, Ti, Al, Cu, 도핑된 폴리실리콘, TiSix, 및 WSix로 구성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
  16. 제12항 또는 제13항에 있어서, 상기 제1 및 제2 CVD 캐핑층이 SiO2, SiON, SiOF, 및 SiON으로 구성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 하는 SOG를 이용한 반도체 장치의 절연막 제조방법.
KR1019970040245A 1996-09-13 1997-08-22 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법 KR100238252B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970040245A KR100238252B1 (ko) 1996-09-13 1997-08-22 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR19960039844 1996-09-13
KR1019960039844 1996-09-13
KR96-39844 1996-09-13
KR1019970040245A KR100238252B1 (ko) 1996-09-13 1997-08-22 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법

Publications (2)

Publication Number Publication Date
KR19980024163A KR19980024163A (ko) 1998-07-06
KR100238252B1 true KR100238252B1 (ko) 2000-01-15

Family

ID=19473706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970040245A KR100238252B1 (ko) 1996-09-13 1997-08-22 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법

Country Status (3)

Country Link
US (1) US5989983A (ko)
JP (1) JP3802662B2 (ko)
KR (1) KR100238252B1 (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6607991B1 (en) 1995-05-08 2003-08-19 Electron Vision Corporation Method for curing spin-on dielectric films utilizing electron beam radiation
JP3463979B2 (ja) * 1997-07-08 2003-11-05 富士通株式会社 半導体装置の製造方法
KR100468688B1 (ko) * 1997-09-08 2005-05-19 삼성전자주식회사 스핀온글래스층을이용한층간절연층형성방법
US6218078B1 (en) * 1997-09-24 2001-04-17 Advanced Micro Devices, Inc. Creation of an etch hardmask by spin-on technique
US6274516B1 (en) * 1997-10-27 2001-08-14 Canon Kabushiki Kaisha Process for manufacturing interlayer insulating film and display apparatus using this film and its manufacturing method
KR100440265B1 (ko) * 1997-12-30 2004-09-18 주식회사 하이닉스반도체 반도체 소자의 스핀 온 글래스막 형성 방법
US6225209B1 (en) * 1998-05-16 2001-05-01 United Microelectronics Corp. Method of fabricating crack resistant inter-layer dielectric for a salicide process
JP3819604B2 (ja) * 1998-08-31 2006-09-13 株式会社東芝 成膜方法
TW401618B (en) * 1998-09-23 2000-08-11 Nat Science Council Manufacture method of the dielectrics and the structure thereof
US6169039B1 (en) * 1998-11-06 2001-01-02 Advanced Micro Devices, Inc. Electron bean curing of low-k dielectrics in integrated circuits
US6407007B1 (en) * 1998-11-17 2002-06-18 Taiwan Semiconductor Manufacturing Company Method to solve the delamination of a silicon nitride layer from an underlying spin on glass layer
US6281584B1 (en) * 1998-12-02 2001-08-28 Advanced Micro Devices, Inc. Integrated circuit with improved adhesion between interfaces of conductive and dielectric surfaces
TW399285B (en) * 1998-12-04 2000-07-21 United Microelectronics Corp Method for manufacturing inter-metal dielectric layer
US6177143B1 (en) * 1999-01-06 2001-01-23 Allied Signal Inc Electron beam treatment of siloxane resins
TW418475B (en) * 1999-02-22 2001-01-11 Mosel Vitelic Inc Configuration method for thin film cracking parameters and the application using the same
JP2000286254A (ja) 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6204201B1 (en) * 1999-06-11 2001-03-20 Electron Vision Corporation Method of processing films prior to chemical vapor deposition using electron beam processing
JP3376965B2 (ja) * 1999-07-13 2003-02-17 日本電気株式会社 半導体装置及びその製造方法
US6184123B1 (en) * 1999-08-02 2001-02-06 Taiwan Semiconductor Manufacturing Company Method to prevent delamination of spin-on-glass and plasma nitride layers using ion implantation
EP1077479A1 (en) * 1999-08-17 2001-02-21 Applied Materials, Inc. Post-deposition treatment to enchance properties of Si-O-C low K film
US6602806B1 (en) 1999-08-17 2003-08-05 Applied Materials, Inc. Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film
US6426127B1 (en) 1999-12-28 2002-07-30 Electron Vision Corporation Electron beam modification of perhydrosilazane spin-on glass
US6291302B1 (en) * 2000-01-14 2001-09-18 Advanced Micro Devices, Inc. Selective laser anneal process using highly reflective aluminum mask
KR20020002732A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 절연막 형성 방법
US6746969B2 (en) 2000-10-20 2004-06-08 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
KR100480232B1 (ko) * 2000-12-14 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 비트라인 콘택홀 형성방법
JP2002299337A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の製造方法および半導体装置
US6794704B2 (en) 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors
KR20040074348A (ko) * 2003-02-17 2004-08-25 삼성전자주식회사 박막 형성 방법 및 이를 이용한 트렌치 소자 분리막의형성 방법
EP1475668A1 (en) * 2003-05-09 2004-11-10 ASML Netherlands B.V. Method of preparing components for a lithographic apparatus
US7060637B2 (en) * 2003-05-12 2006-06-13 Micron Technology, Inc. Methods of forming intermediate semiconductor device structures using spin-on, photopatternable, interlayer dielectric materials
US7012268B2 (en) * 2003-05-21 2006-03-14 Asm Japan K.K. Gas-shield electron-beam gun for thin-film curing application
US7147900B2 (en) 2003-08-14 2006-12-12 Asm Japan K.K. Method for forming silicon-containing insulation film having low dielectric constant treated with electron beam radiation
TWI222704B (en) * 2003-09-03 2004-10-21 Nanya Technology Corp Method for forming interlayer dielectric layer and method of preventing contact defects
KR100673884B1 (ko) * 2003-09-22 2007-01-25 주식회사 하이닉스반도체 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR100571658B1 (ko) * 2003-11-21 2006-04-17 주식회사 하이닉스반도체 반도체소자 제조 방법
US7547643B2 (en) * 2004-03-31 2009-06-16 Applied Materials, Inc. Techniques promoting adhesion of porous low K film to underlying barrier layer
US7075093B2 (en) 2004-05-12 2006-07-11 Gorski Richard M Parallel multi-electron beam lithography for IC fabrication with precise X-Y translation
KR100624566B1 (ko) * 2004-05-31 2006-09-19 주식회사 하이닉스반도체 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
US7397073B2 (en) * 2004-11-22 2008-07-08 International Business Machines Corporation Barrier dielectric stack for seam protection
US7678586B2 (en) * 2005-12-08 2010-03-16 Chartered Semiconductor Manufacturing, Ltd. Structure and method to prevent charge damage from e-beam curing process
KR100781885B1 (ko) * 2006-12-27 2007-12-05 동부일렉트로닉스 주식회사 반도체 소자 및 이의 제조 방법
JP4937772B2 (ja) * 2007-01-22 2012-05-23 東京エレクトロン株式会社 基板の処理方法
JP5880283B2 (ja) * 2012-05-29 2016-03-08 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101402355B1 (ko) * 2014-01-16 2014-06-02 (주)휴넷플러스 유기 전자 소자 및 이의 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910008980B1 (ko) * 1988-12-20 1991-10-26 현대전자산업 주식회사 자외선을 이용한 s.o.g 박막 경화 방법
US5118530A (en) * 1990-11-28 1992-06-02 Dow Corning Corporation Use of hydrogen silsesquioxane resin fractions as coating materials
US5192697A (en) * 1992-01-27 1993-03-09 Chartered Semiconductor Manufacturing Pte Ltd. SOG curing by ion implantation
US5609925A (en) * 1995-12-04 1997-03-11 Dow Corning Corporation Curing hydrogen silsesquioxane resin with an electron beam
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits

Also Published As

Publication number Publication date
KR19980024163A (ko) 1998-07-06
JP3802662B2 (ja) 2006-07-26
JPH10107026A (ja) 1998-04-24
US5989983A (en) 1999-11-23

Similar Documents

Publication Publication Date Title
KR100238252B1 (ko) Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법
US6057251A (en) Method for forming interlevel dielectric layer in semiconductor device using electron beams
US5254497A (en) Method of eliminating degradation of a multilayer metallurgy/insulator structure of a VLSI integrated circuit
US5429990A (en) Spin-on-glass planarization process with ion implantation
JPH08255834A (ja) ０．５および０．５以下のｕｌｓｉ回路用の中間レベル誘電体内要素としての水素シルシクイオクサンをベースとした流動性酸化物
US20020106891A1 (en) Method of fabricating semiconductor devices having low dielectric interlayer insulation layer
US6777322B2 (en) Method for fabricating a multi-layered dielectric layer including insulating layer having Si-CH3 bond therein
US5639345A (en) Two step etch back process having a convex and concave etch profile for improved etch uniformity across a substrate
JP4058135B2 (ja) 半導体装置のコンタクトホール形成方法
US5432073A (en) Method for metal deposition without poison via
US6573147B2 (en) Method of forming a semiconductor device having contact using crack-protecting layer
US5723380A (en) Method of approach to improve metal lithography and via-plug integration
JPH10303295A (ja) 半導体装置の製造方法
US20020033486A1 (en) Method for forming an interconnection line using a hydrosilsesquioxane (HSQ) layer as an interlayer insulating layer
US7026256B2 (en) Method for forming flowable dielectric layer in semiconductor device
KR19990048406A (ko) 평탄화를 위한 반도체장치 및 그 제조방법
JP2001118928A (ja) 集積回路の製造方法
KR100314806B1 (ko) 스핀온글래스막형성방법
KR100468688B1 (ko) 스핀온글래스층을이용한층간절연층형성방법
KR100265759B1 (ko) 전자빔을이용한저온층간절연막형성방법
EP0810648A2 (en) Improvements in or relating to semiconductor devices
US6852628B2 (en) Method of insulating interconnects, and memory cell array with insulated interconnects
KR101073126B1 (ko) 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR19990039100A (ko) Sog를 이용한 반도체 장치의 절연막 제조방법
US6720276B2 (en) Methods of forming spin on glass layers by curing remaining portions thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071001

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee