KR100480232B1 - 반도체 소자의 비트라인 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 형성방법 중 비트라인용 콘택홀을 형성하는 방법에 관한 것으로, 비트라인 형성 시 층간절연막으로 SOG막을 형성하여 공정온도를 낮출 수 있으며 차세대 소자에서의 메탈 게이트 형성 시 열 버드젯을 쉽게 제어할 수 있고, 상기 SOG막의 열처리를 전자빔을 이용하여 치밀한 SOG막을 확보할 수 있는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
Description
본 발명은 비트라인 형성 시 층간절연막으로 SOG(Spin On Glass)막을 형성하여 공정온도를 낮출 수 있으며 차세대 소자에서의 메탈 게이트 형성 시 열 버드젯을 쉽게 제어할 수 있고, 상기 SOG막의 열처리를 전자빔을 이용하여 치밀한 SOG막을 확보할 수 있도록 하는 반도체 소자의 비트라인 콘택홀 형성방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라 소자를 구성하는 각종의 패턴들의 어드라인 및 비트라인의 선폭 및 공간들이 현저하게 줄어들고 있으며, 특히, 트랜지스터 게이트의 디자인 룰(Design Rule)은 점차적으로 고집적화됨에 따라 그 위에 적층되는 층에 보이드(void)를 형성하므로 후속 공정에서 콘택홀 영역에 데미지(damage)를 가하여 소자의 누설전류를 유발시키는 원인으로 작용한다.
도 1a 내지 도 1d는 종래의 비트라인 콘택홀 형성방법을 순차적으로 나타낸 단면도로서, 우선, 소자의 메인 셀지역(Main Cell Drain) 및 주변 회로지역을 대비하여서 동시에 공정을 진행하는 상태를 설명하도록 한다.
도 1a에 도시된 바와 같이, 상기 반도체 기판(1) 상에 소자분리막(2)을 형성한 후에 게이트산화막(3), 워드라인층(5) 및 워드라인 마스크층(5) 적층한 후에 감광막(6)으로 식각하여 워드라인 패턴을 형성하는 상태를 도시하고 있다.
그리고, 도 1b에 도시된 바와 같이, 상기 결과물 상에 나이트라이드막으로 된 장벽층(7)을 적층한 후에 감광막을 사용하여 주변회로 지역의 장벽층(7)을 식각으로 제거하도록 한다.
이때, 주변회로부의 장벽층(7)을 제거하는 이유는 후속공정에서 게이트의 상부에 형성되는 비트라인 콘택홀을 형성할 때 식각을 용이하게 하도록 한다.
도 1c에 도시된 바와 같이, 상기 결과물 상에 보호산화층(11) 및 층간절연층(8)을 순차적으로 적층하도록 한다.
이때, 상기 보호산화막층(11)은 층간절연막층(8)에 전하를 띠고 있는 이온이 기판의 정션(Junction)으로 침투하는 것을 방지하는 역할을 한다.
또한, 상기 장벽층(7)의 상부에 보호산화막층(11)이 적층되는 관계로 게이트사이의 간격이 매우 좁아지게 되어서 층간절연막(8)이 충분한 유동성을 발휘하지 못하여 기포가 층진되어 있는 보이드(8')가 형성되어지게 된다.
도 1d에 도시된 바와 같이, 상기 층간절연층(8)을 화학기계적연마공정으로 평탄화시킨 후 감광막을 사용하여 비트라인콘택홀(Bit-line Contact) 및 전하저장콘택홀(Storage Node Contact)(9)을 형성하는 상태를 도시하고 있다.
그런데, 상기한 바와 같이, 층간절연층(8)에 형성되어 있는 보이드(8')로 인하여 메인셀지역에 콘택홀(9)을 형성할 때 보이드(8')가 있는 부분은 식각시 발생되는 폴리머(Polymer)가 쌓여서 콘택홀(9)의 박면에 산화막이 제거되지 않는 상태로 산화막잔류물질(9a)이 잔류되어지게 된다.
이때, 상기 보이드(8')가 심하게 형성되는 경우에는 워드라인의 골을 따라 이웃한 콘택홀들이 식각시 서로 연결되므로 반도체 소자를 제조하여 사용할 때 전기적으로 쇼트(short)를 유발하여 소자불량을 유발하는 문제점을 지니고 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 비트라인 형성 시 층간절연막으로 SOG막을 형성하여 공정온도를 낮출 수 있으며 차세대 소자에서의 메탈 게이트 형성 시 열 버드젯을 쉽게 제어할 수 있고, 상기 SOG막의 열처리를 전자빔을 이용하여 치밀한 SOG막을 확보할 수 있도록 하는 것이 목적이다.
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 갖는 반도체 기판 상에 게이트폴리막, 텅스텐실리사이드 및 질화막을 증착한 후 게이트식각 공정을 진행하여 게이트를 형성하는 단계와, 상기 게이트 측벽에 질화막스패이서를 형성한 후 유기계의 제 1 SOG막을 증착한 후 제 1 소프트 베이크 공정을 실시하는 단계와, 상기 결과물 상에 유기계의 제 2 SOG막을 증착한 후 전자빔 컬링을 실시하는 단계와, 상기 결과물 상에 제 2 소프트 베이크 공정을 실시하고 감광막을 도포한 후 감광막 패터닝 식각 공정을 실시하여 비트라인 콘택을 형성하는 단계와, 상기 결과물 상의 감광막을 제거한 후 폴리막을 증착하는 단계와, 상기 폴리막을 게이트라인의 질화막 상부까지 식각한 후 텅스텐을 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법을 제공한다.
또한, 상술한 목적을 달성하기 위한 본 발명은 소정의 하부구조를 갖는 반도체 기판 상에 게이트폴리막, 텅스텐실리사이드 및 질화막을 증착한 후 게이트식각 공정을 진행하여 게이트를 형성하는 단계와, 상기 게이트 측벽에 질화막스페이서를 형성한 후 무기계의 제 1 SOG막을 증착한 후 제 1 소프트 베이크 공정을 실시하는 단계와, 상기 무기계의 제 1 SOG막 상에 유브이 램프를 이용한 표면처리 공정을 진행한 후 전자빔 컬링을 실시하는 단계와, 상기 결과물 상에 무기계의 제 2 SOG막을 증착하고 열공정을 실시한 후 제 2 소프트 베이크 공정을 실시하는 단계와, 상기 결과물 상에 감광막을 도포한 후 감광막 패터닝 식각 공정을 실시하여 비트라인 콘택을 형성하는 단계와, 상기 결과물 상의 감광막을 제거한 후 폴리막을 증착하는 단계와, 상기 폴리막을 게이트라인의 질화막 상부까지 식각한 후 텅스텐을 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 비트라인 콘택홀 형성방법을 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 상기 소정의 하부구조를 갖는 반도체 기판(100) 상에 폴리막(110), 텅스텐실리사이드(120) 및 질화막(130)을 증착한 후 게이트 식각 공정을 진행하여 게이트를 형성한다.
그리고 도 2b에 도시된 바와 같이, 상기 게이트 측벽에 질화막스페이서(140)를 형성하고 유기계의 제 1 SOG막(150)을 증착한 후 제 1 소프트 베이크(soft bake) 공정을 실시한다.
이때, 상기 제 1 소프트 베이크 공정은 200∼250℃ 범위의 온도에서 진행하며, 이 공정을 진행하는 목적은 유기계의 제 1 SOG막(150)과 후속공정인 유기계의 제 2 SOG막(155)과의 접착력을 향상시키고 유기계의 제 1차 SOG막(150) 내에 함유된 수분을 증발시켜서 유기계의 제 1차 SOG막(150) 내의 1차 치밀화를 하기 위해서이다.
그리고, 도 2c에 도시된 바와 같이, 상기 결과물 상에 유기계의 제 2 SOG막(155)을 증착한 후 전자빔 컬링(158)을 실시한다.
이때, 상기 전자빔 컬링(158)은 200∼400℃ 범위의 웨이퍼 표면 온도에서 5∼15KeV 범위의 전력으로 하여, 전자의 도즈량은 10000∼20000uC/㎠정도로 하여 실시한다.
또한, 상기와 같은 전자빔 컬링(158)의 조건에서 유기계의 SOG막은 좁은 공간에서 균일한 컬링을 이루게 되며, 후속 습식식각에 대응하여 컬링된 유기계의 SOG막은 습식식각 속도가 BOE 용액 100 : 1 의 식각비에서 1∼5Å/sec로 유지하게 된다.
도 2d에 도시된 바와 같이, 상기 결과물 상에 제 2 소프트 베이크 공정을 실시하고 감광막(160)을 도포한 후 감광막(160) 패터닝 식각 공정을 실시하여 비트라인 콘택(170)을 형성한다.
이때, 상기 제 2 소프트 베이크 공정은 제 1 소프트 베이크 공정 조건과 동일하게 동일한 목적을 위하여 진행한다.
그리고, 도 2e에 도시된 바와 같이, 상기 결과물 상의 감광막(170)을 제거한 후 폴리막(180)을 증착한다.
이어서 도 2f에 도시된 바와 같이, 상기 폴리막(180)을 게이트라인의 질화막(130) 상부까지 식각한 후 텅스텐(190)을 증착한다.
도 3a 내지 도 3g는 본 발명에 따른 또 다른 실시예인 반도체 소자의 비트라인 콘택홀 형성방법은 순차적으로 나타낸 단면도이다.
도 3a에 도시된 바와 같이, 상기 소정의 하부구조를 갖는 반도체 기판(200) 상에 폴리막(210), 텅스텐실리사이드(220) 및 질화막(230)을 증착한 후 게이트 식각 공정을 진행하여 게이트를 형성한다.
그리고 도 3b에 도시된 바와 같이, 상기 게이트 측벽에 질화막스페이서(240)를 형성하고 무기계의 제 1 SOG막(250)을 900∼1100Å 정도의 두께로 증착한 후 제 1 소프트 베이크(soft bake) 공정을 실시한다.
이때, 상기 제 1 소프트 베이크 공정은 150∼200℃ 범위의 온도에서 진행하며, 이 공정을 진행하는 목적은 무기계의 제 1 SOG막(250)과 후속공정인 무기계의 제 2 SOG막(258)과의 접착력을 향상시키고 무기계의 제 1차 SOG막(250) 내에 함유된 수소결합을 최대한 보존하여 급격한 부피수축을 막기 위함이다.
그리고, 도 3c에 도시된 바와 같이, 상기 무기계의 제 1 SOG막(250) 상에 유브이 램프(UV Lamp)를 이용한 표면처리 공정(미도시함)을 진행한 후 전자빔(255) 컬링(curing)을 실시한다.
이때, 상기 유브이 램프를 이용한 표면처리는 무기계의 제 1 SOG막(150)과 무기계의 제 2 SOG막(158)과의 접착력을 증대하기 위하여 반드시 실시하여야 한다.
또한, 상기 전자빔(155) 컬링은 150∼200℃ 범위의 웨이퍼 표면 온도에서 3∼5KeV 범위의 전력으로 하여, 전자의 도즈량은 5000∼10000uC/㎠ 정도로 하여 실시하고, 무기계의 SOG막은 유기계의 SOG막과는 달리 두꺼운 막에서의 전자빔 컬링을 하게되면 심한 부피 수축을 유발하기 때문에 무기계의 제 1 SOG막(150)만을 증착한 후 실시한다.
도 3d에 도시된 바와 같이, 상기 결과물 상에 무기계의 제 2 SOG막(158)을 증착하고 열공정을 실시한 후 제 2 소프트 베이크 공정을 실시한다.
이때, 상기 열공정을 실시하여 컬링은 산소 가스를 사용하여 500∼600℃ 온도범위에서 이루어지며, 제 2 소프트 베이크 공정은 제 1 소프트 베이크 공정 조건과 동일하게 동일한 목적을 위하여 진행한다.
또한, 상기 열공정 시 사용되는 가스는 SOG막 내의 수소결합의 분해를 최대한 억제하며, 후속공정에서 산화막 형성에 기여할 수 있는 산소가스를 사용하는 것이 바람직하다.
도 3e에 도시된 바와 같이, 상기 결과물 상에 감광막(260)을 도포한 후 감광막(260) 패터닝 식각 공정을 실시하여 비트라인 콘택(270)을 형성한다.
그리고, 도 3f에 도시된 바와 같이, 상기 결과물 상의 감광막(270)을 제거한 후 폴리막(280)을 증착한다.
이어서 도 3g에 도시된 바와 같이, 상기 폴리막(280)을 게이트라인의 질화막(230) 상부까지 식각한 후 텅스텐(290)을 증착한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체 소자의 비트라인 콘택홀 형성방법을 이용하게 되면, 비트라인 형성 시 층간절연막으로 SOG막을 형성하여 공정온도를 낮출 수 있으며 차세대 소자에서의 메탈 게이트 형성 시 열 버드젯을 쉽게 제어할 수 있고, 상기 SOG막의 열처리를 전자빔을 이용하여 치밀한 SOG막을 확보할 수 있도록 하는 매우 유용하고 효과적인 발명이다.
도 1a 내지 도 1d는 종래의 비트라인 콘택홀 형성방법을 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 비트라인 콘택홀 형성방법을 순차적으로 나타낸 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 또 다른 실시예인 반도체 소자의 비트라인 콘택홀 형성방법은 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체 기판 110 : 게이트폴리막
120 : 텅스텐실리사이드 130 : 질화막
140 : 질화막스페이서 150 : 제 1 SOG막
155 : 제 2 SOG막 158 : 전자빔
160 : 감광막 170 : 비트라인 콘택홀
180 : 폴리막 190 : 텅스텐막
Claims (8)
- 소정의 하부구조를 갖는 반도체 기판 상에 게이트폴리막, 텅스텐실리사이드 및 질화막을 증착한 후 게이트식각 공정을 진행하여 게이트를 형성하는 단계와;상기 게이트 측벽에 질화막스패이서를 형성한 후 유기계의 제 1 SOG막을 증착한 후 제 1 소프트 베이크 공정을 실시하는 단계와;상기 결과물 상에 유기계의 제 2 SOG막을 증착한 후 전자빔 컬링을 실시하는 단계와;상기 결과물 상에 제 2 소프트 베이크 공정을 실시하고 감광막을 도포한 후 감광막 패터닝 식각 공정을 실시하여 비트라인 콘택을 형성하는 단계와;상기 결과물 상의 감광막을 제거한 후 폴리막을 증착하는 단계와;상기 폴리막을 게이트라인의 질화막 상부까지 식각한 후 텅스텐을 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법.
- 제 1항에 있어서, 상기 전자빔을 이용하여 후속식각 공정 시 습식식각 속도가 BOE 용액 100 : 1 의 식각비에서 1∼5Å/sec로 유지하게 하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법.
- 제 1항에 있어서, 상기 제 1차 소프트 베이크 공정 시 200∼250℃ 범위의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법.
- 제 1항에 있어서, 상기 전자빔 컬링 시 200∼400℃ 범위의 웨이퍼 표면 온도에서 5∼15KeV 범위의 전력으로 하여, 전자의 도즈량은 10000∼20000uC/㎠ 정도로 하여 실시하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법.
- 소정의 하부구조를 갖는 반도체 기판 상에 게이트폴리막, 텅스텐실리사이드 및 질화막을 증착한 후 게이트식각 공정을 진행하여 게이트를 형성하는 단계와;상기 게이트 측벽에 질화막스페이서를 형성한 후 무기계의 제 1 SOG막을 증착한 후 제 1 소프트 베이크 공정을 실시하는 단계와;상기 무기계의 제 1 SOG막 상에 유브이 램프를 이용한 표면처리 공정을 진행한 후 전자빔 컬링을 실시하는 단계와;상기 결과물 상에 무기계의 제 2 SOG막을 증착하고 열공정을 실시한 후 제 2 소프트 베이크 공정을 실시하는 단계와;상기 결과물 상에 감광막을 도포한 후 감광막 패터닝 식각 공정을 실시하여 비트라인 콘택을 형성하는 단계와;상기 결과물 상의 감광막을 제거한 후 폴리막을 증착하는 단계와;상기 폴리막을 게이트라인의 질화막 상부까지 식각한 후 텅스텐을 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법.
- 제 5항에 있어서, 상기 전자빔을 이용하여 후속식각 공정 시 습식식각 속도가 BOE 용액 100 : 1 의 식각비에서 1∼5Å/sec로 유지하게 되는 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법.
- 제 5항에 있어서, 상기 열공정 시 500∼600℃의 온도범위에서 산소가스를 이용하여 컬링하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법.
- 제 5항에 있어서 상기 전자빔 컬링시 150∼200℃ 범위의 웨이퍼 표면 온도에서 3∼5KeV 범위의 전력으로 하여, 전자의 도즈량은 5000∼10000uC/㎠ 정도로 하여 실시하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택홀 형성방법.
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