KR20020022471A - 반도체 소자의 컨택 형성 방법 - Google Patents

반도체 소자의 컨택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 컨택 형성 방법에 관한 것으로, 특히 본 방법은 컨택 형성 공정 중 워드라인 식각 및 컨택 식각 공정에 있어서 하드마스크층의 상부에 식각정지막을 적층하여, 컨택 식각시 일어날 수 있는 하드마스크층의 손실에 의한 하드마스크층의 단차를 방지하고, 이에 따라 CMP TARGET을 감소시킴으로써 CMP 평탄화 공정을 용이하게 하고, 하드마스크층의 손상을 최소화하여 층간 절연 마진을 증대시킬 수 있다.
따라서, 본 발명에 의해 워드라인과 컨택 사이의 절연층이 두껍게 확보되어 층간 절연 마진이 증대되고, CMP 평탄화 공정이 용이해 지므로 공정 마진이 증대되어 수율이 증가할 것으로 기대된다.

Description

반도체 소자의 컨택 형성 방법{METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 공정 중 워드라인 식각 및 컨택 식각 공정 등을 포함하는 컨택 형성 방법에 관한 것으로, 더욱 자세하게는 소자의 컨택 형성 공정에서 발생할 수 있는 하드마스크층의 손실을 최소화하여, 컨택 마스크가 형성된 지역과 형성되지 않은 지역간의 하드마스크층의 단차를 방지함으로써, 워드라인과 컨택간의 전기적 절연 마진을 증대시킬 수 있는 컨택 형성 방법에 관한 것이다.
최근에 반도체 공정의 집적도가 높아짐에 따라 디자인룰이 감소하게 되어 액티브 위의 컨택을 홀 타입으로 형성시 포토의 미스얼라인먼트 마진 확보에 어려움이 있어 T-타입이나, BAR-타입의 마스크를 사용하여 액티브와 연결시키는 식각 기술이 사용되고 있다. 그런데, 이러한 기술을 사용하기 위해서는 컨택 식각시 워드라인을 감싸고 있는 하드마스크층의 침해를 최소화 시켜 워드라인과 컨택간의 전기적 절연마진을 증대시키는 기술이 필요하다.
그러나, 하드마스크층은 컨택 식각시 손상되므로 컨택 마스크가 형성된 지역과 형성되지 않은 지역간의 하드마스크층의 단차가 발생하게 된다. 이러한 단차로 인해 후속 CMP 평탄화 공정시 평탄화 타겟이 증가하게 되어 하드마스크층 손상이 더욱 커지게 되고, 균일도(UNIFORMITY)도 감소되어 취약한 지역에서는 전기적 쇼트가 발생할 우려가 크다.
도 1 내지 도 7은 상기와 같은 종래의 컨택 형성 공정의 일례를 나타낸 단면도들이다.
이를 참조하면, 우선 도 1과 같이 하부구조가 형성된 반도체 기판(16) 상부에 워드라인(14) 및 하드마스크층(12)을 적층하고, 하드마스크층의 상부에는 패터닝을 위한 감광막(10)을 적층한다. 이때, 상기의 하드마스크층으로는 주로 질화막이 이용된다. 그 다음, 상기의 감광막 상부에 워드라인 영역을 정의하는 워드라인 마스크를 형성하여, 이를 통하여 노광함으로써 패터닝을 형성하고, 패터닝이 형성된 후에는 감광막 상부의 워드라인 마스크를 제거한다.
그 다음, 도 2에서 보는 바와 같이, 상기에서 노광을 통해 감광막에 형성된 패터닝에 따라 식각 공정을 진행하면, 상기 감광막의 개방 부분에 한하여 식각이 진행된다.
이후, 상기의 결과물의 측부에 스페이서막(18)을 적층하여, 이에 대한 식각을 진행함으로써 게이트를 형성하고, 도 4에서 보는 바와 같이 상기에서 형성된 게이트가 매몰되도록 층간 절연막(20)을 증착한다. 그리고, 상기의 층간 절연막의 상부에 다시 컨택의 영역이 정의되어 있는 컨택 마스크를 형성한다. 여기서 컨택 마스크를 층간 절연막의 상부에 형성한 결과물을 전체적으로 위에서 관찰하면, 도 6에서 볼 수 있는 바와 같이 전체 반도체 기판에서 일부만이 컨택 마스크에 의해 보호됨을 알 수 있다.
그리고, 도 5(도 5는 도 6의 A방향 절단면)에서 볼 수 있는 바와 같이 상기에서 형성된 컨택 마스크에 따라(도4의 화살표) 컨택 식각을 진행하여 컨택을 형성하고, 계속하여 컨택 마스크를 제거하여 액티브를 오픈시키면, 컨택마스크에 의해 보호된 부분과 컨택 식각이 진행된 부분 사이에 하드마스크층의 단차가 발생하게되는데, 이는 상기와 같은 컨택 식각 공정에 있어서 층간 절연막(20)은 완전히 제거되어야 하기 때문으로, 이를 위하여 일반적으로 과도 식각을 진행하게 되기 때문에, 그림에서 볼 수 있는 바와 같이 컨택식각이 진행된 지역에서는 층간 절연막 하부의 하드마스크층(12)에 대한 손상이 발생하게 되어 컨택 마스크가 열린 지역과 닫힌 지역간의 하드마스크층 단차가 발생하게 되는 것이다.
다음으로, 도 7과 같이 상기 공정에 의해 형성된 컨택 내부에 매립하도록 폴리 실리콘을 적층하고, 계속하여 CMP 평탄화 공정을 진행하게 되는데, 상기의 평탄화 공정에 있어서 상기의 컨택 형성 공정에서 발생한 하드마스크층의 단차때문에 컨택 마스크에 의해 보호되었던 부분의 하드마스크층 역시 CMP 타겟이 되어 CMP 타겟이 증가되는 문제점이 발생한다. 또한, 컨택 식각 공정에서 뿐만 아니라, CMP 평탄화 공정에서도 하드마스크층이 추가적으로 손상되므로 층간 절연 마진이 감소하는 문제점이 발생하게 된다.
즉, 상기의 컨택 식각 공정에서 발생한 하드마스크층의 단차는 플러그간의 전기적 분리(isolation)를 위해 OVER CMP TARGET을 증가시키고, 이에 의해 하드마스크층의 손상은 더욱 커져 층간 절연 마진이 감소하는 문제점이 발생한다.
만일, 이러한 문제점을 해결하기 위해 하드마스크층의 두께를 증가시키면, 갭 필(GAP FILL) 등에 어려움이 발생하여 하드마스크층의 두께를 증가시키기도 어려운 상황이다. 이러한 문제점들로 인하여 하드마스크층의 손실을 최소화 할 수 있는 기술이 절실히 요구되고 있다.
본 발명은 상기와 같은 하드마스크층의 단차 및 손실을 개선하기 위해서 워드라인 식각 및 컨택 식각 공정에서 식각 정지막을 하드마스크층의 상부에 적층한 것으로써, 식각 정지막을 하드마스크층 위에 적층함으로써 컨택 식각시 과도 식각이 진행될 경우에도 하드마스크층의 손상을 전혀 발생하지 않게 할 수 있고, 이에 의해 마스크가 열린 지역과 닫힌 지역간에 하드마스크층의 단차가 발생하지 않게 된다.
따라서, 본 발명의 목적은 식각 정지막을 하드마스크층의 상부에 적층함으로써 하드마스크층의 손상 및 단차를 최소화하고 이에 따라 CMP 평탄화 공정을 용이하게 하고 워드라인과 컨택간의 전기적 절연마진을 증가시키는 컨택 형성 방법을 제공하는데 있다.
도 1 내지 도 7은 종래기술에 의한 컨택 형성 공정의 일례를 나타낸 도면으로써,
도 1은 반도체 기판의 상부에 워드라인, 하드마스크층, 감광막을 적층하고 노광을 통해 패터닝을 형성한 후의 도면이고,
도 2는 상기 도 1에서의 감광막의 개방 부분에 대해 식각을 진행한 도면이고,
도 3은 상기 도 2에 스페이서막을 적층하고, 이에 대해 식각을 진행한 후의 도면이고,
도 4는 상기 도 3에서 형성된 게이트에 층간 절연막 및 컨택 마스크를 적층한 후의 도면이고,
도 5는 컨택 마스크에 따라 컨택 식각을 진행한 후의 단면도이고,
도 6은 컨택 식각을 진행한 후의 반도체 기판의 모습을 상부에서 나타낸 도면이며,
도 7은 상기와 같이 식각을 진행한 후에 폴리 실리콘을 적층하고, CMP 평탄화 공정을 진행한 도면이다.
도 8 내지 도 13은 본 발명에 의한 컨택 형성 공정을 설명하기 위한 공정 순서도로써,
도 8은 반도체 기판의 상부에 워드라인, 하드마스크층, 식각 정지막, 산화막 및 감광막을 순차적으로 적층하고, 노광을 통해 패터닝을 형성한 후의 도면이고,
도 9는 상기에서 형성된 패터닝에 의해 식각을 진행한 후의 도면이고,
도 10은 스페이서막을 적층하고, 이에 대해 식각을 진행하여 게이트를 형성한 도면이고,
도11은 상기 결과물의 상부에 층간 절연막 및 컨택 마스크를 형성한 후의 도면이고,
도 12는 상기의 컨택 마스크에 따라 컨택 식각을 진행한 후의 도면이며,
도 13은 상기 컨택에 매립하도록 폴리 실리콘을 적층한 후, CMP 평탄화 공정을 진행한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 감광막 102: 산화막
104: 식각 정지막 106: 하드마스크층
108: 워드라인 110: 반도체기판
112: 스페이서막 114: 층간절연막
116: 컨택마스크
상기의 목적을 달성하기 위하여 본 발명은 하부구조가 형성된 반도체기판의 상부에 워드라인 및 하드마스크층을 적층하는 단계와, 하드마스크층의 상부에는 컨택 식각시 하드마스크층에 대한 식각을 막기 위한 식각 정지막을 적층하는 단계와, 상기 식각 정지막의 상부에 역시 하드마스크층에 대한 과도 식각을 막을 수 있도록 하는 산화막을 다시 증착한 후, 상기 산화막의 상부에 패터닝을 형성하기 위한 감광막을 형성하여, 워드라인 영역이 정의된 워드라인 마스크를 통하여 노광 함으로써 상기 감광막에 패터닝을 형성하는 단계와, 상기 패터닝이 형성된 감광막의 개방 부위를 통하여 식각을 진행하는 단계와, 상기의 결과물의 측면에 스페이서막을 증착하고 이에 대해 식각을 진행함으로써 게이트를 형성하는 단계와, 상기의 게이트가 매립하도록 층간 절연막을 적층하고 그 상부에 컨택의 영역이 정의되어 있는 컨택 마스크를 형성하는 단계와, 상기에서 형성된 컨택 마스크에 따라 컨택 식각을 진행하고 컨택 마스크를 제거함으로써 컨택을 형성하는 단계 및 상기에서 형성된 컨택 내부에 폴리 실리콘층을 적층한 후 식각 정지막을 제거하면서 CMP 연마 공정으로 평탄화를 진행하여 플러그 폴리를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면 하드마스크층의 상부에 식각 정지막을 적층함으로써, 컨택 식각시 식각 정지막의 상부에 식각시 사용된 가스의 반응으로 폴리머가 형성되어 더 이상 식각이 진행되지 않게 할 수 있고, 식각 정지막의 상부에 적층된 산화막 역시 과도 식각으로부터 하드마스크층을 보호할 수 있는 역할을 할 수 있으므로, 컨택 식각시 식각 정지막의 상부에 형성된 층간 절연막은 완전히 제거하면서 하드마스크의 손실은 발생하지 않도록 할 수 있고, 이에 따라 컨택 마스크에 의해 개방된 부분과 컨택 마스크에 의해 보호된 부분 사이의 하드마스크층의 단차를 최소화 할 수 있다. 그래서, 후속 CMP 연마 공정에 있어서도 하드마스크의 단차로 인해 발생할 수 있는, CMP 타겟을 감소시켜 공정의 수율을 높일 수 있고, 상기 공정에서의 추가적인 하드마스크층의 손상 또한 방지하여 워드라인과 컨택간의 전기적 절연마진을 넓게 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 구성을 상세히 설명하고자 한다.
도 8 내지 도 13은 본 발명에 의한 컨택 형성 공정을 설명하기 위한 공정 순서도 들이다.
이를 참조하면 먼저, 도 8에서 볼 수 있는 바와 같이 하부구조가 형성된 반도체 기판(110)의 상부에 워드라인(108) 및 하드마스크층(106)을 적층하고, 하드마스크층(106)의 상부에 식각정지막(104)을 순차적으로 적층한 후, 그 위에 역시 하드마스크층에 대한 과도 식각을 막을 수 있도록 하는 산화막(102) 및 패터닝을 형성하기 위한 감광막(100)을 증착한다. 그리고, 워드라인 영역이 정의된 워드라인 마스크를 감광막의 상부에 형성하여 그 개방부위를 통해 노광함으로써 패터닝을 형성하고 패터닝이 형성된 후에는 워드라인 마스크를 제거한다.
이때, 식각정지막으로는 저유전 상수를 가지는 유기물인 SILK, FLARE, BCB, Cytop, Velox, Alcap(이는 당업계에서 일반적으로 사용되는 상품명이다.) 등을 사용하여 컨택 식각시 사용된 가스와 반응하게 함으로써 본 발명에서 기대하는 효과를 거둘 수 있다. 또한, 상기와 같은 식각 정지막을 적층시키는 공정에 있어서는 450℃-550℃의 고온에서 열처리하여 적층함으로써, 이어지는 산화막 증착 등의 공정에 있어 필요한 열에너지를 저장할 수 있으므로, 후속 열공정에 대한 마진을 증가시킬 수 있다.
이후, 상기에서 노광을 통해 감광막에 형성된 패터닝에 의해 식각 공정을 진행하게 되는데, 이러한 식각 공정에 있어서는 도 9에서 볼 수 있는 바와 같이 감광막(100)에 의해 개방된 부분만 식각이 진행된다.
그리고, 도 10에서 볼 수 있는 바와 같이, 상기의 결과물의 측면에 스페이서막(112)을 증착하고, 이에 대해 식각을 진행하면 게이트가 형성되고, 계속하여 상기의 게이트가 매몰되도록 층간 절연막을 적층하고, 층간 절연막의 상부에 컨택 식각을 진행하기 위한 컨택 마스크를 형성한다.
그 다음으로, 상기에서 형성된 컨택 마스크에 의해 컨택 식각을 진행하게 되는데, 도 12에서 볼 수 있는 바와 같이 본 발명의 컨택 식각 공정에 잇어서는 종래의 공정에서와 달리, 식각정지막의 상부에 식각시 사용된 가스(C4F8,C2F6,C3F8,C5F8,CH2F2,CH-F3,CH3F등의 C, H, F가 포함된 가스)의 반응에 의해 폴리머가 형성되어 더 이상 식각이 진행되지 않고, 식각 정지막 상부의 산화막 또한 하드마스크층에 대한 과도 식각을 막는 역할을 할 수 있으므로, 식각정지막 상부의 층간 절연막은 완전히 제거하면서, 하드마스크층의 손실은 거의 발생하지 않게 되고, 이에 따라 컨택 마스크에 의해 개방된 부분과 닫힌 부분과의 하드마스크층 단차 역시 거의 발생하지 않게 된다.
그런데, 도 10의 스페이서막(112), 도 11의 층간 절연막(114) 및 도 13의 폴리 실리콘의 적층 공정에 있어서 플라즈마(plasma) 장비를 이용하면, 350℃-450℃의 저온에서도 증착할 수 있는데, 이는 일반적으로 증착 반응은 기판에 유지되는 온도 및 그에 따른 열적 에너지에 의하여 진행되나, 전기장에 의한 플라즈마 또는 자외선에 의한 빛에너지를 이용하면 플라즈마 또는 빛에너지의 상승 작용에 의해 반응이 촉진되어 소요되는 열에너지를 줄일 수 있기 때문이다.
이어서, 도 13에서 볼 수 있는 바와 같이, 폴리 실리콘을 상기에서 형성된 컨택에 매립하도록 적층한 후 CMP 평탄화 공정을 진행함으로써 플러그 폴리를 형성하고, 폴리를 전기적으로 분리(ISOLATION)시키게 되는 데, 상기의 컨택 식각시 하드마스크층(102)의 단차가 발생하지 않으므로, CMP TARGET이 감소하여 공정의 효율을 기할 수 있고, CMP연마 공정에서 하드마스크층이 추가적으로 손상되는 것을 막아, 워드라인과 컨택간의 전기적 절연마진이 증가됨을 볼 수 있다. 다만, 식각정지막이 계속 남아있으면, 이어지는 열공정을 진행할 수 없으므로 상기와 같은 CMP 평탄화 공정에서 역할을 다한 식각정지막을 제거하여야 한다.
그러므로, 본 발명은 하드마스크층의 상부에 식각정지막을 적층하여 컨택 식각 공정 및 CMP 평탄화 공정시 생길 수 있는 하드마스크층의 손상을 막을 수 있는 동시에, CMP 평탄화 공정시 역할을 다한 저유전 유기물을 제거하여 이어지는 열공정을 계속 진행할 수 있도록 해줄 수 있다.
또한, 본 발명의 구성에 있어서는 본 기술을 워드라인 수준에서 컨택을 형성하는데 사용하였으나, 비트라인 수준에서도 마찬가지 방법으로 적용하여 상기와 같은 효과를 얻을 수 있다.
상기에서 본 바와 같이 본 발명은 반도체의 컨택 형성 공정에서 하드마스크층의 상부에 식각 정지막을 적층하고 그 상부에 산화막을 적층함으로써, 컨택 식각시 상기 식각정지막 상부에 C, H, F등이 포함된 폴리머가 형성되도록 함으로써, 식각정지막 상부의 층간 절연막을 완전히 제거함과 동시에 식각정지막에서 더 이상 식각이 진행되지 않도록 하였다.
이를 통해 본 발명은 컨택 식각시 일어날 수 있는 하드마스크층의 손실을 최소화하여, 컨택 마스크가 열린 지역과 닫힌 지역과의 하드마스크층의 단차를 막음으로써, CMP TARGET을 줄여 CMP 공정을 용이하게 하고, CMP 공정에서 일어날 수 있는 추가적인 하드마스크층에 대한 손상을 방지하여 워드라인과 컨택간의 전지적 절연마진을 증대시킬 수 있으며, 나아가 반도체 제조공정의 공정 마진이 증대되어 공정 수율을 증가시킬 수 있다.

Claims (4)

  1. 반도체 소자의 전기적 배선 공정중 컨택 형성 공정에 있어서,
    소정의 하부 구조가 형성된 반도체 기판의 상부에 워드라인 및 하드마스크층을 적층하는 단계;
    상기의 단계 후에 식각 정지막을 상기 하드마스크층의 상부에 적층하는 단계;
    상기 식각 정지막 상부에 산화막을 적층하고, 순차적으로 감광막을 적층한 후 노광하여 패터닝을 형성하는 단계;
    상기 감광막의 개방 부위를 통해 선택적으로 식각을 진행하여 패터닝하는 단계;
    상기 결과물의 측면에 스페이서막을 적층하고, 이에 대해 블랭킷 식각을 진행하여 게이트를 형성하는 단계와;
    상기의 게이트가 매립하도록 층간 절연막을 적층한 후 마스킹 식각 공정으로 컨택 식각을 진행하는 단계; 및
    상기 컨택 내부에 폴리 실리콘층을 적층한 후 식각 정지막을 제거하면서, CMP연마 공정으로 평탄화를 진행하여 플러그 폴리를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 컨택 형성 방법.
  2. 제 1항에 있어서, 상기 식각 정지막은 저유전 유기물인 SILK, Flare, BCB, Cytop, Velox, Alcap 중의 선택된 1물질을 사용하는 것을 특징으로 하는 반도체의 컨택 형성 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 식각 정지막을 적층하는 공정은 450℃-550℃의 고온에서 열처리 하여 적층하는 것을 특징으로 하는 반도체의 컨택 형성 방법.
  4. 제 3항에 있어서, 상기 스페이서막, 층간 절연막을 형성하는 공정은 플라즈마 장비를 이용하여 350℃-450℃의 저온에서 적층하는 것을 특징으로 하는 반도체의 컨택 형성 방법.
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KR101034598B1 (ko) * 2003-12-30 2011-05-12 주식회사 하이닉스반도체 반도체소자의 랜딩플러그콘택 형성 방법

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