JP2002299337A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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秀史 宮島
Miyoko Shimada
美代子 島田
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錬平 中田
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Abstract

(57)【要約】 【課題】低誘電率絶縁膜を略均一に容易に形成できると
ともに、その強度を容易に向上できる半導体装置の製造
方法および半導体装置を提供する。 【解決手段】半導体基板９の上に形成した第１層低誘電
率層間絶縁膜１１ａの表面上に、第２層低誘電率層間絶
縁膜としての第２層ポリメチルシルセスキオキサン膜の
液状原料であるワニス１１ｂを塗布する。ワニス１１ｂ
を、先ず約１００℃、次に約２００℃でそれぞれ約２分
間ずつ保持しつつ段階的に加熱して、ワニス１１ｂを膜
１１ａ上に固着させる。続けて、Ａｒガスを主成分とす
る約10Torrの減圧雰囲気下にワニス１１ｂを配置し、約
４００℃に加熱して保持しつつ、照射量が約1000μC/cm
2の電子線をワニス１１ｂに向けて約３０分間照射す
る。これにより、略均一な膜質を有するとともに、実用
上十分な強度を有する第２層ポリメチルシルセスキオキ
サン（ＭＳＱ）膜１１ｂを成膜する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、例えば、低誘電率層間絶縁膜を具備する半導体装
置の製造方法、およびこの製造方法によって製造された
半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化および高速化
に伴い、単層構造であった配線構造の多層化が進んでい
る。中には、５層以上の金属配線構造を有する半導体装
置も開発および生産されている。ところが、半導体装置
の微細化が進むにつれて、いわゆる配線間寄生容量と配
線抵抗による信号伝達遅延の問題が大きくなっている。
すなわち、配線構造の多層化に伴い、これに起因する信
号伝達遅延が半導体装置の高速化を妨げる問題が増大し
ている。
【０００３】このような配線構造の多層化に伴う信号伝
達遅延の回避策として、従来から様々な解決方法が取ら
れていた。一般的に、信号伝達遅延は、前述した配線間
寄生容量と配線抵抗との積で示すことができる。すなわ
ち、信号伝達遅延を改善するためには、配線間寄生容量
を低減させるとともに、配線抵抗も低減させることが好
ましい。
【０００４】配線抵抗を低減させるためには、例えば従
来のアルミニウム配線から銅配線へと、配線の主な構成
材料を、より抵抗の低いものへ移行させる技術が試みら
れている。この場合、従来のアルミニウム配線と同様
に、銅をドライエッチングすることにより配線形状に加
工することは極めて困難である。このため、銅を配線に
用いる場合には、埋め込み配線構造の技術を採用する。
【０００５】また、配線間の寄生容量を低減させるため
には、例えば従来の二酸化珪素（SiO2）を主成分とした
絶縁膜を形成する替りに、SiOFを主成分とした絶縁膜を
ＣＶＤ法により形成する技術が試みられている。あるい
は、前記SiO2絶縁膜よりも比誘電率が低い、いわゆるＳ
ＯＧ（Spin on Glass）膜や、有機樹脂（ポリマー）膜
などの低誘電率絶縁膜を、塗布法の一種であるスピンコ
ート法によって形成する技術が試みられている。
【０００６】一般的に、従来から用いられているSiO2絶
縁膜の比誘電率は、3.9程度がその実用上の下限である
とされている。これに対して、SiOF絶縁膜は、その比誘
電率を3.3程度まで低減させることが可能であるとされ
ている。ただし、このSiOF絶縁膜も、その比誘電率を3.
3よりも低くすることは、膜の安定性の面から実用上は
極めて困難とされている。ところが、前記ＳＯＧ（Spin
on Glass）膜や、有機樹脂（ポリマー）膜などの低誘
電率絶縁膜は、その比誘電率を2.0程度まで下げること
が可能とされているために、それらの成膜技術の開発が
盛んに試みられている。
【０００７】
【発明が解決しようとする課題】ところが、低誘電率絶
縁膜は、一般に密度が低いため脆く、その強度（機械的
強度）が低い。具体的には、例えば、従来のＣＶＤ法に
よって形成された酸化膜では、その強度を示す尺度の一
つである弾性率が７０ＧＰａ程度であるが、これに対し
て比誘電率が3.0以下の低誘電率絶縁膜では、弾性率が
６ＧＰａ以下と、従来の膜と比較して極端に低下する。
このような低誘電率絶縁膜の強度が低下する問題を解決
するためには、低誘電率絶縁膜の形成材料を、分子量お
よび構造の異なる少なくとも２種類の材料（原料粒子）
を、所定の混合比にて混合させて作ればよいことが明ら
かにされている。具体的には、例えば一方の分子量が２
００万であり、他方の分子量が２０００である２種類の
材料を、所定の混合比にて混合した低誘電率絶縁膜の形
成材料を用いることにより、単一の分子量の材料で形成
した低誘電率絶縁膜と比較して、機械的強度が1.5倍程
度まで改善可能なことが分かっている。
【０００８】ところが、分子量（大きさ）および構造が
異なる２種類の原料粒子が混合されて結合することによ
り、低誘電率絶縁膜（薄膜）が形成されると、より大き
い分子量を有する原料粒子の大きさ（約数十ナノ・メー
トル）程度の周期で、形成された膜中にむらが発生して
しまう。このむらが存在すると、図３に示すように、低
誘電率絶縁膜１０２およびバリアメタル１０３が形成さ
れた半導体装置１０１に、例えばドライエッチング加工
やＣＭＰを施すと、それらのエッチング速度やＣＭＰ速
度に違いが生じ、これに起因して低誘電率絶縁膜１０２
およびバリアメタル層１０３に凹部１０４が形成されて
しまう。場合によっては、図示しない凸部も形成される
おそれがある。
【０００９】特に、半導体装置１０１に、図示しない埋
め込み配線構造が形成されている場合、その図示しない
配線溝やヴィアホールなどを形成する際に、それらの側
壁部分に、前述したように凹凸が生じるおそれがある。
配線溝やヴィアホールなどの側壁部分に前記凹凸が生じ
ると、図示しないＣｕ配線を利用する際に必要となるバ
リアメタル層１０３の均一な膜厚での形成を困難にす
る。バリアメタル層１０３が均一な膜厚で形成されない
と、Ｃｕ配線間におけるリーク等のバリア特性に起因し
た不具合が発生するおそれがある。
【００１０】よって、本発明の目的は、低誘電率絶縁膜
を略均一に容易に形成できるとともに、その強度を容易
に向上できる半導体装置の製造方法、およびこの製造方
法により製造された半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明に係る半導体装置の製造方法は、半導体基板
の上に、平均分子量がグループごとに異なる、少なくと
も２種類のグループから構成される低誘電率絶縁膜の形
成材料を塗布する工程と、前記半導体基板の上に塗布さ
れた前記低誘電率絶縁膜の形成材料に加熱処理を施しつ
つ、該低誘電率絶縁膜の形成材料に向けて電子線を照射
することにより、低誘電率絶縁膜を焼成する工程と、を
含むことを特徴とするものである。
【００１２】この半導体装置の製造方法においては、半
導体基板の上に塗布された、平均分子量がグループごと
に異なる、少なくとも２種類のグループから構成される
低誘電率絶縁膜の形成材料に加熱処理を施しつつ、低誘
電率絶縁膜の形成材料に向けて電子線を照射することに
より、低誘電率絶縁膜を焼成する。これにより、平均分
子量が異なる各グループに含まれる各分子の、加熱によ
る各分子内、あるいは各分子間における縮合反応または
重合反応、ならびに電子線照射による各分子内、あるい
は各分子間の結合の切断を、各グループ内のみならず、
各グループ間においても併せて行うことができる。した
がって、この半導体装置の製造方法によれば、分子量が
異なる分子同士を略均一に、かつ容易に混じり合わせて
結合させることができる。
【００１３】また、本発明に係る半導体装置の製造方法
を実施するにあたり、その工程の一部を、以下に述べる
ような設定としても構わない。
【００１４】前記低誘電率絶縁膜の形成材料は、これを
構成する各グループのうちの少なくとも１グループが、
メチル基を有するシロキサン結合を主骨格とする材料を
含んでいる。
【００１５】前記低誘電率絶縁膜は、有機樹脂製であ
る。
【００１６】前記低誘電率絶縁膜の形成材料は、これを
構成する各グループ同士の平均分子量の比が少なくとも
１００倍異なる。
【００１７】前記低誘電率絶縁膜のうち、前記半導体基
板に接触して焼成される低誘電率絶縁膜に、銅を主成分
とする埋め込み配線を形成する。
【００１８】前記低誘電率絶縁膜の形成材料は、これに
向けて電子線が照射される際に、所定の減圧雰囲気下に
配置される。
【００１９】本発明に係る半導体装置の製造方法を実施
するにあたり、その工程の一部を、以上述べたような各
種設定とすることにより、所望される低誘電率絶縁膜の
種類などに応じて、より適正な形成材料や成膜環境など
を設定できる。
【００２０】また、前記課題を解決するために、本発明
に係る半導体装置は、半導体基板と、この半導体基板の
上に形成された低誘電率絶縁膜と、を具備した半導体装
置であって、前記低誘電率絶縁膜は、平均分子量がグル
ープごとに異なる、少なくとも２種類のグループから構
成されている形成材料に加熱処理を施しつつ、該形成材
料に向けて電子線を照射することにより焼成されている
ことを特徴とするものである。
【００２１】この半導体装置においては、半導体基板の
上に形成された低誘電率絶縁膜が、平均分子量がグルー
プごとに異なる、少なくとも２種類のグループから構成
されている形成材料に加熱処理を施しつつ、該形成材料
に向けて電子線を照射することにより焼成されている。
これにより、平均分子量が異なる各グループに含まれる
各分子の、加熱による各分子内、あるいは各分子間にお
ける縮合反応または重合反応、ならびに電子線照射によ
る各分子内、あるいは各分子間の結合の切断が、各グル
ープ内のみならず、各グループ間においても併せて行わ
れる。したがって、この半導体装置が具備する低誘電率
絶縁膜は、分子量が異なる分子同士が略均一に、かつ容
易に混じり合わされて結合される。
【００２２】また、本発明に係る半導体装置を実施する
にあたり、その構成の一部を、以下に述べるような設定
としても構わない。
【００２３】前記半導体基板の上には、銅を主成分とす
る埋め込み配線が形成された低誘電率絶縁膜が、該半導
体基板に接触して焼成されている。
【００２４】本発明に係る半導体装置を実施するにあた
り、その構成の一部を、以上述べたような設定とするこ
とにより、半導体装置が具備する配線を低誘電率絶縁膜
により適正な状態で保持できる。
【００２５】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置の製造方法、およびこの製造方法によって製
造された半導体装置を、図１および図２（ａ）,（ｂ）
に基づいて説明する。
【００２６】先ず、本実施形態の半導体装置の製造方
法、およびこの製造方法によって製造された半導体装置
４について説明するのに先立って、本製造方法を実施し
て半導体装置４を製造する際に用いる半導体製造装置１
を、図１を参照しつつ説明する。
【００２７】半導体製造装置１は、図１に示すように、
半導体基板９に低誘電率絶縁膜１１を焼成する工程が実
施される処理室２を備えている。処理室２の上部には半
導体基板９の上に塗布された低誘電率絶縁膜１１の形成
材料に向けて、図１中実線矢印で示すように、電子線
（ＥＢ）を全面的に照射可能な電子線照射装置３が複数
台、本実施形態においては４台設けられている。また、
処理室２の内部には、４台の電子線照射装置３の下側
に、半導体基板９が載置される試料支持台５が設けられ
ている。この試料支持台５は、半導体基板９の上に塗布
された低誘電率絶縁膜１１の形成材料を加熱できるよう
に、加熱装置６を有するホットプレート５として作られ
ている。これら４台の電子線照射装置３およびホットプ
レート５を用いることにより、半導体基板９の上に塗布
された低誘電率絶縁膜１１の形成材料に加熱処理を施し
つつ、低誘電率絶縁膜１１の形成材料に向けて電子線を
照射して、低誘電率絶縁膜１１を焼成することができ
る。
【００２８】また、処理室２の内部には、低誘電率絶縁
膜１１を焼成する際に、ガス導入バルブ７や図示しない
ガス供給装置などを介して、所望のガスを導入すること
が可能となっている。それとともに、処理室２の内部
は、低誘電率絶縁膜１１を焼成する際に、真空排気口８
を介して、所定の減圧雰囲気に設定することが可能とな
っている。なお、図示は省略するが、真空排気口８の下
流側には、開閉弁、圧力調節装置、および排気ポンプ
（真空ポンプ）などが設置されており、処理室２の内部
を所定の圧力（真空状態）に設定して保持することが可
能となっている。
【００２９】次に、前述した半導体製造装置１を用いた
本実施形態の半導体装置の製造方法、およびこの製造方
法によって製造された半導体装置４について説明する。
【００３０】本実施形態の半導体装置の製造方法は、半
導体基板９の上に、平均分子量がグループごとに異な
る、少なくとも２種類のグループから構成される低誘電
率絶縁膜１１の形成材料を塗布する工程と、半導体基板
９の上に塗布された低誘電率絶縁膜１１の形成材料に加
熱処理を施しつつ、低誘電率絶縁膜１１の形成材料に向
けて電子線を照射することにより、低誘電率絶縁膜１１
を焼成する工程と、を含むことを特徴とするものであ
る。
【００３１】なお、本実施形態においては、半導体装置
４に形成される低誘電率絶縁膜（低誘電率層間絶縁膜）
１１は、図２（ａ）に示すように、半導体基板９の上に
成膜される第１層低誘電率絶縁膜（第１層低誘電率層間
絶縁膜）１１ａ、およびこの第１層低誘電率絶縁膜１１
ａの上に成膜される第２層低誘電率絶縁膜（第２層低誘
電率層間絶縁膜）１１ｂの２層構造からなるものとす
る。これら第１層低誘電率絶縁膜１１ａおよび第２層低
誘電率絶縁膜１１ｂは、いずれも後述する本発明に係る
半導体装置の製造方法により形成可能である。したがっ
て、本実施形態においては、第１層および第２層の両低
誘電率絶縁膜１１ａ，１１ｂのそれぞれの形成工程の説
明が重複するのを避けるために、第１層低誘電率絶縁膜
１１ａは予め半導体基板９の上に成膜されているものと
し、この第１層低誘電率絶縁膜１１ａの上に第２層低誘
電率絶縁膜１１ｂを形成する場合について詳述し、第１
層低誘電率絶縁膜１１ａの形成工程については、その詳
しい説明を省略する。
【００３２】半導体製造装置１を用いて第２層低誘電率
絶縁膜１１ｂを焼成するのに先立って、第１層低誘電率
絶縁膜１１ａの上に第２層低誘電率絶縁膜１１ｂの形成
材料を設ける。本実施形態においては、塗布法の一種で
あるスピンコート法によって、図示しないコーターなど
を用いて、第１層低誘電率絶縁膜１１ａの上に第２層低
誘電率絶縁膜１１ｂの形成材料を略均一な膜厚の薄膜形
状となるように、むらなく塗布する。第２層低誘電率絶
縁膜１１ｂの形成材料には、ポリメチルシルセスキオキ
サン（ＭＳＱ）を主成分として用いた。さらに、本実施
形態においては、ＭＳＱの原料として、異なる平均分子
量を有する２種類のグループから構成されるＭＳＱの前
駆体を有する、ＭＳＱの液状原料である、いわゆるワニ
スを使用した。
【００３３】また、この第２層低誘電率絶縁膜１１ｂと
同様に、第１層低誘電率絶縁膜１１ａも、異なる平均分
子量を有する２種類のグループから構成されるポリメチ
ルシルセスキオキサン（ＭＳＱ）の前駆体を有する、Ｍ
ＳＱの液状原料であるワニスから成膜されているものと
する。さらに、第１層低誘電率絶縁膜１１ａには、図２
（ａ）に示すように、その第２層低誘電率絶縁膜１１ｂ
と接触する側（表面側）に銅（Ｃｕ）を主成分とする埋
め込み配線１０など、その他図示しない各種配線部など
が予め形成されているものとする。
【００３４】第２層低誘電率絶縁膜１１ｂの形成材料で
ある、前述したワニス１１ｂが塗布（コーティング）さ
れた半導体基板９および第１層低誘電率絶縁膜１１ａ
を、ワニス１１ｂが上側を向くように姿勢を整えて、ホ
ットプレート５上に載置する。この後、ワニス１１ｂの
温度が約１００℃にされた状態で約２分間保持されるよ
うに、ワニス１１ｂを半導体基板９および第１層低誘電
率絶縁膜１１ａごと、ホットプレート５を用いて加熱す
る。続けて、同様にワニス１１ｂの温度が約２００℃に
された状態で約２分間保持されるように、ワニス１１ｂ
を半導体基板９および第１層低誘電率絶縁膜１１ａご
と、ホットプレート５を用いて加熱する。このように、
ワニス１１ｂに２回の段階的な加熱処理を施すことによ
って、ワニス１１ｂ中に含まれるＭＳＱの前駆体の溶媒
などを揮発（蒸発）させて除去する。これにより、構成
成分の殆どを主成分のＭＳＱから構成された状態となっ
ている第２層低誘電率絶縁膜１１ｂのワニスを、第１層
低誘電率絶縁膜１１ａの上に固定化（固着）させる。
【００３５】本発明に係る半導体装置の製造方法の発明
者達が行った実験によれば、前述した２回の段階的な加
熱処理において、ワニス１１ｂの温度を先ず約８０℃、
次に約２００℃と段階的に約２分間ずつ加熱して上昇さ
せるのが、ワニス１１ｂ中の溶媒等、ポリメチルシロキ
サン膜の主要成分であるＭＳＱ以外の成分を効率よく略
完全に揮発させる（飛ばす）のに好ましい（適してい
る）温度設定であることが明らかにされている。
【００３６】前述した２回の段階的な加熱処理を経て、
第２層低誘電率絶縁膜１１ｂのワニスを第１層低誘電率
絶縁膜１１ａの上に固定化させた後、ワニス１１ｂに３
回目の加熱処理を施すとともに、ワニス１１ｂに向けて
電子線を照射する。これに先立って、処理室２の内部
は、真空排気口８を介して真空ポンプによって一旦真空
に引かれる。その後、処理室２の内部には、ガス導入バ
ルブ７を介してガス供給装置によって、約３(L／min)の
勢いでＡｒガスが導入される。それとともに、処理室２
の内部は、真空排気口８を介して圧力調節装置および真
空ポンプによって約10Torrに保持される。したがって、
第１層低誘電率絶縁膜１１ａの上に固定化された第２層
低誘電率絶縁膜１１ｂのワニスは、これに３回目の加熱
処理が施されるとともに、電子線が照射される際に、Ａ
ｒガスで満たされた10Torrの減圧雰囲気下に配置された
状態となっている。
【００３７】以上説明した状態において、ワニス１１ｂ
の温度が約４００℃にされた状態で約３０分間保持され
るように、ワニス１１ｂを半導体基板９および第１層低
誘電率絶縁膜１１ａごと、ホットプレート５を用いて加
熱する。前述した２回の段階的な加熱処理が終了した
後、半導体基板９が載置されたホットプレート５はその
温度が、加熱装置（抵抗加熱ヒータ）６によって約４０
０℃に保持されている。それとともに、ホットプレート
５は、半導体基板９およびワニスの温度を約６０秒後に
約４００℃に到達させて、その温度に保持できるように
設定されている。これにより、半導体基板９、第１層低
誘電率絶縁膜１１ａ、およびワニス１１ｂは、それらの
温度が約４００℃にされた状態で約３０分間保持され
る。
【００３８】このようなワニス１１ｂへの３回目の加熱
処理に併せて、ワニス１１ｂに向けて電子線を照射す
る。電子線は、４台の電子線照射装置３によって、所定
の大きさの照射（加速）エネルギーが与えられて生成さ
れるとともに、その照射量(Dose量)を約1000μC/cm2に
設定されて、図１中実線矢印で示すように、ワニス１１
ｂに向けてその上方から全面的に、約３０分間照射（暴
露）される。
【００３９】以上説明したように、ワニス１１ｂへの３
回の加熱処理のうち、それらの最終工程である３回目の
加熱処理においてのみ、ワニス１１ｂに加熱処理を施し
つつ、ワニス１１ｂに向けて電子線を照射する。これ
は、固定化されていない状態のワニス１１ｂに電子線を
照射することにより、ワニス１１ｂ中に含まれる溶媒な
どの、ポリメチルシルセスキオキサン（ＭＳＱ）以外の
成分まで変質させて、所望外の特性を有する低誘電率層
間絶縁膜が形成されるのを未然に防ぐためである。すな
わち、ワニス１１ｂ中に含まれる溶媒などの不要な成分
が飛ばされて、固定化されたポリメチルシルセスキオキ
サン（ＭＳＱ）膜１１ｂを、所望の特性を有する第２層
低誘電率絶縁膜（第２層低誘電率層間絶縁膜）１１ｂと
して成膜するためである。
【００４０】以上説明したワニス１１ｂへの３回目の加
熱処理と電子線照射とを併せて行う工程を経ることによ
り、第２層低誘電率層間絶縁膜としての第２層ポリメチ
ルシルセスキオキサン（ＭＳＱ）膜１１ｂは、第１層低
誘電率層間絶縁膜としての第１層ポリメチルシルセスキ
オキサン（ＭＳＱ）膜１１ａの上に焼成されて成膜され
る。このように、第１層ＭＳＱ膜１１ａの上に第２層Ｍ
ＳＱ膜１１ｂが成膜された後、これらを具備する半導体
装置４は、処理室２の外部に搬出されて、さらにエッチ
ング加工やＣＭＰなどが施される。
【００４１】従来の技術に係る低誘電率絶縁膜の焼成方
法は、スピンコート法を用いて図示しないワニスを、同
じく図示しない半導体基板の上に均一にコーティングし
た後、同じく図示しないホットプレートを用いて１００
℃で２分間、続けて２００℃で２分間、さらに続けて４
００℃で３０分間焼成するという、加熱処理のみによっ
てなされていた。このような従来の技術に係る低誘電率
絶縁膜の焼成方法と、本実施形態の低誘電率絶縁膜の焼
成方法とは、ワニス１１ｂを約４００℃で約３０分間焼
成する際に、併せて電子線を照射する点が大きく異なっ
ている。
【００４２】また、本発明に係る半導体装置の製造方法
の発明者達が行った実験によれば、ワニス１１ｂに３回
目の加熱処理を施しつつ、ワニス１１ｂに電子線を照射
する際に、ワニス１１ｂの温度が約４００℃の略一定温
度となるように約３０分間の加熱処理を施すことによ
り、本製造方法によって形成される第２層ＭＳＱ膜１１
ｂを具備する半導体装置４が、実用上適正な動作性能を
発揮できる良質な第２層ＭＳＱ膜１１ｂを形成できるこ
とが明らかにされている。
【００４３】また、本発明に係る半導体装置の製造方法
の発明者達が行った実験によれば、ワニス１１ｂに３回
目の加熱処理を施しつつ、ワニス１１ｂに電子線を照射
する際に、ワニス１１ｂに照射する電子線の照射量を、
約1000μC/cm2の略一定の値となるように設定して電子
線照射を行うことにより、本製造方法によって形成され
る第２層ＭＳＱ膜１１ｂを具備する半導体装置４が、実
用上適正な動作性能を発揮できる良質な第２層ＭＳＱ膜
１１ｂを形成できることが明らかにされている。
【００４４】さらに、本発明に係る半導体装置の製造方
法の発明者達が行った実験によれば、ワニス１１ｂに３
回目の加熱処理を施しつつ、ワニス１１ｂに電子線を照
射する際に、ワニス１１ｂを所定のガス中において、所
定の範囲内の減圧雰囲気下に配置することにより、本製
造方法によって形成される第２層ＭＳＱ膜１１ｂを具備
する半導体装置４が、実用上適正な動作性能を発揮でき
る良質な第２層ＭＳＱ膜１１ｂを形成できることが明ら
かにされている。とりわけ、前記Ａｒガスを主成分とす
る雰囲気中において、約10Torrという略一定の減圧値に
設定された雰囲気下にワニス１１ｂを配置することによ
り、本製造方法によって形成された第２層ＭＳＱ膜１１
ｂを具備した半導体装置４が、実用上極めて良好な動作
性能を発揮できる極めて良質な第２層ＭＳＱ膜１１ｂを
形成できることが明らかにされている。
【００４５】以上説明した製造方法により形成された、
本実施形態の低誘電率（層間）絶縁膜である第２層ポリ
メチルシルセスキオキサン（ＭＳＱ）膜１１ｂは、その
比誘電率がおおよそ2.5〜3.0程度であり、ＣＶＤ法によ
り従来の技術を用いて形成されたSiO2膜の比誘電率がお
およそ3.9〜4.1であるのと比較するとかなり低い。した
がって、本実施形態の第２層ポリメチルシルセスキオキ
サン（ＭＳＱ）膜１１ｂは、図示しない高性能の高速半
導体装置への適用が十分に期待できる。
【００４６】また、従来の技術に係る加熱処理のみによ
り形成されたポリメチルシルセスキオキサン（ＭＳＱ）
膜は、その弾性率が約４ＧＰａであり、同じくＣＶＤ法
により従来の技術を用いて形成されたSiO2膜の弾性率が
約７０ＧＰａであるのと比較すると、その機械的強度が
非常に弱かった。このために、高性能の半導体装置に用
いられる５層以上の多層配線構造向けの低誘電率層間絶
縁膜として、半導体装置の広い領域に適用するのは非常
に困難であった。ところが、本実施形態の第２層ポリメ
チルシルセスキオキサン（ＭＳＱ）膜１１ｂは、その原
料として、前述したように異なる平均分子量を有する２
種類のグループから構成される前駆体を有する、液状原
料のワニス１１ｂを使用することにより、その機械的強
度を向上させることが可能となった。
【００４７】本発明に係る半導体装置の製造方法の発明
者達が行った実験によれば、前述したように、異なる平
均分子量の２種類のグループから構成されるＭＳＱの前
駆体を有するワニス１１ｂを、スピンコーティングによ
り第１層低誘電率絶縁膜１１ａ上に塗布した後、このワ
ニス１１ｂを先ず約１００℃で、続けて約２００℃でそ
れぞれ約２分間ずつ加熱し、さらに続けて約４００℃で
約３０分間加熱しつつ電子線を照射して、第２層ＭＳＱ
膜１１ｂを焼成することにより、第２層ＭＳＱ膜１１ｂ
の機械的強度を向上できることが確認された。例えば、
各々のグループの平均分子量の比が１００倍以上であっ
た場合、焼成された第２層ＭＳＱ膜１１ｂの機械的強度
は、従来技術によって形成されたＭＳＱ膜の２倍以上、
具体的には弾性率が約９ＧＰａとなり、非常に効果的で
あった。すなわち、本実施形態の製造方法により形成さ
れた第２層ポリメチルシルセスキオキサン（ＭＳＱ）膜
１１ｂは、実用に十分に耐え得る強度を有していること
が分かった。
【００４８】さらに、従来の技術に係る加熱処理のみに
より形成されたポリメチルシルセスキオキサン（ＭＳ
Ｑ）膜は、その膜中に微細な膜質のむら（ばらつき）が
分布していた。具体的には、一方の平均分子量が２００
万であり、他方の平均分子量が２０００と、各々のグル
ープの平均分子量の比が約１０００倍ある２種類のグル
ープの粒子をワニスの原料として用いた場合、平均分子
量が２００万の大きな方のグループの粒子と略同程度の
大きさである１０ナノ・メートル程度の周期で、ＭＳＱ
膜中に膜質のむらが発生していた。このために、成膜さ
れたＭＳＱ膜に対して所定の処理、例えばＣＭＰやドラ
イエッチング加工を施すと、それらの処理の後、ＭＳＱ
膜の表面には１０ナノ・メートル程度の周期で図示しな
い凹凸が観察された。これらの凹凸は、多層配線構造向
けの低誘電率層間絶縁膜としてのＭＳＱ膜の性能を著し
く低下させていた。特に、銅（Ｃｕ）を主成分とする図
示しない埋め込み配線を形成する際に、ドライエッチン
グをＭＳＱ膜に施すことによって図示しない配線溝の側
壁や、あるいは図示しないヴィアホール側壁に前記凹凸
が生じる。これらの凹凸は、その後のメタル配線形成工
程において、図示しないバリアメタルの側壁、特にその
凹部における配線形成を困難にさせ、良質なメタル配線
を形成し難くさせる。この結果、前記凹凸はＣｕ配線間
のリーク不良を引き起こす原因となる。
【００４９】ところが、本実施形態の製造方法により形
成された、第２層低誘電率（層間）絶縁膜である第２層
ポリメチルシルセスキオキサン（ＭＳＱ）膜１１ｂは、
これにエッチングやＣＭＰなどの処理を施しても、図２
（ａ）および（ｂ）に示されているように、前述したよ
うな凹凸は殆ど観察されなかった。具体的に説明する
と、先ず、予めＣｕ配線１０が形成されている第１層低
誘電率（層間）絶縁膜１１ａ上に、前述した製造方法に
よって第２層ポリメチルシルセスキオキサン（ＭＳＱ）
膜１１ｂを成膜した。次に、この第２層ポリメチルシル
セスキオキサン（ＭＳＱ）膜１１ｂに対して、同じくＣ
ｕ配線用の配線溝１２をエッチングにより形成し、続け
てその配線溝１２にバリアメタル１３をスパッタ法によ
り形成した。このようにして形成された配線溝１２の、
図２（ａ）中破線で囲まれて示されている側壁１４の部
分を、図２（ｂ）に示すように拡大して示す。すると、
配線溝１２の側壁１４を形成している第２層ＭＳＱ膜１
１ｂおよびバリアメタル１３には、凹凸が殆ど観察され
なかった。つまり、配線溝１２の側壁１４には、略均一
な膜厚および膜質からなる良質な第２層ＭＳＱ膜１１ｂ
およびバリアメタル１３が形成されていることが確認さ
れた。したがって、本実施形態の製造方法により形成さ
れた、第２層低誘電率（層間）絶縁膜である第２層ポリ
メチルシルセスキオキサン（ＭＳＱ）膜１１ｂおよびバ
リアメタル１３には、Ｃｕ配線１０のリーク不良が発生
するおそれが殆どない。
【００５０】以上説明したように、本実施形態の半導体
装置の製造方法によれば、加熱作業と電子線照射作業と
を併せて行うことにより、単なる加熱処理のみでは実現
できないような分子間の架橋反応、分子鎖の切断、ある
いは様々な基の分離などを行うことができ、加熱処理の
みによる低誘電率絶縁膜の焼成とは異なる構造を有する
低誘電率絶縁膜１１を得ることができる。第１層低誘電
率（層間）絶縁膜１１ａの上に塗布された第２層低誘電
率層間絶縁膜１１ｂのワニスを加熱しつつ、これに電子
線を照射することにより、従来の単純な熱による焼成工
程において起こる単純な縮合もしくは重合反応のみなら
ず、ワニス１１ｂが予め有している結合の切断と縮合お
よび重合反応とを、併せて起こさせることができる。こ
れにより、第２層低誘電率層間絶縁膜１１ｂは、これが
焼成される際に、その微細構造の均一化がなされる。し
たがって、平均分子量および構造の異なる２種類のグル
ープの原料粒子（例えば、平均分子量が２００万と２０
００。）を、所定の比率で混合した材料を用いても、略
均一な構造（膜質）を有する第２層低誘電率層間絶縁膜
１１ｂを得ることが可能となった。
【００５１】この結果、実用上極めて有効な低い比誘電
率を有する第２層低誘電率（層間）絶縁膜としての第２
層ポリメチルシルセスキオキサン（ＭＳＱ）膜１１ｂを
容易に形成できる。それとともに、本実施形態の半導体
装置の製造方法により成膜される第２層ＭＳＱ膜１１ｂ
は、実用上十分な強度を有しているとともに、半導体装
置４の性能を妨げない略均一な良質な低誘電率絶縁膜１
１ｂとして形成される。また、以上説明した作用、およ
び効果は、第１層低誘電率層間絶縁膜としての第１層ポ
リメチルシルセスキオキサン（ＭＳＱ）膜１１ａについ
ても同様に得ることができるもちろんである。すなわ
ち、本発明に係る半導体装置の製造方法によって製造さ
れた半導体装置４は、これが具備する２層構造からなる
低誘電率絶縁膜１１全体が、実用上十分な強度を有して
いるとともに、半導体装置４の性能を妨げない略均一な
良質な低誘電率層間絶縁膜１１として形成されている。
【００５２】なお、本発明に係る半導体装置の製造方
法、およびこの製造方法によって製造された半導体装置
４は、前述した一実施形態には制約されない。本発明の
主旨を逸脱しない範囲において、本発明に係る半導体装
置の製造方法が有する各工程を、種々様々な状態に設定
できる。
【００５３】例えば、本発明に係る半導体装置の製造方
法は、前述した２層構造の第１層低誘電率層間絶縁膜１
１ａおよび第２層低誘電率層間絶縁膜１１ｂからなる低
誘電率絶縁膜１１を形成する場合のみならず、１層のみ
からなる低誘電率絶縁膜や、あるいは３層以上の多層構
造からなる低誘電率絶縁膜を形成する場合においても、
前記２層構造の低誘電率絶縁膜１１を形成する場合と同
様の効果を得ることができる。また、本発明に係る半導
体装置の製造方法によって形成される低誘電率絶縁膜１
１は、前述したポリメチルシルセスキオキサン（ＭＳ
Ｑ）膜以外でも構わない。例えば、ポリアリレンエーテ
ルや、あるいはポリイミドなどの低誘電率有機樹脂膜の
原料に、加熱処理および電子線照射を施した場合にも同
様の効果を得ることができた。また、本実施形態では、
平均分子量が異なる２種類のグループからなる原料を用
いた場合について説明したが、これに限定されるわけで
はなく、平均分子量が異なる３種類以上のグループから
なる原料を用いた場合においても同様の効果が得られ
た。
【００５４】また、電子線照射装置３として、本実施形
態では、４台の電子線照射装置３を利用したが、ワニス
にむらなく電子線を照射できるものであれば、これに限
定されるものではない。電子線の生成方法やその照射装
置３の台数などに拘らず、本実施形態と同様の効果が得
られることが確認されている。
【００５５】また、第２層低誘電率層間絶縁膜１１ｂを
形成する際に、段階的に温度を上げて溶媒を揮発させる
代わりに、ワニス１１ｂを所定の減圧雰囲気下に配置し
て溶媒を揮発させることにより、ワニス１１ｂを基板９
に固着させても構わない。
【００５６】さらに、前述したワニス１１ｂの加熱温度
および時間、電子線の加速エネルギーおよび照射量、な
らびに雰囲気の減圧値など、諸々の設定値は、本発明に
係る半導体装置の製造方法によって製造される半導体装
置４の性能を、所望する水準に到達させることができる
ものであれば、製造環境に応じて、種々様々な組み合わ
せに設定して構わない。
【００５７】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、加熱処理と電子線照射とを併せて行うことによ
り、平均分子量が異なる各グループに含まれる各分子
の、加熱による各分子内、あるいは各分子間における縮
合反応または重合反応、ならびに電子線照射による各分
子内、あるいは各分子間の結合の切断を、各グループ内
および各グループ間において行わせて、分子量が異なる
分子同士を略均一に、かつ容易に混じり合わせて結合さ
せることができる。したがって、この半導体装置の製造
方法によれば、平均分子量が異なる複数種類の材料か
ら、略均一な微細構造を有し、膜厚むらなどが殆ど無い
略均一な膜質を有するとともに、高強度の低誘電率絶縁
膜を容易に成膜できる。
【００５８】また、本発明に係る半導体装置の製造方法
を実施するにあたり、所望される低誘電率絶縁膜の種類
などに応じて、より適正な形成材料や成膜環境などを設
定できる。したがって、平均分子量の異なる複数種類の
材料から形成される低誘電率絶縁膜を、膜厚や膜質など
のむらが殆ど無いより均一な膜により容易に成膜できる
とともに、その強度をより容易に向上できる。
【００５９】本発明に係る半導体装置によれば、これが
具備する低誘電率絶縁膜が成膜される際に、加熱処理と
電子線照射とが併せて行われることにより、平均分子量
が異なる各グループに含まれる各分子の、加熱による各
分子内、あるいは各分子間における縮合反応または重合
反応、ならびに電子線照射による各分子内、あるいは各
分子間の結合の切断が、各グループ内および各グループ
間において行われ、分子量が異なる分子同士が略均一
に、かつ容易に混じり合わされて結合させられる。した
がって、この半導体装置は、これが具備する低誘電率絶
縁膜が、平均分子量が異なる複数種類の材料から、略均
一な微細構造を有し、膜厚むらなどが殆ど無い略均一な
膜質を有するように、かつ高強度を有するように容易に
成膜される。
【００６０】また、本発明に係る半導体装置を実施する
にあたり、半導体装置が具備する配線を低誘電率絶縁膜
により適正な状態で保持できる。したがって、半導体装
置の電気的性能を向上できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方
法を実施する際に使用する半導体製造装置の概略を示す
図。
【図２】本発明の一実施形態に係る半導体装置の製造方
法により製造された半導体装置を示す図であり、（ａ）
は半導体装置の配線溝付近を示す断面図、（ｂ）は図２
（ａ）中破線で囲んだ配線溝の側壁部分を拡大して示す
断面図。
【図３】従来の技術に係る半導体装置の製造方法により
製造された半導体装置の配線溝の側壁部分を拡大して示
す断面図。
【符号の説明】
４…半導体装置 ９…半導体基板 １０…Ｃｕ配線（埋め込み配線） １１…ポリメチルシルセスキオキサン膜（ＭＳＱ膜、低
誘電率層間絶縁膜） １１ａ…第１層ポリメチルシルセスキオキサン膜（第１
層ＭＳＱ膜、第１層低誘電率層間絶縁膜） １１ｂ…第２層ポリメチルシルセスキオキサン膜（第２
層ＭＳＱ膜、第２層低誘電率層間絶縁膜、ワニス）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ｓ (72)発明者 中田 錬平 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4J038 DF051 DF052 DJ021 DJ022 DL031 DL032 MA14 NA17 NA21 PA17 PA19 PB09 PC02 PC03 5F033 HH11 HH12 MM01 MM12 MM13 PP15 QQ06 QQ09 QQ48 QQ54 QQ74 QQ81 QQ84 QQ85 RR21 RR25 SS22 TT03 WW00 XX01 XX24 5F058 AA03 AA10 AC03 AD01 AF04 AG01 AG10 AH02

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の上に、平均分子量がグループ
    ごとに異なる、少なくとも２種類のグループから構成さ
    れる低誘電率絶縁膜の形成材料を塗布する工程と、 前記半導体基板の上に塗布された前記低誘電率絶縁膜の
    形成材料に加熱処理を施しつつ、該低誘電率絶縁膜の形
    成材料に向けて電子線を照射することにより、低誘電率
    絶縁膜を焼成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】前記低誘電率絶縁膜の形成材料は、これを
    構成する各グループのうちの少なくとも１グループが、
    メチル基を有するシロキサン結合を主骨格とする材料を
    含んでいることを特徴とする請求項１に記載の半導体装
    置の製造方法。
  3. 【請求項３】前記低誘電率絶縁膜は、有機樹脂製である
    ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  4. 【請求項４】前記低誘電率絶縁膜の形成材料は、これを
    構成する各グループ同士の平均分子量の比が少なくとも
    １００倍異なることを特徴とする請求項１〜３のうちの
    いずれか１項に記載の半導体装置の製造方法。
  5. 【請求項５】前記低誘電率絶縁膜の形成材料は、これに
    向けて電子線が照射される際に、所定の減圧雰囲気下に
    配置されることを特徴とする請求項１〜４のうちのいず
    れか１項に記載の半導体装置の製造方法。
  6. 【請求項６】前記低誘電率絶縁膜のうち、前記半導体基
    板に接触して焼成される低誘電率絶縁膜に、銅を主成分
    とする埋め込み配線を形成することを特徴とする請求項
    １〜５のうちのいずれか１項に記載の半導体装置の製造
    方法。
  7. 【請求項７】半導体基板と、この半導体基板の上に形成
    された低誘電率絶縁膜と、を具備した半導体装置であっ
    て、 前記低誘電率絶縁膜は、平均分子量がグループごとに異
    なる、少なくとも２種類のグループから構成されている
    形成材料に加熱処理を施しつつ、該形成材料に向けて電
    子線を照射することにより焼成されていることを特徴と
    する半導体装置。
  8. 【請求項８】前記半導体基板の上には、銅を主成分とす
    る埋め込み配線が形成された低誘電率絶縁膜が、該半導
    体基板に接触して焼成されていることを特徴とする請求
    項７に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190962A (ja) * 2004-12-09 2006-07-20 Fujitsu Ltd 半導体装置の製造方法
US7102236B2 (en) 2003-01-29 2006-09-05 Nec Electronics Corporation Carbon containing silicon oxide film having high ashing tolerance and adhesion
JP2008532268A (ja) * 2005-02-18 2008-08-14 東京エレクトロン株式会社 誘電体膜の処理のための方法およびシステム

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012268B2 (en) * 2003-05-21 2006-03-14 Asm Japan K.K. Gas-shield electron-beam gun for thin-film curing application
US7075093B2 (en) 2004-05-12 2006-07-11 Gorski Richard M Parallel multi-electron beam lithography for IC fabrication with precise X-Y translation
JP2008010441A (ja) * 2006-06-27 2008-01-17 Toshiba Corp シリコン酸化膜の形成方法
US9076645B1 (en) * 2014-05-08 2015-07-07 Globalfoundries Inc. Method of fabricating an interlayer structure of increased elasticity modulus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166083A (en) * 1991-03-28 1992-11-24 Texas Instruments Incorporated Method of integrating heterojunction bipolar transistors with heterojunction FETs and PIN diodes
US5268315A (en) * 1992-09-04 1993-12-07 Tektronix, Inc. Implant-free heterojunction bioplar transistor integrated circuit process
US5389363A (en) * 1993-04-23 1995-02-14 Revlon Consumer Products Corporation Cosmetic compositions for lengthening, coloring and curling eyelashes
US6652922B1 (en) 1995-06-15 2003-11-25 Alliedsignal Inc. Electron-beam processed films for microelectronics structures
KR100238252B1 (ko) * 1996-09-13 2000-01-15 윤종용 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법
KR100220250B1 (ko) * 1996-10-19 1999-09-15 김영환 광전자 집적 회로의 제조 방법
FR2772602B1 (fr) * 1997-12-22 2000-01-28 Oreal Composition cosmetique sans transfert comprenant une dispersion de particules de polymere dans une phase grasse liquide et un polymere liposoluble
US6093636A (en) * 1998-07-08 2000-07-25 International Business Machines Corporation Process for manufacture of integrated circuit device using a matrix comprising porous high temperature thermosets
US6770975B2 (en) * 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
FR2795950B1 (fr) * 1999-07-08 2003-05-09 Oreal Mascara comprenant un polyurethane et des fibres
US6498399B2 (en) * 1999-09-08 2002-12-24 Alliedsignal Inc. Low dielectric-constant dielectric for etchstop in dual damascene backend of integrated circuits
EP1314193A2 (en) * 2000-08-21 2003-05-28 Dow Global Technologies Inc. Organosilicate resins as hardmasks for organic polymer dielectrics in fabrication of microelectronic devices
US20020123240A1 (en) * 2000-11-30 2002-09-05 Shipley Company, L.L.C. Electronic device manufacture

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102236B2 (en) 2003-01-29 2006-09-05 Nec Electronics Corporation Carbon containing silicon oxide film having high ashing tolerance and adhesion
US7420279B2 (en) 2003-01-29 2008-09-02 Nec Electronics Corporation Carbon containing silicon oxide film having high ashing tolerance and adhesion
US7582970B2 (en) 2003-01-29 2009-09-01 Nec Electronics Corporation Carbon containing silicon oxide film having high ashing tolerance and adhesion
JP2006190962A (ja) * 2004-12-09 2006-07-20 Fujitsu Ltd 半導体装置の製造方法
JP4667165B2 (ja) * 2004-12-09 2011-04-06 富士通株式会社 半導体装置の製造方法
JP2008532268A (ja) * 2005-02-18 2008-08-14 東京エレクトロン株式会社 誘電体膜の処理のための方法およびシステム

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