JP5880283B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関する。
LSI等の半導体装置は、半導体基板に対して成膜やエッチング等の様々な処理を行うことにより製造される。これらの工程が終了した後、半導体基板の表面を外気に曝したままにしておくと、外気に含まれる水分等によって半導体基板に形成したトランジスタ等の素子が劣化するおそれがある。
そのような素子の劣化を防止するために、半導体装置の製造工程では外気から半導体基板を保護するための絶縁膜を形成する工程が行われる。その絶縁膜はパシベーション膜と呼ばれるが、半導体装置の低コスト化を図るにはパシベーション膜の形成工程をなるべく簡略化するのが好ましい。
特開２００５−１７４９９０号公報 特開２００７−３１１３８５号公報 特開２００８−２９４４０５号公報
半導体装置とその製造方法において、パシベーション膜として使用される絶縁膜の形成工程を簡略化することを目的とする。
以下の開示の一観点によれば、第１の半導体基板の主面から突出した突出部を有する第１の電極を形成する工程と、前記主面上及び前記第１の電極上に、第１の温度において第１の粘度を有し、前記第１の温度より高い第２の温度において前記第１の粘度よりも低い第２の粘度を有し、前記第２の温度より高い第３の温度において前記第２の粘度より高い第３の粘度を有する絶縁材料を塗布する工程と、前記絶縁材料を第１の状態に硬化させて第１の絶縁膜を形成する工程とを有し、前記第１の絶縁膜を形成する工程は、前記塗布する工程の後、前記第１の粘度を有する前記絶縁材料を昇温する第１の条件で加熱して前記第１の温度よりも高く前記第２の温度よりも低い第４の温度とする工程と、前記第４の温度とする工程の後、前記絶縁材料を昇温する第２の条件で加熱して前記第２の粘度となる前記第２の温度を通過させて前記第３の粘度とする工程とを有し、前記第２の条件の昇温レートは、前記第１の条件の昇温レートよりも高いことを特徴とする半導体装置の製造方法が提供される。
以下の開示によれば、第２の条件で加熱して絶縁材料の粘度を第２の粘度にまで低下させるので、絶縁材料が突出部から第１の半導体基板に流れ落ち、絶縁材料から形成された第１の絶縁膜の膜厚を第１の半導体基板の主面上で厚くすることができる。そのため、当該主面上の第１の絶縁膜がエッチングされるのを防止するための犠牲膜を形成しなくても、当該主面上に第１の絶縁膜を残しながら、突出部の上面の第１の絶縁膜をエッチングして選択的に除去することができる。
更に、第２の条件の昇温レートを高くするので、絶縁材料が第２の粘度に低下している時間を短くすることができる。これにより、例えば第１の半導体基板に複数の第１の電極が異なる疎密で設けられている場合でも、第１の電極が疎な領域から密な領域に絶縁材料が過剰に流れるのを抑制して、第１の電極が疎な領域において第１の絶縁膜の膜厚が不足するのを防止できる。
図１（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の拡大断面図（その１）である。 図２（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の拡大断面図（その２）である。 図３（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の拡大断面図（その３）である。 図４（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の拡大断面図（その４）である。 図５（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の全体断面図（その１）である。 図６（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の全体断面図（その２）である。 図７（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の全体断面図（その３）である。 図８（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の全体断面図（その４）である。 図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。 図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。 図１１は、第１実施形態に係る半導体装置の製造途中の全体断面図（その１）である。 図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の全体断面図（その２）である。 図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の全体断面図（その３）である。 図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の全体断面図（その４）である。 図１５は、第１実施形態に係る半導体装置の製造途中の全体断面図（その５）である。 図１６は、各実施形態に係る塗膜を加熱して硬化する過程における、塗膜の粘度と温度の時間経過を示すグラフである。 図１７は、第１実施形態で使用する加熱チャンバの断面図である。 図１８は、第１実施絵形態で使用する加熱プレートの温度プロファイルである。 図１９は、第２実施形態の第１例で使用するチャンバの断面図である。 図２０は、第２実施形態の第１例に係る半導体装置の製造途中の断面図である。 図２１は、第２実施形態の第２例で使用するチャンバの断面図である。 図２２は、第２実施形態の第２例に係る半導体装置の製造途中の断面図である。 図２３は、第２実施形態の第３例で使用するチャンバの断面図である。 図２４は、第２実施形態の第３例に係る半導体装置の製造途中の断面図である。
本実施形態の説明に先立ち、本願発明者の調査結果について説明する。
パシベーション膜が形成される半導体装置には様々な種類があるが、以下では複数の半導体素子を積層するのに有用なTSV(Through Silicon Via)と呼ばれる電極を備えた半導体装置を例にして説明する。
図１〜図４は、本願発明者が調査に使用した半導体装置の製造途中の拡大断面図である。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１の半導体基板１の上にMOSトランジスタTRのゲート絶縁膜２とゲート電極３とをこの順に形成し、更にゲート電極３の横にCVD法でサイドウォール絶縁膜７として酸化シリコン膜を形成する。
なお、第１の半導体基板１の一例として、シリコン基板等が挙げられる。
そして、ゲート電極３とサイドウォール絶縁膜７をマスクにして第１の半導体基板１にn型不純物をイオン注入することによりn型ソースドレイン領域８を形成する。
次いで、第１の半導体基板１とゲート電極３の上に第１の層間絶縁膜４としてCVD法で酸化シリコン膜を１００nm〜１０００nm程度の厚さに形成した後、その第１の層間絶縁膜４をパターニングしてn型ソースドレイン領域８の上にコンタクトホール４ａを形成する。
その後、コンタクトホール４ａ内にタングステンを材料とするコンタクトプラグ５を形成し、そのコンタクトプラグ５と第１の層間絶縁膜４の各々の上に第１の膜６としてCVD法で炭化シリコン（SiC）膜を５nm〜１００nm程度の厚さに形成する。
続いて、図１（ｂ）に示すように、第１の膜６の上にCVD法で酸化シリコン膜を５nm〜５００nm程度の厚さに形成し、その酸化シリコン膜を第２の膜１０とする。
その後に、開口１１ａを備えたレジスト膜１１を第２の膜１０の上に形成する。
次に、図２（ａ）に示すように、開口１１ａを通じて第２の膜１０から第１の半導体基板１の途中の深さまでをRIE(Reactive Ion Etching)によりドライエッチングし、第１の半導体基板１に凹部１ａを形成する。そのドライエッチングのエッチングガスは特に限定されないが、本実施形態では例えばSF6とC4F8を交互に流すボッシュ法によりこのドライエッチングを行う。
また、そのドライエッチングでは第２の膜１０をハードマスクとして用いる。
このドライエッチングを終了した後に、レジスト膜１１は除去される。
次いで、図２（ｂ）に示すように、TEOS(Tetraethyl orthosilicate)ガスを使用するCVD法により、凹部１ａの内面と第２の膜１０の上にライナー絶縁膜１３として酸化シリコン膜を形成し、凹部１ａの側面におけるライナー絶縁膜１３の膜厚を５０nm〜５００nm程度とする。
更に、図３（ａ）に示すように、ライナー絶縁膜１３の上にバリアメタル膜１４を形成する。バリアメタル膜１４は、その上に後で形成される銅めっき膜中の銅が第１の半導体基板１に拡散するのを防止する役割を担うものであり、この例ではバリアメタル膜１４としてスパッタ法でタンタル膜、チタン膜、窒化タンタル膜、又は窒化チタン膜を形成する。
そして、そのバリアメタル膜１４の上にシード層としてスパッタ法で不図示の銅膜を形成し、そのシード層から給電を行うことによりバリアメタル膜１４の上に導電膜１５として銅めっき膜を形成して、その導電膜１５で凹部１ａを完全に埋め込む。
その後に、図３（ｂ）に示すように、第１の膜６の上方の余分な導電膜１５とバリアメタル膜１４とをCMP(Chemical Mechanical Polishing)法で研磨して除去し、凹部１ａ内にのみ導電膜１５を第１の電極１５ａとして残す。なお、本工程では、第１の膜６の研磨速度が第２の膜１０のそれよりも遅いため、第１の膜６の上で研磨を容易に停止させることができる。
また、その第１の電極１５ａは、凹部１ａの側面のライナー絶縁膜１３によって、第１の半導体基板１から電気的に絶縁される。
なお、第１の電極１５ａの直径は特に限定されないが、本実施形態ではその直径を１μm〜１００μm程度とする。
次いで、図４（ａ）に示すように、第１の電極１５ａと第１の膜６の各々の上にCVD法で炭化シリコン膜を５nm〜１００nm程度の厚さに形成し、その炭化シリコン膜を第３の膜１７とする。
更に、その第３の膜１７の上にCVD法で第２の層間絶縁膜１８を形成する。第２の層間絶縁膜１８としては、デバイスの高速化を図るために酸化シリコン膜よりも誘電率が低い低誘電率膜を形成するのが好ましく、本実施形態ではその低誘電率絶縁膜としてSiOC膜をCVD法で２０nm〜５００nmの厚さに形成する。
次に、図４（ｂ）に示すように、第１の膜６、第３の膜１７、及び第２の層間絶縁膜１８の各々をRIEによりドライエッチングしてこれらの膜に配線溝１８ａを形成する。そのRIEでは、例えばCF4ガス等がエッチングガスとして使用される。
そして、その配線溝１８ａ内に、銅配線１９として電解めっき法により銅めっき膜を形成する。
ここまでの工程により、第１の電極１５ａとトランジスタTRとが銅配線１９により電気的に接続された構造が得られる。
これ以降は、第１の半導体基板１の裏面から第１の電極１５ａを突出させる工程に移る。
その工程について、図５〜図８を参照しながら説明する。図５〜図８は、本願発明者が調査に使用した半導体装置の全体断面図である。
なお、図５〜図８において図１〜図４で説明したのと同じ要素にはこれらにおけるのと同じ符号を付し、以下ではその説明を省略する。
図５（ａ）は、上記の図４（ｂ）の工程を終了した時点における第１の半導体基板１の全体断面図である。なお、図５（ａ）では、図が煩雑になるのを防ぐために、銅配線１９（図４（ｂ）参照）を省略してある。
図５（ａ）に示すように、この状態では、第１の半導体基板１に複数の第１の電極１５ａが埋め込まれている。
次に、図５（ｂ）に示すように、接着剤２１を介して第１の半導体基板１に支持基板２０を接着する。
支持基板２０は、例えばガラス基板であり、以下の工程において第１の半導体基板１に反りが生じるのを防止するために使用される。
続いて、図６（ａ）に示すように、ダイシングソーを利用して第１のシリコン基板１の側面１ｙをトリミングし、その側面１ｙと第１の半導体基板１の主面１ｘとが角部１ｂにおいて直角を成すようにする。
その後、主面１ｘ側から第１の半導体基板１を研削することにより、第１の半導体基板１の厚さを薄くする。
この研削はバックグラインドとも呼ばれ、研削の終了後の第１の半導体基板１の厚さは２０μm〜２００μm程度となる。
また、バックグラインドの前に第１の半導体基板１の角部１ｂを直角にしたため、バックグラインドの終了後も角部１ｂが直角となり、欠けが生じ易い鋭角な角部１ｂがバックグラインドで形成されるのを防止できる。
次に、図６（ｂ）に示すように、支持基板２０の上下を反転させる。そして、第１の半導体基板１の主面１ｘをRIEによりドライエッチングすることによりその主面１ｘから第１の電極１５ａを柱状に突出させる。
主面１ｘから突出した部分の第１の電極１５ａは突出部１５ｂとして供せられ、主面１ｘから測った突出部１５ｂの高さは１μm〜２０μm程度である。また、このように半導体基板１を貫通してその主面１ｘから突出する電極はTSVと呼ばれる。
なお、このドライエッチングで使用するエッチングガスは特に限定されないが、本実施形態ではCF4ガスと酸素ガスとの混合ガスをそのエッチングガスとして使用する。
そのエッチングガスに対してライナー絶縁膜１３とバリアメタル膜１４はエッチング耐性を有するので、本工程が終了した時点ではライナー絶縁膜１３とバリアメタル膜１４はエッチングされずに突出部１５ｂの上に残る。
また、ドライエッチングに代えてウエットエッチングにより主面１ｘをエッチングしてもよい。
ここで、上記のように第１の半導体基板１を薄くすると半導体装置の薄型化が図れる一方で、主面１ｘから第１の半導体基板１に水分等が侵入してトランジスタTR（図１（ａ）参照）等が劣化するおそれがある。
そこで、次の工程では、図７（ａ）に示すように主面１ｘと突出部１５ｂの上にパシベーション膜２２としてCVD法で酸化シリコン膜を１０nm〜２０００nm程度の厚さに形成する。これにより、第１の半導体基板１の主面１ｘがパシベーション膜２２により覆われるため、第１の半導体基板１への水分等の浸入を抑制することができる。
CVD法ではこのように突出部１５ｂの上にもパシベーション膜２２が形成されるが、その突出部１５ｂの上面１５ｘは後で他の半導体素子や回路基板と電気的に接続される部分であるため、上面１５ｘの上のパシベーション膜２２を除去する必要がある。
上面１５ｘの上のパシベーション膜２２を除去するために、パシベーション膜２２をエッチバックすることも考えられる。しかし、これでは第１の半導体基板１の主面１ｘにおけるパシベーション膜２２もエッチングされてしまう。
特に、CVD法で形成されたパシベーション膜２２は段差被覆性に劣るため、主面１ｘと上面１５ｘの各々の上におけるパシベーション膜２２の厚さが略等しい。よって、上面１５ｘからパシベーション膜２２がエッチングにより除去されると、主面１ｘの上からもパシベーション膜２２が除去され、パシベーション膜２２によって第１の半導体基板１を保護できなくなってしまう。
そのため、次の工程では、図７（ｂ）に示すように、パシベーション膜２２の上にエッチングの犠牲膜２３として例えばレジスト膜を形成する。
そして、図８（ａ）に示すように、ライナー絶縁膜１３、バリアメタル膜１４、パシベーション膜２２、及び犠牲膜２３をドライエッチングすることにより、これらの膜を第１の電極１５ａの上面１５ｘから除去し、当該上面１５ｘを露出させる。
本工程では、第１の半導体基板１の主面１ｘの上に犠牲膜２３が形成されているため、その主面１ｘの上のパシベーション膜２２がエッチング雰囲気に曝されることはなく、主面１ｘの上にパシベーション膜２２を残すことができる。
そして、図８（ｂ）に示すように、犠牲膜２３として形成したレジスト膜をアッシングして除去する。
この後は、支持基板２０から第１の半導体基板１を剥離した後、第１の半導体基板１をダイシングして半導体素子ごとに個片化する工程に移るが、その詳細は省略する。
以上説明したように、この例では、エッチングにより第１の電極１５ａの上面１５ｘを露出させる前に、第１の半導体基板１の上に犠牲膜２３を形成した。
その犠牲膜２３は、エッチングによって第１の半導体基板１の主面１ｘの上からパシベーション膜２２が除去されるのを防止する役割を担うものの、犠牲膜２３の形成と除去の工程の分だけ半導体装置の製造工程が煩雑となってしまう。
また、パシベーション膜２２は、第１の半導体基板１を保護するだけでなく、柱状の突出部１５ｂの強度を補強する役割を担うが、CVD法で形成したパシベーション膜２２はヤング率が高く機械的に脆い。
よって、外部から突出部１５ｂに機械的な衝撃が加わると、突出部１５ｂの周囲のパシベーション膜２２にクラックが生じ、パシベーション膜２２によって突出部１５ｂを十分に補強できなくなると共に、パシベーション膜２２の防湿能力が低下するおそれがある。
以下に、各実施形態について説明する。
（第１実施形態）
図９〜図１０は、本実施形態に係る半導体装置の製造途中の拡大断面図である。なお、図９〜図１０において、図１〜図８で説明したのと同じ要素にはこれらにおけるのと同じ符号を付し、以下ではその説明を省略する。
まず、上記した図１（ａ）〜図６（ｂ）の工程を行うことにより、図９（ａ）に示すように、第１の半導体基板１の主面１ｘから第１の電極１５ａの突出部１５ｂが突出した構造を得る。
本実施形態では、第１の半導体基板１の第１の領域Iにおいて第１の電極１５ａを疎に形成し、第２の領域IIにおいて第１の領域Iにおけるよりも密に第１の電極１５ａを形成する。隣接する第１の電極１５ａ同士の間隔は、第１の領域Iでは約１００μmであり、第２の領域IIでは約５０μmである。
なお、第１の電極１５ａの粗密はこれに限定されず、第１の半導体基板１の全面において複数の第１の電極１５ａを等間隔に形成してもよい。
次に、図９（ｂ）に示すように、第１の半導体基板１の主面１ｘと第１の電極１５ａの上に絶縁材料を塗布し、塗膜３０を形成する。
その絶縁材料は特に限定されないが、塗膜３０を後で硬化できるように、加熱、紫外線の照射、マイクロ波の照射、及び電子線の照射のいずれかにより架橋反応を起こして粘度が増大する絶縁成分を有する材料を使用するのが好ましい。
そのような絶縁材料としては、ジビニルシロキサンビスベンゾシクロブテン、ベンゾシクロブテンポリマー、ポリイミド、フッ素化ポリイミド、水素化シルセスキオキサン、ポリシルセスキオキサン、ポリメチルシルセスキオキサン、アモルファスフッ素化ポリマー、有機シロキサン、及びエポキシ樹脂等がある。
本実施形態では、上記の絶縁材料のうち、例えば溶媒としてメシチレンを含有するベンゾシクロブテンポリマーを材料として塗膜３０を形成する。そのメシチレンの沸点は、例えば１６５℃程度である。
図１６は、その塗膜３０を加熱して硬化する過程における、塗膜３０の粘度と温度の時間経過を示すグラフである。
図１６に示すように、第１の時間においては、塗膜３０は第１の温度T1、第１の粘度V1を有する。そこから塗膜３０の加熱を続けると、第２の時間において、塗膜３０の温度は第１の温度T1より高い第２の温度T2（１５０℃〜２５０℃）となり、塗膜３０の粘度は第１の粘度V1よりも低い第２の粘度V2となる。さらに塗膜３０の加熱を続けると、第３の時間において、塗膜３０の温度は第２温度T2より高い２５０℃〜４００℃程度の第３の温度T3となり、また、塗膜３０中の絶縁材料が架橋反応を起こし、塗膜３０の粘度は第２の粘度V2より高い第３の粘度V3となる。
このように第２の温度T2において塗膜３０の粘度が低下する原因としては、例えば、温度の上昇に伴うモノマーの分子運動の活発化が挙げられる。
次に、図１０（ａ）に示すように、塗膜３０を加熱してその絶縁成分を架橋させることにより、塗膜３０を熱硬化してパシベーション膜３１を形成する。
図１７は、本工程で使用する加熱チャンバの断面図である。
図１７に示すように、この加熱チャンバ５０は、不図示のヒータを内蔵した加熱プレート５１をその内部に備えており、その加熱プレート５１の上に第１の半導体基板１が載置される。
また、加熱チャンバ５０の内部の雰囲気は特に限定されないが、加熱時に塗膜３０が酸化するのを防止するため、加熱チャンバ５０の内部を酸素を排除した窒素雰囲気や希ガス雰囲気等の不活性雰囲気とするのが好ましい。
更に、加熱チャンバ５０内は減圧可能であって、本実施形態では加熱チャンバ５０の内部を１mm〜５００Torr程度に減圧した窒素雰囲気で塗膜３０を熱硬化させる。
図１８は、本工程における加熱プレート５１の温度プロファイルであり、図１８の横軸は加熱時間を示し、縦軸は加熱プレート５１の温度を示す。
なお、以下では加熱プレート５１の温度を参照するが、これに代えて第１の半導体基板１の温度を参照してもよい。
図１８に示すように、塗膜３０は第１〜第３のステップS1〜S3を経て熱硬化する。
最初の第１のステップS1では、第１の温度T1において第１の粘度V1（図１６参照）を有していた塗膜３０を加熱し、第１の期間P1だけ第１の半導体基板１の温度を第４の温度T4に保持することにより、塗膜３０に含まれる溶媒を除去する。
第４の温度T4は特に限定されない。但し、塗膜３０の温度が高くなりすぎると、図１６のように塗膜３０の粘度が第２の粘度V2にまで著しく低下する。この状態が長期間続くことにより、塗膜３０の表面張力が原因で第１の電極１５ａが疎な第１の領域Iから密な第２の領域IIに塗膜３０が吸い寄せられ、第１の領域Iにおいて塗膜３０の膜厚が不足するおそれがある。
よって、第４の温度T4はなるべく低く、例えば塗膜３０中の溶媒の沸点（１６５℃以下）とするのが好ましい。より好ましくは、第２の粘度V2となる第２の温度T2よりも低い温度に第４の温度T4を設定するのがよい。本実施形態ではこれらを鑑みて第４の温度T4を１００℃〜１５０℃とする。
また、その第４の温度T4に第１の半導体基板１を保持する期間P1としては、塗膜３０に含まれる溶媒が十分に蒸散する時間、例えば５０秒〜１００秒程度とするのが好ましい。
なお、溶媒を速やかに蒸散させるために、本ステップを減圧雰囲気中で行ってもよい。
次の第２のステップS2では、加熱プレート５１の温度を急激に上昇させることにより、塗膜３０の温度を既述の第３の温度T3にまで上昇させる。温度の上昇の過程で塗膜３０は上記の第２の温度T2を経るため、その第２の温度T2において塗膜３０の粘度は既述のように低い第２の粘度V2となる。
その結果、第１の電極１５ａの上面１５ｘから主面１ｘに塗膜３０が流れ落ちるようになり、上面１５ｘの上でのパシベーション膜３１の膜厚t2を、主面１ｘの上でのパシベーション膜３１の膜厚t1よりも薄くすることができる。
但し、このように塗膜３０の粘度が低下している状態が長い間続くと、塗膜３０の表面張力が原因で、第１の電極１５ａが疎な第１の領域Iから密な第２の領域IIに塗膜３０が吸い寄せられ、第１の領域Iにおいて塗膜３０の膜厚が不足するおそれがある。
よって、第２のステップS2の加熱条件としてはなるべく高い昇温レートを採用し、塗膜３０の粘度が第２の粘度V2となっている時間を短くするのが好ましい。本実施形態では、第４の温度T4から第３の温度T3にまで到達する時間Δtを６０秒〜１５０秒程度の短時間にし、塗膜３０の昇温レートを１℃／秒〜３℃／秒とすることで、上記のような第１の領域Iにおける塗膜３０の膜厚不足を防止する。
また、塗膜３０に含まれる溶媒が多くなるほど主面１５ｘ上で塗膜３０が流動し易くなり、第１の領域Iにおける塗膜３０の膜厚の減少が顕著となるが、本実施形態ではステップS1において予め塗膜３０の溶媒を除去したため、塗膜３０の膜厚不足が抑制される。
そして、次の第３のステップS3では、加熱プレート５１の温度を上記の第３の温度T3に例えば５分〜６０分程度の時間だけ保持する。これにより、塗膜３０が既述の第３の粘度V3となる。これらのステップを経て塗膜３０は硬化され、パシベーション膜３１が形成される。なお、パシベーション膜３１は第１の絶縁膜の一例である。
また、第３のステップS3では、第２のステップS2におけるような高い昇温レートは不要であり、第２のステップS2におけるよりも低い昇温レートで足りる。本実施形態では本ステップの昇温レートを例えば０℃／秒として一定の温度に保持するが、塗膜３０中の絶縁材料の架橋反応が起こる範囲内であれば、多少の温度の増減があってもよい。
次に、図１０（ｂ）に示すように、RIEによりパシベーション膜３１をエッチバックすると共に、第１の電極１５ａの上面１５ｘの上のライナー絶縁膜１３とバリアメタル膜１４とをエッチングして除去し、当該上面１５ｘを露出させる。
そのRIEで使用するエッチングガスは特に限定されない。本実施形態ではCF4ガスと酸素ガスとの混合ガスを用いてこのRIEを行う。
ここで、上記のように、本実施形態では上面１５ｘの上のパシベーション膜３１の膜厚t2が主面１ｘの上での塗膜３０の膜厚t1よりも薄い。そのため、本工程のエッチング量を上記の膜厚t2に合せることで、主面１ｘの上にパシベーション膜３１を残しながら、上面１５ｘの上のパシベーション膜３１を選択的に除去することができる。
その結果、主面１ｘの上のパシベーション膜３１がエッチングされるのを防止する目的で犠牲膜２３（図７（ｂ）参照）を形成する必要がなくなり、その犠牲膜２３の形成と除去の工程の分だけ半導体装置の製造工程を簡略化することが可能となる。
また、上記のようなパシベーション膜３１の膜厚t1、t2の違いを利用することで、図１０（ｂ）で示すように主面１ｘの上にパシベーション膜３１を残しながら、第１の電極１５ａの上面１５ｘからパシベーション膜３１を除去することができる。
また、突出部１５ｂの周囲に残されたパシベーション膜３１は、突出部１５ｂの機械的強度を補強する役割も担う。
特に、塗布法で形成されたパシベーション膜３１は、CVD法で形成されたパシベーション膜と比較してヤング率が低く可撓性に富むため、実装時等において突出部１５ｂに機械的衝撃が加わってもパシベーション膜３１にクラックが生じ難い。その結果、パシベーション膜３１によって突出部１５ｂを十分に補強できると共に、クラックが原因でパシベーション膜３１の防湿能力が低下する危険性を低減できる。
そして、上記のように塗布法で形成したパシベーション膜３１は、一つの突出部１５ｂのみを内側に含む主面１ｘの一部Rにおいて、その突出部１５ｂから離れるにつれて膜厚が連続的に薄くなる。このようにパシベーション膜３１の膜厚が変化する領域は、突出部１５ｂの側面１５ｙから基板横方向に１０μm〜１５μm程度だけ離れた領域であり、これよりも離れた部分ではパシベーション膜３１の膜厚は略一定となる。
また、パシベーション膜３１の膜厚が変化している領域においては、パシベーション膜３１の上面３１ｘは主面１ｘから傾斜する。
なお、上記の図１０（ｂ）の工程ではパシベーション膜３１をエッチバックすることにより突出部１５ｂの上面１５ｘを露出させたが、エッチバックに代えてCMP法でパシベーション膜３１を研磨することにより上面１５ｘを露出させてもよい。
CMP法を採用した場合には、第１の半導体基板１の主面１ｘの上のパシベーション膜３１は研磨パッドと摺接しないためその膜厚が減少し難い。よって、エッチバックを採用する場合と比較して主面１ｘの上にパシベーション膜３１を厚く残すことができ、パシベーション膜３１による第１の半導体基板１の保護の実効を図ることができる。
これ以降の工程について、図１１〜図１５を参照しながら説明する。図１１〜図１５は、本実施形態に係る半導体装置の製造途中の全体断面図である。
まず、図１１に示すように、支持基板２０から第１の半導体基板１を剥離する。剥離の方法は特に限定されないが、接着剤２１を溶媒で溶かしたり、レーザの照射によって接着剤２１の接着力を弱めたりすることにより、支持基板２０から第１の半導体基板１を剥離し得る。
次いで、図１２（ａ）に示すように、ダイシングにより第１の半導体基板１を複数の第１の半導体素子６０に個片化する。
続いて、図１２（ｂ）に示すように、第２の半導体基板６１、第２の電極６２、及び第３の電極６６を備えた第１の回路基板６３を用意する。なお、このようにシリコンを材料とする回路基板はシリコンインターポーザとも呼ばれる。
また、第２の半導体基板６１は、第２の半導体基板の一例である。
そして、その第１の回路基板６３と第１の半導体基板１とを対向させた状態で、第１の電極１５ａの上面１５ｘと第２の電極６２とをはんだ６５を介して接合することにより、第１の半導体素子６０と第１の回路基板６３とを電気的かつ機械的に接続する。
次に、図１３（ａ）に示すように、第２の半導体素子６７を用意する。
その後、第２の半導体素子６７の第４の電極６８と第１の半導体素子６０の銅配線１９とをはんだバンプ６９を介して接合することにより、第１の半導体素子６０と第２の半導体素子６７とを電気的かつ機械的に接続する。
次いで、図１３（ｂ）に示すように、第２の半導体基板６１と第１の半導体素子６０との間に第１のアンダーフィル樹脂７０を充填する。第１のアンダーフィル樹脂７０は、第２の絶縁膜の一例であり、本実施形態ではエポキシ樹脂等のような熱硬化性の樹脂を第１のアンダーフィル樹脂７０として使用する。
そして、その第１のアンダーフィル樹脂７０を加熱して熱硬化させることにより、第２の半導体基板６１と第１の半導体素子６０との接続強度を補強する。
ここで、第１の電極１５ａの周囲の空間は予めパシベーション膜３１で埋め込まれているため、第１の電極１５ａの周囲の第１のアンダーフィル樹脂７０にボイドが形成される余地がない。これにより、第２の半導体基板６１と第１の半導体素子６０との間を第１のアンダーフィル樹脂７０で良好に埋めることができると共に、ボイドが原因で第１のアンダーフィル樹脂７０の補強能力が低下するのを抑制できる。
なお、アンダーフィル樹脂７０は、第１の半導体素子６０と第２の半導体素子６７との間にも充填され、これにより第１の半導体素子６０と第２の半導体素子６７との接続強度が補強される。
次に、図１４（ａ）に示すように回路基板８０を用意した後、第２の半導体基板６１が備える第３の電極６６と、回路基板８０が備える第５の電極８１とをはんだバンプ８２を介して接続する。
次いで、図１４（ｂ）に示すように、第２の半導体基板６１と回路基板８０との間に第２のアンダーフィル樹脂８５として熱硬化性のエポキシ樹脂を充填した後、第２のアンダーフィル樹脂８５を熱硬化させる。
その後に、図１５に示すように、回路基板８０が備える第６の電極８７に外部接続端子８８としてはんだバンプを接合し、本実施形態に係る半導体装置９０の基本構造を完成させる。
以上説明した本実施形態によれば、図１０（ａ）に示したように、加熱によって絶縁材料の粘度が低下する現象を利用して、上面１５ｘの上でのパシベーション膜３１の膜厚t2を、主面１ｘの上でのパシベーション膜３１の膜厚t1よりも薄くする。
よって、図１０（ｂ）のエッチバックの後に主面１ｘの上にパシベーション膜３１を残すことができ、主面１ｘの上にパシベーション膜３１を残す目的で犠牲膜２３（図７（ｂ）参照）を形成する必要がなく、犠牲膜の形成と除去の工程の分だけ工程数を削減できる。
また、本実施形態によれば、突出部１５ｂの根元にパシベーション膜３１が厚く残るため、実装時等において突出部１５ｂに機械的衝撃が加わったとしても、突出部１５ｂの受けるダメージがパッシベーション膜３１により緩衝される。
（変形例）
また、図１８に示したように、塗膜３０を熱硬化させる際には、第２のステップS2と第３のステップS3とで塗膜３０の昇温レートを異なる値にし、第２のステップS2における昇温レートを第３のステップS3のそれよりも高くしてもよい。
これにより、第２のステップS2において塗膜３０の粘度が第２の粘度V2に低下している時間を短くでき、塗膜３０の表面張力が原因で第１の領域Iから第２の領域IIに塗膜３０が流れるのを防止して、第１の領域Iで塗膜３０の膜厚が不足するのを抑制できる。
しかも、塗布法で形成したパシベーション膜３１は、CVD法で形成したパシベーション膜よりもヤング率が低く可撓性に富むので、第１の電極１５ａに外力が加わってもパシベーション膜３１にクラックが生じ難く、パシベーション膜３１の防湿能力を維持できる。
また、本例においても、突出部１５ｂの根元にパシベーション膜３１が厚く残るため、実装時等において突出部１５ｂに機械的衝撃が加わったとしても、突出部１５ｂの受けるダメージがパッシベーション膜３１により緩衝される。
（第２実施形態）
上記した第１実施形態では、図１８の第１のステップS1において予め塗膜３０中の溶媒を除去することにより、第２のステップS2における塗膜３０の過度な流動を抑制し、第１の領域Iで塗膜３０の膜厚が不足するのを防止した。
塗膜３０の過度な流動を抑制する方法はこれに限定されず、第２のステップS2の前に以下の第１〜第３例のいずれかのステップを行ってもよい。
（第１例）
本例では、塗膜３０の硬化処理において、紫外線の照射により塗膜３０の粘度を高いものとするステップを含む。
図１９は、本例で使用するチャンバ９１の断面図である。
このチャンバ９１は、第１の半導体基板１に対する加熱と紫外線の照射とを行うものであって、チャンバ９１の内部を下部９１ａと上部９１ｂに分ける透明な石英板９２を有する。
これらのうち、下部９１ａは、１mmTorr〜５００Torr程度の圧力に減圧可能であると共に、不図示のヒータによって第１の半導体基板１を加熱する加熱プレート９４を備える。
一方、上部９１ｂには、石英板９２を介して第１の半導体基板１に紫外線UVを照射する紫外線ランプ９３が設けられる。
図２０は、本例における半導体装置の製造途中の断面図である。なお、図２０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
本例では、第１実施形態の図９（ａ）〜図９（ｂ）の工程を行った後、図２０に示すように、上記のチャンバ９１内で塗膜３０に紫外線UVを照射することにより、塗膜３０中の絶縁成分を架橋させて塗膜３０の粘度を高いものとする。
このように図１８の第２のステップS2の前に予め塗膜３０の粘度を高くすることにより、第２のステップS2における塗膜３０の過度な流動を防止できる。
更に、塗膜３０の硬化を減圧雰囲気中で行うことにより、大気に起因した塗膜３０の表面張力を緩和できる。よって、表面張力が原因で第１の電極１５ａが密に形成されている第２の領域IIに塗膜３０が流動するのを防止して、第１の領域Iで塗膜３０の膜厚が不足するのを抑制できる。
更に、紫外線UVの照射が終わった後は、引き続き加熱プレート９４で半導体基板１を加熱することにより第２のステップS2と第３のステップS3を行うことができ、各ステップを同一のチャンバ９１内で行うことができる。
また、これにより、突出部１５ｂの根元にパシベーション膜３１が厚く残るため、実装時等において突出部１５ｂに機械的衝撃が加わったとしても、突出部１５ｂの受けるダメージがパッシベーション膜３１により緩衝される。
（第２例）
本例では、塗膜３０の硬化処理において、マイクロ波の照射により塗膜３０の粘度を高いものとするステップを含む。
図２１は、本例で使用するチャンバ９７の断面図である。
このチャンバ９７は、内部が１mmTorr〜５００Torrの圧力に減圧可能であって、第１の半導体基板１を加熱する加熱プレート９８と、マイクロ波EMを発生させるマグネトロン９６とを有する。
図２２は、本例における半導体装置の製造途中の断面図である。なお、図２２において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
本例では、第１実施形態の図９（ａ）〜図９（ｂ）の工程を行った後、図２１に示すように、上記のチャンバ９７内で塗膜３０にマイクロ波EMを照射することにより、塗膜３０中の絶縁成分を架橋させて塗膜３０の粘度を高くする。
これにより、第１例と同様に、後で行われる第２のステップS2で塗膜３０が過度に流動するのを防止できる。更に、減圧下で塗膜３０を硬化させることにより、第１例と同様の理由により、表面張力が原因で第１の領域Iから第２の領域IIに塗膜３０が流動するのを防止し、第１の領域Iで塗膜３０の膜厚が不足するのを抑制できる。
また、これにより、突出部１５ｂの根元にパシベーション膜３１が厚く残るため、実装時等において突出部１５ｂに機械的衝撃が加わったとしても、突出部１５ｂの受けるダメージがパッシベーション膜３１により緩衝される。
（第３例）
本例では、塗膜３０の硬化処理において、電子線の照射により塗膜３０の粘度を高いものとする。
図２３は、本例で使用するチャンバ１０１の断面図である。
このチャンバ１０１は、内部が１mmTorr〜５００Torrの圧力に減圧可能であって、第１の半導体基板１を加熱する加熱プレート１０２と、電子線EBを発生させる電子銃１０３とを有する。
図２４は、本例における半導体装置の製造途中の断面図である。なお、図２４において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
本例では、第１実施形態の図９（ａ）〜図９（ｂ）の工程を行った後、図２４に示すように、上記のチャンバ１０１内で塗膜３０に電子線EBを照射することにより、塗膜３０中の絶縁成分を架橋させて塗膜３０の粘度を高くする。
これにより、第１例や第２例と同様に第２のステップS2において塗膜３０が過度に流動するのを防止できる。また、減圧下で塗膜３０を硬化させることにより、第１例や第２例と同様に第１の領域Iで塗膜３０の膜厚が不足するのを抑制できる。
また、これにより、突出部１５ｂの根元にパシベーション膜３１が厚く残るため、実装時等において突出部１５ｂに機械的衝撃が加わったとしても、突出部１５ｂの受けるダメージがパッシベーション膜３１により緩衝される。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 第１の半導体基板の主面から突出した突出部を有する第１の電極を形成する工程と、
前記主面上及び前記第１の電極上に、第１の温度において第１の粘度を有し、前記第１の温度より高い第２の温度において前記第１の粘度よりも低い第２の粘度を有し、前記第２の温度より高い第３の温度において前記第２の粘度より高い第３の粘度を有する絶縁材料を塗布する工程と、
前記絶縁材料を硬化させて第１の絶縁膜を形成する工程とを有し、
前記第１の絶縁膜を形成する工程は、前記塗布する工程の後、前記第１の粘度を有する前記絶縁材料を第１の条件で加熱して前記第２の粘度とする工程と、
前記第２の粘度とする工程の後、前記絶縁材料を第２の条件で加熱して前記第３の粘度とする工程とを有し、
前記第１の条件として、前記第２の条件におけるのと前記第１の半導体基板の昇温レートが異なる条件を採用することを特徴とする半導体装置の製造方法。
（付記２） 前記第２の粘度とする工程の前に、
前記第１の温度である前記第１の半導体基板を加熱することにより、前記半導体基板の温度を前記第１の温度より高く前記第２の温度より低い第４の温度とする工程と、
第１の期間、前記第１の半導体基板を前記第４の温度に保持する工程と、
を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記絶縁材料は、前記第３の温度より高い沸点を有する溶媒を含み、
前記第４の温度に保持する工程は、前記絶縁材料の前記溶媒を除去することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記第２の粘度とする工程の前に、
減圧雰囲気中で前記絶縁材料を硬化する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記絶縁材料を硬化する工程は、前記絶縁材料に、紫外線、マイクロ波、及び電子線のいずれかを照射することにより行われることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記絶縁材料は、加熱、紫外線の照射、マイクロ波の照射、及び電子線の照射のいずれかにより架橋反応を起こして硬化する絶縁成分を有することを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７） 前記絶縁材料は、ジビニルシロキサンビスベンゾシクロブテン、ベンゾシクロブテンポリマー、ポリイミド、フッ素化ポリイミド、水素化シルセスキオキサン、ポリシルセスキオキサン、ポリメチルシルセスキオキサン、アモルファスフッ素化ポリマー、有機シロキサン、及びエポキシ樹脂のいずれかであることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記第１の絶縁膜を形成する工程の後、
前記第１の絶縁膜の一部を除去して、前記第１の電極の前記突出部の上面を露出させる工程と、
前記露出させる工程の後、前記第１の半導体基板と第２の電極を有する第２の半導体基板とを対向させ、前記第１の電極の前記突出部の上面と前記第２の電極とを接合させる工程とを更に有することを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９） 前記接合させる工程の後、
前記第１の半導体基板と前記第２の半導体基板との間に第２の絶縁膜を形成することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 第１の半導体基板と、
前記第１の半導体基板の主面から突出した突出部を有する第１の電極と、
前記突出部の側面上及び前記主面上に形成され、前記主面上の一部において、前記突出部から離れるにつれて膜厚が薄くなる第１の絶縁膜と、
を有することを特徴とする半導体装置。
（付記１１） 前記第１の電極を複数有し、
前記一部は、前記複数の第１の電極のうちの一つの第１の電極を内側に含むことを特徴とする付記１０に記載の半導体装置。
（付記１２） 前記第１の絶縁膜の上面は、前記一部において、前記主面から傾斜していることを特徴とする付記１０又は付記１１に記載の半導体装置。
（付記１３） 前記第１の絶縁膜の前記膜厚は、前記一部において、前記突出部から離れるにつれ連続的に薄くなることを特徴とする付記１２に記載の半導体装置。
（付記１４） 前記第１の絶縁膜は、前記主面上において第１の膜厚を有し、前記突出部の上面において前記第１の膜厚より薄い第２の膜厚を有することを特徴とする付記１０乃至付記１３のいずれかに記載の半導体装置。
（付記１５） 前記第１の絶縁膜は、塗布法により形成されたことを特徴とする付記１０乃至付記１４のいずれかに記載の半導体装置。
（付記１６） 前記第１の絶縁膜は、架橋反応を起こした絶縁材料を含むことを特徴とする付記１０乃至付記１５のいずれかに記載の半導体装置。
（付記１７） 第２の半導体基板と、
前記第２の半導体基板上に形成された第２の電極とを有し、
前記第１の電極と前記第２の電極とが接合されていることを特徴とする付記１０乃至付記１６のいずれかに記載の半導体装置。
（付記１８） 前記第１の半導体基板と前記第２の半導体基板とが対向し、
前記第１の半導体基板と前記第２の半導体基板との間に第２の絶縁膜が形成されたことを特徴とする付記１７に記載の半導体装置の製造方法。
１…第１の半導体基板、１ａ…凹部、１ｂ…角部、１ｘ…主面、１ｙ…側面、２…ゲート絶縁膜、３…ゲート電極、４…第１の層間絶縁膜、４ａ…コンタクトホール、５…コンタクトプラグ、６…第１の膜、７…サイドウォール絶縁膜、８…n型ソースドレイン領域、１０…第２の膜、１１…レジスト膜、１１ａ…開口、１３…ライナー絶縁膜、１４…バリアメタル膜、１５…導電膜、１５ａ…第１の電極、１５ｂ…突出部、１５ｘ…上面、１５ｙ…側面、１７…第３の膜、１８…第２の層間絶縁膜、１８ａ…配線溝、１９…銅配線、２０…支持基板、２１…接着剤、２３…犠牲膜、３０…塗膜、３１…パシベーション膜、６０…第１の半導体素子、６１…第２の半導体基板、６２…第２の電極、６３…第１の回路基板、６５…はんだ、６６…第３の電極、６７…第２の半導体素子、６８…第４の電極、６９、８２…はんだバンプ、７０…第１のアンダーフィル樹脂、８０…回路基板、８１…第５の電極、８５…第２のアンダーフィル樹脂、８７…第６の電極、８８…外部接続端子、９０…半導体装置、５０、９１、９７、１０１…チャンバ、９１ａ…下部、９１ｂ…上部、９２…石英板、９３…紫外線ランプ、５１、９４、９８、１０２…加熱プレート、１０３…電子銃。

Claims (7)

  1. 第１の半導体基板の主面から突出した突出部を有する第１の電極を形成する工程と、
    前記主面上及び前記第１の電極上に、第１の温度において第１の粘度を有し、前記第１の温度より高い第２の温度において前記第１の粘度よりも低い第２の粘度を有し、前記第２の温度より高い第３の温度において前記第２の粘度より高い第３の粘度を有する絶縁材料を塗布する工程と、
    前記絶縁材料を第１の状態に硬化させて第１の絶縁膜を形成する工程とを有し、
    前記第１の絶縁膜を形成する工程は、前記塗布する工程の後、前記第１の粘度を有する前記絶縁材料を昇温する第１の条件で加熱して前記第１の温度よりも高く前記第２の温度よりも低い第４の温度とする工程と、
    前記第４の温度とする工程の後、前記絶縁材料を昇温する第２の条件で加熱して前記第２の粘度となる前記第２の温度を通過させて前記第３の粘度とする工程とを有し、
    前記第２の条件の昇温レートは、前記第１の条件の昇温レートよりも高いことを特徴とする半導体装置の製造方法。
  2. 前記第４の温度とする工程は、
    第１の期間、前記第１の半導体基板を前記第４の温度に保持する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記絶縁材料は、前記第４の温度より高い沸点を有する溶媒を含み、
    前記第４の温度に保持する工程は、前記絶縁材料の前記溶媒を除去することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記絶縁材料を昇温する前記第２の条件で加熱する前に、
    減圧雰囲気中で前記絶縁材料を粘度が前記加熱する前よりもさらに高くなるように前記第１の状態とは異なる第２の状態に変化させる工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記絶縁材料を前記第２の状態に変化させる工程は、前記絶縁材料に、紫外線、マイクロ波、及び電子線のいずれかを照射することにより行われることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１の絶縁膜を形成する工程の後、
    前記第１の絶縁膜の一部を除去して、前記第１の電極の前記突出部の上面を露出させる工程と、
    前記露出させる工程の後、前記第１の半導体基板と第２の電極を有する第２の半導体基板とを対向させ、前記第１の電極の前記突出部の上面と前記第２の電極とを接合させる工程とを更に有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記接合させる工程の後、
    前記第１の半導体基板と前記第２の半導体基板との間に第２の絶縁膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
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