KR101459222B1 - 반도체 장치와 그 제조 방법 - Google Patents

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히까루 오히라
히로사또 오찌미즈
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

반도체 장치와 그 제조 방법에 있어서, 패시베이션 막으로서 사용되는 절연막의 형성 공정을 간략화하는 것이다. 제1 반도체 기판(1)에 제1 전극(15a)을 형성하는 공정과, 제1 반도체 기판(1)에, 제1 온도 T1에 있어서 제1 점도 V1을 갖고, 제1 온도 T1보다 높은 제2 온도 T2에 있어서 제1 점도 V1보다도 낮은 제2 점도 V2를 갖고, 제2 온도 T2보다 높은 제3 온도 T3에 있어서 제2 점도 V2보다 높은 제3 점도 V3을 갖는 절연 재료(30)를 도포하는 공정과, 절연 재료(30)를 경화시켜 제1 절연막(31)을 형성하는 공정을 갖고, 제1 절연막(31)을 형성하는 공정은, 절연 재료(30)를 제1 조건으로 가열하여 제2 점도 V2로 하는 공정과, 절연 재료(30)를 제2 조건으로 가열하여 제3 점도 V3으로 하는 공정을 갖고, 제1 조건과 제2 조건에서 승온 레이트가 상이한 반도체 장치의 제조 방법에 의한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치와 그 제조 방법에 관한 것이다.
LSI 등의 반도체 장치는, 반도체 기판에 대해 성막이나 에칭 등의 다양한 처리를 행함으로써 제조된다. 이들 공정이 종료된 후, 반도체 기판의 표면을 외기에 노출된 상태로 해 두면, 외기에 포함되는 수분 등에 의해 반도체 기판에 형성한 트랜지스터 등의 소자가 열화될 우려가 있다.
그와 같은 소자의 열화를 방지하기 위해, 반도체 장치의 제조 공정에서는 외기로부터 반도체 기판을 보호하기 위한 절연막을 형성하는 공정이 행해진다. 그 절연막은 패시베이션 막이라 불리지만, 반도체 장치의 저비용화를 도모하기 위해서는 패시베이션 막의 형성 공정을 가능한 한 간략화하는 것이 바람직하다.
일본 특허 출원 공개 제2005-174990호 공보 일본 특허 출원 공개 제2007-311385호 공보 일본 특허 출원 공개 제2008-294405호 공보
반도체 장치와 그 제조 방법에 있어서, 패시베이션 막으로서 사용되는 절연막의 형성 공정을 간략화하는 것을 목적으로 한다.
이하의 개시된 일 관점에 따르면, 제1 반도체 기판의 주면으로부터 돌출된 돌출부를 갖는 제1 전극을 형성하는 공정과, 상기 주면 위 및 상기 제1 전극 위에, 제1 온도에 있어서 제1 점도를 갖고, 상기 제1 온도보다 높은 제2 온도에 있어서 상기 제1 점도보다도 낮은 제2 점도를 갖고, 상기 제2 온도보다 높은 제3 온도에 있어서 상기 제2 점도보다 높은 제3 점도를 갖는 절연 재료를 도포하는 공정과, 상기 절연 재료를 경화시켜 제1 절연막을 형성하는 공정을 갖고, 상기 제1 절연막을 형성하는 공정은, 상기 도포하는 공정의 이후, 상기 제1 점도를 갖는 상기 절연 재료를 제1 조건으로 가열하여 상기 제2 점도로 하는 공정과, 상기 제2 점도로 하는 공정의 이후, 상기 절연 재료를 제2 조건으로 가열하여 상기 제3 점도로 하는 공정을 갖고, 상기 제1 조건으로서, 상기 제2 조건의 것과 상기 제1 반도체 기판의 승온 레이트가 상이한 조건을 채용하는 반도체 장치의 제조 방법이 제공된다.
또한, 그 개시된 다른 관점에 따르면, 제1 반도체 기판과, 상기 제1 반도체 기판의 주면으로부터 돌출된 돌출부를 갖는 제1 전극과, 상기 돌출부의 측면 위 및 상기 주면 위에 형성되고, 상기 주면 위의 일부에 있어서, 상기 돌출부로부터 이격됨에 따라 막 두께가 얇아지는 제1 절연막을 갖는 반도체 장치가 제공된다.
이하의 개시에 따르면, 절연 재료의 점도를 가열에 의해 제2 점도로까지 저하시키므로, 절연 재료가 돌출부로부터 제1 반도체 기판으로 흘러내리고, 절연 재료로 형성된 제1 절연막의 막 두께를 제1 반도체 기판의 주면 위에서 두껍게 할 수 있다. 그로 인해, 당해 주면 위의 제1 절연막이 에칭되는 것을 방지하기 위한 희생막을 형성하지 않아도, 당해 주면 위에 제1 절연막을 남기면서, 돌출부의 상면의 제1 절연막을 에칭하여 선택적으로 제거할 수 있다.
또한, 가열에 의해 절연 재료의 점도를 제2 점도로 할 때, 당해 절연 재료를 제3 점도로 할 때는 상이한 승온 레이트를 채용함으로써, 절연 재료가 제2 점도로 저하되어 있는 시간을 제어할 수 있다. 이에 의해, 예를 들면 제1 반도체 기판에 복수의 제1 전극이 상이한 조밀(粗密)로 설치되어 있는 경우라도, 제1 전극이 성긴 영역으로부터 밀한 영역으로 절연 재료가 과잉으로 흐르는 것을 억제하여, 제1 전극이 성긴 영역에 있어서 제1 절연막의 막 두께가 부족한 것을 방지할 수 있다.
도 1의 (a), (b)는, 조사에 사용한 반도체 장치의 제조 도중의 확대 단면도(제1).
도 2의 (a), (b)는, 조사에 사용한 반도체 장치의 제조 도중의 확대 단면도(제2).
도 3의 (a), (b)는, 조사에 사용한 반도체 장치의 제조 도중의 확대 단면도(제3).
도 4의 (a), (b)는, 조사에 사용한 반도체 장치의 제조 도중의 확대 단면도(제4).
도 5의 (a), (b)는, 조사에 사용한 반도체 장치의 제조 도중의 전체 단면도(제1).
도 6의 (a), (b)는, 조사에 사용한 반도체 장치의 제조 도중의 전체 단면도(제2).
도 7의 (a), (b)는, 조사에 사용한 반도체 장치의 제조 도중의 전체 단면도(제3).
도 8의 (a), (b)는, 조사에 사용한 반도체 장치의 제조 도중의 전체 단면도(제4).
도 9의 (a), (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 도중의 확대 단면도(제1).
도 10의 (a), (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 도중의 확대 단면도(제2).
도 11은, 제1 실시 형태에 따른 반도체 장치의 제조 도중의 전체 단면도(제1).
도 12의 (a), (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 도중의 전체 단면도(제2).
도 13의 (a), (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 도중의 전체 단면도(제3).
도 14의 (a), (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 도중의 전체 단면도(제4).
도 15는, 제1 실시 형태에 따른 반도체 장치의 제조 도중의 전체 단면도(제5).
도 16은, 각 실시 형태에 따른 도막을 가열하여 경화시키는 과정에 있어서의, 도막의 점도와 온도의 시간 경과를 나타내는 그래프.
도 17은, 제1 실시 형태에서 사용하는 가열 챔버의 단면도.
도 18은, 제1 실시 형태에서 사용하는 가열 플레이트의 온도 프로파일.
도 19는, 제2 실시 형태의 제1 예에서 사용하는 챔버의 단면도.
도 20은, 제2 실시 형태의 제1 예에 따른 반도체 장치의 제조 도중의 단면도.
도 21은, 제2 실시 형태의 제2 예에서 사용하는 챔버의 단면도.
도 22는, 제2 실시 형태의 제2 예에 따른 반도체 장치의 제조 도중의 단면도.
도 23은, 제2 실시 형태의 제3 예에서 사용하는 챔버의 단면도.
도 24는, 제2 실시 형태의 제3 예에 따른 반도체 장치의 제조 도중의 단면도.
본 실시 형태의 설명에 앞서, 본 발명의 발명자의 조사 결과에 대해 설명한다.
패시베이션 막이 형성되는 반도체 장치에는 다양한 종류가 있지만, 이하에서는 복수의 반도체 소자를 적층하는 데에 유용한 TSV(Through Silicon Via)라고 불리는 전극을 구비한 반도체 장치를 예로 들어 설명한다.
도 1 내지 도 4는, 본 발명의 발명자가 조사에 사용한 반도체 장치의 제조 도중의 확대 단면도이다.
처음에, 도 1의 (a)에 도시하는 단면 구조를 얻을 때까지의 공정에 대해 설명한다.
우선, 제1 반도체 기판(1) 위에 MOS 트랜지스터(TR)의 게이트 절연막(2)과 게이트 전극(3)을 이 순서로 형성하고, 또한 게이트 전극(3)의 옆에 CVD법으로 사이드 월 절연막(7)으로서 산화 실리콘막을 형성한다.
또한, 제1 반도체 기판(1)의 일례로서, 실리콘 기판 등을 들 수 있다.
그리고, 게이트 전극(3)과 사이드 월 절연막(7)을 마스크로 하여 제1 반도체 기판(1)에 n형 불순물을 이온 주입함으로써 n형 소스 드레인 영역(8)을 형성한다.
다음으로, 제1 반도체 기판(1)과 게이트 전극(3) 위에 제1 층간 절연막(4)으로서 CVD법으로 산화 실리콘막을 100㎚ 내지 1000㎚ 정도의 두께로 형성한 후, 그 제1 층간 절연막(4)을 패터닝하여 n형 소스 드레인 영역(8) 위에 콘택트 홀(4a)을 형성한다.
그 후, 콘택트 홀(4a) 내에 텅스텐을 재료로 하는 콘택트 플러그(5)를 형성하고, 그 콘택트 플러그(5)와 제1 층간 절연막(4)의 각각의 위에 제1 막(6)으로서 CVD법으로 탄화 실리콘(SiC)막을 5㎚ 내지 100㎚ 정도의 두께로 형성한다.
계속해서, 도 1의 (b)에 도시한 바와 같이, 제1 막(6) 위에 CVD법으로 산화 실리콘막을 5㎚ 내지 500㎚ 정도의 두께로 형성하고, 그 산화 실리콘막을 제2 막(10)으로 한다.
그 후에, 개구(11a)를 구비한 레지스트막(11)을 제2 막(10)의 위에 형성한다.
다음으로, 도 2의 (a)에 도시한 바와 같이, 개구(11a)를 통하여 제2 막(10)으로부터 제1 반도체 기판(1)의 도중의 깊이까지를 RIE(Reactive Ion Etching)에 의해 드라이 에칭하고, 제1 반도체 기판(1)에 오목부(1a)를 형성한다. 그 드라이 에칭의 에칭 가스는 특별히 한정되지 않지만, 본 실시 형태에서는 예를 들면 SF6과 C4F8을 교대로 흘리는 보쉬법에 의해 이 드라이 에칭을 행한다.
또한, 그 드라이 에칭에서는 제2 막(10)을 하드 마스크로서 이용한다.
이 드라이 에칭을 종료한 후에, 레지스트막(11)은 제거된다.
다음으로, 도 2의 (b)에 도시한 바와 같이, TEOS(Tetraethyl orthosilicate) 가스를 사용하는 CVD법에 의해, 오목부(1a)의 내면과 제2 막(10) 위에 라이너 절연막(13)으로서 산화 실리콘막을 형성하고, 오목부(1a)의 측면에 있어서의 라이너 절연막(13)의 막 두께를 50㎚ 내지 500㎚ 정도로 한다.
또한, 도 3의 (a)에 도시한 바와 같이, 라이너 절연막(13) 위에 배리어 메탈막(14)을 형성한다. 배리어 메탈막(14)은, 그 위에 이후에 형성되는 구리 도금막 중의 구리가 제1 반도체 기판(1)으로 확산되는 것을 방지하는 역할을 하는 것이며, 이 예에서는 배리어 메탈막(14)으로서 스패터법으로 탄탈막, 티탄막, 질화 탄탈막, 또는 질화 티탄막을 형성한다.
그리고, 그 배리어 메탈막(14) 위에 시드층으로서 스패터법으로 도시하지 않은 구리막을 형성하고, 그 시드층으로부터 급전을 행함으로써 배리어 메탈막(14) 위에 도전막(15)으로서 구리 도금막을 형성하여, 그 도전막(15)으로 오목부(1a)를 완전하게 매립한다.
그 후에, 도 3의 (b)에 도시한 바와 같이, 제1 막(6)의 상방의 여분의 도전막(15)과 배리어 메탈막(14)을 CMP(Chemical Mechanical Polishing)법으로 연마하여 제거하고, 오목부(1a) 내에만 도전막(15)을 제1 전극(15a)으로서 남긴다. 또한, 본 공정에서는, 제1 막(6)의 연마 속도가 제2 막(10)의 그것보다도 느리기 때문에, 제1 막(6) 위에서 연마를 용이하게 정지시킬 수 있다.
또한, 그 제1 전극(15a)은, 오목부(1a)의 측면의 라이너 절연막(13)에 의해, 제1 반도체 기판(1)으로부터 전기적으로 절연된다.
또한, 제1 전극(15a)의 직경은 특별히 한정되지 않지만, 본 실시 형태에서는 그 직경을 1㎛ 내지 100㎛ 정도로 한다.
다음으로, 도 4의 (a)에 도시한 바와 같이, 제1 전극(15a)과 제1 막(6)의 각각의 위에 CVD법으로 탄화 실리콘막을 5㎚ 내지 100㎚ 정도의 두께로 형성하고, 그 탄화 실리콘막을 제3 막(17)으로 한다.
또한, 그 제3 막(17) 위에 CVD법으로 제2 층간 절연막(18)을 형성한다. 제2 층간 절연막(18)으로서는, 디바이스의 고속화를 도모하기 위해 산화 실리콘막보다도 유전율이 낮은 저유전율막을 형성하는 것이 바람직하고, 본 실시 형태에서는 그 저유전율 절연막으로서 SiOC막을 CVD법으로 20㎚ 내지 500㎚의 두께로 형성한다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 제1 막(6), 제3 막(17) 및 제2 층간 절연막(18)의 각각을 RIE에 의해 드라이 에칭하여 이들 막에 배선 홈(18a)을 형성한다. 그 RIE에서는, 예를 들면 CF4 가스 등이 에칭 가스로서 사용된다.
그리고, 그 배선 홈(18a) 내에, 구리 배선(19)으로서 전해 도금법에 의해 구리 도금막을 형성한다.
여기까지의 공정에 의해, 제1 전극(15a)과 트랜지스터(TR)가 구리 배선(19)에 의해 전기적으로 접속된 구조가 얻어진다.
이 이후는, 제1 반도체 기판(1)의 이면으로부터 제1 전극(15a)을 돌출시키는 공정으로 이행한다.
그 공정에 대해, 도 5 내지 도 8을 참조하면서 설명한다. 도 5 내지 도 8은, 본 발명의 발명자가 조사에 사용한 반도체 장치의 전체 단면도이다.
또한, 도 5 내지 도 8에 있어서 도 1 내지 도 4에서 설명한 것과 동일한 요소에는 이들의 것과 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
도 5의 (a)는, 상기한 도 4의 (b)의 공정을 종료한 시점에 있어서의 제1 반도체 기판(1)의 전체 단면도이다. 또한, 도 5의 (a)에서는, 도면이 번잡해지는 것을 방지하기 위해, 구리 배선(19)[도 4의 (b) 참조]을 생략하고 있다.
도 5의 (a)에 도시한 바와 같이, 이 상태에서는, 제1 반도체 기판(1)에 복수의 제1 전극(15a)이 매립되어 있다.
다음으로, 도 5의 (b)에 도시한 바와 같이, 접착제(21)를 통해 제1 반도체 기판(1)에 지지 기판(20)을 접착한다.
지지 기판(20)은, 예를 들면 글래스 기판이며, 이하의 공정에 있어서 제1 반도체 기판(1)에 휨이 발생하는 것을 방지하기 위해 사용된다.
계속해서, 도 6의 (a)에 도시한 바와 같이, 다이싱 소어를 이용하여 제1 실리콘 기판(1)의 측면(1y)을 트리밍하고, 그 측면(1y)과 제1 반도체 기판(1)의 주면(1x)이 코너부(1b)에 있어서 직각을 이루도록 한다.
그 후, 주면(1x)측으로부터 제1 반도체 기판(1)을 연삭함으로써, 제1 반도체 기판(1)의 두께를 얇게 한다.
이 연삭은 백그라운드라고도 불리고, 연삭의 종료 후의 제1 반도체 기판(1)의 두께는 20㎛ 내지 200㎛ 정도로 된다.
또한, 백그라운드의 이전에 제1 반도체 기판(1)의 코너부(1b)를 직각으로 하였으므로, 백그라운드의 종료 후도 코너부(1b)가 직각으로 되고, 결함이 생기기 쉬운 예각의 코너부(1b)가 백그라운드로 형성되는 것을 방지할 수 있다.
다음으로, 도 6의 (b)에 도시한 바와 같이, 지지 기판(20)의 상하를 반전시킨다. 그리고, 제1 반도체 기판(1)의 주면(1x)을 RIE에 의해 드라이 에칭함으로써 그 주면(1x)으로부터 제1 전극(15a)을 기둥 형상으로 돌출시킨다.
주면(1x)으로부터 돌출된 부분의 제1 전극(15a)은 돌출부(15b)로서 기여하고, 주면(1x)으로부터 측정한 돌출부(15b)의 높이는 1㎛ 내지 20㎛ 정도이다. 또한, 이와 같이 반도체 기판(1)을 관통하여 그 주면(1x)으로부터 돌출하는 전극은 TSV라고 불린다.
또한, 이 드라이 에칭에서 사용하는 에칭 가스는 특별히 한정되지 않지만, 본 실시 형태에서는 CF4 가스와 산소 가스와의 혼합 가스를 그 에칭 가스로서 사용한다.
그 에칭 가스에 대해 라이너 절연막(13)과 배리어 메탈막(14)은 에칭 내성을 갖기 때문에, 본 공정이 종료된 시점에서는 라이너 절연막(13)과 배리어 메탈막(14)은 에칭되지 않고 돌출부(15b) 위에 남는다.
또한, 드라이 에칭 대신에 웨트 에칭에 의해 주면(1x)을 에칭해도 된다.
여기서, 상기한 바와 같이 제1 반도체 기판(1)을 얇게 하면 반도체 장치의 박형화가 도모되는 한편, 주면(1x)으로부터 제1 반도체 기판(1)에 수분 등이 침입하여 트랜지스터(TR)[도 1의 (a) 참조] 등이 열화될 우려가 있다.
따라서, 다음 공정에서는, 도 7의 (a)에 도시한 바와 같이 주면(1x)과 돌출부(15b) 위에 패시베이션 막(22)으로서 CVD법으로 산화 실리콘막을 10㎚ 내지 2000㎚ 정도의 두께로 형성한다. 이에 의해, 제1 반도체 기판(1)의 주면(1x)이 패시베이션 막(22)에 의해 덮어지므로, 제1 반도체 기판(1)으로의 수분 등의 침입을 억제할 수 있다.
CVD법에서는 이와 같이 돌출부(15b) 위에도 패시베이션 막(22)이 형성되지만, 그 돌출부(15b)의 상면(15x)은 이후에 다른 반도체 소자나 회로 기판과 전기적으로 접속되는 부분이므로, 상면(15x) 위의 패시베이션 막(22)을 제거할 필요가 있다.
상면(15x) 위의 패시베이션 막(22)을 제거하기 위해, 패시베이션 막(22)을 에치백하는 것도 생각된다. 그러나, 이렇게 하면 제1 반도체 기판(1)의 주면(1x)에 있어서의 패시베이션 막(22)도 에칭되어 버린다.
특히, CVD법으로 형성된 패시베이션 막(22)은 단차 피복성이 떨어지므로, 주면(1x)과 상면(15x)의 각각의 위에 있어서의 패시베이션 막(22)의 두께가 대략 동등하다. 따라서, 상면(15x)으로부터 패시베이션 막(22)이 에칭에 의해 제거되면, 주면(1x) 위로부터도 패시베이션 막(22)이 제거되어, 패시베이션 막(22)에 의해 제1 반도체 기판(1)을 보호할 수 없게 되어 버린다.
그로 인해, 다음의 공정에서는, 도 7의 (b)에 도시한 바와 같이, 패시베이션 막(22) 위에 에칭의 희생막(23)으로서 예를 들면 레지스트막을 형성한다.
그리고, 도 8의 (a)에 도시한 바와 같이, 라이너 절연막(13), 배리어 메탈막(14), 패시베이션 막(22) 및 희생막(23)을 드라이 에칭함으로써, 이들 막을 제1 전극(15a)의 상면(15x)으로부터 제거하여, 당해 상면(15x)을 노출시킨다.
본 공정에서는, 제1 반도체 기판(1)의 주면(1x) 위에 희생막(23)이 형성되어 있으므로, 그 주면(1x) 위의 패시베이션 막(22)이 에칭 분위기에 노출되는 일은 없어, 주면(1x) 위에 패시베이션 막(22)을 남길 수 있다.
그리고, 도 8의 (b)에 도시한 바와 같이, 희생막(23)으로서 형성한 레지스트막을 애싱하여 제거한다.
이 이후는, 지지 기판(20)으로부터 제1 반도체 기판(1)을 박리한 후, 제1 반도체 기판(1)을 다이싱하여 반도체 소자마다 개편화하는 공정으로 이행하지만, 그 상세한 것은 생략한다.
이상 설명한 바와 같이, 이 예에서는, 에칭에 의해 제1 전극(15a)의 상면(15x)을 노출시키기 전에, 제1 반도체 기판(1) 위에 희생막(23)을 형성하였다.
그 희생막(23)은, 에칭에 의해 제1 반도체 기판(1)의 주면(1x) 위로부터 패시베이션 막(22)이 제거되는 것을 방지하는 역할을 하지만, 희생막(23)의 형성과 제거의 공정분만큼 반도체 장치의 제조 공정이 번잡해져 버린다.
또한, 패시베이션 막(22)은, 제1 반도체 기판(1)을 보호할 뿐만 아니라, 기둥 형상의 돌출부(15b)의 강도를 보강하는 역할을 하지만, CVD법으로 형성한 패시베이션 막(22)은 영률이 높아 기계적으로 취약하다.
따라서, 외부로부터 돌출부(15b)에 기계적인 충격이 가해지면, 돌출부(15b)의 주위의 패시베이션 막(22)에 크랙이 발생하고, 패시베이션 막(22)에 의해 돌출부(15b)를 충분히 보강할 수 없게 됨과 동시에, 패시베이션 막(22)의 방습 능력이 저하될 우려가 있다.
이하에, 각 실시 형태에 대해 설명한다.
(제1 실시 형태)
도 9 내지 도 10은, 본 실시 형태에 따른 반도체 장치의 제조 도중의 확대 단면도이다. 또한, 도 9 내지 도 10에 있어서, 도 1 내지 도 8에서 설명한 것과 동일한 요소에는 이들의 것과 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
우선, 상기한 도 1의 (a) 내지 도 6의 (b)의 공정을 행함으로써, 도 9의 (a)에 도시한 바와 같이, 제1 반도체 기판(1)의 주면(1x)으로부터 제1 전극(15a)의 돌출부(15b)가 돌출된 구조를 얻는다.
본 실시 형태에서는, 제1 반도체 기판(1)의 제1 영역 I에 있어서 제1 전극(15a)을 성기게 형성하고, 제2 영역 Ⅱ에 있어서 제1 영역 I보다도 밀하게 제1 전극(15a)을 형성한다. 인접하는 제1 전극(15a)끼리의 간격은, 제1 영역 I에서는 약 100㎛이며, 제2 영역 Ⅱ에서는 약 50㎛이다.
또한, 제1 전극(15a)의 조밀은 이것으로 한정되지 않고, 제1 반도체 기판(1)의 전체면에 있어서 복수의 제1 전극(15a)을 등간격으로 형성해도 된다.
다음으로, 도 9의 (b)에 도시한 바와 같이, 제1 반도체 기판(1)의 주면(1x)과 제1 전극(15a) 위에 절연 재료를 도포하고, 도막(30)을 형성한다.
그 절연 재료는 특별히 한정되지 않지만, 도막(30)을 이후에 경화시킬 수 있도록, 가열, 자외선의 조사, 마이크로파의 조사 및 전자선의 조사 중 어느 하나에 의해 가교 반응을 일으켜 점도가 증대하는 절연 성분을 갖는 재료를 사용하는 것이 바람직하다.
그와 같은 절연 재료로서는, 디비닐실록산비스벤조시클로부텐, 벤조시클로부텐폴리머, 폴리이미드, 불소화 폴리이미드, 수소화 실세스퀴옥산, 폴리실세스퀴옥산, 폴리메틸실세스퀴옥산, 아몰퍼스 불소화 폴리머, 유기실록산 및 에폭시수지 등이 있다.
본 실시 형태에서는, 상기한 절연 재료 중, 예를 들면 용매로서 메시틸렌을 함유하는 벤조시클로부텐폴리머를 재료로 하여 도막(30)을 형성한다. 그 메시틸렌의 비점은, 예를 들면 165℃ 정도이다.
도 16은, 그 도막(30)을 가열하여 경화시키는 과정에 있어서의, 도막(30)의 점도와 온도의 시간 경과를 나타내는 그래프이다.
도 16에 나타내는 바와 같이, 제1 시간에 있어서는, 도막(30)은 제1 온도 T1, 제1 점도 V1을 갖는다. 거기서 도막(30)의 가열을 계속하면, 제2 시간에 있어서, 도막(30)의 온도는 제1 온도 T1보다 높은 제2 온도 T2(150℃∼250℃)로 되고, 도막(30)의 점도는 제1 점도 V1보다도 낮은 제2 점도 V2로 된다. 또한, 도막(30)의 가열을 계속하면, 제3 시간에 있어서, 도막(30)의 온도는 제2 온도 T2보다 높은 250℃∼400℃ 정도의 제3 온도 T3으로 되고, 또한 도막(30) 중의 절연 재료가 가교 반응을 일으켜, 도막(30)의 점도는 제2 점도 V2보다 높은 제3 점도 V3으로 된다.
이와 같이 제2 온도 T2에 있어서 도막(30)의 점도가 저하되는 원인으로서는, 예를 들면 온도의 상승에 수반하는 모노머의 분자 운동의 활발화를 들 수 있다.
다음으로, 도 10의 (a)에 도시한 바와 같이, 도막(30)을 가열하여 그 절연 성분을 가교시킴으로써, 도막(30)을 열경화하여 패시베이션 막(31)을 형성한다.
도 17은, 본 공정에서 사용하는 가열 챔버의 단면도이다.
도 17에 도시한 바와 같이, 이 가열 챔버(50)는, 도시하지 않은 히터를 내장한 가열 플레이트(51)를 그 내부에 구비하고 있고, 그 가열 플레이트(51) 위에 제1 반도체 기판(1)이 재치된다.
또한, 가열 챔버(50)의 내부의 분위기는 특별히 한정되지 않지만, 가열 시에 도막(30)이 산화하는 것을 방지하기 위해, 가열 챔버(50)의 내부를 산소를 배제한 질소 분위기나 희가스 분위기 등의 불활성 분위기로 하는 것이 바람직하다.
또한, 가열 챔버(50) 내는 감압 가능하며, 본 실시 형태에서는 가열 챔버(50)의 내부를 1㎜ 내지 500Torr 정도로 감압한 질소 분위기에서 도막(30)을 열경화시킨다.
도 18은, 본 공정에 있어서의 가열 플레이트(51)의 온도 프로파일로, 도 18의 횡축은 가열 시간을 나타내고, 종축은 가열 플레이트(51)의 온도를 나타낸다.
또한, 이하에서는 가열 플레이트(51)의 온도를 참조하지만, 이 대신에 제1 반도체 기판(1)의 온도를 참조해도 된다.
도 18에 나타내는 바와 같이, 도막(30)은 제1 스텝 S1 내지 제3 스텝 S3을 거쳐 열경화한다.
처음의 제1 스텝 S1에서는, 제1 온도 T1에 있어서 제1 점도 V1(도 16 참조)을 갖고 있었던 도막(30)을 가열하고, 제1 기간 P1만큼 제1 반도체 기판(1)의 온도를 제4 온도 T4로 유지함으로써, 도막(30)에 포함되는 용매를 제거한다.
제4 온도 T4는 특별히 한정되지 않는다. 단, 도막(30)의 온도가 지나치게 높아지면, 도 16과 같이 도막(30)의 점도가 제2 점도 V2로까지 현저하게 저하된다. 이 상태가 장기간 계속됨으로써, 도막(30)의 표면 장력이 원인으로 제1 전극(15a)이 성긴 제1 영역 I로부터 밀한 제2 영역 Ⅱ으로 도막(30)이 빨아 당겨져, 제1 영역 I에 있어서 도막(30)의 막 두께가 부족하게 될 우려가 있다.
따라서, 제4 온도 T4는 가능한 한 낮게, 예를 들면 도막(30) 중의 용매의 비점(165℃ 이하)으로 하는 것이 바람직하다. 보다 바람직하게는, 제2 점도 V2로 되는 제2 온도 T2보다도 낮은 온도로 제4 온도 T4를 설정하는 것이 좋다. 본 실시 형태에서는 이들을 감안하여 제4 온도 T4를 100℃∼150℃로 한다.
또한, 그 제4 온도 T4로 제1 반도체 기판(1)을 유지하는 기간 P1로서는, 도막(30)에 포함되는 용매가 충분히 증산하는 시간, 예를 들면 50초 내지 100초 정도로 하는 것이 바람직하다.
또한, 용매를 빠르게 증산시키기 위해, 본 스텝을 감압 분위기 중에서 행해도 된다.
다음의 제2 스텝 S2에서는, 가열 플레이트(51)의 온도를 급격하게 상승시킴으로써, 도막(30)의 온도를 상술한 제3 온도 T3에까지 상승시킨다. 온도의 상승 과정에서 도막(30)은 상기한 제2 온도 T2를 거치므로, 그 제2 온도 T2에 있어서 도막(30)의 점도는 상술한 바와 같이 낮은 제2 점도 V2로 된다.
그 결과, 제1 전극(15a)의 상면(15x)으로부터 주면(1x)으로 도막(30)이 흘러내리게 되어, 상면(15x) 위에서의 패시베이션 막(31)의 막 두께 t2를, 주면(1x) 위에서의 패시베이션 막(31)의 막 두께 t1보다도 얇게 할 수 있다.
단, 이와 같이 도막(30)의 점도가 저하되어 있는 상태가 오랫동안 계속되면, 도막(30)의 표면 장력이 원인으로, 제1 전극(15a)이 성긴 제1 영역 I로부터 밀한 제2 영역 Ⅱ로 도막(30)이 빨아 당겨져, 제1 영역 I에 있어서 도막(30)의 막 두께가 부족하게 될 우려가 있다.
따라서, 제2 스텝 S2의 가열 조건으로서는 가능한 한 높은 승온 레이트를 채용하여, 도막(30)의 점도가 제2 점도 V2로 되어 있는 시간을 짧게 하는 것이 바람직하다. 본 실시 형태에서는, 제4 온도 T4로부터 제3 온도 T3에까지 도달하는 시간 Δt를 60초 내지 150초 정도의 단시간으로 하고, 도막(30)의 승온 레이트를 1℃／초 내지 3℃／초로 함으로써, 상기한 바와 같은 제1 영역 I에 있어서의 도막(30)의 막 두께 부족을 방지한다.
또한, 도막(30)에 포함되는 용매가 많아질수록 주면(15x) 위에서 도막(30)이 유동하기 쉬워져, 제1 영역 I에 있어서의 도막(30)의 막 두께의 감소가 현저해지지만, 본 실시 형태에서는 스텝 S1에 있어서 미리 도막(30)의 용매를 제거하였으므로, 도막(30)의 막 두께 부족이 억제된다.
그리고, 다음의 제3 스텝 S3에서는, 가열 플레이트(51)의 온도를 상기한 제3 온도 T3으로 예를 들면 5분 내지 60분 정도의 시간만큼 유지한다. 이에 의해, 도막(30)이 상술한 제3 점도 V3으로 된다. 이들 스텝을 거쳐 도막(30)은 경화되고, 패시베이션 막(31)이 형성된다. 또한, 패시베이션 막(31)은 제1 절연막의 일례이다.
또한, 제3 스텝 S3에서는, 제2 스텝 S2에서와 같은 높은 승온 레이트는 불필요하고, 제2 스텝 S2보다도 낮은 승온 레이트로 충분하다. 본 실시 형태에서는 본 스텝의 승온 레이트를 예를 들면 0℃／초로 하여 일정한 온도로 유지하지만, 도막(30) 중의 절연 재료의 가교 반응이 일어나는 범위 내이면, 다소의 온도의 증감이 있어도 된다.
다음으로, 도 10의 (b)에 도시한 바와 같이, RIE에 의해 패시베이션 막(31)을 에치백하는 동시에, 제1 전극(15a)의 상면(15x) 위의 라이너 절연막(13)과 배리어 메탈막(14)을 에칭하여 제거하여, 당해 상면(15x)을 노출시킨다.
그 RIE에서 사용하는 에칭 가스는 특별히 한정되지 않는다. 본 실시 형태에서는 CF4 가스와 산소 가스와의 혼합 가스를 이용하여 이 RIE를 행한다.
여기서, 상기한 바와 같이, 본 실시 형태에서는 상면(15x) 위의 패시베이션 막(31)의 막 두께 t2가 주면(1x) 위에서의 도막(30)의 막 두께 t1보다도 얇다. 그 때문에, 본 공정의 에칭량을 상기한 막 두께 t2에 맞춤으로써, 주면(1x) 위에 패시베이션 막(31)을 남기면서, 상면(15x) 위의 패시베이션 막(31)을 선택적으로 제거할 수 있다.
그 결과, 주면(1x) 위의 패시베이션 막(31)이 에칭되는 것을 방지하는 목적으로 희생막(23)[도 7의 (b) 참조]을 형성할 필요가 없게 되어, 그 희생막(23)의 형성과 제거의 공정분만큼 반도체 장치의 제조 공정을 간략화하는 것이 가능해진다.
또한, 상기한 바와 같은 패시베이션 막(31)의 막 두께 t1, t2의 차이를 이용함으로써, 도 10의 (b)에서 도시한 바와 같이 주면(1x) 위에 패시베이션 막(31)을 남기면서, 제1 전극(15a)의 상면(15x)으로부터 패시베이션 막(31)을 제거할 수 있다.
또한, 돌출부(15b)의 주위에 남겨진 패시베이션 막(31)은, 돌출부(15b)의 기계적 강도를 보강하는 역할도 한다.
특히, 도포법으로 형성된 패시베이션 막(31)은, CVD법으로 형성된 패시베이션 막과 비교하여 영률이 낮아 가요성이 풍부하므로, 실장 시 등에 있어서 돌출부(15b)에 기계적 충격이 가해져도 패시베이션 막(31)에 크랙이 발생하기 어렵다. 그 결과, 패시베이션 막(31)에 의해 돌출부(15b)를 충분히 보강할 수 있는 동시에, 크랙이 원인으로 패시베이션 막(31)의 방습 능력이 저하될 위험성을 저감시킬 수 있다.
그리고, 상기한 바와 같이 도포법으로 형성한 패시베이션 막(31)은, 하나의 돌출부(15b)만을 내측에 포함하는 주면(1x)의 일부 R에 있어서, 그 돌출부(15b)로부터 이격됨에 따라 막 두께가 연속적으로 얇아진다. 이와 같이 패시베이션 막(31)의 막 두께가 변화되는 영역은, 돌출부(15b)의 측면(15y)으로부터 기판 횡방향으로 10㎛ 내지 15㎛ 정도만큼 이격된 영역이며, 이것보다도 이격된 부분에서는 패시베이션 막(31)의 막 두께는 대략 일정해진다.
또한, 패시베이션 막(31)의 막 두께가 변화되어 있는 영역에 있어서는, 패시베이션 막(31)의 상면(31x)은 주면(1x)으로부터 경사진다.
또한, 상기한 도 10의 (b)의 공정에서는 패시베이션 막(31)을 에치백함으로써 돌출부(15b)의 상면(15x)을 노출시켰지만, 에치백 대신에 CMP법으로 패시베이션 막(31)을 연마함으로써 상면(15x)을 노출시켜도 된다.
CMP법을 채용한 경우에는, 제1 반도체 기판(1)의 주면(1x) 위의 패시베이션 막(31)은 연마 패드와 미끄럼 접촉하지 않으므로 그 막 두께가 감소하기 어렵다. 따라서, 에치백을 채용하는 경우와 비교하여 주면(1x) 위에 패시베이션 막(31)을 두껍게 남길 수 있어, 패시베이션 막(31)에 의한 제1 반도체 기판(1)의 보호의 실효를 도모할 수 있다.
이 이후의 공정에 대해, 도 11 내지 도 15를 참조하면서 설명한다. 도 11 내지 도 15는, 본 실시 형태에 따른 반도체 장치의 제조 도중의 전체 단면도이다.
우선, 도 11에 도시한 바와 같이, 지지 기판(20)으로부터 제1 반도체 기판(1)을 박리한다. 박리의 방법은 특별히 한정되지 않지만, 접착제(21)를 용매로 녹이거나, 레이저의 조사에 의해 접착제(21)의 접착력을 약화시킴으로써, 지지 기판(20)으로부터 제1 반도체 기판(1)을 박리할 수 있다.
다음으로, 도 12의 (a)에 도시한 바와 같이, 다이싱에 의해 제1 반도체 기판(1)을 복수의 제1 반도체 소자(60)로 개편화한다.
계속해서, 도 12의 (b)에 도시한 바와 같이, 제2 반도체 기판(61), 제2 전극(62) 및 제3 전극(66)을 구비한 제1 회로 기판(63)을 준비한다. 또한, 이와 같이 실리콘을 재료로 하는 회로 기판은 실리콘 인터포저라고도 불린다.
또한, 제2 반도체 기판(61)은, 제2 반도체 기판의 일례이다.
그리고, 그 제1 회로 기판(63)과 제1 반도체 기판(1)을 대향시킨 상태에서, 제1 전극(15a)의 상면(15x)과 제2 전극(62)을 땜납(65)을 통해 접합함으로써, 제1 반도체 소자(60)와 제1 회로 기판(63)을 전기적 또한 기계적으로 접속한다.
다음으로, 도 13의 (a)에 도시한 바와 같이, 제2 반도체 소자(67)를 준비한다.
그 후, 제2 반도체 소자(67)의 제4 전극(68)과 제1 반도체 소자(60)의 구리 배선(19)을 땜납 범프(69)를 통해 접합함으로써, 제1 반도체 소자(60)와 제2 반도체 소자(67)를 전기적 또한 기계적으로 접속한다.
다음으로, 도 13의 (b)에 도시한 바와 같이, 제2 반도체 기판(61)과 제1 반도체 소자(60)와의 사이에 제1 언더 필 수지(70)를 충전한다. 제1 언더 필 수지(70)는, 제2 절연막의 일례이며, 본 실시 형태에서는 에폭시 수지 등과 같은 열경화성의 수지를 제1 언더 필 수지(70)로서 사용한다.
그리고, 그 제1 언더 필 수지(70)를 가열하여 열경화시킴으로써, 제2 반도체 기판(61)과 제1 반도체 소자(60)와의 접속 강도를 보강한다.
여기서, 제1 전극(15a)의 주위의 공간은 미리 패시베이션 막(31)으로 매립되어 있으므로, 제1 전극(15a)의 주위의 제1 언더 필 수지(70)에 보이드가 형성될 여지가 없다. 이에 의해, 제2 반도체 기판(61)과 제1 반도체 소자(60)와의 사이를 제1 언더 필 수지(70)로 양호하게 메울 수 있는 동시에, 보이드가 원인으로 제1 언더 필 수지(70)의 보강 능력이 저하되는 것을 억제할 수 있다.
또한, 언더 필 수지(70)는, 제1 반도체 소자(60)와 제2 반도체 소자(67)와의 사이에도 충전되고, 이에 의해 제1 반도체 소자(60)와 제2 반도체 소자(67)와의 접속 강도가 보강된다.
다음으로, 도 14의 (a)에 도시한 바와 같이 회로 기판(80)을 준비한 후, 제2 반도체 기판(61)이 구비하는 제3 전극(66)과, 회로 기판(80)이 구비하는 제5 전극(81)을 땜납 범프(82)를 통해 접속한다.
다음으로, 도 14의 (b)에 도시한 바와 같이, 제2 반도체 기판(61)과 회로 기판(80)과의 사이에 제2 언더 필 수지(85)로서 열경화성의 에폭시 수지를 충전한 후, 제2 언더 필 수지(85)를 열경화시킨다.
그 후에, 도 15에 도시한 바와 같이, 회로 기판(80)이 구비하는 제6 전극(87)에 외부 접속 단자(88)로서 땜납 범프를 접합하고, 본 실시 형태에 따른 반도체 장치(90)의 기본 구조를 완성시킨다.
이상 설명한 본 실시 형태에 따르면, 도 10의 (a)에 도시한 바와 같이, 가열에 의해 절연 재료의 점도가 저하되는 현상을 이용하여, 상면(15x) 위에서의 패시베이션 막(31)의 막 두께 t2를, 주면(1x) 위에서의 패시베이션 막(31)의 막 두께 t1보다도 얇게 한다.
따라서, 도 10의 (b)의 에치백의 이후에 주면(1x) 위에 패시베이션 막(31)을 남길 수 있어, 주면(1x) 위에 패시베이션 막(31)을 남기는 목적으로 희생막(23)[도 7의 (b) 참조]을 형성할 필요가 없어, 희생막의 형성과 제거의 공정분만큼 공정수를 삭감할 수 있다.
또한, 본 실시 형태에 따르면, 돌출부(15b)의 근원(根元)에 패시베이션 막(31)이 두껍게 남으므로, 실장 시 등에 있어서 돌출부(15b)에 기계적 충격이 가해졌다고 해도, 돌출부(15b)가 받는 데미지가 패시베이션 막(31)에 의해 완충된다.
(변형예)
또한, 도 18에 나타낸 바와 같이, 도막(30)을 열경화시킬 때는, 제2 스텝 S2와 제3 스텝 S3에서 도막(30)의 승온 레이트를 상이한 값으로 하고, 제2 스텝 S2에 있어서의 승온 레이트를 제3 스텝 S3의 그것보다도 높게 해도 된다.
이에 의해, 제2 스텝 S2에 있어서 도막(30)의 점도가 제2 점도 V2로 저하되어 있는 시간을 짧게 할 수 있어, 도막(30)의 표면 장력이 원인으로 제1 영역 I로부터 제2 영역 Ⅱ로 도막(30)이 흐르는 것을 방지하여, 제1 영역 I에서 도막(30)의 막 두께가 부족한 것을 억제할 수 있다.
또한, 도포법으로 형성한 패시베이션 막(31)은, CVD법으로 형성한 패시베이션 막보다도 영률이 낮아 가요성이 풍부하므로, 제1 전극(15a)에 외력이 가해져도 패시베이션 막(31)에 크랙이 발생하기 어려워, 패시베이션 막(31)의 방습 능력을 유지할 수 있다.
또한, 본 예에 있어서도, 돌출부(15b)의 근원에 패시베이션 막(31)이 두껍게 남으므로, 실장 시 등에 있어서 돌출부(15b)에 기계적 충격이 가해졌다고 해도, 돌출부(15b)가 받는 데미지가 패시베이션 막(31)에 의해 완충된다.
(제2 실시 형태)
상기한 제1 실시 형태에서는, 도 18의 제1 스텝 S1에 있어서 미리 도막(30) 중의 용매를 제거함으로써, 제2 스텝 S2에 있어서의 도막(30)의 과도한 유동을 억제하여, 제1 영역 I에서 도막(30)의 막 두께가 부족한 것을 방지하였다.
도막(30)의 과도한 유동을 억제하는 방법은 이것으로 한정되지 않고, 제2 스텝 S2 이전에 이하의 제1 내지 제3 예 중 어느 하나의 스텝을 행해도 된다.
(제1 예)
본 예에서는, 도막(30)의 경화 처리에 있어서, 자외선의 조사에 의해 도막(30)의 점도를 높은 것으로 하는 스텝을 포함한다.
도 19는, 본 예에서 사용하는 챔버(91)의 단면도이다.
이 챔버(91)는, 제1 반도체 기판(1)에 대한 가열과 자외선의 조사를 행하는 것으로, 챔버(91)의 내부를 하부(91a)와 상부(91b)로 나누는 투명한 석영판(92)을 갖는다.
이들 중, 하부(91a)는, 1㎜Torr 내지 500Torr 정도의 압력으로 감압 가능한 동시에, 도시하지 않은 히터에 의해 제1 반도체 기판(1)을 가열하는 가열 플레이트(94)를 구비한다.
한편, 상부(91b)에는, 석영판(92)을 통해 제1 반도체 기판(1)에 자외선 UV를 조사하는 자외선 램프(93)가 설치된다.
도 20은, 본 예에 있어서의 반도체 장치의 제조 도중의 단면도이다. 또한, 도 20에 있어서, 제1 실시 형태에서 설명한 것과 동일한 요소에는 제1 실시 형태의 것과 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
본 예에서는, 제1 실시 형태의 도 9의 (a) 내지 도 9의 (b)의 공정을 행한 후, 도 20에 도시한 바와 같이, 상기한 챔버(91) 내에서 도막(30)에 자외선 UV를 조사함으로써, 도막(30) 중의 절연 성분을 가교시켜 도막(30)의 점도를 높은 것으로 한다.
이와 같이 도 18의 제2 스텝 S2의 이전에 미리 도막(30)의 점도를 높게 함으로써, 제2 스텝 S2에 있어서의 도막(30)의 과도한 유동을 방지할 수 있다.
또한, 도막(30)의 경화를 감압 분위기 중에서 행함으로써, 대기에 기인한 도막(30)의 표면 장력을 완화할 수 있다. 따라서, 표면 장력이 원인으로 제1 전극(15a)이 밀하게 형성되어 있는 제2 영역 Ⅱ로 도막(30)이 유동하는 것을 방지하여, 제1 영역 I에서 도막(30)의 막 두께가 부족한 것을 억제할 수 있다.
또한, 자외선 UV의 조사가 종료된 후에는, 계속해서 가열 플레이트(94)에 의해 반도체 기판(1)을 가열함으로써 제2 스텝 S2와 제3 스텝 S3을 행할 수 있고, 각 스텝을 동일한 챔버(91) 내에서 행할 수 있다.
또한, 이에 의해, 돌출부(15b)의 근원에 패시베이션 막(31)이 두껍게 남으므로, 실장 시 등에 있어서 돌출부(15b)에 기계적 충격이 가해졌다고 해도, 돌출부(15b)가 받는 데미지가 패시베이션 막(31)에 의해 완충된다.
(제2 예)
본 예에서는, 도막(30)의 경화 처리에 있어서, 마이크로파의 조사에 의해 도막(30)의 점도를 높은 것으로 하는 스텝을 포함한다.
도 21은, 본 예에서 사용하는 챔버(97)의 단면도이다.
이 챔버(97)는, 내부가 1㎜Torr 내지 500Torr의 압력으로 감압 가능하며, 제1 반도체 기판(1)을 가열하는 가열 플레이트(98)와, 마이크로파 EM을 발생시키는 마그네트론(96)을 갖는다.
도 22는, 본 예에 있어서의 반도체 장치의 제조 도중의 단면도이다. 또한, 도 22에 있어서, 제1 실시 형태에서 설명한 것과 동일한 요소에는 제1 실시 형태의 것과 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
본 예에서는, 제1 실시 형태의 도 9의 (a) 내지 도 9의 (b)의 공정을 행한 후, 도 21에 도시한 바와 같이, 상기한 챔버(97) 내에서 도막(30)에 마이크로파 EM을 조사함으로써, 도막(30) 중의 절연 성분을 가교시켜 도막(30)의 점도를 높게 한다.
이에 의해, 제1 예와 마찬가지로, 이후에 행해지는 제2 스텝 S2에서 도막(30)이 과도하게 유동하는 것을 방지할 수 있다. 또한, 감압하에서 도막(30)을 경화시킴으로써, 제1 예와 동일한 이유에 의해, 표면 장력이 원인으로 제1 영역 I로부터 제2 영역 Ⅱ로 도막(30)이 유동하는 것을 방지하여, 제1 영역 I에서 도막(30)의 막 두께가 부족한 것을 억제할 수 있다.
또한, 이에 의해, 돌출부(15b)의 근원에 패시베이션 막(31)이 두껍게 남으므로, 실장 시 등에 있어서 돌출부(15b)에 기계적 충격이 가해졌다고 해도, 돌출부(15b)가 받는 데미지가 패시베이션 막(31)에 의해 완충된다.
(제3 예)
본 예에서는, 도막(30)의 경화 처리에 있어서, 전자선의 조사에 의해 도막(30)의 점도를 높은 것으로 한다.
도 23은, 본 예에서 사용하는 챔버(101)의 단면도이다.
이 챔버(101)는, 내부가 1㎜Torr 내지 500Torr의 압력으로 감압 가능하며, 제1 반도체 기판(1)을 가열하는 가열 플레이트(102)와, 전자선 EB를 발생시키는 전자총(103)을 갖는다.
도 24는, 본 예에 있어서의 반도체 장치의 제조 도중의 단면도이다. 또한, 도 24에 있어서, 제1 실시 형태에서 설명한 것과 동일한 요소에는 제1 실시 형태의 것과 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
본 예에서는, 제1 실시 형태의 도 9의 (a) 내지 도 9의 (b)의 공정을 행한 후, 도 24에 도시한 바와 같이, 상기한 챔버(101) 내에서 도막(30)에 전자선 EB를 조사함으로써, 도막(30) 중의 절연 성분을 가교시켜 도막(30)의 점도를 높게 한다.
이에 의해, 제1 예나 제2 예와 마찬가지로 제2 스텝 S2에 있어서 도막(30)이 과도하게 유동하는 것을 방지할 수 있다. 또한, 감압하에서 도막(30)을 경화시킴으로써, 제1 예나 제2 예와 마찬가지로 제1 영역 I에서 도막(30)의 막 두께가 부족한 것을 억제할 수 있다.
또한, 이에 의해, 돌출부(15b)의 근원에 패시베이션 막(31)이 두껍게 남으므로, 실장 시 등에 있어서 돌출부(15b)에 기계적 충격이 가해졌다고 해도, 돌출부(15b)가 받는 데미지가 패시베이션 막(31)에 의해 완충된다.
이상 설명한 각 실시 형태에 관해, 이하의 부기를 더 개시한다.
(부기 1) 제1 반도체 기판의 주면으로부터 돌출된 돌출부를 갖는 제1 전극을 형성하는 공정과, 상기 주면 위 및 상기 제1 전극 위에 제1 온도에 있어서 제1 점도를 갖고, 상기 제1 온도보다 높은 제2 온도에 있어서 상기 제1 점도보다도 낮은 제2 점도를 갖고, 상기 제2 온도보다 높은 제3 온도에 있어서 상기 제2 점도보다 높은 제3 점도를 갖는 절연 재료를 도포하는 공정과, 상기 절연 재료를 경화시켜 제1 절연막을 형성하는 공정을 갖고, 상기 제1 절연막을 형성하는 공정은, 상기 도포하는 공정의 이후, 상기 제1 점도를 갖는 상기 절연 재료를 제1 조건으로 가열하여 상기 제2 점도로 하는 공정과, 상기 제2 점도로 하는 공정의 이후, 상기 절연 재료를 제2 조건으로 가열하여 상기 제3 점도로 하는 공정을 갖고, 상기 제1 조건으로서, 상기 제2 조건의 것과 상기 제1 반도체 기판의 승온 레이트가 상이한 조건을 채용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 상기 제2 점도로 하는 공정의 이전에, 상기 제1 온도인 상기 제1 반도체 기판을 가열함으로써, 상기 반도체 기판의 온도를 상기 제1 온도보다 높고 상기 제2 온도보다 낮은 제4 온도로 하는 공정과, 제1 기간, 상기 제1 반도체 기판을 상기 제4 온도로 유지하는 공정을 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 절연 재료는, 상기 제3 온도보다 높은 비점을 갖는 용매를 포함하고, 상기 제4 온도로 유지하는 공정은, 상기 절연 재료의 상기 용매를 제거하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 제2 점도로 하는 공정의 이전에, 감압 분위기 중에서 상기 절연 재료를 경화시키는 공정을 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 절연 재료를 경화시키는 공정은, 상기 절연 재료에, 자외선, 마이크로파 및 전자선 중 어느 하나를 조사함으로써 행해지는 것을 특징으로 하는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 절연 재료는, 가열, 자외선의 조사, 마이크로파의 조사 및 전자선의 조사 중 어느 하나에 의해 가교 반응을 일으켜 경화하는 절연 성분을 갖는 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 절연 재료는, 디비닐실록산비스벤조시클로부텐, 벤조시클로부텐 폴리머, 폴리이미드, 불소화 폴리이미드, 수소화 실세스퀴옥산, 폴리실세스퀴옥산, 폴리메틸실세스퀴옥산, 아몰퍼스 불소화 폴리머, 유기실록산 및 에폭시 수지 중 어느 하나인 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 제1 절연막을 형성하는 공정의 이후, 상기 제1 절연막의 일부를 제거하여, 상기 제1 전극의 상기 돌출부의 상면을 노출시키는 공정과, 상기 노출시키는 공정의 이후, 상기 제1 반도체 기판과 제2 전극을 갖는 제2 반도체 기판을 대향시키고, 상기 제1 전극의 상기 돌출부의 상면과 상기 제2 전극을 접합시키는 공정을 더 갖는 것을 특징으로 하는 부기 1 내지 부기 7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 접합시키는 공정의 이후, 상기 제1 반도체 기판과 상기 제2 반도체 기판과의 사이에 제2 절연막을 형성하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 제1 반도체 기판과, 상기 제1 반도체 기판의 주면으로부터 돌출된 돌출부를 갖는 제1 전극과, 상기 돌출부의 측면 위 및 상기 주면 위에 형성되고, 상기 주면 위의 일부에 있어서, 상기 돌출부로부터 이격됨에 따라 막 두께가 얇아지는 제1 절연막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 11) 상기 제1 전극을 복수 갖고, 상기 일부는, 상기 복수의 제1 전극 중 하나의 제1 전극을 내측에 포함하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치.
(부기 12) 상기 제1 절연막의 상면은, 상기 일부에 있어서, 상기 주면으로부터 경사져 있는 것을 특징으로 하는 부기 10 또는 부기 11에 기재된 반도체 장치.
(부기 13) 상기 제1 절연막의 상기 막 두께는, 상기 일부에 있어서, 상기 돌출부로부터 이격됨에 따라 연속적으로 얇아지는 것을 특징으로 하는 부기 12에 기재된 반도체 장치.
(부기 14) 상기 제1 절연막은, 상기 주면 위에 있어서 제1 막 두께를 갖고, 상기 돌출부의 상면에 있어서 상기 제1 막 두께보다 얇은 제2 막 두께를 갖는 것을 특징으로 하는 부기 10 내지 부기 13 중 어느 하나에 기재된 반도체 장치.
(부기 15) 상기 제1 절연막은, 도포법에 의해 형성된 것을 특징으로 하는 부기 10 내지 부기 14 중 어느 하나에 기재된 반도체 장치.
(부기 16) 상기 제1 절연막은, 가교 반응을 일으킨 절연 재료를 포함하는 것을 특징으로 하는 부기 10 내지 부기 15 중 어느 하나에 기재된 반도체 장치.
(부기 17) 제2 반도체 기판과, 상기 제2 반도체 기판 위에 형성된 제2 전극을 갖고, 상기 제1 전극과 상기 제2 전극이 접합되어 있는 것을 특징으로 하는 부기 10 내지 부기 16 중 어느 하나에 기재된 반도체 장치.
(부기 18) 상기 제1 반도체 기판과 상기 제2 반도체 기판이 대향하고, 상기 제1 반도체 기판과 상기 제2 반도체 기판과의 사이에 제2 절연막이 형성된 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
1 : 제1 반도체 기판
1a : 오목부
1b : 코너부
1x : 주면
1y : 측면
2 : 게이트 절연막
3 : 게이트 전극
4 : 제1 층간 절연막
4a : 콘택트 홀
5 : 콘택트 플러그
6 : 제1 막
7 : 사이드 월 절연막
8 : n형 소스 드레인 영역
10 : 제2 막
11 : 레지스트막
11a : 개구
13 : 라이너 절연막
14 : 배리어 메탈막
15 : 도전막
15a : 제1 전극
15b : 돌출부
15x : 상면
15y : 측면
17 : 제3 막
18 : 제2 층간 절연막
18a : 배선 홈
19 : 구리 배선
20 : 지지 기판
21 : 접착제
23 : 희생막
30 : 도막
31 : 패시베이션 막
60 : 제1 반도체 소자
61 : 제2 반도체 기판
62 : 제2 전극
63 : 제1 회로 기판
65 : 땜납
66 : 제3 전극
67 : 제2 반도체 소자
68 : 제4 전극
69, 82 : 땜납 범프
70 : 제1 언더 필 수지
80 : 회로 기판
81 : 제5 전극
85 : 제2 언더 필 수지
87 : 제6 전극
88 : 외부 접속 단자
90 : 반도체 장치
50, 91, 97, 101 : 챔버
91a : 하부
91b : 상부
92 : 석영판
93 : 자외선 램프
51, 94, 98, 102 : 가열 플레이트
103 : 전자총

Claims (10)

  1. 제1 반도체 기판의 주면으로부터 돌출된 돌출부를 갖는 제1 전극을 형성하는 공정과,
    상기 주면 위 및 상기 제1 전극 위에, 제1 온도에서 제1 점도를 갖고, 상기 제1 온도보다 높은 제2 온도에서 상기 제1 점도보다도 낮은 제2 점도를 갖고, 상기 제2 온도보다 높은 제3 온도에서 상기 제2 점도보다 높은 제3 점도를 갖는 절연 재료를 도포하는 공정과,
    상기 절연 재료를 경화시켜 제1 절연막을 형성하는 공정을 갖고,
    상기 제1 절연막을 형성하는 공정은, 상기 도포하는 공정의 이후, 상기 제1 점도를 갖는 상기 절연 재료를 제1 조건으로 가열하여 상기 제2 점도로 하는 공정과,
    상기 제2 점도로 하는 공정의 이후, 상기 절연 재료를 제2 조건으로 가열하여 상기 제3 점도로 하는 공정을 갖고,
    상기 제1 조건으로서, 상기 제2 조건의 것과 상기 제1 반도체 기판의 승온 레이트가 상이한 조건을 채용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 점도로 하는 공정의 이전에,
    상기 제1 온도인 상기 제1 반도체 기판을 가열함으로써, 상기 반도체 기판의 온도를 상기 제1 온도보다 높고 상기 제2 온도보다 낮은 제4 온도로 하는 공정과,
    제1 기간, 상기 제1 반도체 기판을 상기 제4 온도로 유지하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 절연 재료는, 상기 제3 온도보다 높은 비점을 갖는 용매를 포함하고,
    상기 제4 온도로 유지하는 공정은, 상기 절연 재료의 상기 용매를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 점도로 하는 공정의 이전에,
    감압 분위기 중에서 상기 절연 재료를 경화시키는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 절연 재료를 경화시키는 공정은, 상기 절연 재료에, 자외선, 마이크로파 및 전자선 중 어느 하나를 조사함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 절연막을 형성하는 공정의 이후,
    상기 제1 절연막의 일부를 제거하여, 상기 제1 전극의 상기 돌출부의 상면을 노출시키는 공정과,
    상기 노출시키는 공정의 이후, 상기 제1 반도체 기판과 제2 전극을 갖는 제2 반도체 기판을 대향시키고, 상기 제1 전극의 상기 돌출부의 상면과 상기 제2 전극을 접합시키는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 접합시키는 공정의 이후,
    상기 제1 반도체 기판과 상기 제2 반도체 기판과의 사이에 제2 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1 반도체 기판과,
    상기 제1 반도체 기판에 형성된 개구부와,
    일부가 상기 개구부 내에 형성되고, 상기 제1 반도체 기판의 주면으로부터 돌출된 돌출부를 갖는 제1 전극과,
    상기 돌출부의 측면 위 및 상기 주면 위에 형성되고, 상기 주면 위의 일부에 있어서, 상기 돌출부로부터 이격됨에 따라 막 두께가 얇아지는 제1 절연막 - 상기 제1 절연막의 상기 막 두께가 상기 돌출부로부터의 이격 거리에 따라 얇아지는 정도는 상기 돌출부의 주위 전체에서 동일함 - 을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 절연막의 상면은, 상기 일부에 있어서, 상기 주면으로부터 경사져 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 절연막의 상기 막 두께는, 상기 일부에 있어서, 상기 돌출부로부터 이격됨에 따라 연속적으로 얇아지는 것을 특징으로 하는 반도체 장치.
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