CN103456621B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，该方法包括：在第一半导体衬底上形成第一电极；采用绝缘材料涂敷该半导体衬底，该绝缘材料在第一温度处具有第一粘度，在高于该第一温度的第二温度处具有低于该第一粘度的第二粘度，在高于该第二温度的第三温度处具有高于该第二粘度的第三粘度；以及通过固化该绝缘材料形成第一绝缘膜。在该方法中，形成第一绝缘膜包括：通过在第一条件下加热绝缘材料，使绝缘材料达到第二粘度；以及通过在第二温度下加热绝缘材料，使绝缘材料达到第三粘度。第一条件和第二条件的升温速度不同。本发明在每个突起部的底部保留了厚钝化膜以缓解其受到的损害。

Description

半导体器件及其制造方法
技术领域
本文讨论的实施例涉及一种半导体器件及其制造方法。
背景技术
采用各种工艺（例如在半导体衬底上的成膜和蚀刻工艺）制造半导体器件，例如LSIs。如果在完成这些步骤之后半导体衬底的表面暴露于空气中，则形成在半导体衬底上的元件（例如晶体管）会被空气中含有的水气等损害。
为了避免这样的元件损害，制造半导体器件的步骤包括形成绝缘膜的步骤，以保护半导体衬底不受空气损害。该绝缘膜称为钝化膜。为了降低半导体器件的成本，形成钝化膜的步骤优选为尽可能简单。
[专利文献1]日本特开专利公开号2005-174990
[专利文献2]日本特开专利公开号2007-311385
[专利文献3]日本特开专利公开号2008-294405
发明内容
本发明的一个目的是在半导体器件及其制造方法中简化用作钝化膜的绝缘膜的形成步骤。
根据下文公开的一个方面，提供了一种半导体器件的制造方法，该方法包括：在第一半导体衬底上形成第一电极，该第一电极包括从该第一半导体衬底的主表面上突起的第一部分；采用绝缘材料涂敷该主表面和第一电极，该绝缘材料在第一温度处具有第一粘度，在高于该第一温度的第二温度处具有低于该第一粘度的第二粘度，在高于该第二温度的第三温度处具有高于该第二粘度的第三粘度；以及通过固化该绝缘材料形成第一绝缘膜。形成该第一绝缘膜包括：在涂敷之后，通过在第一条件下加热该绝缘材料，使具有第一粘度的该绝缘材料达到该第二粘度；以及在使绝缘材料达到第二粘度之后，通过在第二条件下加热该绝缘材料，使该绝缘材料达到该第三粘度。这里，作为该第一条件，使用的该第一半导体衬底的升温速度与该第二条件的升温速度不同。
根据下文公开的另一方面，提供了一种半导体器件，包括：第一半导体衬底；第一电极，包括突起于该第一半导体衬底的主表面的第一部分；以及第一绝缘膜，形成在该第一部分的侧表面上和该主表面上，在位于该主表面上的该第一绝缘膜的一部分中，离该第一部分的距离越远，该第一绝缘膜的厚度越薄。
根据下文的公开，由于加热，所述绝缘材料的粘度降至所述第二粘度，并且所述绝缘材料从突起部往下流动到所述第一半导体衬底，因此在所述第一半导体衬底的主表面上由所述绝缘材料制成的绝缘膜会变厚。于是，在没有形成牺牲膜以避免主表面上的第一绝缘膜被蚀刻的情况下，所述突起部的上表面上的所述第一绝缘膜会被选择性地蚀刻并且去除，同时所述主表面上的第一绝缘膜得以保留。
进而，通过加热使所述绝缘材料达到第二粘度所采用的升温速度与使所述绝缘材料达到第三粘度所采用的升温速度不同。因此，可以控制使所述第二绝缘材料降到第二粘度的时间段。这样，即使在所述第一半导体衬底中，多个第一电极以一定的密度形成在一个区域中而以不同的密度形成在另一区域中，也能避免所述绝缘材料从稀疏分布有第一电极的区域流动到密集分布有第一电极的区域，并且避免使绝缘材料在稀疏分布有第一电极的区域变得不够厚。
附图说明
图1A至图1H是作为研究之用的半导体器件在其制造过程中的放大剖视图；
图2A至图2H是在作为研究之用的半导体器件在其制造过程中的整体放大剖视图；
图3A至图3D是根据第一实施例的半导体器件在其制造过程中的放大剖视图；
图4A至图4H是根据第一实施例的半导体器件在其制造过程中的整体放大剖视图；
图5是在根据实施例的的加热和固化涂敷膜的工艺中，涂敷膜的粘度与温度之间的关系随时间变化的曲线图；
图6是第一实施例中采用的加热腔室的剖视图；
图7示出了第一实施例中采用的加热板的温度分布；
图8是第二实施例的第一示例采用的腔室的剖视图；
图9是根据第二实施例的第一示例的半导体器件在其制造过程中的剖视图；
图10是第二实施例的第二示例采用的腔室的剖视图；
图11是根据第二实施例的第二示例的半导体器件在其制造过程中的剖视图；
图12是第二实施例的第三示例采用的腔室的剖视图；以及
图13是根据第二实施例的第三示例的半导体器件在其制造过程中的剖视图。
具体实施方式
在描述实施例之前，对本申请的发明人所做的研究结果作出说明。
在其中形成有钝化膜的不同类型的半导体器件中，在下文说明中采用这样的半导体器件作为示例，该半导体器件包括称为穿透硅通孔（TVS，ThroughSiliconVias）的电极。TSVs在多个半导体元件的叠层中是有用的。
图1A至图1H是示出作为本申请的发明人研究之用的半导体器件在其制造过程中的放大剖视图。
首先，对用以获得如图1A所示的剖面结构的步骤进行描述。
首先在第一半导体衬底1上按顺序形成MOS晶体管TR的栅绝缘膜2和栅电极3。然后采用CVD工艺在栅电极3的侧面上形成二氧化硅膜，以作为侧壁绝缘膜7。
须注意，第一半导体衬底1的示例包括硅衬底等。
然后，以栅电极3和侧壁绝缘膜7作为掩模，通过将n-型杂质注入其中，在第一半导体衬底1中形成n-型源区和漏区8。
接下来，通过采用CVD工艺在第一半导体衬底1上和栅电极3上形成大约100nm至1000nm厚的氧化硅膜，以作为第一层间绝缘膜4。之后，图案化第一层间绝缘膜4，在n-型源区和漏区8上形成接触孔4a。
接下来，在接触孔4a中形成由钨制成的接触塞5。之后，采用CVD工艺在接触塞5和第一层间绝缘膜4上形成5nm至100nm厚的碳化硅（SiC）膜，以作为第一膜6。
随后，如图1B所示，采用CVD工艺在第一膜6上形成5nm至100nm厚的氧化硅膜，以作为第二膜10。
之后，在第二膜10上形成具有开口11a的抗蚀剂膜11。
接下来，如图1C所示，通过开口11a，采用反应离子蚀刻（RIE，ReactiveIonEtching）工艺干法蚀刻第二膜10直到第一半导体衬底1的中间部分，在第一半导体衬底1中形成凹陷部1a。不对干法蚀刻采用的蚀刻气体加以特别限定。在实施例中，采用博施（Bosch）工艺进行干法蚀刻，该工艺例如交替提供SF6和C4F8。
在该干法蚀刻中，第二膜10用作硬掩模。
在干法蚀刻之后去除抗蚀剂膜11。
接下来，如图1D所示，采用CVD工艺在凹陷部1a的内表面上和第二膜10上形成氧化硅层，以作为内衬绝缘膜13，该CVD工艺采用四乙基原硅酸盐（TEOStetraethylorthosilicate）气体。在凹陷部1a侧表面上的内衬绝缘膜13的厚度为大约50nm至500nm。
进而，如图1E所示，在内衬绝缘膜13上形成阻挡金属膜14。阻挡金属膜14起到避免在其上形成的铜镀膜中的铜扩散进入第一半导体衬底1中的作用。在该示例中，采用溅射方法形成钽膜，钛膜或氮化钽膜作为阻挡金属膜14。
然后，采用溅射方法在阻挡金属膜14上形成铜膜（未图示），以作为籽晶层，并且通过该籽晶层提供电流，在阻挡金属膜14上形成铜板膜，以作为导电膜15。导电膜15完全填充进凹陷部1a中。
之后，如图1F所示，采用化学机械抛光（CMP，ChemicalMechanicalPolishing）工艺通过抛光去除在第一膜6上方的导电膜15和阻挡金属膜14的多余部分。结果是，导电膜15保留在凹陷部1a中作为第一电极15a。在该步骤中，由于第一膜6的抛光速度低于第二膜10的抛光速度，因而可以很容易地在第一膜6之前停止抛光。
通过在凹陷部1a侧表面上的内衬绝缘膜13，第一电极15a与第一半导体衬底1电绝缘。
尽管对第一电极15a的直径没有特别限定，在本实施例中设定该直径为大约1μm到100μm。
接下来，如图1G所示，通过采用CVD工艺，在第一电极15a和第一膜6上形成大约5nm到100nm厚的碳化硅膜，以作为第三膜17。
进而，采用CVD工艺在第三膜17上形成第二层间绝缘膜18。作为第二层间绝缘膜18，优选形成介电常数低于氧化硅膜的低介电膜，以获得较高器件速度。在实施例中，采用CVD工艺形成20nm到500nm厚的SiOC膜，以作为低介电膜。
接下来，如图1H所示，采用RIE工艺干法蚀刻第一膜16、第三膜17和第二层间绝缘膜18，以在这些膜中形成布线沟槽18a。举例来说，在该RIE工艺中采用CF4气体或类似气体作为蚀刻气体。
然后，采用电镀工艺在每个布线沟槽18a中形成铜镀膜，以作为铜布线19。
通过迄今为止的步骤，获得了这样的结构，在该结构中第一电极15a和晶体管TR通过铜布线19彼此电连接。
之后，制造步骤前进到使第一电极15a突起于第一半导体衬底1背面的步骤。
参照图2A至图2H描述该步骤。图2A至图2H是作为本申请发明人研究之用的半导体器件的整体剖视图。
须注意，在图2A至图2H中与图1A至图1H中相同的元件采用相同的附图来标记，并且在下文中不对其重复描述。
图2A是在图1H中的上述步骤结束时的第一半导体衬底的整体剖视图。须注意，为了避免视图的复杂化，图2A中未示出铜布线19（参见图1H）。
如图2A所示，在该状态下，在第一衬底1中嵌入多个第一电极15a。
接下来，如图2B所示，利用插入其间的粘合剂21，使支撑衬底20粘附至第一半导体衬底1。
支撑衬底20例如是玻璃衬底，用于避免第一半导体衬底1在接下来的步骤中变形。
随后，如图2C所示，采用芯片切割（dicingsaw）削减第一半导体衬底的侧表面1y，以使第一半导体衬底的每个侧表面1y和主表面1X在角部1b处形成直角。
之后，从主表面1X侧研磨第一半导体衬底1以减小第一半导体衬底的厚度。
该研磨有时也称之为背部研磨。通过该研磨，第一半导体衬底1的厚度减小到大约20μm至200μm之间。
由于在背部研磨之前，已使第一半导体衬底1的角部1b呈直角，在背部研磨之后，角部1b仍是直角。由此，通过背部研磨，避免使角部1b成为容易碎裂的锐角。
接下来，如图2D所示，将支撑衬底20翻转过来。然后，采用RIE工艺干法蚀刻第一半导体衬底1的主表面1x，以使每个第一电极15a以柱形突起于主表面1x。
第一电极15a突起于主表面1x的部分作为突起部15b，从主表面1X测量，突起部15b的高度是大约1μm至20μm。这样穿过半导体衬底1并且突起于其主表面的电极称之为TSV。
尽管不对该干法蚀刻采用的蚀刻气体进行特别限定，在实施例中采用CF4和氧气的混合气体作为蚀刻气体。
由于内衬绝缘膜13和阻挡金属膜14对于该蚀刻气体具有蚀刻阻挡性，内衬绝缘膜13和阻挡金属膜14没有被蚀刻，在该步骤结束时保留在突起部15b上。
可以采用湿法蚀刻取代干法蚀刻来蚀刻主表面1x。
如上所述，当第一半导体衬底1的厚度减小时，可以获得薄的半导体器件，但在另一方面，晶体管TR（参见图1A）等可能会被通过主表面1x进入半导体衬底1的水气等损害。
于是，在接下来的步骤中，采用CVD工艺在主表面1x和突起部15b上形成大约10nm至2000nm厚的氧化硅膜作为钝化膜22，如图2E所示。覆盖第一半导体衬底1的主表面1x的钝化膜22可以避免水气等进入第一半导体衬底1。
在CVD工艺中，钝化膜22也形成在突起部15b上。但是由于突起部15b的上表面15x以后要与其他半导体元件或电路板电连接，优选去除钝化膜22在上表面15x上方的部分。
一个去除上表面15x上方的钝化膜22的可能的方式是回蚀钝化膜22。然而，采用这种方式，在第一半导体衬底1的主表面1x上的钝化膜22也会被蚀刻掉。
具体而言，采用CVD工艺形成的钝化膜22的阶梯覆盖率（stepcoverage）低，因此，在主表面1x上和上表面15x上形成的钝化膜22的厚度基本上相同。于是，当采用蚀刻方法从上表面15x去除钝化膜22时，同时会从主表面1x去除钝化膜22。结果是，半导体衬底1不能被钝化膜22保护。
为此原因，在接下来的步骤中，例如在钝化膜22上形成抗蚀剂膜，以作为蚀刻牺牲膜23，如图2F所示。
然后，如图2G所示，干法蚀刻内衬绝缘膜13、阻挡金属膜14、钝化膜22和牺牲膜23，从第一电极15a的上表面15x去除这些膜以暴露出上表面15x。
在该步骤中，在第一半导体衬底1的主表面1x上的牺牲膜23防止主表面1x上的钝化膜22不暴露于蚀刻气氛中，因此可以使钝化膜22保留在主表面1x上。
然后，如图2H所示，通过灰化去除形成为牺牲膜23的抗蚀剂膜。
之后，将第一半导体衬底1从支撑衬底20剥离，然后将第一半导体衬底1切割成单个的半导体元件。这里不对其详细描述。
如上所述，在该示例中，在通过蚀刻暴露出第一电极15a的上表面15x之前，在第一半导体衬底上形成牺牲膜23。
该牺牲膜23起到避免钝化膜22从第一半导体衬底1的主表面1x上通过蚀刻而被去除的作用。然而，因为包括了形成和去除牺牲膜23的步骤，制造半导体器件的步骤会变得复杂。
此外，钝化膜不仅能保护第一半导体衬底1，还能增强柱形突起部15b的强度。然而，采用CVD工艺形成的钝化膜22具有高杨氏模量，因此具有机械脆性。
这样，当突起部15b受到外界的机械冲击时，在突起部15b的周围部分，钝化膜22会开裂，这会导致钝化膜22不再能充分地增强突起部15b，并且也会降低钝化膜22的水气阻挡能力。
以下描述实施例。
（第一实施例）
图3A至图3D是根据本实施例的半导体器件在其制造过程中的放大剖视图。须注意，在图3A至图3D中与图1A至图1H和图2A至图2H中相同的元件采用相同的附图标记，并且在下文中不对其重复描述。
首先，通过上述在图1A至图1H和图2A至图2D中的步骤获得图3A中所示的结构。具体而言，第一电极15a的突起部突起于第一半导体衬底1的主表面1x。
在该实施例中，在第一半导体衬底1中，第一电极15a在第一区域Ⅰ中稀疏分布，并且与形成在第一区域Ⅰ中的电极相比，第一电极15a在第二区域Ⅱ密集分布。相邻第一电极15a之间的间距在第一区域Ⅰ中约为100μm，在第二区域Ⅱ中约为50μm。
须注意，第一电极15a的密度不限于此，并且第一电极15a可以在第一半导体衬底1的整个区域中以相同的间距形成。
接下来，如图3B所示，采用绝缘材料涂敷第一半导体衬底1的主表面1x和第一电极15a，形成涂敷膜30。
不对绝缘材料进行特别限定，但为了绝缘膜30可随后固化，优选的材料是一种具有绝缘成分的材料，能够经受由加热、紫外线照射、微波照射和电子束照射这些方式中的任意方式引起的交联反应。
这种绝缘材料的示例包括二乙烯基硅氧烷二苯并环丁烯（divinylsiloxanebisbenzocyclobutene）、苯并环丁烯（BCB）聚合物（benzocyclobutenepolymer）、聚酰亚胺（polyimide）、氟代聚酰亚胺（fluorinatedpolyimide）、氢倍半硅氧烷（HSQHydrogenSilsesquioxane）、聚倍半硅氧烷（polysilsesquioxane）、聚甲基倍半硅氧烷（polymethylsilsesquioxane）、非晶态氟化聚合物（amorphousfluorinatedpolymer）、有机硅氧烷（organosiloxane）和环氧树脂。
在这些绝缘材料中，包含均三甲苯（mesitylene）作为溶剂的苯并环丁烯聚合物（benzocyclobutenepolymer）在本实施例中用于形成涂敷膜30。均三甲苯的沸点例如是大约165℃。
图5是示出在加热和固化涂敷膜30的工艺中，涂敷膜30的粘度与温度之间的关系随时间变化的曲线图。
如图5所示，在时间1处，涂敷膜30具有第一温度T1和第一粘度V1。通过持续加热，在时间2处，涂敷膜30达到高于第一温度T1的第二温度T2（150℃至250℃），并且达到低于第一粘度V1的第二粘度V2。通过进一步加热，在时间3处，涂敷膜30达到高于第二温度T2的第三温度T3（250℃至400℃），并且由于使涂敷膜30中的绝缘材料经受交联反应，从而达到高于第二粘度V2的第三粘度V3。
在第二温度T2处涂敷膜30的粘度降低的原因例如是因温度升高而激活的单体分子的运动。
接下来加热绝缘膜30以交联其绝缘成分，由此进行热固化以形成如图3C所示的钝化膜31。
图6是在该步骤中采用的加热腔室50的剖视图。
如图6所示，在加热腔室50中包括加热板51，该加热板51的内部具有加热器（未图示），第一半导体衬底1放置在加热板51上。
尽管不对加热腔室内的气氛进行特别限定，为了避免在加热过程中涂敷膜30的氧化，加热腔室50内部优选为其中将氧气排除在外的惰性（inert）气氛（例如氮气）或惰性气体（noble-gas）气氛。
加热腔室50可以被减压，并且在本实施例中，在氮气气氛下热固化涂覆膜30，在加热腔室50中该氮气气氛被减压到1mmTorr至500Torr。
图7示出了在该步骤中加热板51的温度分布。在图7中，横轴表示加热时间段，纵轴表示加热板51的温度。
尽管下面参照的是加热板的温度，但也可以参照第一半导体衬底1的温度作为替代。
如图7所示，通过步骤S1至S3热固化涂敷膜30。
首先，在步骤S1中，涂敷膜30在第一温度T1处（参见图5）具有第一粘度V1，加热该涂敷膜30以使第一半导体衬底1可维持第四温度T4达第一时段P1。由此去除涂覆膜3中包含的溶剂。
不对第四温度T4进行特别限定，然而，当涂覆膜30的温度变得太高时，涂敷膜30的粘度降至第二粘度V2，如图5所示。如果这种状态持续很长的时间段，涂敷膜30的表面张力会导致在稀疏分布有第一电极15a的第一区域Ⅰ中的涂敷膜30转移到密集分布有第一电极15a的第二区域Ⅱ，导致第一区域Ⅰ中的涂敷膜30不够厚。
于是，第四温度T4可以尽可能的低，例如，优选与涂敷膜30中的溶剂的沸点（165℃或更低）相同。更优选地，第四温度T4被设置得低于使涂覆膜30达到第二粘度V2的第二温度T2，有鉴于此，在本实施例中设定第四温度T4为100℃到150℃。
进而，优选设定第一半导体衬底1维持第四温度T4的时段P1例如为大约50秒到100秒，足以让涂覆膜30中包含的溶剂充分蒸发。
为了让溶剂快速蒸发，可以在减压气氛中执行该步骤。
接下来，在步骤S2中，加热板51的温度快速升高以将涂覆膜30的温度升至第三温度T3。在该温度升高的过程中，涂敷膜30达到第二温度T2，在该温度处使涂覆膜的粘度达到低的第二粘度V2，如前所述。
结果是，涂覆膜30从第一电极15a的上表面15x跑到主表面1x，使得上表面15x上的钝化膜31的厚度t2小于主表面1x上的钝化膜31的厚度t1。
然而，如果涂覆膜30具有低粘度的状态持续很长时间，涂敷膜30的表面张力导致涂敷膜30从稀疏分布有第一电极15a的第一区域Ⅰ转移到密集分布有第一电极15a的第二区域Ⅱ，从而导致第一区域Ⅰ中的涂敷膜30不够厚。
于是，在步骤S2中，作为加热条件，优选采用尽可能高的升温速度来缩短涂覆膜30具有第二粘度V2的时间段。在本实施例中，设定涂覆膜从第四温度T4升高到第三温度T3的时间段⊿t为大约60秒到150秒的短时间段，并且设定涂覆膜30的升温速度为1℃/秒至3℃/秒。这样，避免了第一区域Ⅰ中的涂敷膜30变得不够厚。
涂覆膜30中含有的溶剂量越大，涂覆膜30越容易在主表面1x上流动，使得第一区域Ⅰ中的涂敷膜30厚度的降低越明显。然而，由于本实施例中在之前的步骤S1中就将涂覆膜30中的溶剂去除，可以避免涂覆膜的厚度不足。
然后，在步骤S3中，加热板51维持第三温度T3例如大约5分钟到60分钟。由此，涂覆膜30达到第三粘度V3。通过这些步骤，对涂覆膜30进行固化以形成钝化膜31。须注意，钝化膜31是第一绝缘膜的一个示例。
步骤S3不采用步骤S2所用的高升温速度，而低于步骤2所用的升温速度是足够的。在本实施例中，例如通过使步骤S3中的升温速度为0℃/秒而让涂覆膜的温度保持不变。然而，由于涂覆膜30中的绝缘膜材料可能会经受交联反应，可允许温度有某种程度的升高或降低。
接下来，如图3D所示，采用RIE工艺回蚀钝化膜31，蚀刻去除在第一电极15a的上表面15x上的内衬绝缘膜13和阻挡金属膜14，以暴露出上表面15x。
不对该RIE工艺采用的蚀刻气体进行特别限定。在本实施例中，采用CF4和氧气的混合气体来执行蚀刻工艺。
如前所述，上表面15x上的钝化膜31的厚度t2小于主表面1x上的钝化膜31的厚度t1。为此原因，该步骤中，通过基于厚度t2设置蚀刻量，可以选择性地去除上表面15x上的钝化膜31，而保留主表面1x上的钝化膜31。
结果是，不需要形成牺牲膜23（参见图2F）来保护主表面1x上的钝化膜31不被蚀刻。由于可以省略形成和去除牺牲膜23的步骤，可以简化制造半导体器件的步骤。
如上所述，利用钝化膜31的厚度t1与t2之间的差值，可以将钝化膜31从第一电极15a的上表面15x去除，但会保留在主表面1x上，如图3D所示。
保留在突起部15b的周围的钝化膜31同样起到增强突起部15b的机械强度的作用。
特别地，采用涂覆方法形成的钝化膜31与采用CVD工艺形成的钝化膜相比，杨氏模量较低而柔韧性较高。因此，即使当突起部15b在装配或类似的过程中受到机械冲击时，钝化膜31不容易开裂。于是，钝化膜31可以充分地增强突起部15b，从而可避免由于开裂造成的钝化膜31的水气阻挡能力下降的风险。
如上所述，在采用涂覆方法形成钝化膜31的过程中，在主表面1x的每一个其内包括一个突起部15b的部分R处，钝化膜31的厚度随着离突起部15b越远而持续变小。这个钝化膜31厚度有变化的区域是离突起部15b的侧表面15y相距10μm至15μm之内的区域，在这个区域之外，钝化膜31的厚度基本不变。
在钝化膜31的厚度有变化的区域，钝化膜31的上表面31x相对主表面1x倾斜。
尽管在图3D的步骤中，回蚀钝化膜31以暴露出突起部15b的上表面15x，但还可以采用CMP工艺抛光钝化膜31来替代回蚀，以暴露上表面15x。
当采用CMP工艺时，第一半导体衬底1的主表面1x上的钝化膜31不与抛光垫滑动接触，因此厚度不太可能会减少。于是，与采用回蚀工艺的情况相比，在主表面1x上保留的钝化膜31更厚，这样钝化膜31可以做到有效地保护第一半导体衬底。
参照图4A至图4H描述此后要进行的步骤。图4A至图4H是根据本实施例的半导体器件在其制造过程中的整体剖视图。
首先，如图4A所示，从支撑衬底20剥离半导体衬底1，不对剥离的方法进行特别限定，但是例如可以通过溶剂来溶解粘合剂21或采用激光照射来减弱粘合剂21的粘性的方法从支撑衬底20剥离半导体衬底1。
接下来，如图4B所示，将第一半导体衬底1切割成多个第一半导体元件60。
然后，如图4C所示，提供包括第二半导体衬底61、第二电极62和第三电极66的第一电路板63。这种由硅制成的电路板也称之为硅插入件(siliconinterposer)。
第二半导体衬底61是第二半导体衬底的一个示例。
然后，让第一电路板63面对第一半导体衬底1，第一电极15a的上表面15x通过插入其间的焊料65与第二电极62连接到一起。这样，第一半导体元件60电性地且机械地连接到第一电路板63上。
接下来，如图4D所示，制备第二半导体元件67。
之后，第二半导体元件67的第四电极68通过插入其间的焊料凸块65连接到第一半导体元件60的铜布线19。这样，第一半导体元件60电性地且机械地连接到第二半导体元件67上。
接下来，如图4E所示，第一填料树脂70填充到第二半导体衬底61与第一半导体元件60之间的空隙中。第一填料树脂70是第二绝缘膜的一个示例。在本实施例中，采用诸如环氧树脂等热固性树脂作为第一填料树脂70。
然后，加热以固化第一填料树脂70，由此而增强第二半导体61与第一半导体元件60之间的连接强度。
由于每个第一电极15a周围的空间填充有钝化膜31，在第一电极15a的周围的第一填充树脂70中没有空间形成空隙。这样，优选可采用第一填充树脂70填充第一半导体衬底61与第一半导体元件60之间的空隙，并且同时，第一填充树脂70可避免由于空隙带来的增强能力的下降。
须注意，填充树脂70也被填充进第一半导体元件60与第二半导体元件67之间的空隙中，由此增强了第一半导体元件60与第二半导体元件67之间的连接强度。
接下来，如图4F所示，制备电路板80。然后，第二半导体衬底61的第三电极66通过插入其间的焊料凸块82连接到电路板80的第五电极81。
接下来，如图4G所示，作为第二填充树脂85，热固性环氧树脂被填充到第二半导体衬底61与电路板80之间的空隙中，然后被热固化。
然后，如图4H所示，作为外连接端子88，焊料凸块被粘附到电路板80的第六电极87。这样就完成了根据本实施例的半导体器件90的基本结构。
根据如上所述的实施例，如图3C所示，利用加热时绝缘材料粘度会降低的现象，使得上表面15x上钝化膜31的厚度t2小于主表面1x上钝化膜31的厚度t1。
于是，在图3D中的回蚀工艺之后，钝化膜31可保留在主表面1x上。为此，不需要形成牺牲膜23（参见图2F）以使钝化膜31保留在主表面1x上，而由于可以省略形成和移除牺牲膜的步骤，则制造半导体器件的步骤总数目可以减少。
进而，根据本实施例，在每个突起部15b的底部保留了厚钝化膜31。于是，即使当突起部15b在装配或类似的过程中受到机械冲击时，钝化膜31也会缓解突起部15b受到的损害。
（改型）
在如图7所示的涂覆膜30的热固化过程中，可将在步骤S2中涂覆膜30的升温速度设定得与步骤S3中不同，也就是比步骤S3中高。
由此，为了避免涂覆膜30的表面张力导致涂覆膜30从第一区域Ⅰ流动到第二区域Ⅱ，可缩短在步骤S2中涂覆膜30降到第二粘度V2的时间段。这样，可避免涂覆膜30在第一区域Ⅰ不够厚。
此外，采用涂覆方法形成的钝化膜31与采用CVD工艺形成的钝化膜相比，杨氏模量较低而柔韧性较高。因此，即使当突起部15b受到机械冲击时，钝化膜31也不太可能开裂并且可保持其水气阻挡能力。
另外，在本改型例中，在每个突起部15b的底部也保留了厚钝化膜31。因此，即使当突起部15b在装配或类似的过程中受到机械冲击时，钝化膜31也会缓解突起部15b受到的损害。
（第二实施例）
如上所述，在第一实施例中，在图7的步骤S1中预先去除涂覆膜30中的溶剂，以避免在步骤S2中涂覆膜30从第一区域Ⅰ流动到第二区域Ⅱ而在第一区域Ⅰ中变得不够厚。
避免涂覆膜30流动的方法不限于此。在步骤S2之前，可执行下文在第一至第三示例的任意一个中描述的步骤。
（第一示例）
在该示例中，涂覆膜30的固化工艺包括通过紫外照射提高涂覆膜30粘度的步骤。
图8是本示例中采用的腔室91的剖视图。
在该腔室91中，利用紫外线加热和照射第一半导体衬底1。腔室91具有透明石英板92，将腔室内部分为下部91a和上部91b。
在这些部分中，下部91a可减压为大约1mmTorr至500Torr的压力，并且包括加热板94，其利用加热器（未图示）加热第一半导体衬底1。
上部91b提供有紫外灯93以利用紫外线（UV）通过石英板92照射第一半导体衬底1。
图9是根据本示例的半导体器件在其制造过程中的剖视图。须注意，在图9中与第一实施例中相同的元件采用相同的附图标记，并且在下文中不对其重复。
在本示例中，在执行第一实施例的图3A和图3B的步骤之后，如图9所示，在腔室91内部采用紫外线（UV）照射涂敷膜30，以对涂敷膜30中的绝缘成分进行交联，从而提高涂敷膜30的粘度。
采用这种方式，通过在执行图7中的步骤S2之前提高涂敷膜30的粘度，可以避免在步骤S2中涂敷膜的流动。
进而，通过在减压气氛中固化涂敷膜30，涂敷膜30由气氛引起的表面张力会减小。于是，可避免由于表面张力引起的涂敷膜30流向密集分布有第一电极15a的第二区域Ⅱ，而在第一区域I中变得不够厚。
进而，一旦利用紫外线UV的照射结束，就可以通过利用加热板94加热第一半导体衬底1而执行步骤S2和S3。因而，可在同一个腔室91中执行所有步骤。
这些步骤的结果是，在每个突起部15b的底部保留了厚钝化膜31。于是，即使当突起部15b在装配或类似的过程中受到机械冲击时，钝化膜31也会缓解突起部15b受到的损害。
（第二示例）
在本示例中，涂敷膜30的固化工艺包括通过微波照射提高涂敷膜30的粘度的步骤。
图10是本示例采用的腔室97的剖视图。
可将该腔室97减压到1mmTorr到500Torr的压力，并且该腔室具有加热第一半导体衬底1的加热板98和产生微波EM的磁控管96。
图11是根据本示例的半导体器件在其制造过程中的剖视图。须注意，在图11中与第一实施例中相同的元件采用相同的附图标记来标记，并且在下文中不对其重复。
在本示例中，在执行第一实施例的图3A和图3B的步骤之后，如图10所示，在腔室97内部采用微波EM照射涂敷膜30，以对涂敷膜30中的绝缘成分进行交联，从而提高涂敷膜30的粘度。
由此，如在第一示例中一样，可避免涂敷膜30在后续执行的步骤S2中从第一区域Ⅰ流动到第二区域Ⅱ中。进而，基于与在第一示例中的相同原因，通过在减压气氛中固化涂覆膜30，可避免由于表面张力引起的涂敷膜30从第一区域I流向第二区域Ⅱ，并且在第一区域I中变得不够厚。
这些步骤的结果是，在每个突起部15b的底部保留了厚钝化膜31。于是，即使当突起部15b在装配或类似的过程中受到机械冲击时，钝化膜31也会缓解突起部15b受到的损害。
（第三示例）
在本示例中，涂敷膜30的固化工艺包括通过电子束照射提高涂敷膜30的粘度的步骤。
图12是本示例采用的腔室101的剖视图。
该腔室101可被减压到1mmTorr到500Torr的压力，并且该腔室具有加热第一半导体衬底1的加热板102和产生电子束EB的电子枪103。
图13是根据本示例的半导体器件在其制造过程中的剖视图。须注意，在图13中与第一实施例中相同的元件采用相同的附图标记来标记，并且在下文中不对其重复。
在本示例中，在执行第一实施例的图3A和图3B的步骤之后，如图13所示，在腔室101内部采用电子束EB照射涂敷膜30，以对涂敷膜30中的绝缘成分进行交联，从而提高涂敷膜30的粘度。
由此，如在第一和第二示例中一样，可避免涂敷膜30在后续执行的步骤S2中从第一区域Ⅰ流动到第二区域Ⅱ中。进而，基于与在第一示例中的相同原因，通过在减压气氛中固化涂覆膜30，可避免涂敷膜30在第一区域I中变得不够厚。
这些步骤的结果是，在每个突起部15b的底部保留了厚钝化膜31。于是，即使当突起部15b在装配或类似的过程中受到机械冲击时，钝化膜31也会缓解突起部15b受到的损害。

Claims (9)

1.一种半导体器件的制造方法，该方法包括：
在第一半导体衬底上形成第一电极，该第一电极包括突起于所述第一半导体衬底的主表面的第一部分；
采用绝缘材料涂敷该主表面和该第一电极，该绝缘材料在第一温度处具有第一粘度，在高于该第一温度的第二温度处具有低于该第一粘度的第二粘度，在高于该第二温度的第三温度处具有高于该第二粘度的第三粘度；以及
通过固化该绝缘材料形成第一绝缘膜，其中，
形成该第一绝缘膜包括：
在涂敷之后，通过在第一条件下加热该绝缘材料，使具有第一粘度的该绝缘材料达到该第二粘度；以及
在使该绝缘材料达到第二粘度之后，通过在第二条件下加热该绝缘材料，使该绝缘材料达到该第三粘度，以及
作为该第一条件，使用的该第一半导体衬底的升温速度与该第二条件的升温速度不同。
2.如权利要求1所述的半导体器件的制造方法，在使绝缘材料达到该第二粘度之前，还包括：通过加热该第一半导体衬底，使具有该第一温度的该第一半导体衬底达到高于该第一温度低于该第二温度的第四温度；以及
该第一半导体衬底保持在该第四温度达第一时间段。
3.如权利要求2所述的半导体器件的制造方法，其中，
所述绝缘材料包含沸点高于所述第三温度的溶剂，以及
在该第一半导体衬底保持在所述第四温度处的过程中，从所述绝缘材料中去除所述溶剂。
4.如权利要求1所述的半导体器件的制造方法，在使所述绝缘材料达到第二粘度之前，还包括：
在减压气氛中固化所述绝缘材料。
5.如权利要求4所述的半导体器件的制造方法，其中，
通过紫外线、微波和电子束这些方式中任意方式照射所述绝缘材料，执行所述绝缘材料的固化。
6.如权利要求1-5的任意一项半导体器件的制造方法，其中，
所述绝缘材料包含绝缘成分，通过加热、紫外照射、微波照射和电子束照射这些方式中任意方式，使所述绝缘成分经受交联反应。
7.如权利要求6所述的半导体器件的制造方法，其中，
绝缘材料是任意以下材料：二乙烯基硅氧烷二苯并环丁烯、苯并环丁烯聚合物、聚酰亚胺、氟代聚酰亚胺、氢倍半硅氧烷、聚倍半硅氧烷、聚甲基倍半硅氧烷、多孔氟化聚合物、有机硅氧烷、以及环氧树脂。
8.如权利要求1-5的任意一项半导体器件的制造方法，在形成所述第一绝缘膜之后，还包括：
通过去除所述第一绝缘膜的一部分，暴露出所述第一电极的第一部分的上表面；以及
在所述暴露之后，使所述第一半导体衬底面对包括第二电极的第二半导体衬底，并将所述第一电极的第一部分的上表面连接到所述第二电极。
9.如权利要求8所述的半导体器件的制造方法，其中，
在所述连接之后，在所述第一半导体衬底与第二半导体衬底之间形成第二绝缘膜。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6364762B2 (ja) * 2013-12-19 2018-08-01 富士通株式会社 電子デバイスの製造方法
JP7299685B2 (ja) * 2018-10-11 2023-06-28 キヤノン株式会社 膜形成装置、膜形成方法および物品製造方法
JP2021012989A (ja) * 2019-07-09 2021-02-04 株式会社ディスコ 絶縁層形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1498754A (zh) * 2002-10-28 2004-05-26 精工爱普生株式会社 检查装置及检查方法、液滴喷出装置及液滴喷出方法、装置及电子仪器
CN101123835A (zh) * 2006-08-11 2008-02-13 精工爱普生株式会社 液状体喷出方法、配线衬底、滤色器及有机el发光元件的制法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244171A (ja) * 1993-02-17 1994-09-02 Kawasaki Steel Corp 層間絶縁膜形成用塗布液およびこれを用いた層間絶縁膜形成方法
KR100238252B1 (ko) * 1996-09-13 2000-01-15 윤종용 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법
JP4028032B2 (ja) * 1997-07-25 2007-12-26 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
JP2000040740A (ja) * 1998-07-22 2000-02-08 Sony Corp 有機樹脂系絶縁膜を有する電子装置の製造方法
US6319851B1 (en) 1999-02-03 2001-11-20 Casio Computer Co., Ltd. Method for packaging semiconductor device having bump electrodes
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
JP2004247483A (ja) 2003-02-13 2004-09-02 Fujitsu Ltd 回路基板の製造方法
JP4085972B2 (ja) * 2003-12-08 2008-05-14 セイコーエプソン株式会社 半導体装置の製造方法
JP2005174990A (ja) 2003-12-08 2005-06-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板および電子機器
JP5196703B2 (ja) * 2004-01-15 2013-05-15 デクセリアルズ株式会社 接着フィルム
JP4335746B2 (ja) * 2004-05-27 2009-09-30 アルプス電気株式会社 スプレーコート装置及びこれを用いたスプレーコート方法
JP4130668B2 (ja) 2004-08-05 2008-08-06 富士通株式会社 基体の加工方法
JP2007311385A (ja) 2006-05-16 2007-11-29 Sony Corp 半導体装置の製造方法および半導体装置
JP2008244237A (ja) * 2007-03-28 2008-10-09 Citizen Holdings Co Ltd 半導体装置の製造方法
JP2008294405A (ja) 2007-04-25 2008-12-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8253033B2 (en) * 2007-09-03 2012-08-28 Panasonic Corporation Circuit board with connection layer with fillet
JP5012372B2 (ja) * 2007-09-27 2012-08-29 住友ベークライト株式会社 有機絶縁膜及び半導体装置
KR20100021856A (ko) * 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1498754A (zh) * 2002-10-28 2004-05-26 精工爱普生株式会社 检查装置及检查方法、液滴喷出装置及液滴喷出方法、装置及电子仪器
CN101123835A (zh) * 2006-08-11 2008-02-13 精工爱普生株式会社 液状体喷出方法、配线衬底、滤色器及有机el发光元件的制法

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KR20130133665A (ko) 2013-12-09
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