CN110137151A - 半导体器件和制造方法 - Google Patents

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    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L2224/81 - H01L2224/86
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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Abstract

提出了半导体器件和制造方法，其中，将第一半导体器件和第二半导体器件接合至第一晶圆，并且然后分割以形成第一封装件和第二封装件。然后密封第一封装件和第二封装件以及中介层通孔，并且在密封剂上方形成再分布结构。将不同封装件接合至中介层通孔。

Description

半导体器件和制造方法
技术领域
本发明的实施例涉及半导体器件和制造方法。
背景技术
由于各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小(例如，朝向亚20nm节点缩小半导体工艺节点)，这使得更多的组件集成到给定的区域。随着近来对小型化、更高的速度和更大的带宽以及更低的功耗和等待时间的需求的增长，对于半导体管芯的更小且更具创造性的封装技术的需求也已增长。
随着半导体技术的进一步发展，堆叠和接合的半导体器件作为有效可选方式出现以进一步减小半导体器件的物理尺寸。在堆叠式半导体器件中，至少部分地在不同的衬底上制造有源电路(诸如逻辑、存储器、处理器电路等)，并且然后将这些有源电路物理和电接合在一起以形成功能器件。这种接合工艺利用复杂的技术，并且期望改进。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：将第一半导体器件和第二半导体器件附接至第一晶圆；形成与所述第一半导体器件和所述第二半导体器件相邻的第一中介层通孔；通过去除所述第一半导体器件和所述第二半导体器件的部分来暴露衬底通孔；在所述第一中介层通孔周围施加介电材料；分割所述第一晶圆以形成第一封装件和第二封装件；将所述第一封装件和所述第二封装件附接至载体晶圆，其中，第二中介层通孔位于所述载体晶圆上；用密封剂密封所述第一封装件、所述第二封装件和所述第二中介层通孔；减薄所述密封剂以暴露所述衬底通孔；以及在所述密封剂上方形成再分布结构。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：将第一管芯和第二管芯附接至第一晶圆，所述第一管芯包括第一衬底通孔；减薄所述第一管芯和所述第二管芯而不暴露所述第一衬底通孔；在减薄所述第一管芯和所述第二管芯之后，在所述第一晶圆上形成第一中介层通孔；在所述第一管芯、所述第二管芯和所述第一中介层通孔周围施加介电材料；分割所述第一晶圆以形成第一封装件和第二封装件；用密封剂密封所述第一封装件、所述第二封装件和第二中介层通孔；减薄所述密封剂以暴露所述第一衬底通孔；在减薄所述密封剂之后，使所述第一管芯的部分和所述第二管芯的部分凹进；将第二介电材料施加至凹槽中；以及在所述第二介电材料上方形成再分布结构。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：减薄第一管芯和第二管芯而不暴露所述第一管芯内的第一衬底通孔，其中，在减薄所述第一管芯之前，将所述第一管芯混合接合至第一晶圆；在减薄所述第一管芯和所述第二管芯之后，将第一中介层通孔镀至所述第一晶圆上；由所述第一管芯和所述第一晶圆形成第一封装件；由所述第二管芯和所述第一晶圆形成第二封装件；将第二中介层通孔镀至载体晶圆上；用密封剂密封所述第一封装件、所述第二封装件和所述第二中介层通孔，其中，所述密封剂与所述第一中介层通孔物理接触；平坦化所述密封剂以暴露所述第一衬底通孔；在平坦化所述密封剂之后，通过去除所述第一管芯的部分暴露所述第一衬底通孔的侧壁；以及用介电材料替换所述第一管芯的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的第一半导体器件和第二半导体器件。
图2示出了根据一些实施例的第一半导体器件和第二半导体器件的接合。
图3示出了根据一些实施例的减薄工艺。
图4示出了根据一些实施例的第一中介层通孔的形成。
图5示出了根据一些实施例的介电材料的放置。
图6示出了根据一些实施例的第二中介层通孔的形成。
图7示出了根据一些实施例的第一封装件和第二封装件的放置。
图8示出了根据一些实施例的利用密封剂的密封。
图9示出了根据一些实施例的密封剂的减薄。
图10示出了根据一些实施例的再分布结构的形成。
图11示出了根据一些实施例的载体的去除。
图12A至图12B示出了根据一些实施例的聚合物层的图案化。
图13示出了根据一些实施例的第三封装件的接合。
图14至图18示出了根据一些实施例的在密封之后使衬底凹进的另一实施例。
图19至图23示出了根据一些实施例的密封剂与第一中介层通孔接触的另一实施例。
图24至图32示出了根据一些实施例的同时形成第一TIV和第二TIV的另一实施例。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将参照芯片上系统以及集成扇出封装件来描述实施例。然而，实施例不旨在限制，并且可以用于多个实施例中。
现在参照图1，图1示出了第一半导体器件101和第二半导体器件103。第一半导体器件101和第二半导体器件103的每个均可以是诸如存储器器件、逻辑器件、功率器件、这些的组合等的半导体器件，其被设计为与封装件内的其它器件一起工作。然而，可以利用任何合适的功能。
在实施例中，第一半导体器件101和第二半导体器件103的每个均可以包括第一衬底105、第一有源器件(未单独示出)、第一金属化层107、第一接合层109和位于第一接合层109内的第一接合金属111。第一衬底105可以包括掺杂或未掺杂的块状硅或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、锗硅、SOI、绝缘体上锗硅(SGOI)或它们的组合的半导体材料的层。可以使用的其它衬底包括多层衬底、梯度衬底或混合取向衬底。
第一有源器件包括各种有源器件和无源器件(诸如电容器、电阻器、电感器等)，其可用于生成用于第一半导体器件101和第二半导体器件103的设计的期望结构和功能要求。可以使用任何合适的方法在第一衬底105内或者上形成第一有源器件。
第一金属化层107形成在第一衬底105和第一有源器件上方并且被设计为连接各个有源器件以形成功能电路。在实施例中，第一金属化层107由介电材料和导电材料的交替层形成并且可以通过任何适合的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，可能存在通过至少一个层间介电层(ILD)与第一衬底105分隔开的四个金属化层，但是第一金属化层107的精确数目取决于设计。
在第一金属化层107上方沉积第一接合层109。第一接合层109可以用于熔融接合(也称为氧化物至氧化物接合)。根据一些实施例，第一接合层109由诸如氧化硅、氮化硅等的含硅介电材料形成。可以使用诸如CVD、高密度等离子体化学汽相沉积(HDPCVD)、PVD、原子层沉积(ALD)等的任何合适的方法沉积第一接合层109。例如，可以在化学机械抛光工艺(CMP)工艺中平坦化第一接合层109。
可以在第一接合层109内形成第一接合金属111。在实施例中，可以通过首先在第一接合层109的顶面上方施加光刻胶并且图案化光刻胶，通过首先在第一接合层109内形成开口来形成第一接合金属111。然后，使用光刻胶来蚀刻第一接合层109以形成开口。可以通过干蚀刻(例如，反应离子蚀刻(RIE)或中性束蚀刻(NBE))、湿蚀刻等来蚀刻第一接合层109。
一旦已经形成开口，则用第一接合金属111填充第一接合层109内的开口。在实施例中，第一接合金属111可以包括晶种层和金属板。晶种层可以毯式沉积在第一接合层109的顶面上方，并且可以包括铜层。取决于期望的材料，可以使用诸如溅射、蒸发或等离子体增强化学汽相沉积(PECVD)工艺的工艺沉积晶种层。可以通过诸如电镀或化学镀的镀工艺在晶种层上方沉积金属板。金属板可以包括铜、铜合金等。金属板可以是填充材料。可以在晶种层之前在第一接合层109的顶面上方毯式沉积阻挡层(未单独示出)。阻挡层可以包括钛、氮化钛、钽、氮化钽等。
第一半导体器件101和第二半导体器件103另外包括多个硅通孔(TSV)113，硅通孔113延伸穿过第一半导体器件101和第二半导体器件103的第一衬底105，以提供数据信号的快速通道。在实施例中，可以通过最初形成至第一衬底105内的硅通孔(TSV)开口来形成衬底通孔113。可以通过施加和显影合适的光刻胶(未示出)，并且去除第一衬底105的暴露于期望深度的部分来形成TSV开口。TSV开口可以形成为至少比在第一衬底105内和/或上形成的有源器件更延伸至第一衬底105内，并且可以延伸至大于第一衬底105的最终期望高度的深度。因此，虽然深度取决于整体设计，但是该深度可以距离衬底105上的有源器件介于约20μm和约200μm之间，诸如距离衬底105上的有源器件约50μm的深度。
一旦已经在第一衬底105内形成TSV开口，则可以用衬垫内衬TSV开口。衬垫可以是例如由正硅酸乙酯(TEOS)或氮化硅形成的氧化物，但是可以可选地使用其它合适的电介质。可以使用等离子体增强化学汽相沉积(PECVD)工艺形成衬垫，但是可以可选地使用诸如物理汽相沉积或热工艺的其它合适的工艺。此外，衬垫可以形成为介于约0.1μm和约5μm之间(诸如约1μm)的厚度。
一旦已经沿着TSV开口的侧壁和底部形成衬垫，则可以形成阻挡层(也未独立示出)，并且可以用第一导电材料填充TSV开口的剩余部分。第一导电材料可以包括铜，但是可以可选地利用诸如铝、合金、掺杂的多晶硅、它们的组合等的其它合适的材料。可以通过将铜电镀到晶种层(未示出)上，填充和过填充TSV开口来形成第一导电材料。一旦已经填充TSV开口，则可以通过诸如化学机械抛光(CMP)的平坦化工艺去除TSV开口外部的过量的衬垫、阻挡层、晶种层和第一导电材料，但是可以使用任何合适的去除工艺。
一旦已经制备好TSV 113，则第一半导体器件101和第二半导体器件103可以彼此分割。在实施例中，可以使用将第一半导体器件101与第二半导体器件103分离的一个或多个锯片将第一半导体器件101与第二半导体器件103分割。然而，也可以利用任何合适的分割方法，包括激光烧蚀刻或一个或多个湿蚀刻。在分割之后，第一半导体器件101可以具有约100μm的厚度，约30mm2的面积，但是可以利用任何合适的尺寸，并且已知良好管芯可以与缺陷管芯分离。
图2示出了将第一半导体器件101和第二半导体器件103接合至第一晶圆200。在实施例中，第一晶圆200可以是应用处理器晶圆，其中，形成半导体管芯(未单独示出)以与第一半导体器件101或第二半导体器件103一起工作。然而，也可以利用诸如附加存储器或其它功能的任何合适的功能。
第一晶圆200可以包括第二衬底201和第二有源器件(未在图2中单独示出)。在实施例中，第二衬底201和第二有源器件可以与以上参照图1描述的第一衬底105和第一有源器件类似。例如，第二衬底201可以是半导体衬底并且第二有源器件可以是形成在第二衬底201上或第二衬底201中的有源和无源器件。然而，可以利用任何合适的衬底和有源器件。
第一晶圆200也可以包括第二金属化层203、第二接合层205和第二接合金属207。在一个实施例中，第二金属化层203、第二接合层205和第二接合金属207可以与以上参照图1描述的第一金属化层107、第一接合层109和第一接合金属111类似。例如，第二接合金属207可以是在已经形成第二接合层205之后放置在第二接合层205内的金属。
在另一实施例中，第二接合金属207和第二接合层205形成为第二金属化层203的一部分。例如，在称为via0的配置中，第二接合层205可以形成为位于有源器件上面的初始介电层，而第二接合金属207可以形成在第二接合层205内并且与有源器件相邻。然而，可以利用用于第二接合金属207和第二接合层205的任何合适的布置。
一旦已经形成第二接合层205和第二接合金属207，则可以将第一半导体器件101和第二半导体器件103接合至第一晶圆200。在实施例中，可以使用例如混合接合工艺将第一半导体器件101和第二半导体器件103接合至第一晶圆200，由此第一接合层109接合至第二接合层205并且第一接合金属111接合至第二接合金属207。在该实施例中，可以首先利用例如干处理、湿处理、等离子体处理、暴露于惰性气体、暴露于H2、暴露于N2、暴露于O2或它们的组合来激活第一晶圆200、第一半导体器件101和第二半导体器件103的顶面。然而，可以利用任何合适的激活工艺。
在激活工艺之后，可以使用例如化学冲洗来清洁第一晶圆200、第一半导体器件101和第二半导体器件103，并且然后将第一半导体器件101和第二半导体器件103对准，并且放置为与第一晶圆200物理接触。然后，第一晶圆200、第一半导体器件101和第二半导体器件103经受热处理和接触压力，以将第一晶圆200混合接合至第一半导体器件101和第二半导体器件103。例如，第一晶圆200、第一半导体器件101和第二半导体器件103可以经受约200kPa或更低的压力，以及介于约200℃和约400℃之间的温度，以熔化第一接合层109和第二接合层205。然后，第一晶圆200、第一半导体器件101和第二半导体器件103可以经受处于或高于第一接合金属111和第二接合金属207的材料的共晶点的温度，例如介于约150℃和约650℃之间，以熔化金属接合焊盘。通过这种方式，第一晶圆200、第一半导体器件101和第二半导体器件103的熔合形成混合接合器件。在一些实施例中，对接合管芯进行烘烤、退火、加压或其它处理，以强化或完成接合。
此外，虽然以上描述将第二接合金属207描述为位于第二金属化层203内并且将第一接合金属111描述为位于第一金属化层107上方，但是这旨在说明而不旨在限制。而且，可以利用任何合适的组合，包括第一接合金属111位于第一金属化层107内(例如，位于via0层内)。在其它实施例中，可以通过直接表面接合、金属至金属接合或其它接合工艺将第一晶圆200接合至第一半导体器件101和第二半导体器件103。直接表面接合工艺通过清洁和/或表面活化工艺以及随后对连接的表面施加压力、热量和/或其它接合工艺步骤而产生氧化物至氧化物接合或衬底至衬底接合。在一些实施例中，第一晶圆200、第一半导体器件101和第二半导体器件103通过金属至金属接合(通过熔融导电元件实现)而接合。可以利用任何合适的接合工艺。
图3示出了第一半导体器件101和第二半导体器件103的减薄以暴露TSV 113。在实施例中，可以利用诸如化学机械平坦化工艺的平坦化工艺来实施第一半导体器件101和第二半导体器件103的减薄，从而将蚀刻剂和研磨剂以及研磨板一起使用以反应和研磨掉材料直至形成平坦表面并且暴露TSV 113。然而，也可以利用暴露TSV 113的任何其它合适的方法，诸如一系列的一个或多个蚀刻工艺。在实施例中，可以将第一半导体器件101和第二半导体器件103减薄至约20μm的厚度，但是可以利用任何合适的尺寸。
图4示出了在第二接合金属207上形成第一中介层通孔(TIV)401。在实施例中，可以通过最初在第二接合金属207上方(或如果需要，在单独放置的晶种层上方)放置并且图案化光刻胶(未在图4中单独示出)来形成第一TIV 401。在实施例中，可以使用例如旋涂技术放置光刻胶。一旦放置在适当位置，则然后可以通过将光刻胶暴露于图案化的能量源(例如，图案化的光源)来图案化光刻胶，以引起化学反应，从而引起光刻胶的暴露于图案的光源的那些部分的物理变化。然后将显影剂施加至曝光的光刻胶以利用物理变化并且取决于期望的图案而选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分。
在实施例中，形成至光刻胶的图案是用于第一TIV 401的图案。以使第一TIV 401将位于第一半导体器件101和第二半导体器件103的不同侧上的布置来形成第一TIV 401。然而，也可以利用用于第一TIV 401的图案的任何合适的布置，诸如使得第一半导体器件101和第二半导体器件103放置在第一TIV 401的相对侧上的位置。
一旦已经放置并且图案化光刻胶，则可以在光刻胶内形成第一TIV 401。在实施例中，第一TIV 401包括一种或多种导电材料，诸如铜、钨、其它导电金属等，并且可以例如通过电镀、化学镀等形成。在实施例中，使用电镀工艺，其中，将第二接合金属207和光刻胶淹没或浸没在电镀液中。第二接合金属207表面电连接至外部DC电源的负极侧，从而使得第二接合金属207在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸没在溶液中，并且附接至电源的正极侧。来自阳极的原子溶解在溶液中，例如第二接合金属207的阴极从溶液中获取溶解的原子，从而对光刻胶的开口内的第二接合金属207的暴露导电区进行镀工艺。
一旦已经使用光刻胶和第二接合金属207形成第一TIV 401，则可以使用合适的去除工艺去除光刻胶。在实施例中，可以使用等离子体灰化工艺来去除光刻胶，由此可以增加光刻胶的温度直至光刻胶经历热分解并且可以被去除。然而，可以可选地利用任何其它合适的工艺，诸如湿剥离。
在实施例中，第一TIV 401可以形成为具有约30μm的厚度。此外，第一TIV 401可以形成为具有约50μm的宽度并且具有约70μm的间距。然而，可以利用任何合适的尺寸。
在另一实施例中，第一TIV 401可以不仅形成为圆形通孔，而且也可以形成为多种形状。在一个这种实施例中，第一TIV 401可以形成为鳍形状，其中，鳍形状的长度比第一半导体器件101和第二半导体器件103的长度长。例如，第一TIV 401可以具有介于约1mm和约30mm之间(诸如约10mm)的长度，并且也可以具有介于约10μm和约50μm之间(诸如约30μm)的宽度。然而，可以利用任何合适的尺寸。
图5示出了一旦已经形成第一TIV 401，则可以使第一衬底105(位于第一半导体器件101和第二半导体器件103上)凹进。在实施例中，可以使用例如一个或多个蚀刻工艺(诸如湿蚀刻工艺或干蚀刻工艺)使第一衬底105凹进。然而，可以利用使第一衬底105凹进以使得TSV 113远离第一衬底105延伸的任何合适的方法。
一旦TSV 113远离第一衬底105延伸，则第一半导体器件101、第二半导体器件103和第一TIV 401可以被覆盖在介电材料501内。在实施例中，介电材料501可以是诸如低温聚酰亚胺材料的电介质，但是也可以利用诸如PBO、密封剂、这些的组合等的任何其它合适的电介质。
一旦已经放置并且固化介电材料501，则可以减薄并且然后分割第一晶圆200。在实施例中，可以利用例如平坦化工艺(诸如化学机械平坦化工艺)来减薄第一晶圆200的背侧。然而，也可以利用用于减薄第一晶圆200的任何合适的工艺，诸如一系列的一个或多个蚀刻或抛光和蚀刻的组合。
在已经减薄第一晶圆200之后，可以分割第一晶圆200以形成第一封装件503(例如，集成电路封装件上系统(SoIC))和第二封装件505。在实施例中，使用一个或多个锯片分割第一晶圆200。然而，也可以利用任何合适的分割方法，包括激光烧蚀刻或一个或多个湿蚀刻。
图6示出了第一载体衬底601，其中，第一载体衬底601具有粘合层603和位于粘合层603上方的聚合物层605。在实施例中，第一载体衬底601包括例如基于硅的材料，诸如玻璃或氧化硅，或其它材料(诸如氧化铝)、这些材料的任何组合等。第一载体衬底601是平坦的，以适应诸如第一封装件503和第二封装件505(未在图6中示出，但是以上参照图5示出和讨论)的半导体器件的附接。
将粘合层603放置在第一载体衬底601上，以有助于上面的结构(例如，聚合物层605)的附着。在实施例中，粘合层603可以包括光热转换(LTHC)材料或紫外胶，当暴露于紫外光时失去其粘合性。然而，也可以使用其它类型的粘合剂，诸如压敏粘合剂、辐射可固化粘合剂、环氧树脂、这些的组合等。粘合层603可以以半液体或凝胶形式放置到第一载体衬底601上，其在压力下容易变形。
聚合物层605放置在粘合层603上方并且用于一旦附接第一封装件503和第二封装件505，则为例如第一封装件503和第二封装件505提供保护。在实施例中，聚合物层605可以是聚苯并恶唑(PBO)，但是可以可选地利用任何合适的材料，例如聚酰亚胺或聚酰亚胺衍生物。可以使用例如旋涂工艺将聚合物层605放置为介于约2μm和约15μm之间(诸如约5μm)的厚度，但是可以可选地使用任何合适的方法和厚度。
在聚合物层605上方形成晶种层(未单独示出)。晶种层是导电材料的薄层，其有助于在随后的工艺步骤期间形成较厚的层。晶种层可以包括约厚的钛层，以及随后的约厚的铜层。可以使用诸如溅射、蒸发或PECVD工艺的工艺来产生晶种层，这取决于期望的材料。晶种层可以形成为具有介于约0.3μm和约1μm之间(诸如约0.5μm)的厚度。
一旦形成晶种层，则在晶种层上方放置并且图案化光刻胶(也未示出)。在实施例中，可以使用例如干膜层压工艺或旋涂技术在晶种层上将光刻胶放置为介于约50μm和约250μm之间(诸如约240μm)的高度。一旦放置在适当位置，则然后可以通过将光刻胶暴露于图案化的能量源(例如，图案化的光源)来图案化光刻胶，以引起化学反应，从而引起光刻胶的暴露于图案的光源的那些部分的物理变化。然后将显影剂施加至曝光的光刻胶以利用物理变化并且取决于期望的图案而选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分。
在实施例中，形成至光刻胶的图案是用于第二TIV 607的图案。以使第二TIV 607将位于诸如第一封装件503和第二封装件505的随后附接的器件的不同侧上的布置来形成第二TIV 607。然而，可以可选地利用用于第二TIV 607的图案的任何合适的布置，诸如使得第一封装件503和第二封装件505放置在第二TIV 607的相对侧上的位置。
在光刻胶内形成第二TIV 607。在实施例中，第二TIV 607包括一种或多种导电材料，诸如铜、钨、其它导电金属等，并且可以例如通过电镀、化学镀等形成。在实施例中，使用电镀工艺，其中，将晶种层和光刻胶淹没或浸没在电镀液中。晶种层表面电连接至外部DC电源的负极侧，从而使得晶种层在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸没在溶液中，并且附接至电源的正极侧。来自阳极的原子溶解在溶液中，例如晶种层的阴极从溶液中获取溶解的原子，从而对光刻胶的开口内的晶种层的暴露导电区进行镀工艺。
一旦使用光刻胶和晶种层形成第二TIV 607，则可以使用合适的去除工艺去除光刻胶。在实施例中，可以使用等离子体灰化工艺来去除光刻胶，由此可以增加光刻胶的温度直至光刻胶经历热分解并且可以被去除。然而，可以可选地利用任何其它合适的工艺，诸如湿剥离。光刻胶的去除可以暴露下面的晶种层的部分。
一旦已经形成第二TIV 607，则然后去除晶种层的暴露部分。在实施例中，可以通过例如湿或干蚀刻工艺去除晶种层的暴露部分(例如，未由第二TIV 607覆盖的那些部分)。例如，在干蚀刻工艺中，可以使用第二TIV 607作为掩模将反应物导向晶种层。可选地，可以喷射蚀刻剂或以其它方式使蚀刻剂与晶种层接触，以去除晶种层的暴露部分。在已经蚀刻掉晶种层的暴露部分之后，在第二TIV 607之间暴露聚合物层605的部分。第二TIV 607可以形成为介于约180μm和约200μm之间的高度，其中，临界尺寸为约190μm，并且间距为约300μm。
图7示出了利用例如粘合剂701将第一封装件503和第二封装件505放置在聚合物层605上。在实施例中，可以使用例如拾取和放置工艺来放置第一封装件503和第二封装件505。然而，可以利用放置第一封装件503和第二封装件505的任何合适的方法。
图8示出了第一封装件503和第二封装件505以及第二TIV 607的密封。可以在模制器件(未在图8中单独示出)中实施该密封，模制器件可以包括顶部模制部分和与顶部模制部分分隔开的底部模制部分。当顶部模制部分降低至与底部模制部分相邻时，可以形成用于载体衬底601、第二TIV 607、第一封装件503和第二封装件505的模腔。
在密封工艺期间，顶部模制部分可以放置为与底部模制部分相邻，从而将载体衬底601、第二TIV 607、第一封装件503和第二封装件505封闭在模腔内。一旦封闭，顶部模制部分和底部模制部分可以形成气密密封，以控制气体从模腔的流入和流出。一旦密封，则可以将密封剂801放置在模腔内。密封剂801可以是模塑料树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、这些的组合等。可以在顶部模制部分和底部模制部分的对准之前，将密封剂801放置在模腔内，或者可以通过注入端口将密封剂801注入模腔。
一旦将密封剂801放置在模腔内，从而使得密封剂801密封第一载体衬底601、第二TIV 607、第一封装件503和第二封装件505，则可以固化密封剂801以硬化密封剂801，从而用于最佳保护。虽然精确的固化工艺至少部分取决于选择用于密封剂801的特定材料，在选择模塑料作为密封剂801的实施例中，可以通过诸如将密封剂801加热至介于约100℃和约130℃之间(诸如约125℃)的温度持续约60秒至约3000秒(诸如约600秒)的工艺进行这种固化。此外，引发剂和/或催化剂可以包括在密封剂801内以更好地控制固化工艺。
然而，本领域普通技术人员将意识到，上述固化工艺仅仅是示例性工艺并且不旨在限制当前的实施例。可以可选地使用诸如照射或甚至允许密封剂801在环境温度下硬化的其它固化工艺。可以使用任何合适的固化工艺，并且所有这些工艺均旨在完全包括在本文所讨论的实施例的范围内。
图9示出了密封剂801的减薄以暴露第二TIV 607、第一TIV 401、第一半导体器件101和第二半导体器件103以用于进一步工艺。可以例如使用机械研磨或CMP工艺来实施减薄，从而利用化学蚀刻剂和研磨剂来反应和研磨掉密封剂801、第一半导体器件101和第二半导体器件103，直至已经暴露第二TIV 607、第一TIV 401和TSV 113。因此，第二TIV 607、第一TIV 401和TSV 113可以具有平坦表面，该平坦表面也与密封剂801共面。在实施例中，密封剂801的减薄持续至密封剂具有约160μm的高度。
然而，虽然上述的CMP工艺呈现为一个示例性实施例，但是其不旨在限制于该实施例。可以可选地使用任何其它合适的去除工艺来减薄密封剂801、第一半导体器件101和第二半导体器件103并且暴露TSV 113。例如，可以可选地利用一系列化学蚀刻。该工艺和任何其它合适的工艺可以可选地用于减薄密封剂801、第一半导体器件101和第二半导体器件103，并且所有这些工艺均完全旨在包括在实施例的范围内。
图10示出了位于密封剂801上方的具有一层或多层的再分布结构1000的形成。在实施例中，可以通过最初在密封剂801上方形成第一再分布钝化层1001来形成再分布结构1000。在实施例中，第一再分布钝化层1001可以是聚苯并恶唑(PBO)，但是可以可选地利用诸如聚酰亚胺或聚酰亚胺衍生物(诸如低温固化聚酰亚胺)的任何合适的材料。可以使用例如旋涂工艺将第一再分布钝化层1001放置为介于约5μm和约17μm之间(诸如约7μm)的厚度，但是可以可选地使用任何合适的方法和厚度。
一旦已经形成第一再分布钝化层1001，则可以形成穿过第一再分布钝化层1001的第一再分布通孔1003，以制成至第一半导体器件101、第二半导体器件103、第一TIV 401和第二TIV 607的电连接。在实施例中，可以通过使用例如镶嵌工艺形成第一再分布通孔1003，从而使用例如光刻掩模和蚀刻工艺来最初图案化第一再分布钝化层1001以形成开口，或如果第一再分布钝化层1001的材料是光敏的，则曝光和显影第一再分布钝化层1001的材料。一旦图案化，则用诸如铜的导电材料填充开口，并且使用例如平坦化工艺(诸如化学机械抛光)来去除任何过量的材料。然而，可以利用任何合适的工艺或材料。
在已经形成第一再分布通孔1003之后，在第一再分布通孔1003上方形成与第一再分布通孔1003电连接的第一再分布层1005。在实施例中，可以最初通过诸如CVD或溅射的合适的形成工艺形成钛铜合金的晶种层(未示出)来形成第一再分布层1005。然后可以形成光刻胶(也未示出)以覆盖晶种层，并且然后可以图案化该光刻胶以暴露晶种层的位于第一再分布层1005期望定位的位置的那些部分。
一旦已形成并且图案化光刻胶，则可以通过诸如镀的沉积工艺在晶种层上形成诸如铜的导电材料。导电材料可以形成为具有介于约1μm和约10μm之间(诸如约4μm)的厚度。然而，虽然讨论的材料和方法适用于形成导电材料，但是这些材料仅仅是示例性的。可以可选地使用诸如AlCu或Au的任何其它合适的材料，以及诸如CVD或PVD的任何其它合适的形成工艺来形成第一再分布层1005。
一旦已经形成导电材料，则可以通过诸如化学剥离和/或灰化的合适的去除工艺去除光刻胶。此外，在光刻胶的去除之后，可以通过例如使用导电材料作为掩模的合适的蚀刻工艺去除晶种层的由光刻胶覆盖的那些部分。
可选地，如果需要，在已经形成第一再分布层1005之后，可以实施第一再分布层1005的表面处理，以帮助保护第一再分布层1005。在实施例中，表面处理可以是清除浮渣处理，诸如等离子体处理，其中，第一再分布层1005的表面暴露于例如氩气、氮气、氧气或混合的Ar/N2/O2周围环境的等离子体，以改进第一再分布层1005和上面的层(例如，第二再分布钝化层1007)之间的界面粘合性。然而，可以利用任何合适的表面处理。
在已经形成第一再分布层1005之后，可以形成并且图案化第二再分布钝化层1007以帮助隔离第一再分布层1005。在实施例中，第二再分布钝化层1007可以与第一再分布钝化层1001类似，诸如为正性PBO，或可以与第一再分布钝化层1001不同，诸如为负性材料，诸如低温固化聚酰亚胺。可以将第二再分布钝化层1007放置为约7μm的厚度。一旦放置在适当位置，则可以使用例如光刻掩模和蚀刻工艺图案化第二再分布钝化层1007以形成开口，或者如果第二再分布钝化层1007的材料是光敏的，则暴露和显影第二再分布钝化层1007的材料。然而，可以利用图案化的任何合适的材料和方法。
在已经图案化第二再分布钝化层1007之后，第二再分布层1009可以形成为延伸穿过形成在第二再分布钝化层1007内的开口并且制成与第一再分布层1005的电连接。在实施例中，可以使用与第一再分布层1005类似的材料和工艺形成第二再分布层1009。例如，可以施加晶种层并且由图案化的光刻胶覆盖晶种层，可以将诸如铜的导电材料施加至晶种层，可以去除图案化的光刻胶，并且可以使用导电材料作为掩模来蚀刻晶种层。在实施例中，第二再分布层1009形成为约4μm的厚度。然而，可以使用任何适合的材料或制造工艺。
在已经形成第二再分布层1009之后，在第二再分布层1009上方施加第三再分布钝化层1011以帮助隔离和保护第二再分布层1009。在实施例中，第三再分布钝化层1011可以由与第二再分布钝化层1007类似的材料和类似的方式形成为约7μm的厚度。例如，第三再分布钝化层1011可以由PBO或低温固化聚酰亚胺形成，PBO或低温固化聚酰亚胺已经如以上参照第二再分布钝化层1007描述的施加和图案化。然而，可以利用任何合适的材料或制造工艺。
在已经图案化第三再分布钝化层1011之后，第三再分布层1013可以形成为延伸穿过形成在第三再分布钝化层1011内的开口并且制成与第二再分布层1009的电连接。在实施例中，可以使用与第一再分布层1005类似的材料和工艺形成第三再分布层1013。例如，可以施加晶种层并且由图案化的光刻胶覆盖晶种层，可以将诸如铜的导电材料施加至晶种层，可以去除图案化的光刻胶，并且可以使用导电材料作为掩模来蚀刻晶种层。在实施例中，第三再分布层1013形成为约5μm的厚度。然而，也可以使用任何适合的材料或制造工艺。
在已经形成第三再分布层1013之后，可以在第三再分布层1013上方形成第四再分布钝化层1015以帮助隔离和保护第三再分布层1013。在实施例中，第四再分布钝化层1015可以由与第二再分布钝化层1007类似的材料和类似的方式形成。例如，第四再分布钝化层1015可以由PBO或低温固化聚酰亚胺形成，PBO或低温固化聚酰亚胺已经如以上参照第二再分布钝化层1007描述的施加和图案化。在实施例中，第四再分布钝化层1015形成为约8μm的厚度。然而，可以利用任何合适的材料或制造工艺。
图10另外示出了凸块下金属1019和第三外部连接件1017的形成以制成与第三再分布层1013的电连接。在实施例中，凸块下金属1019可以包括三个导电材料层，诸如钛层、铜层和镍层。然而，本领域技术人员将意识到，存在适用于形成凸块下金属1019的材料和层的许多合适的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置。可用于凸块下金属1019的任何合适的材料或材料层均完全旨在包括在实施例的范围内。
在实施例中，通过在第三再分布层1013上方并且沿着穿过第四再分布钝化层1015的开口的内部形成每层来产生凸块下金属1019。可以使用诸如电化学镀的镀工艺来实施每层的形成，但是可以根据期望的材料使用诸如溅射、蒸发或PECVD工艺的其它形成工艺。凸块下金属1019可以形成为具有介于约0.7μm和约10μm之间(诸如约5μm)的厚度。
在实施例中，第三外部连接件1017可以放置在凸块下金属1019上并且可以是包括诸如焊料的共晶材料的球栅阵列(BGA)，但是可以可选地使用任何合适的材料。在第三外部连接件1017是焊球的实施例中，可以使用落球方法(诸如直接落球工艺)来形成第三外部连接件1017。在另一实施例中，可以通过最初由诸如蒸发、电镀、印刷、焊料转移的任何合适的方法形成锡层，并且然后实施回流以将材料成形为期望的凸块形状来形成焊球。一旦已经形成第三外部连接件1017，则可以实施测试以确保该结构适合于进一步工艺。
此外，表面器件1021也可以放置为通过凸块下金属1019与第三再分布层1013接触。表面器件1021可以用于向第一封装件503、第二封装件505或作为整体的封装件提供额外的功能或编程。在实施例中，表面器件1021可以是表面安装器件(SMD)或包括无源器件(诸如电阻器、电感器、电容器、跳线、这些的组合等)的集成无源器件(IPD)，表面器件1021需要连接至第一封装件503或第二封装件505或封装件的其它部分并且与第一封装件503或第二封装件505或封装件的其它部分结合使用。
例如，通过将诸如表面器件1021的焊球的连接件依次浸入焊剂中，并且然后使用拾取和放置工具以使表面器件1021的连接件与各个凸块下金属1019物理对准，可以将表面器件1021连接至凸块下金属1019。在表面器件1021使用诸如焊球的连接件的实施例中，一旦已经放置表面器件1021，则可以实施回流工艺以使表面器件1021与下面的凸块下金属1019物理接合并且可以实施焊剂清洗。然而，可以利用诸如金属至金属接合等的任何合适的连接件或连接工艺。一旦接合，则可以施加底部填充材料。
图11示出了第一载体衬底601与第一封装件503和第二封装件505的脱粘。在实施例中，第三外部连接件1017并且因此，包括第一半导体器件101和第二半导体器件103的结构可以附接至环结构(未在图11中单独示出)。环结构可以是在脱粘工艺期间和之后旨在为该结构提供支撑和稳定性的金属环。在实施例中，使用例如紫外线带(也未在图11中示出)将第三外部连接件1017附接至环结构，但是可以可选地使用任何其它合适的粘合剂或附接。
一旦将第三外部连接件1017并且因此，包括第一半导体器件101和第二半导体器件103的结构附接至环结构，则可以使用例如热工艺以改变粘合层603的粘合性能来将第一载体衬底601与包括第一半导体器件101和第二半导体器件103的结构脱粘。在特定实施例中，利用诸如紫外线(UV)激光、二氧化碳(CO2)激光或红外线(IR)激光的能量源来照射和加热粘合层603，直至粘合层603失去其至少一些粘合性。一旦实施，则第一载体衬底601和粘合层603可以物理分离并且从包括第三外部连接件1017、第一半导体器件101和第二半导体器件103的结构去除。
然而，虽然环结构可以用于支撑第三外部连接件1017，但是这种描述仅仅是可以使用的一种方法，并且不旨在限制实施例。在另一实施例中，可以使用例如第一胶将第三外部连接件1017附接至第二载体衬底。在实施例中，第二载体衬底与第一载体衬底601类似，但是其也可以不同。一旦附接，则可以照射粘合层603并且可以物理地去除粘合层603和第一载体衬底601。
图12A至图12B示出了聚合物层605的图案化以暴露第二TIV 607。在实施例中，可以使用例如激光钻孔方法图案化聚合物层605。在这种方法中，首先在聚合物层605上方沉积诸如光热转换(LTHC)层或水溶性保护膜层(未在图12A中单独示出)的保护层。一旦保护，将激光导向聚合物层605的期望被去除的那些部分以暴露下面的第二TIV 607。在激光钻孔工艺期间，钻孔能量可以在从0.1mJ至约30mJ的范围内，以及钻孔角相对于聚合物层605的法线为约0度(垂直于聚合物层605)至约85度。在实施例中，图案化可以在第二TIV 607上方形成开口，该开口具有介于约100μm和约300μm之间(诸如约200μm)的宽度。
在另一实施例中，可以通过最初对聚合物层605施加光刻胶(未在图12A中单独示出)并且然后将光刻胶暴露于图案化的能量源(例如，图案化的光源)以引起化学反应，从而引起光刻胶的暴露于图案化的光源的那些部分中的物理变化来图案化聚合物层605。然后将显影剂施加至曝光的光刻胶以利用物理变化并且取决于所期望的图案而选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，并且例如，通过干蚀刻工艺去除下面的聚合物层605的暴露部分。然而，可以利用用于图案化聚合物层605的任何其它合适的方法。
图12B示出了穿过图12A中的线B-B’的图12A的结构的自顶向下视图。可以看出，在该实施例中，第一TIV 401呈中介层鳍的形状，并且位于第一半导体器件101的相对侧上。此外，密封剂801密封第一半导体器件101以及第二TIV 607。
图13示出了第三封装件1301通过聚合物层605与第二TIV 607的接合。在实施例中，第三封装件1301可以包括第三衬底、第三半导体器件、第四半导体器件(接合至第三半导体器件)、第二密封剂以及第四外部连接件1303。在实施例中，第三衬底可以是例如封装衬底，封装衬底包括内部互连件(例如，衬底通孔)以将第三半导体器件和第四半导体器件连接至第二TIV 607。
在另一实施例中，第三衬底可以是用作中间衬底的中介层以将第三半导体器件和第四半导体器件连接至第二TIV 607。在该实施例中，第三衬底可以是例如掺杂或未掺杂的硅衬底，或绝缘体上硅(SOI)衬底的有源层。然而，第三衬底也可以是玻璃衬底、陶瓷衬底、聚合物衬底或可以提供合适的保护和/或互连功能的任何其它衬底。这些和任何其它适用的材料均可以用于第三衬底。
第三半导体器件可以是设计为用于预期目的的半导体器件，诸如为存储器管芯(例如，DRAM管芯)、逻辑管芯、中央处理单元(CPU)管芯、这些的组合等。在实施例中，第三半导体器件包括期望用于特定功能的集成电路器件，诸如晶体管、电容器、电感器、电阻器、第一金属化层(未示出)等。在实施例中，第三半导体器件被设计和制造为与第一半导体器件101和第二半导体器件103一起或同时工作。
第四半导体器件可以与第三半导体器件类似。例如，第四半导体器件可以是设计为用于预期目的(例如，DRAM管芯)并且包括集成电路器件的半导体器件以用于期望功能。在实施例中，第四半导体器件被设计为与第一半导体器件101、第二半导体器件103和/或第三半导体器件一起或同时工作。然而，可以利用任何合适的功能。
第四半导体器件可以接合至第三半导体器件。在实施例中，第四半导体器件与第三半导体器件仅物理接合，诸如通过使用粘合剂。在该实施例中，第四半导体器件和第三半导体器件可以使用例如引线接合电连接至第三衬底，但是可以可选地利用任何合适的电接合。
可选地，第四半导体器件可以物理和电接合至第三半导体器件。在该实施例中，第四半导体器件可以包括与第三半导体器件上的第六外部连接件(未在图13中单独示出)连接的第五外部连接件(也未在图13中单独示出)以将第四半导体器件与第三半导体器件互连。
第二密封剂可以用于密封和保护第三半导体器件、第四半导体器件和第三衬底。在实施例中，第二密封剂可以是模塑料并且可以如以上参照密封剂801描述的放置。例如，第三半导体器件、第四半导体器件和第三衬底可以与第二密封剂一起放置在模制器件中。然而，可以利用密封第三半导体器件、第四半导体器件和第三衬底的任何合适的方法。
在实施例中，可以形成第四外部连接件1303以提供第三衬底和例如第二TIV 607之间的外部连接。第四外部连接件1303可以是诸如微凸块或可控塌陷芯片连接(C4)凸块的接触凸块并且可以包括诸如锡的材料、或诸如银或铜的其它合适的材料。在第四外部连接件1303是锡焊料凸块的实施例中，可以通过最初由诸如蒸发、电镀、印刷、焊料转移、球放置等的任何合适的方法来形成厚度例如为约100μm的锡层来形成第四外部连接件1303。一旦已经在结构上形成锡层，则实施回流以将材料成形为期望的凸块形状。
一旦已经形成第四外部连接件1303，则将第四外部连接件1303与第二TIV 607对准并且放置在第二TIV 607上方，并且实施接合。例如，在第四外部连接件1303是焊料凸块的实施例中，接合工艺可以包括回流工艺，从而使第四外部连接件1303的温度升高至第四外部连接件1303将液化并且流动的点，从而当第四外部连接件1303重新固化时，将第三封装件1301接合至第二TIV 607。
通过利用本文描述的实施例，可以利用集成扇出工艺实现低成本封装件中系统(SiP)解决方案。该解决方案可以通过为晶圆级封装件上芯片实现芯片至晶圆已知良好管芯来集成所有功能芯片。该系统也为异质、同质和多芯片堆叠件提供解决方案，同时仍允许灵活的芯片尺寸集成。例如，可以仅利用已知良好管芯，分裂或分区芯片来节省成本，同时仍然提供良好的散热并且增强信号传输性能。此外，可以实现芯片至晶圆或晶圆至晶圆接合工艺。
图14至图18示出了另一实施例，其中，将第一半导体器件101和第二半导体器件103(以上参照图5描述的)内的第一衬底105的凹进延迟到该工艺期间的后期。参照图14，除了此处描述的改变之外，与以上参照图1至图7描述的步骤相同。在第一实施例中，实施第一衬底105的减薄(如以上参照图3描述的)，从而使得第一衬底105不暴露第一衬底105内的TSV 113。例如，可以实施减薄，从而使得第一半导体器件101和第二半导体器件103具有约30μm的厚度，但是可以利用任何合适的厚度。图14另外示出了一旦已经实施减薄，则可以继续其余工艺并且可以将密封剂801放置在第一封装件503、第二封装件505和第二TIV 607周围。
图15示出了一旦已经放置密封剂801，则减薄密封剂801以暴露第二TIV 607和第一TIV 401，同时也暴露第一半导体器件101和第二半导体器件内的TSV 113。可以例如使用机械研磨或CMP工艺来实施减薄，由此利用化学蚀刻剂和研磨剂来反应和研磨掉密封剂801、第一半导体器件101和第二半导体器件103直至已经暴露第二TIV 607、第一TIV 401和TSV 113。因此，第二TIV 607、第一TIV 401和TSV 113可以具有平坦表面，该平坦表面也与密封剂801共面。
图16示出了在密封剂801减薄之后的第一衬底105的凹进。在实施例中，第一衬底105的凹进可以如以上参照图5描述的那样实施，例如通过利用湿或干蚀刻工艺来去除第一衬底105的部分，从而使得TSV 113远离第一衬底105延伸。此外，用于凹进的蚀刻剂可以对第一衬底105的材料具有选择性，从而使得最小量或不去除诸如介电材料501的周围材料。因此，在介电材料501内形成凹槽的深度介于约0.5μm和约5μm之间，诸如约2μm，其中，TSV113延伸至介电材料501内的凹槽中。
图17示出了凹槽内和TSV 113上方的第二介电材料1701的放置。在实施例中，第二介电材料1701可以与介电材料501类似，诸如为低温固化聚酰亚胺材料，但是可以利用任何合适的材料。一旦已经使用例如旋涂工艺放置第二介电材料1701，则可以固化与介电材料501类似的第二介电材料1701。
图17另外示出了一旦已经放置并且固化第二介电材料1701，则平坦化第二介电材料1701以暴露TSV 113。在实施例中，使用化学机械抛光工艺平坦化第二介电材料1701，但是可以利用任何合适的平坦化工艺。通过平坦化第二介电材料1701，第二介电材料1701与TSV113、密封剂801、第一TIV 401和第二TIV 607共面。
图18示出了一旦平坦化第二介电材料1701并且暴露第一TIV 401，则可以实施如以上参照图10至14描述的其余步骤。例如，可以形成再分布结构1000，放置第四外部连接件1303，并且可以接合第三封装件1301。然而，可以实施任何合适的步骤。
图19至图22示出了另一实施例，其中，将第一衬底105的凹进延迟到密封之后。然而，在该实施例中，在密封剂801的施加之前也不实施介电材料501的施加。首先参见图19，与以上参照图14至图18描述的步骤相同，除了该工艺中，此时不施加介电材料501之外。因此，当第一封装件503和第二封装件505放置在聚合物层605上时，第一TIV 401保持暴露并且TSV 113不暴露。此外，当施加密封剂801时(如以上参照图8描述的)，密封剂801将与第一TIV 401和第二TIV 607物理接触。具体地，当将密封剂801被放入模制室中时，密封剂801将在第二TIV 607、第一半导体器件101和第二半导体器件103之间流动。
图20示出了密封剂801的减薄，以暴露第二TIV 607和第一TIV 401，同时也暴露第一半导体器件101和第二半导体器件103内的TSV 113。可以例如使用机械研磨或CMP工艺来实施减薄，由此利用化学蚀刻剂和研磨剂来反应和研磨掉密封剂801、第一半导体器件101和第二半导体器件103，直至已经暴露第二TIV 607、第一TIV 401和TSV 113。因此，第二TIV607、第一TIV 401和TSV 113可以具有平坦表面，该平坦表面也与密封剂801共面。
图21示出了第一衬底105的凹进。在实施例中，第一衬底105的凹进可以如以上参照图5描述的那样实施，诸如通过利用湿或干蚀刻工艺来去除第一衬底105的部分，从而使得TSV 113远离第一衬底105延伸。此外，用于凹进的蚀刻剂可以对第一衬底105的材料具有选择性，从而使得最小量或不去除诸如密封剂801的周围材料。因此，在密封剂801内形成凹槽，其中，TSV 113延伸至密封剂801内的凹槽中。
图22示出了凹槽内和TSV 113上方的第二介电材料1701的放置。在实施例中，第二介电材料1701可以与介电材料501类似，诸如为低温固化聚酰亚胺材料，但是可以利用任何合适的材料。一旦已经使用例如旋涂工艺放置第二介电材料1701，则可以固化与介电材料501类似的第二介电材料1701。
图22另外示出了一旦已经放置并且固化第二介电材料1701，则平坦化第二介电材料1701以暴露TSV 113。在实施例中，使用化学机械抛光工艺平坦化第二介电材料1701，但是可以利用任何合适的平坦化工艺。通过平坦化第二介电材料1701，第二介电材料1701与TSV113、密封剂801、第一TIV 401和第二TIV 607共面。
图23示出了一旦平坦化第二介电材料1701并且暴露第一TIV 401，则可以实施如以上参照图10至图14描述的其余步骤。例如，可以形成再分布结构1000，放置第四外部连接件1303，并且可以接合第三封装件1301。然而，可以实施任何合适的步骤。
图24至图32示出了另一实施例，其中，第一TIV 401和第二TIV 607(未在图24中示出)彼此同时形成。在该实施例中，首先参见图24，将第一半导体器件101和第二半导体器件103接合至第二接合层205和第二接合金属207，如以上参照图2描述的。例如，可以使用例如混合接合工艺接合第一半导体器件101和第二半导体器件103。然而，可以利用任何合适的接合工艺。
图24另外示出了第一半导体器件101和第二半导体器件103的减薄。在实施例中，可以使用诸如化学机械抛光(CMP)工艺的平坦化工艺来减薄第一半导体器件101和第二半导体器件103，但是可以利用任何合适的工艺。然而，在该实施例中，通过平坦化工艺不暴露衬底通孔113，并且衬底通孔113仍然由半导体材料覆盖。
图25示出了一旦已经减薄第一半导体器件101和第二半导体器件，则可以减薄并且然后分割第一晶圆200。在实施例中，可以利用例如平坦化工艺(诸如化学机械平坦化工艺)减薄第一晶圆200的背侧。然而，也可以利用用于减薄第一晶圆200的任何合适的工艺，诸如一系列的一个或多个蚀刻或抛光和蚀刻的组合。
在已经减薄第一晶圆200之后，可以分割第一晶圆200以形成第一封装件503(例如，集成电路封装件上系统(SoIC))和第二封装件505。在实施例中，使用一个或多个锯片分割第一晶圆200。然而，也可以利用任何合适的分割方法，包括激光烧蚀或一个或多个湿蚀刻。
图25另外示出了在该实施例的工艺中的该点处，尚未形成第一TIV401。而是，在分割工艺期间，留下暴露的某些第二接合金属207(未接合至第一半导体器件101和第二半导体器件103的那些)。因此，在不存在第一TIV 401的情况下进行分割工艺。
图26示出了利用例如粘合剂701将第一封装件503和第二封装件505放置在聚合物层605上。在实施例中，可以使用例如拾取和放置工艺放置第一封装件503和第二封装件505。然而，可以利用放置第一封装件503和第二封装件505的任何合适的方法。
图26另外示出了在该实施例的工艺中的该点处，仍尚未形成第一TIV401。因此，第一封装件503和第二封装件505的放置也在第二TIV 607的形成之前实施。因此，光刻胶的放置和以上描述的用于形成第二TIV 607的镀工艺延迟到该工艺的稍后点(下面进一步描述)。
图27示出了第一TIV 401和第二TIV 607的同时形成。在实施例中，为了最初形成第一TIV 401和第二TIV 607，在聚合物层605、第一封装件503和第二封装件505上方形成晶种层(未单独示出)。晶种层是导电材料的薄层，其有助于在随后的工艺步骤期间形成较厚的层。晶种层可以包括约厚的钛层，以及随后的约厚的铜层。可以使用诸如溅射、蒸发或PECVD工艺的工艺来产生晶种层，这取决于期望的材料。晶种层可以形成为具有介于约0.3μm和约1μm之间(诸如约0.5μm)的厚度。
一旦已经形成晶种层，则在晶种层上方放置并且图案化光刻胶(也未示出)。在实施例中，可以使用例如干膜层压工艺或旋涂技术在晶种层上将光刻胶放置为介于约50μm和约250μm之间(诸如约240μm)的高度。一旦放置在适当位置，则然后可以通过将光刻胶暴露于图案化的能量源(例如，图案化的光源)来图案化光刻胶，以引起化学反应，从而引起光刻胶的暴露于图案的光源的那些部分的物理变化。然后将显影剂施加至曝光的光刻胶以利用物理变化并且取决于期望的图案而选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分。
在实施例中，形成至光刻胶的图案是用于第一TIV 401和第二TIV 607的图案。以使第一TIV 401和第二TIV 607将位于第一封装件503和第二封装件505的不同侧上以及位于第一封装件530和第二封装件505上的布置来形成第一TIV 401和第二TIV 607。然而，可以可选地利用用于第一TIV 401和第二TIV 607的图案的任何合适的布置。
在光刻胶内形成第一TIV 401和第二TIV 607。在实施例中，第一TIV 401和第二TIV 607包括一种或多种导电材料，诸如铜、钨、其它导电金属等，并且可以例如通过电镀、化学镀等形成。在实施例中，使用电镀工艺，其中，将晶种层和光刻胶淹没或浸没在电镀液中。晶种层表面电连接至外部DC电源的负极侧，从而使得晶种层在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸没在溶液中，并且附接至电源的正极侧。来自阳极的原子溶解在溶液中，例如晶种层的阴极从溶液中获取溶解的原子，从而对光刻胶的开口内的晶种层的暴露导电区进行镀工艺。
一旦已经使用光刻胶和晶种层形成第一TIV 401和第二TIV 607，则可以使用合适的去除工艺去除光刻胶。在实施例中，可以使用等离子体灰化工艺来去除光刻胶，由此可以增加光刻胶的温度直至光刻胶经历热分解并且可以被去除。然而，可以可选地利用任何其它合适的工艺，诸如湿剥离。光刻胶的去除可以暴露下面的晶种层的部分。
一旦已经形成第一TIV 401和第二TIV 607，则然后去除晶种层的暴露部分。在实施例中，可以通过例如湿或干蚀刻工艺去除晶种层的暴露部分(例如，未由第一TIV 401和第二TIV 607覆盖的那些部分)。例如，在干蚀刻工艺中，可以使用第一TIV 401和第二TIV607作为掩模将反应物导向晶种层。在另一实施例中，可以喷射蚀刻剂或以其它方式使蚀刻剂与晶种层接触，以去除晶种层的暴露部分。可以利用去除晶种层的任何合适的方法。
图28示出了第一TIV 401和第二TIV 607以及第一封装件503和第二封装件505的密封。在实施例中，可以如以上参照图8描述的施加密封剂。然而，在该实施例中，密封剂801将与第一TIV 401和第二TIV 607物理接触。具体地，当将密封剂801放入模制室中时，密封剂801将在第二TIV 607、第一半导体器件101和第二半导体器件103之间流动。
图29示出了密封剂801的减薄，以暴露第二TIV 607和第一TIV 401，同时也暴露第一半导体器件101和第二半导体器件103内的TSV 113。可以例如使用机械研磨或CMP工艺来实施减薄，由此利用化学蚀刻剂和研磨剂来反应和研磨掉密封剂801、第一半导体器件101和第二半导体器件103，直至已经暴露第二TIV 607、第一TIV 401和TSV 113。因此，第二TIV607、第一TIV 401和TSV 113可以具有平坦表面，该平坦表面也与密封剂801共面。
图30示出了第一衬底105的凹进。在实施例中，第一衬底105的凹进可以如以上参照图5描述的那样实施，诸如通过利用湿或干蚀刻工艺来去除第一衬底105的部分，从而使得TSV 113远离第一衬底105延伸。此外，用于凹进的蚀刻剂可以对第一衬底105的材料具有选择性，从而使得最小量或不去除诸如密封剂801的周围材料。因此，在密封剂801内形成凹槽，其中，TSV 113延伸至密封剂801内的凹槽中。
图31示出了凹槽内和TSV 113上方的第二介电材料1701的放置。在实施例中，第二介电材料1701可以与介电材料501类似，诸如为低温固化聚酰亚胺材料，但是可以利用任何合适的材料。一旦已经使用例如旋涂工艺放置第二介电材料1701，则可以固化与介电材料501类似的第二介电材料1701。
图31另外示出了一旦已经放置并且固化第二介电材料1701，则平坦化第二介电材料1701以暴露TSV 113。在实施例中，使用化学机械抛光工艺平坦化第二介电材料1701，但是可以利用任何合适的平坦化工艺。通过平坦化第二介电材料1701，第二介电材料1701与TSV113、密封剂801、第一TIV 401和第二TIV 607共面。
图32示出了一旦平坦化第二介电材料1701并且暴露第一TIV 401，则可以实施如以上参照图10至图14描述的其余步骤。例如，可以形成再分布结构1000，放置第四外部连接件1303，并且可以接合第三封装件1301。然而，可以实施任何合适的步骤。
根据实施例，制造半导体器件的方法包括将第一半导体器件和第二半导体器件附接至第一晶圆；形成与第一半导体器件和第二半导体器件相邻的第一中介层通孔；通过去除第一半导体器件和第二半导体器件的部分来暴露衬底通孔；在第一中介层通孔周围施加介电材料；分割第一晶圆以形成第一封装件和第二封装件；将第一封装件和第二封装件附接至载体晶圆，其中，第二中介层通孔位于载体晶圆上；用密封剂密封第一封装件、第二封装件和第二中介层通孔；减薄密封剂以暴露衬底通孔；并且在密封剂上方形成再分布结构。在实施例中，附接第一半导体器件和第二半导体器件形成混合键。在实施例中，该方法还包括在附接第一半导体器件之后并且在形成第一中介层通孔之前减薄第一半导体器件。在实施例中，在施加介电材料之前实施暴露衬底通孔。在实施例中，在施加介电材料之后实施暴露衬底通孔。在实施例中，该方法还包括在暴露衬底通孔之后在衬底通孔周围施加第二介电材料。在实施例中，该方法还包括将第二介电材料平坦化为与介电材料共面。
根据另一实施例，制造半导体器件的方法包括将第一管芯和第二管芯附接至第一晶圆，第一管芯包括第一衬底通孔；减薄第一管芯和第二管芯而不暴露第一衬底通孔；在减薄第一管芯和第二管芯之后，在第一晶圆上形成第一中介层通孔；在第一管芯、第二管芯和第一中介层通孔周围施加介电材料；分割第一晶圆以形成第一封装件和第二封装件；用密封剂密封第一封装件、第二封装件和第二中介层通孔；减薄密封剂以暴露第一衬底通孔；在减薄密封剂之后使第一管芯的部分和第二管芯的部分凹进；将第二介电材料施加至凹槽中；在第二介电材料上方形成再分布结构。在实施例中，在密封第一封装件、第二封装件和第二中介层通孔之前，将第一封装件和第二封装件附接至聚合物层。在实施例中，该方法还包括形成穿过聚合物层的开口。在实施例中，该方法还包括通过聚合物层中的开口将第三封装件附接至第二中介层通孔。在实施例中，附接第一管芯和第二管芯至少部分地通过混合接合工艺来实施。在实施例中，通过将第一管芯的第一接合金属接合至第一晶圆的第二接合金属来实施附接第一管芯，其中，第一接合金属位于第一金属化层内。在实施例中，该方法还包括平坦化第二介电材料至少直至第二介电材料与介电材料共面。
根据又一实施例，制造半导体器件的方法包括减薄第一管芯和第二管芯而不暴露第一管芯内的第一衬底通孔，其中，在减薄第一管芯之前，将第一管芯混合接合至第一晶圆；在减薄第一管芯和第二管芯之后，将第一中介层通孔镀至第一晶圆上；从第二管芯和第一晶圆形成第一封装件；从第二管芯和第一晶圆形成第二封装件；将第二中介层通孔镀至载体晶圆上；用密封剂密封第一封装件、第二封装件和第二中介层通孔，其中，密封剂与第一中介层通孔物理接触；平坦化密封剂以暴露第一衬底通孔；在平坦化密封剂之后，通过去除第一管芯的部分来暴露第一衬底通孔的侧壁；以及用介电材料替换第一管芯的部分。在实施例中，该方法还包括平坦化介电材料直至介电材料与密封剂共面。在实施例中，该方法还包括在介电材料上方形成再分布结构；以及将表面器件附接至再分布结构。在实施例中，该方法还包括在密封第一封装件、第二封装件和第二中介层通孔之前，将第一封装件和第二封装件附接至载体晶圆上的聚合物层。在实施例中，该方法还包括通过聚合物层将第三封装件附接至第二中介层通孔。在实施例中，该方法还包括将第一管芯的第一接合金属接合至第一晶圆的第二接合金属，第一接合金属位于第一金属化层内并且将第一管芯的第一介电层接合至第一晶圆的第二介电层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
将第一半导体器件和第二半导体器件附接至第一晶圆；
形成与所述第一半导体器件和所述第二半导体器件相邻的第一中介层通孔；
通过去除所述第一半导体器件和所述第二半导体器件的部分来暴露衬底通孔；
在所述第一中介层通孔周围施加介电材料；
分割所述第一晶圆以形成第一封装件和第二封装件；
将所述第一封装件和所述第二封装件附接至载体晶圆，其中，第二中介层通孔位于所述载体晶圆上；
用密封剂密封所述第一封装件、所述第二封装件和所述第二中介层通孔；
减薄所述密封剂以暴露所述衬底通孔；以及
在所述密封剂上方形成再分布结构。
2.根据权利要求1所述的方法，其中，附接所述第一半导体器件和所述第二半导体器件形成混合接合。
3.根据权利要求1所述的方法，还包括：在附接所述第一半导体器件之后并且在形成所述第一中介层通孔之前减薄所述第一半导体器件。
4.根据权利要求1所述的方法，其中，在施加所述介电材料之前实施暴露所述衬底通孔。
5.根据权利要求1所述的方法，其中，在施加所述介电材料之后实施暴露所述衬底通孔。
6.根据权利要求5所述的方法，还包括：在暴露所述衬底通孔之后，在所述衬底通孔周围施加第二介电材料。
7.根据权利要求6所述的方法，还包括：将所述第二介电材料平坦化为与所述介电材料共面。
8.一种制造半导体器件的方法，包括：
将第一管芯和第二管芯附接至第一晶圆，所述第一管芯包括第一衬底通孔；
减薄所述第一管芯和所述第二管芯而不暴露所述第一衬底通孔；
在减薄所述第一管芯和所述第二管芯之后，在所述第一晶圆上形成第一中介层通孔；
在所述第一管芯、所述第二管芯和所述第一中介层通孔周围施加介电材料；
分割所述第一晶圆以形成第一封装件和第二封装件；
用密封剂密封所述第一封装件、所述第二封装件和第二中介层通孔；
减薄所述密封剂以暴露所述第一衬底通孔；
在减薄所述密封剂之后，使所述第一管芯的部分和所述第二管芯的部分凹进；
将第二介电材料施加至凹槽中；以及
在所述第二介电材料上方形成再分布结构。
9.根据权利要求8所述的方法，其中，在密封所述第一封装件、所述第二封装件和所述第二中介层通孔之前，将所述第一封装件和所述第二封装件附接至聚合物层。
10.一种制造半导体器件的方法，包括：
减薄第一管芯和第二管芯而不暴露所述第一管芯内的第一衬底通孔，其中，在减薄所述第一管芯之前，将所述第一管芯混合接合至第一晶圆；
在减薄所述第一管芯和所述第二管芯之后，将第一中介层通孔镀至所述第一晶圆上；
由所述第一管芯和所述第一晶圆形成第一封装件；
由所述第二管芯和所述第一晶圆形成第二封装件；
将第二中介层通孔镀至载体晶圆上；
用密封剂密封所述第一封装件、所述第二封装件和所述第二中介层通孔，其中，所述密封剂与所述第一中介层通孔物理接触；
平坦化所述密封剂以暴露所述第一衬底通孔；
在平坦化所述密封剂之后，通过去除所述第一管芯的部分暴露所述第一衬底通孔的侧壁；以及
用介电材料替换所述第一管芯的部分。
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