TWI691026B - 製造半導體元件的方法 - Google Patents

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陳憲偉
陳明發
葉松峯
劉醇鴻
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L2224/81 - H01L2224/86
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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Abstract

一種半導體元件以及製造方法，其中第一半導體元件以及第二半導體元件接合至第一晶圓且隨後經單體化以形成第一封裝體以及第二封裝體。第一封裝體以及第二封裝體隨後與中介物穿孔一起經密封，且在密封體上方形成重佈線結構。獨立封裝體接合至中介物穿孔。

Description

製造半導體元件的方法
本發明的實施例是有關於製造半導體元件的方法。
半導體行業歸因於各種電子組件(例如電晶體、二極體、電阻器、電容器等)之積體密度的持續改良而經歷快速成長。大多數情況下，此積體密度改良源於最小特徵尺寸之不斷減小(例如，使半導體製程節點朝向20奈米以下節點縮小)，其允許更多組件整合於給定區域中。隨著近來對小型化、較高速度以及較大頻寬以及較低的功率消耗及等待時間(latency)之需求增加，對半導體晶粒的更小且更具創造性封裝技術的需求亦增加。
隨著半導體技術進一步發展，經堆疊並接合的半導體元件已顯現為有效替代例以更縮減半導體元件的實體大小。在堆疊式半導體元件中，諸如邏輯、記憶體、處理器電路以及其類似者之主動電路至少部分製造於獨立基底上，且接著實體且電性地接合在一起以便形成功能元件。此接合製程利用複雜技術，且需要改良。
本發明實施例的一種製造半導體元件的方法，所述方法包括：將第一半導體元件以及第二半導體元件附接至第一晶圓；鄰近於所述第一半導體元件以及所述第二半導體元件形成第一中介物穿孔；藉由移除所述第一半導體元件以及所述第二半導體元件的一部分以暴露基底穿孔；將介電材料塗覆在所述第一中介物穿孔周圍；對所述第一晶圓進行單體化以形成第一封裝體以及第二封裝體；將所述第一封裝體以及所述第二封裝體附接至載體晶圓，其中第二中介物穿孔位於所述載體晶圓上；用密封體密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔；對所述密封體進行薄化以暴露所述基底穿孔；以及在所述密封體上方形成重佈線結構。
本發明實施例的一種製造半導體元件的方法，所述方法包括：將第一晶粒以及第二晶粒附接至第一晶圓，所述第一晶粒包括第一基底穿孔；在不暴露所述第一基底穿孔的情況下對所述第一晶粒以及所述第二晶粒進行薄化；在對所述第一晶粒以及所述第二晶粒進行薄化之後，在所述第一晶圓上形成第一中介物穿孔；將介電材料塗覆在所述第一晶粒、所述第二晶粒以及所述第一中介物穿孔周圍；對所述第一晶圓進行單體化以形成第一封裝體以及第二封裝體；用密封體密封所述第一封裝體、所述第二封裝體以及第二中介物穿孔；對所述密封體進行薄化以暴露所述第一基底穿孔；在對所述密封體進行薄化之後使所述第一晶粒的一部分以及所述第二晶粒的一部分凹陷；將第二介電材料塗覆至所述凹陷中；以及在所述第二介電材料上方形成重佈線結構。
本發明實施例的一種製造半導體元件的方法，所述方法包括：在不暴露第一晶粒內之第一基底穿孔的情況下對所述第一晶粒以及第二晶粒進行薄化，其中在對所述第一晶粒進行薄化之前，所述第一晶粒混合接合至第一晶圓；在對所述第一晶粒以及所述第二晶粒進行薄化之後，將第一中介物穿孔鍍覆至所述第一晶圓上；由所述第一晶粒以及所述第一晶圓形成第一封裝體；由所述第二晶粒以及所述第一晶圓形成第二封裝體；將第二中介物穿孔鍍覆至載體晶圓上；用密封體密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔，其中所述密封體與所述第一中介物穿孔實體接觸；對所述密封體進行平坦化以暴露所述第一基底穿孔；在對所述密封體進行平坦化之後，藉由移除所述第一晶粒的一部分來暴露所述第一基底穿孔之側壁；以及用介電材料替換所述第一晶粒之所述部分。
101:第一半導體元件
103:第二半導體元件
105:第一基底
107:第一金屬化層
109:第一接合層
111:第一接合金屬
113:矽穿孔/基底穿孔
200:第一晶圓
201:第二基底
203:第二金屬化層
205:第二接合層
207:第二接合金屬
401:第一中介物穿孔
501:介電材料
503:第一封裝體
505:第二封裝體
601:第一載體基底
603:黏著層
605:聚合物層
607:第二中介物穿孔
701:黏著劑
801:密封體
1000:重佈線結構
1001:第一重佈線鈍化層
1003:第一重佈線穿孔
1005:第一重佈線層
1007:第二重佈線鈍化層
1009:第二重佈線層
1011:第三重佈線鈍化層
1013:第三重佈線層
1015:第四重佈線鈍化層
1017:第三外部連接件
1019:凸塊下金屬
1021:表面元件
1301:第三封裝體
1303:第四外部連接件
1701:第二介電材料
當結合附圖閱讀時，自以下實施方式最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，而任意地增加或減小各種特徵之尺寸。
圖1繪示根據一些實施例之第一半導體元件以及第二半導體元件。
圖2繪示根據一些實施例之第一半導體元件與第二半導體元件的接合。
圖3繪示根據一些實施例之薄化製程。
圖4繪示根據一些實施例之第一中介物穿孔的形成。
圖5繪示根據一些實施例之介電材料的置放。
圖6繪示根據一些實施例之第二中介物穿孔的形成。
圖7繪示根據一些實施例之第一封裝體以及第二封裝體的置放。
圖8繪示根據一些實施例之用密封體進行密封。
圖9繪示根據一些實施例之密封體的薄化。
圖10說明根據一些實施例之重佈線結構的形成。
圖11繪示根據一些實施例之載體之移除。
圖12A至圖12B繪示根據一些實施例之聚合物層的圖案化。
圖13繪示根據一些實施例之第三封裝體的接合。
圖14至圖18繪示根據一些實施例之基底在密封之後凹陷的另一實施例。
圖19至圖23繪示根據一些實施例之密封體與第一中介物穿孔接觸的另一實施例。
圖24至圖32繪示根據一些實施例之第一TIV以及第二TIV同時形成的另一實施例。
以下揭露內容提供用於實施本發明之不同特徵的多個不同實施例或實例。下文描述組件以及配置的特定實例以簡化本揭露內容。當然，此等組件以及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵以及第二特徵直接接觸地形成的實施例， 且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複是出於簡化及清楚之目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，可在本文中使用空間相對術語，諸如「在...下方」、「在...下面」、「下部」、「在...上方」、「上部」以及其類似者，以便於描述如圖式中所繪示之一個元件或特徵與另一元件或特徵之關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
現將描述關於系統晶片以及積體扇出型封裝體之實施例。然而，實施例並非意欲受限制，且可用於廣泛多種實施例中。
現就圖1而言，繪示了第一半導體元件101以及第二半導體元件103。第一半導體元件101以及第二半導體元件103中之每一者可為諸如記憶體裝置、邏輯裝置、功率裝置、此等之組合或經設計以結合封裝體內之其他裝置工作之類似裝置的半導體元件。然而，可利用任何合適的功能。
在一實施例中，第一半導體元件101以及第二半導體元件103中之每一者可包括第一基底105、第一主動元件(未單獨繪示)、第一金屬化層107、第一接合層109以及第一接合層109內之第一接合金屬111。第一基底105可包括經摻雜或未經摻雜的塊體矽，或絕緣層上矽(silicon-on-insulator；SOI)基底的主動層。一般而言，SOI基底包括諸如矽、鍺、矽鍺、SOI、絕緣層上矽鍺 (silicon germanium on insulator；SGOI)或其組合之半導體材料層。可使用之其他基底包含多層基底、梯度基底或混合定向基底。
第一主動元件包括可用於產生針對第一半導體元件101以及第二半導體元件103之設計的所需結構及功能要求之各種主動元件以及被動元件，諸如電容器、電阻器、電感器以及其類似者。可使用任何合適之方法在第一基底105內或在其上形成第一主動元件。
第一金屬化層107形成於第一基底105以及第一主動元件上方，且經設計以連接各種主動元件以形成功能電路。在一實施例中，第一金屬化層107由交替的介電質層以及導電材料層形成，且可經由任何合適製程(諸如，沈積、鑲嵌、雙鑲嵌等)形成。在一實施例中，可存在藉由至少一個層間介電層(interlayer dielectric layer；ILD)而與第一基底105分隔的四個金屬化層，但第一金屬化層107之確切數目視設計而定。
第一接合層109沈積於第一金屬化層107上方。第一接合層109可用於熔化接合(fusion bonding)(亦稱為氧化物-氧化物接合)。根據一些實施例，第一接合層109由諸如氧化矽、氮化矽或其類似者之含矽介電材料形成。可使用任何適合之方法來沈積第一接合層109，所述方法諸如CVD、高密度型電漿化學氣相沈積(high-density plasma chemical vapor deposition；HDPCVD)、PVD、原子層沈積(atomic layer deposition；ALD)或其類似方法。第一接合層109可例如在化學機械研磨(chemical mechanical polish；CMP)製程中平坦化。
第一接合金屬111可形成於第一接合層109內。在一實 施例中，第一接合金屬111可藉由首先在第一接合層109內形成開口而形成，首先藉由在第一接合層109之頂部表面上方塗覆光阻且圖案化所述光阻。隨後用光阻蝕刻第一接合層109以便形成開口。第一接合層109可藉由乾式蝕刻(例如，反應離子蝕刻(reactive ion etching；RIE)或中性束蝕刻(neutral beam etching；NBE))、濕式蝕刻或其類似方法加以蝕刻。
一旦已形成開口，即用第一接合金屬111填充第一接合層109內之所述開口。在一實施例中，第一接合金屬111可包括晶種層以及板金屬。晶種層可全面沈積於第一接合層109之頂部表面上方，且可包括銅層。視所需材料而定，可使用諸如濺鍍、蒸鍍或電漿增強型化學氣相沈積(plasma-enhanced chemical vapor deposition；PECVD)或其類似者之製程來沈積晶種層。板金屬可經由諸如電鍍或無電極鍍覆之鍍覆製程而沈積於晶種層上方。板金屬可包括銅、銅合金或其類似者。板金屬可為填充材料。障壁層(未單獨繪示)可在晶種層之前全面沈積於第一接合層109之頂部表面上方。障壁層可包括鈦、氮化鈦、鉭、氮化鉭或其類似者。
第一半導體元件101以及第二半導體元件103額外包含多個矽穿孔(through silicon via；TSV)113，所述矽穿孔113延伸穿過第一半導體元件101以及第二半導體元件103之第一基底105以便提供資料訊號之快速通路。在一實施例中，可藉由首先在第一基底105中形成矽穿孔(TSV)開口而形成基底穿孔113。可藉由塗覆及顯影合適的光阻(未繪示)，且移除第一基底105暴露於所需深度之部分而形成TSV開口。TSV開口可形成為至少比第 一基底105內及/或其上所形成之主動元件更深地延伸至第一基底105中，且延伸深度可大於第一基底105之最終所需高度。因此，雖然深度視整體設計而定，但深度可在距基底105上之主動元件約20微米至約200微米之間，諸如距基底105上之主動元件約50微米之深度。
一旦TSV開口已形成於第一基底105內，即可用內襯(liner)裝襯TSV開口。內襯可例如為由正矽酸四乙酯(tetraethylorthosilicate，TEOS)或氮化矽形成之氧化物，但可替代地使用任何合適之介電材料。內襯可使用電漿增強式化學氣相沈積(PECVD)製程而形成，但可替代地使用其他適合之製程，諸如物理氣相沈積或熱製程。此外，內襯可形成為約0.1微米與約5微米之間的厚度，諸如約1微米。
一旦已沿TSV開口之側壁以及底部形成內襯，即可形成障壁層(亦未單獨繪示)且可用第一導電材料填充TSV開口之剩餘部分。第一導電材料可包括銅，但可替代地使用其他適合之材料，諸如鋁、合金、摻雜多晶矽、其組合以及其類似者。可藉由將銅電鍍至晶種層(未圖示)上，填充且過量填充TSV開口來形成第一導電材料。一旦已填充TSV開口，即可經由諸如化學機械研磨(CMP)之平坦化製程來移除多餘的內襯、障壁層、晶種層以及超出TSV開口之第一導電材料，但可使用任何合適之移除製程。
一旦已製備TSV 113，即可將第一半導體元件101與第二半導體元件103彼此單體化。在一實施例中，可使用分離第一半導體元件101與第二半導體元件103之一或多個鋸條將第一半 導體元件101與第二半導體元件103單體化。然而，亦可使用任何合適之單體化方法，包括雷射切除或一或多種濕式蝕刻。在單體化之後，第一半導體元件101可具有約100微米之厚度、約30平方毫米之面積，但可使用任何合適之尺寸，且可將良裸晶粒(known good die)與缺陷晶粒分離。
圖2繪示第一半導體元件101與第二半導體元件103至第一晶圓200之接合。在一實施例中，第一晶圓200可為應用程式處理器晶圓，於其中形成半導體晶粒(未單獨繪示)以結合第一半導體元件101或第二半導體元件103來工作。然而，亦可使用任何合適之功能，諸如額外記憶體或其他功能。
第一晶圓200可包括第二基底201以及第二主動元件(圖2中未單獨繪示)。在一實施例中，第二基底201以及第二主動元件可類似於上文關於圖1所描述之第一基底105以及第一主動元件。舉例而言，第二基底201可為半導體基底，且第二主動元件可為形成於第二基底201上或其中之主動及被動元件。然而，可使用任何合適之基底及主動元件。
第一晶圓200亦可包括第二金屬化層203、第二接合層205以及第二接合金屬207。在一個實施例中，第二金屬化層203、第二接合層205以及第二接合金屬207可類似於如上文關於圖1所描述之第一金屬化層107、第一接合層109以及第一接合金屬111。舉例而言，第二接合金屬207可為在已形成第二接合層205之後置放於所述第二接合層205中之金屬。
在另一實施例中，第二接合金屬207以及第二接合層205形成為第二金屬化層203之部分。舉例而言，在被稱為通孔0 (via0)組態之組態中，第二接合層205可形成為上覆主動元件之初始介電層，而第二接合金屬207可形成於第二接合層205內且鄰接於主動元件。然而，可使用第二接合金屬207以及第二接合層205之任何合適之配置。
一旦已形成第二接合層205以及第二接合金屬207，即可將第一半導體元件101以及第二半導體元件103接合至第一晶圓200。在一實施例中，可使用例如混合接合製程將第一半導體元件101以及第二半導體元件103接合至第一晶圓200，由此第一接合層109接合至第二接合層205且第一接合金屬111接合至第二接合金屬207。在此實施例中，可首先利用例如乾處理、濕處理、電漿處理、暴露於惰性氣體、暴露於H2、暴露於N2、暴露於O2或其組合來活化第一晶圓200、第一半導體元件101以及第二半導體元件103之頂部表面。然而，可利用任何合適之活化製程。
在活化製程之後，可使用例如化學沖洗來清潔第一晶圓200、第一半導體元件101以及第二半導體元件103，且隨後將第一半導體元件101以及第二半導體元件103與第一晶圓200對準且置放成與其實體接觸。第一晶圓200、第一半導體元件101以及第二半導體元件103隨後經受熱處理以及接觸壓力，以將第一晶圓200混合接合至第一半導體元件101以及第二半導體元件103。舉例而言，第一晶圓200、第一半導體元件101以及第二半導體元件103可經受約200千帕或小於200千帕之壓力以及約200℃與約400℃之間的溫度，以使第一接合層109以及第二接合層205熔化。第一晶圓200、第一半導體元件101以及第二半導體元件103隨後可經受處於或高於第一接合金屬111以及第二接合金屬207 之材料之共熔點的溫度，例如約150℃與約650℃之間的溫度，以使金屬接合襯墊熔化。以此方式，第一晶圓200、第一半導體元件101以及第二半導體元件103之熔化形成混合接合之元件。在一些實施例中，接合晶粒經烘烤、退火、加壓或以其他方式處理，以加強或完成接合。
此外，雖然上文描述將第二接合金屬207描述為在第二金屬化層203內且將第一接合金屬111描述為在第一金屬化層107上方，但此意欲為說明性的且不意欲為限制性的。實際上，可使用任何合適組合，包含第一接合金屬111位於第一金屬化層107內(例如通孔0層內)。在其他實施例中，第一晶圓200可藉由直接表面接合、金屬-金屬接合或另一接合製程而接合至第一半導體元件101以及第二半導體元件103。直接表面接合製程經由在清潔及/或表面活化製程之後向所連接表面施加壓力、熱量及/或其他接合製程步驟，而產生氧化物-氧化物接合或基底-基底接合。在一些實施例中，第一晶圓200、第一半導體元件101以及第二半導體元件103藉由金屬-金屬接合而接合，其藉由使導電元件熔化來達成。可使用任何合適之接合製程。
圖3繪示對第一半導體元件101以及第二半導體元件103進行薄化以便暴露TSV 113。在一實施例中，可使用平坦化製程(諸如化學機械平坦化製程)來執行對第一半導體元件101以及第二半導體元件103之薄化，其中蝕刻劑以及磨料與研磨壓板一起使用以反應及研磨掉物料，直至形成平坦表面且暴露TSV 113。然而，亦可使用暴露TSV 113的任何其他合適之方法，諸如一系列一或多個蝕刻製程。在一實施例中，第一半導體元件101 以及第二半導體元件103可薄化至約20微米之厚度，但可使用任何合適之尺寸。
圖4繪示第一中介物穿孔(through interposer via；TIV)401至第二接合金屬207上之形成。在一實施例中，可藉由首先在第二接合金屬207上方(或視需要在分開置放之晶種層上方)置放且圖案化光阻(圖4中未單獨繪示)而形成第一TIV 401。在一實施例中，可使用例如旋塗技術來置放光阻。一旦處於適當位置，光阻即可接著藉由以下步驟來圖案化：使光阻暴露於經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此誘發光阻暴露於經圖案化光源的那些部分的物理變化。接著將顯影劑塗覆至暴露的光阻以利用所述物理變化，且取決於所要圖案而選擇性地移除光阻的暴露部分或光阻的未暴露部分。
在一實施例中，形成為光阻之圖案為用於第一TIV 401之圖案。第一TIV 401以此佈置形成，以便定位在第一半導體元件101以及第二半導體元件103之不同側上。然而，亦可使用用於第一TIV 401之圖案的任何合適之配置，諸如定位成使得第一半導體元件101以及第二半導體元件103位於第一TIV 401之相對側。
一旦已置放並圖案化光阻，即可在光阻內形成第一TIV 401。在一實施例中，第一TIV 401包括一或多種導電材料，諸如銅、鎢、其他導電金屬或其類似者，且可例如藉由電鍍、無電極鍍覆或其類似方法形成。在一實施例中，使用電鍍製程，其中第二接合金屬207以及光阻浸沒或浸潤於電鍍溶液中。第二接合金屬207表面電連接至外部DC電源之負極側，使得第二接合金屬 207充當電鍍製程中之陰極。諸如銅陽極的固體導電陽極亦浸潤於所述溶液中且附接至電源的正極側。來自陽極之原子溶解於所述溶液中，陰極(例如第二接合金屬207)自所述溶液獲取所溶解原子，藉此鍍覆光阻之開口內的第二接合金屬207之經暴露導電區域。
一旦已使用光阻以及第二接合金屬207形成第一TIV 401，即可使用合適的移除製程移除光阻。在一實施例中，可使用電漿灰化製程以移除光阻，藉此可升高光阻的溫度，直至光阻經歷熱分解且可被移除為止。然而，可替代地利用任何其他合適的製程，諸如濕式剝離。
在一實施例中，第一TIV 401可經形成具有約30微米之厚度。此外，第一TIV 401可經形成具有約50微米之寬度且具有約70微米之節距(pitch)。然而，可利用任何合適之尺寸。
在另一實施例中，第一TIV 401可以不剛好形成為圓形通孔，而是可形成為各種形狀。在一個此類實施例中，第一TIV 401可形成為鰭片形狀，其中所述鰭片形狀的長度大於第一半導體元件101以及第二半導體元件103的長度。舉例而言，第一TIV 401可具有約1毫米與約30毫米之間(諸如約10毫米)的長度，且亦可具有約10微米與約50微米之間(諸如約30微米)的寬度。然而，可利用任何合適之尺寸。
圖5繪示，一旦已形成第一TIV 401，即可使(第一半導體元件101以及第二半導體元件103兩者上之)第一基底105凹陷(recess)。在一實施例中，可使用例如一或多種蝕刻製程，諸如濕式蝕刻製程或乾式蝕刻製程，來使第一基底105凹陷。然 而，可利用使第一基底105凹陷以使得TSV 113遠離第一基底105延伸之任何合適方法。
一旦TSV 113遠離第一基底105延伸，即可將第一半導體元件101、第二半導體元件103以及第一TIV 401覆蓋在介電材料501內。在一實施例中，介電材料501可為諸如低溫聚醯亞胺材料之介電質，但亦可利用任何其他合適的介電質，諸如PBO、密封體、此等之組合或其類似者。
一旦已置放並固化介電材料501，即可對第一晶圓200進行薄化且隨後單體化。在一實施例中，可利用例如平坦化製程(諸如化學機械平坦化製程)來薄化第一晶圓200之背面。然而，亦可利用用於薄化第一晶圓200的任何合適製程，諸如一系列一或多種蝕刻或研磨與蝕刻之組合。
在已薄化第一晶圓200之後，第一晶圓200可經單體化以形成第一封裝體503(例如系統積體電路封裝體(system on integrated circuit package；SoIC))以及第二封裝體505。在一實施例中，使用一或多個鋸條對第一晶圓200進行單體化。然而，亦可使用任何合適之單體化方法，包括雷射切除或一或多種濕式蝕刻。
圖6繪示具有黏著層603之第一載體基底601以及黏著層603上方之聚合物層605。在一實施例中，第一載體基底601包括例如矽類材料，諸如玻璃或氧化矽，或其他材料，諸如氧化鋁、此等材料中任一者之組合或其類似者。第一載體基底601為平坦的，以適合諸如第一封裝體503以及第二封裝體505(圖6中未繪示，但在上文圖5中繪示並論述)之半導體元件的附接。
黏著層603置放於第一載體基底601上，以便輔助覆疊結構(例如，聚合物層605)之黏附。在一實施例中，黏接層603可包括光熱轉換(light to heat conversion；LTHC)材料或紫外線膠，其在暴露於紫外光時失去其黏著特性。然而，亦可使用其他類型之黏著劑，諸如壓敏黏著劑、輻射可固化黏著劑、環氧樹脂、此等之組合或其類似者。黏著層603可以在壓力下可易於變形之半液體或膠形式置放於第一載體基底601上。
聚合物層605置放在黏著層603上方，且用於例如在已附接第一封裝體503以及第二封裝體505之後，為第一封裝體503以及第二封裝體505提供保護。在一實施例中，聚合物層605可為聚苯并噁唑(PBO)，但可替代地利用任何合適之材料，諸如聚醯亞胺或聚醯亞胺衍生物。可使用例如旋塗製程將聚合物層605置放成具有約2微米與約15微米之間的厚度，諸如約5微米，但可替代地使用任何合適之方法以及厚度。
晶種層(未單獨繪示)形成於聚合物層605上方。晶種層為導電材料之薄層，其在後續處理步驟期間輔助形成較厚層。晶種層可包括約500埃(Å)厚的鈦層，接著為約3,000埃厚的銅層。視所要材料而定，可使用諸如濺鍍、蒸鍍或PECVD製程之製程產生晶種層。晶種層可形成為具有約0.3微米與約1微米之間的厚度，諸如約0.5微米。
一旦形成晶種層，即在晶種層上方置放且圖案化光阻(亦未繪示)。在一實施例中，可使用例如乾膜疊層製程或旋塗技術，將光阻在晶種層上置放成具有約50微米與約250微米之間的高度，諸如約240微米。一旦處於適當位置，光阻即可接著藉由 以下步驟來圖案化：使光阻暴露於經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此誘發光阻暴露於經圖案化光源的那些部分的物理變化。接著將顯影劑塗覆至暴露的光阻以利用所述物理變化，且取決於所要圖案而選擇性地移除光阻的暴露部分或光阻的未暴露部分。
在一實施例中，形成為光阻之圖案為用於第二TIV 607之圖案。第二TIV 607以此佈置形成，以便定位在隨後附接之裝置(諸如第一封裝體503以及第二封裝體505)之不同側上。然而，可替代地利用用於第二TIV 607之圖案的任何合適之配置，諸如定位成使得第一封裝體503以及第二封裝體505位於第二TIV 607之相對側。
第二TIV 607形成於光阻內。在一實施例中，第二TIV 607包括一或多種導電材料，諸如銅、鎢、其他導電金屬或其類似者，且可例如藉由電鍍、無電極鍍覆或其類似方法形成。在一實施例中，使用電鍍製程，其中晶種層以及光阻浸沒或浸潤於電鍍溶液中。晶種層表面電連接至外部DC電源的負極側，使得晶種層在電鍍製程中充當陰極。諸如銅陽極的固體導電陽極亦浸潤於所述溶液中且附接至電源的正極側。來自陽極的原子溶解於所述溶液中，例如晶種層之陰極自所述溶液獲取溶解的原子，藉此鍍覆光阻之開口內的晶種層之經暴露導電區域。
一旦已使用光阻以及晶種層形成第二TIV 607，即可使用合適的移除製程移除光阻。在一實施例中，可使用電漿灰化製程以移除光阻，藉此可升高光阻的溫度，直至光阻經歷熱分解且可被移除為止。然而，可替代地利用任何其他合適的製程，諸如 濕式剝離。光阻的移除可暴露晶種層的底層部分。
一旦已形成第二TIV 607，則接著移除晶種層之經暴露部分。在一實施例中，可藉由例如濕式蝕刻製程或乾式蝕刻製程來移除晶種層之經暴露部分(例如，第二TIV 607未覆蓋的那些部分)。舉例而言，在乾式蝕刻製程中，可使用第二TIV 607作為罩幕將反應物導向晶種層。可替代地，蝕刻劑可經噴塗或以其他方式與晶種層接觸以便移除晶種層之經暴露部分。在已蝕刻掉晶種層之經暴露部分之後，暴露聚合物層605的在第二TIV 607之間的一部分。第二TIV 607可形成為具有約180微米與約200微米之間的高度，其中臨界尺寸為約190微米且節距為約300微米。
圖7繪示將第一封裝體503以及第二封裝體505置放於具有例如黏著劑701之聚合物層605上。在一實施例中，可使用例如取放式製程(pick and place process)來置放第一封裝體503以及第二封裝體505。然而，可利用置放第一封裝體503以及第二封裝體505的任何合適方法。
圖8繪示對第一封裝體503及第二封裝體505以及第二TIV 607進行密封。所述密封可在模製元件(圖8中未單獨繪示)中執行，模製元件可包括頂部模製部分以及可與頂部模製部分分離的底部模製部分。在將頂部模製部分降低以鄰近於底部模製部分時，可形成用於第一載體基底601、第二TIV 607、第一封裝體503以及第二封裝體505之模製空腔。
在密封製程期間，可將頂部模製部分置放成鄰近於底部模製部分，藉此將第一載體基底601、第二TIV 607、第一封裝體503以及第二封裝體505圍封於模製空腔內。一旦經圍封，頂部模 製部分以及底部模製部分即可形成氣密密封，以便控制氣體的流入及氣體自模製空腔的流出。一旦經密封，即可將密封體801置放於模製空腔內。密封體801可為模製化合物樹脂，諸如聚醯亞胺、PPS、PEEK、PES、耐熱晶體樹脂、此等材料之組合或其類似者。可在頂部模製部分與底部模製部分對準之前將密封體801置放於模製空腔內，或可經由注射口將其注射至模製空腔中。
一旦密封體801已置放於模製空腔中使得密封體801密封第一載體基底601、第二TIV 607、第一封裝體503以及第二封裝體505，則可固化密封體801以便硬化密封體801以用於最佳保護。雖然準確的固化製程至少部分取決於為密封體801所選擇之特定材料，但在選擇模製化合物作為密封體801之實施例中，固化可經由諸如將密封體801加熱至約100℃至約130℃之間(諸如，約125℃)持續約60秒至約3000秒(諸如，約600秒)的製程而發生。另外，引發劑及/或催化劑可包含於密封體801內以更好地控制固化製程。
然而，如於本領域具有通常知識者將認識到，上文所描述之固化製程僅為示例性製程，且不意欲限制當前實施例。可替代地使用其他固化製程，諸如輻照或甚至允許密封體801在環境溫度下硬化。可使用任何合適的固化製程，且所有此等製程全部意欲包含於本文中所論述的實施例的範疇內。
圖9繪示對密封體801進行薄化以暴露第二TIV 607、第一TIV 401、第一半導體元件101以及第二半導體元件103以供進一步處理。可例如使用機械研磨或CMP製程來進行薄化，其中利用化學蝕刻劑以及磨料來反應並研磨掉密封體801、第一半導體 元件101以及第二半導體元件103，直至已暴露第二TIV 607、第一TIV 401以及TSV 113為止。因此，第二TIV 607、第一TIV 401以及TSV 113可具有亦與密封體801共面的平坦表面。在一實施例中，繼續對密封體801進行薄化直至密封體具有約160微米之高度為止。
然而，雖然上文所描述之CMP製程呈現為一個說明性實施例，但其不意欲限於所述實施例。任何其他合適之移除製程可替代地用以薄化密封體801、第一半導體元件101以及第二半導體元件103且暴露TSV 113。舉例而言，可替代地利用一系列化學蝕刻。此製程及任何其他合適製程可替代地用以薄化密封體801、第一半導體元件101以及第二半導體元件103，且所有此等製程充分意欲包含於實施例之範疇內。
圖10繪示具有一或多個層之重佈線結構1000在密封體801上方之形成。在一實施例中，可藉由首先在密封體801上方形成第一重佈線鈍化層1001來形成重佈線結構1000。在一實施例中，第一重佈線鈍化層1001可為聚苯并噁唑(PBO)，但可替代地利用任何合適之材料，諸如聚醯亞胺或聚醯亞胺衍生物，諸如低溫固化的聚醯亞胺。可使用例如旋塗製程將第一重佈線鈍化層1001置放成具有約5微米與約17微米之間的厚度，諸如約7微米，但可替代地使用任何合適之方法以及厚度。
一旦已形成第一重佈線鈍化層1001，即可穿過第一重佈線鈍化層1001形成第一重佈線穿孔1003，以與第一半導體元件101、第二半導體元件103、第一TIV 401以及第二TIV 607形成電連接。在一實施例中，可藉由使用例如金屬鑲嵌製程來形成第 一重佈線穿孔1003，其中首先使用例如光微影罩幕及蝕刻製程圖案化第一重佈線鈍化層1001以形成開口，或在第一重佈線鈍化層1001之材料為感光性的情況下暴露第一重佈線鈍化層1001之材料且對其進行顯影。一旦經圖案化，即可用諸如銅之導電材料填充開口，且使用例如平坦化製程(諸如化學機械研磨)來移除任何多餘的材料。然而，可利用任何合適之製程或材料。
在已形成第一重佈線穿孔1003之後，第一重佈線層1005形成於第一重佈線穿孔1003上方且與其電連接。在一實施例中，第一重佈線層1005可藉由首先經由諸如CVD或濺鍍之合適形成製程而形成鈦銅合金之晶種層(未圖示)來形成。接著可形成光阻(亦未圖示)以覆蓋晶種層，且光阻可接著經圖案化以暴露晶種層之位於第一重佈線層1005需要位於之處的那些部分。
一旦光阻已形成及經圖案化，諸如銅之導電材料即可經由諸如鍍覆之沈積製程形成於晶種層上。導電材料可形成為具有約1微米與約10微米之間的厚度，諸如約4微米。然而，雖然所論述的材料及方法適合於形成導電材料，但此等材料僅為示例性的。可替代地使用任何其他合適的材料(諸如，AlCu或Au)及任何其他合適的形成製程(諸如，CVD或PVD)以形成第一重佈線層1005。
一旦已形成導電材料，即可經由諸如化學剝離及/或灰化之合適移除製程來移除光阻。另外，在移除光阻之後，可經由例如使用導電材料作為罩幕的合適蝕刻製程移除晶種層的由光阻覆蓋的那些部分。
選擇性地，必要時，在已形成第一重佈線層1005之後， 可對第一重佈線層1005進行表面處理以幫助保護第一重佈線層1005。在一實施例中，表面處理可為諸如電漿處理之除渣(descum)處理，其中第一重佈線層1005之表面暴露於例如氬氣、氮氣、氧氣或混合氬/氮/氧(Ar/N2/O2)周圍環境之電漿，以改良第一重佈線層1005與上覆層(例如，第二重佈線鈍化層1007)之間的界面黏著力。然而，可利用任何合適之表面處理。
在已形成第一重佈線層1005之後，第二重佈線鈍化層1007可形成且經圖案化以幫助分隔第一重佈線層1005。在一實施例中，第二重佈線鈍化層1007可類似於第一重佈線鈍化層1001，諸如為正型PBO，或其可不同於第一重佈線鈍化層1001，諸如為負型材料，諸如為低溫固化的聚醯亞胺。第二重佈線鈍化層1007可置放成具有約7微米的厚度。一旦處於適當位置，即可使用例如光微影罩幕及蝕刻製程來圖案化第二重佈線鈍化層1007以形成開口，或在第二重佈線鈍化層1007之材料為感光性的情況下暴露第二重佈線鈍化層1007之材料且對其進行顯影。然而，可利用任何合適之材料及方法。
在第二重佈線鈍化層1007已經圖案化之後，第二重佈線層1009可經形成以延伸穿過第二重佈線鈍化層1007內形成之開口且與第一重佈線層1005形成電連接。在一實施例中，可使用類似於第一重佈線層1005之材料及製程形成第二重佈線層1009。舉例而言，晶種層可由經圖案化光阻塗覆並覆蓋，諸如銅之導電材料可塗覆至所述晶種層上，可移除經圖案化光阻，且可使用所述導電材料作為罩幕來蝕刻所述晶種層。在一實施例中，第二重佈線層1009經形成為具有約4微米的厚度。然而，可使用 任何合適的材料或製造製程。
在已形成第二重佈線層1009之後，將第三重佈線鈍化層1011塗覆於第二重佈線層1009上以幫助分隔且保護第二重佈線層1009。在一實施例中，第三重佈線鈍化層1011可由與第二重佈線鈍化層1007類似的材料以及類似的方式形成，其厚度約7微米。舉例而言，第三重佈線鈍化層1011可由已如上文關於第二重佈線鈍化層1007所描述的經塗覆且圖案化之PBO或低溫固化的聚醯亞胺形成。然而，可利用任何合適的材料或製造製程。
在第三重佈線鈍化層1011已經圖案化之後，第三重佈線層1013可經形成以延伸穿過第三重佈線鈍化層1011內形成之開口且與第二重佈線層1009形成電連接。在一實施例中，可使用類似於第一重佈線層1005之材料及製程形成第三重佈線層1013。舉例而言，晶種層可由經圖案化光阻塗覆並覆蓋，諸如銅之導電材料可塗覆至所述晶種層上，可移除經圖案化光阻，且可使用所述導電材料作為罩幕來蝕刻所述晶種層。在一實施例中，第三重佈線層1013經形成為具有5微米的厚度。然而，可使用任何合適的材料或製造製程。
在已形成第三重佈線層1013之後，第四重佈線鈍化層1015可形成於第三重佈線層1013以幫助分隔且保護第三重佈線層1013。在一實施例中，第四重佈線鈍化層1015可由與第二重佈線鈍化層1007類似的材料以及類似的方式形成。舉例而言，第四重佈線鈍化層1015可由已如上文關於第二重佈線鈍化層1007所描述的經塗覆且圖案化之PBO或低溫固化的聚醯亞胺形成。在一實施例中，第四重佈線鈍化層1015經形成為具有約8微米的厚 度。然而，可利用任何合適的材料或製造製程。
圖10另外繪示形成凸塊下金屬1019以及第三外部連接件1017以與第三重佈線層1013形成電性接觸。在一實施例中，凸塊下金屬1019可各自包括三個導電材料層，諸如鈦層、銅層以及鎳層。然而，於本領域具有通常知識者將認識到，存在適於形成凸塊下金屬1019的多種合適之材料及層配置，諸如鉻/鉻銅合金/銅/金之配置、鈦/鈦鎢/銅之配置，或銅/鎳/金之配置。可用於凸塊下金屬1019的任何合適之材料或材料層完全意欲包含於實施例之範疇內。
在一實施例中，凸塊下金屬1019藉由在第三重佈線層1013上方且沿著穿過第四重佈線鈍化層1015之開口內部形成每一層而產生。可使用諸如電化學鍍覆的鍍覆製程來執行每一層的形成，但取決於所要材料，可使用其他形成製程，諸如濺鍍、蒸鍍或PECVD製程。凸塊下金屬1019可形成為具有在約0.7微米至約10微米之間的厚度，諸如約5微米。
在一實施例中，第三外部連接件1017可置放於凸塊下金屬1019上，且可為包括諸如焊料之共熔材料的球狀柵格陣列(ball grid array；BGA)，但可替代地使用任何合適材料。在第三外部連接件1017為焊球之實施例中，第三外部連接件1017可使用諸如直接落球(ball drop)製程之落球方法來形成。在另一實施例中，可藉由首先經由諸如蒸鍍、電鍍、印刷、焊料轉移之任何合適方法形成錫層，且隨後執行回焊以將材料塑形成所要凸塊形狀來形成焊球。一旦已形成第三外部連接件1017，便可執行測試以確保結構適合於進一步處理。
此外，表面元件1021亦可置放成經由凸塊下金屬化物1019與第三重佈線層1013接觸。表面元件1021可用於為第一封裝體503、第二封裝體505或整體封裝體提供額外功能或程式設計。在一實施例中，表面元件1021可為表面黏著元件(surface mount device；SMD)或積體被動元件(integrated passive device；IPD)，其包括諸如電阻器、電感器、電容器、跨接線、此等各者之組合或其類似者的被動元件，所述被動元件需要連接至且結合第一封裝體503或第二封裝體505或封裝體的其他部件而利用。
可例如藉由依序將表面元件1021之連接件(諸如焊球)浸漬於焊劑中，且隨後使用取放工具以將表面元件1021之所述連接件與凸塊下金屬1019中之個別者實體對準，而將表面元件1021連接至凸塊下金屬1019。在表面元件1021使用諸如焊球的連接件的一實施例中，一旦表面元件1021已置放，即可執行回焊製程，以便實體地接合表面元件1021與下層凸塊下金屬1019，且可執行焊劑清潔。然而，可利用任何其他合適的連接件或連接製程，諸如金屬-金屬接合或類似者。一旦接合，即可塗覆底填充材料。
圖11繪示第一載體基底601與第一封裝體503以及第二封裝體505之剝離。在一實施例中，第三外部連接件1017且因此包含第一半導體元件101及第二半導體元件103的結構可附接至環結構(圖11中未單獨繪示)。環結構可為意欲在剝離製程期間及之後為結構提供支撐及穩定性的金屬環。在一實施例中，第三外部連接件1017使用例如紫外膠帶(圖11中亦未繪示)附接至環結構，但可替代地使用任何其他合適的黏著劑或附接件。
一旦第三外部連接件1017且因此包含第一半導體元件 101以及第二半導體元件103之結構附接至環結構，第一載體基底601便可使用例如熱製程以改變黏著層603之黏著特性而自包含第一半導體元件101以及第二半導體元件103之結構剝離。在特定實施例中，諸如紫外(ultraviolet；UV)雷射、二氧化碳(carbon dioxide；CO2)雷射或紅外(infrared；IR)雷射之能量源用以照射並加熱黏著層603，直至黏著層603喪失其至少一些黏著特性為止。一旦經執行，第一載體基底601及黏著層603可與包括第三外部連接件1017、第一半導體元件101以及第二半導體元件103之結構實體分離，並自所述結構移除。
然而，雖然環結構可用於支撐第三外部連接件1017，但此描述僅為可使用的一種方法且並不意欲限制所述實施例。在另一實施例中，第三外部連接件1017可使用例如第一膠黏劑而附接至第二托架基底。在一實施例中，第二托架基底類似於第一載體基底601，但其亦可不同。一旦經附接，黏著層603即可經輻照且黏著層603及第一載體基底601可經實體移除。
圖12A至圖12B繪示對聚合物層605進行圖案化以暴露第二TIV 607。在一實施例中，聚合物層605可使用例如雷射鑽孔方法而圖案化。在此方法中，諸如光熱轉換(LTHC)層或水溶性保護膜(hogomax)層(圖12A中未單獨繪示)之保護層首先沈積於聚合物層605上方。一旦受到保護，雷射便導向聚合物層605之需要被移除以便暴露下伏第二TIV 607之那些部分。在雷射鑽孔製程期間，鑽孔能量可在0.1毫焦至約30毫焦之範圍內，且相對於聚合物層605之法線之鑽孔角度為約0度(垂直於聚合物層605)至約85度。在一實施例中，可形成圖案化以將第二TIV 607 上方之開口形成為具有約100微米與約300微米之間的寬度，諸如約200微米。
在另一實施例中，聚合物層605可藉由以下操作形成：首先將光阻(圖12A中未單獨繪示)塗覆至聚合物層605，且接著將光阻暴露於經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此誘發光阻的暴露於經圖案化光源的那些部分之物理變化。顯影劑接著塗覆至經暴露光阻以利用所述物理變化，且取決於所要圖案而選擇性地移除光阻之經暴露部分或光阻之未暴露部分，且聚合物層605之下伏暴露部分用例如乾式蝕刻製程移除。然而，可利用用於圖案化聚合物層605的任何其他合適方法。
圖12B繪示圖12A之結構的穿過圖12A中之線B-B'的自上而下視圖。如可看出，在此實施例中，第一TIV 401呈穿過中介物鰭片(through interposer fin)之形狀，且位於第一半導體元件101之相對側上。此外，密封體801密封第一半導體元件101以及第二TIV 607兩者。
圖13繪示第三封裝體1301經由聚合物層605與第二TIV 607之接合。在一實施例中，第三封裝體1301可包括第三基底、第三半導體元件、第四半導體元件(接合至第三半導體元件)、第二密封體以及第四外部連接件1303。在一實施例中，第三基底可為例如封裝體基底，其包括將第三半導體元件以及第四半導體元件連接至第二TIV 607的內部互連件(例如，基底穿孔)。
在另一實施例中，第三基底可為中介物，其用作將第三半導體元件以及第四半導體元件連接至第二TIV 607的中間基 底。在此實施例中，第三基底可為例如經摻雜或未經摻雜的矽基底或絕緣層上矽(SOI)基底之主動層。然而，第三基底亦可為玻璃基底、陶瓷基底、聚合物基底或可提供合適保護及/或互連功能的任何其他基底。此等及任何其他合適材料可用於第三基底。
第三半導體元件可為經設計用於預期目的之半導體元件，諸如為記憶體晶粒(例如，DRAM晶粒)、邏輯晶粒、中央處理單元(central processing unit；CPU)、此等之組合或其類似者。在一實施例中，第三半導體元件在其中包括積體電路裝置，諸如電晶體、電容器、電感器、電阻器、第一金屬化層(圖中未示)以及其類似者，以按需要用於特定功能。在一實施例中，第三半導體元件經設計及製造以與第一半導體元件101及/或第二半導體元件103結合或並行地運作。
第四半導體元件可類似於第三半導體元件。舉例而言，第四半導體元件可為經設計以用於預期目的(例如，DRAM晶粒)且包括用於所需功能之積體電路裝置的半導體元件。在一實施例中，第四半導體元件經設計以與第一半導體元件101、第二半導體元件103及/或第三半導體元件結合或並行地運作。然而，可利用任何合適的功能。
第四半導體元件可接合至第三半導體元件。在一實施例中，第四半導體元件僅與第三半導體元件實體接合，諸如藉由使用黏著劑。在此實施例中，第四半導體元件以及第三半導體元件可使用例如電線接合而電連接至第三基底，但可替代地利用任何合適之電接合。
可替代地，第四半導體元件可實體且電性地接合至第三 半導體元件。在此實施例中，第四半導體元件可包括第五外部連接件(圖13中未單獨繪示)，其與第三半導體元件上之第六外部連接件(圖13中亦未單獨繪示)連接，以便使第四半導體元件與第三半導體元件互連。
第二密封體可用於密封且保護第三半導體元件、第四半導體元件以及第三基底。在一實施例中，第二密封體可為模製化合物且可如上文關於密封體801所描述而置放。舉例而言，第三半導體元件、第四半導體元件以及第三基底可與第二密封體一起置放於模製元件中。然而，可利用密封第三半導體元件、第四半導體元件以及第三基底的任何合適方法。
在一實施例中，第四外部連接件1303可經形成以提供第三基底與(例如)第二TIV 607之間的外部連接。第四外部連接件1303可為接觸凸塊，諸如微凸塊或控制崩潰晶片連接(controlled collapse chip connection；C4)凸塊，且可包括諸如錫之材料或諸如銀或銅之其他合適材料。在第四外部連接件1303為錫焊料凸塊之一實施例中，可藉由首先經由諸如蒸鍍、電鍍、印刷、焊料轉移、植球等之任何合適方法將錫層形成為具有例如約100微米之厚度，來形成第四外部連接件1303。一旦錫層已形成於結構上，即可執行回焊以便將材料塑形成所要凸塊形狀。
一旦已形成第四外部連接件1303，則可將第四外部連接件1303與第二TIV 607對準且置放於其上方，並且執行接合。舉例而言，在第四外部連接件1303為焊料凸塊之實施例中，接合製程可包括回焊製程，其中使第四外部連接件1303之溫度升高至第四外部連接件1303將液化且流動的點，藉此一旦第四外部連接件 1303重新凝固便將第三封裝體1301接合至第二TIV 607。
藉由利用本文所描述之實施例，可藉由積體扇出型製程達成低成本系統級封裝(system-in-package；SiP)方案。此方案藉由針對晶圓級封裝體上之晶片實施晶片-晶圓良裸晶粒而整合所有功能性晶片。此系統亦提供不均勻、均勻以及多晶片堆疊之解決方案，同時仍考慮到可撓性的晶片尺寸整合。舉例而言，僅良裸晶粒、分裂或分割晶片可用以節省成本，同時仍提供良好熱耗散且增強信號傳輸效能。此外，可實施晶片-晶圓或晶圓-晶圓接合製程。
圖14至圖18繪示第一半導體元件101以及第二半導體元件103內之第一基底105之凹陷操作(上文關於圖5所描述)延遲至製程期間稍晚時間的另一實施例。就圖14而言，除本文所描述之改變外，步驟與上文關於圖1至圖7所描述相同。在第一實施例中，對第一基底105進行薄化(上文關於圖3所描述)，使得第一基底105不暴露所述第一基底105內之TSV 113。舉例而言，可進行薄化使得第一半導體元件101以及第二半導體元件103具有約30微米的厚度，但可利用任何合適之厚度。此外，圖14繪示，一旦已進行薄化，則可繼續製程之其餘部分，且可將密封體801置放於第一封裝體503、第二封裝體505以及第二TIV 607周圍。
圖15繪示，一旦已置放密封體801，即對密封體801進行薄化，以暴露第二TIV 607以及第一TIV 401，同時亦暴露第一半導體元件101以及第二半導體元件103內之TSV 113。可例如使用機械研磨或CMP製程來進行薄化，其中利用化學蝕刻劑以及 磨料來反應並研磨掉密封體801、第一半導體元件101以及第二半導體元件103，直至已暴露第二TIV 607、第一TIV 401以及TSV 113為止。因此，第二TIV 607、第一TIV 401以及TSV 113可具有亦與密封體801共面的平坦表面。
圖16繪示，在對密封體801進行薄化之後使第一基底105凹陷。在一實施例中，第一基底105之凹陷可如上文關於圖5所描述來執行，諸如藉由利用濕式蝕刻製程或乾式蝕刻製程以移除第一基底105之部分，使得TSV 113遠離第一基底105延伸。此外，用於凹陷操作之蝕刻劑可為對第一基底105之材料具有選擇性的，使得最少量的周圍材料或無周圍材料(諸如介電材料501)被移除。因此，凹陷在介電材料501內形成為具有約0.5微米與約5微米之間的深度，諸如約2微米，其中TSV 113延伸至介電材料501內之凹陷中。
圖17繪示第二介電材料1701在凹陷內及TSV 113上方之置放。在一實施例中，第二介電材料1701可類似於介電材料501，諸如為低溫固化的聚醯亞胺材料，但可利用任何合適的材料。一旦已使用例如旋塗製程置放第二介電材料1701，即可類似於介電材料501固化第二介電材料1701。
此外，圖17繪示，一旦已置放且固化第二介電材料1701，即對第二介電材料1701進行平坦化以暴露TSV 113。在一實施例中，使用化學機械研磨製程對第二介電材料1701進行平坦化，但可利用任何合適之平坦化製程。藉由對第二介電材料1701進行平坦化，第二介電材料1701與TSV 113、密封體801、第一TIV 401以及第二TIV 607共面。
圖18繪示，一旦第二介電材料1701經平坦化且第一TIV 401經暴露，即可執行如上文關於圖10至圖14所描述之其餘步驟。舉例而言，可形成重佈線結構1000，置放第四外部連接件1303，且可接合第三封裝體1301。然而，可執行任何合適之步驟。
圖19至圖22繪示其中第一基底105之凹陷操作延遲至密封之後的另一實施例。然而，在此實施例中，介電材料501之塗覆亦不在塗覆密封體801之前進行。首先參看圖19，除介電材料501不在製程中此刻塗覆外，步驟與上文關於圖14至圖18所描述相同。因此，當第一封裝體503以及第二封裝體505置放於聚合物層605上時，第一TIV 401保持暴露且TSV 113未暴露。此外，在塗覆密封體801(如上文關於圖8所描述)時，密封體801將與第一TIV 401以及第二TIV 607兩者實體接觸。特定言之，在密封體801置放於模製腔室中時，密封體801將在第二TIV 607、第一半導體元件101以及第二半導體元件103之間流動。
圖20繪示對密封體801進行薄化以暴露第二TIV 607以及第一TIV 401，同時亦暴露第一半導體元件101以及第二半導體元件103內之TSV 113。可例如使用機械研磨或CMP製程來進行薄化，其中利用化學蝕刻劑以及磨料來反應並研磨掉密封體801、第一半導體元件101以及第二半導體元件103，直至已暴露第二TIV 607、第一TIV 401以及TSV 113為止。因此，第二TIV 607、第一TIV 401以及TSV 113可具有亦與密封體801共面的平坦表面。
圖21繪示第一基底105之凹陷。在一實施例中，第一基底105之凹陷可如上文關於圖5所描述執行，諸如藉由利用濕 式蝕刻製程或乾式蝕刻製程以移除第一基底105之部分，使得TSV113遠離第一基底105延伸。此外，用於凹陷操作之蝕刻劑可為對第一基底105之材料具有選擇性的，使得最少量的周圍材料或無周圍材料(諸如密封體801)被移除。因此，凹陷形成於密封體801內，其中TSV 113延伸至密封體801內之凹陷中。
圖22繪示第二介電材料1701在凹陷內及TSV 113上方之置放。在一實施例中，第二介電材料1701可類似於介電材料501，諸如為低溫固化的聚醯亞胺材料，但可利用任何合適的材料。一旦已使用例如旋塗製程置放第二介電材料1701，即可類似於介電材料501固化第二介電材料1701。
此外，圖22繪示，一旦已置放且固化第二介電材料1701，即對第二介電材料1701進行平坦化以暴露TSV 113。在一實施例中，使用化學機械研磨製程對第二介電材料1701進行平坦化，但可利用任何合適之平坦化製程。藉由對第二介電材料1701進行平坦化，第二介電材料1701與TSV 113、密封體801、第一TIV 401以及第二TIV 607共面。
圖23繪示，一旦第二介電材料1701經平坦化且第一TIV 401經暴露，即可執行如上文關於圖10至圖14所描述之其餘步驟。舉例而言，可形成重佈線結構1000，置放第四外部連接件1303，且可接合第三封裝體1301。然而，可執行任何合適之步驟。
圖24至圖32繪示第一TIV 401與第二TIV 607(圖24中未繪示)彼此同時形成的另一實施例。在此實施例中，且首先參看圖24，第一半導體元件101以及第二半導體元件103如上文關於圖2所描述接合至第二接合層205以及第二接合金屬207。舉 例而言，可使用例如混合接合製程來接合第一半導體元件101以及第二半導體元件103。然而，可使用任何合適之接合製程。
此外，圖24繪示第一半導體元件101以及第二半導體元件103之薄化。在一實施例中，可使用諸如化學機械研磨(CMP)製程之平坦化製程對第一半導體元件101以及第二半導體元件103進行薄化，但可利用任何合適之製程。然而，在此實施例中，基底穿孔113並未由平坦化製程暴露，且基底穿孔113仍被半導體材料覆蓋。
圖25繪示，一旦第一半導體元件101以及第二半導體元件已經薄化，即可對第一晶圓200進行薄化且隨後進行單體化。在一實施例中，可利用例如平坦化製程(諸如化學機械平坦化製程)來薄化第一晶圓200之背面。然而，亦可利用用於薄化第一晶圓200的任何合適製程，諸如一系列一或多種蝕刻或研磨與蝕刻之組合。
在已薄化第一晶圓200之後，第一晶圓200可經單體化以形成第一封裝體503(例如系統積體電路封裝體(SoIC))以及第二封裝體505。在一實施例中，使用一或多個鋸條對第一晶圓200進行單體化。然而，亦可使用任何合適之單體化方法，包括雷射切除或一或多種濕式蝕刻。
此外，圖25繪示，在此實施例之製程中之此時，第一TIV 401尚未形成。實際上，第二接合金屬207中之某些者(並未接合至第一封裝體503或第二封裝體505的那些)在單體化製程期間保持暴露。因此，單體化製程在不存在第一TIV 401的情況下發生。
圖26繪示第一封裝體503以及第二封裝體505至具有例如黏著劑701之聚合物層605上的置放。在一實施例中，可使用例如取放式製程來置放第一封裝體503以及第二封裝體505。然而，可利用置放第一封裝體503以及第二封裝體505的任何合適方法。
此外，圖26繪示，在此實施例之製程中之此時，第一TIV 401仍尚未形成。因此，第一封裝體503以及第二封裝體505之置放亦在形成第二TIV 607之前執行。因此，光阻之置放以及上文描述為用以形成第二TIV 607之鍍覆製程延遲至製程中稍晚時間(下文進一步描述)。
圖27繪示第一TIV 401以及第二TIV 607兩者之同時形成。在一實施例中，為起始第一TIV 401以及第二TIV 607兩者之形成，在聚合物層605、第一封裝體503以及第二封裝體505上方形成晶種層(未單獨繪示)。晶種層為導電材料之薄層，其在後續處理步驟期間輔助形成較厚層。晶種層可包括約500埃厚的鈦層，接著為約3,000埃厚的銅層。視所要材料而定，可使用諸如濺鍍、蒸鍍或PECVD製程之製程產生晶種層。晶種層可形成為具有約0.3微米與約1微米之間的厚度，諸如約0.5微米。
一旦形成晶種層，即在晶種層上方置放且圖案化光阻(亦未繪示)。在一實施例中，可使用例如乾膜疊層製程或旋塗技術，將光阻在晶種層上置放成具有約50微米與約250微米之間的高度，諸如約240微米。一旦處於適當位置，光阻即可接著藉由以下步驟來圖案化：使光阻暴露於經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此誘發光阻暴露於經圖案化光 源的那些部分的物理變化。接著將顯影劑塗覆至暴露的光阻以利用所述物理變化，且取決於所要圖案而選擇性地移除光阻的暴露部分或光阻的未暴露部分。
在一實施例中，形成至光阻中之圖案為用於第一TIV 401以及第二TIV 607之圖案。第一TIV 401以及第二TIV 607以此佈置形成，以便定位在第一封裝體503及第二封裝體505之不同側上以及第一封裝體503及第二封裝體505上。然而，亦可利用用於第一TIV 401以及第二TIV 607之圖案的任何合適之配置。
第一TIV 401以及第二TIV 607形成於光阻內。在一實施例中，第一TIV 401以及第二TIV 607包括諸如銅、鎢、其他導電金屬或其類似者之一或多種導電材料，且可例如藉由電鍍、無電極鍍覆或其類似者形成。在一實施例中，使用電鍍製程，其中晶種層以及光阻浸沒或浸潤於電鍍溶液中。晶種層表面電連接至外部DC電源的負極側，使得晶種層在電鍍製程中充當陰極。諸如銅陽極的固體導電陽極亦浸潤於所述溶液中且附接至電源的正極側。來自陽極的原子溶解於所述溶液中，例如晶種層之陰極自所述溶液獲取溶解的原子，藉此鍍覆光阻之開口內的晶種層之經暴露導電區域。
一旦已使用光阻以及晶種層形成第一TIV 401以及第二TIV 607，即可使用合適的移除製程移除光阻。在一實施例中，可使用電漿灰化製程以移除光阻，藉此可升高光阻的溫度，直至光阻經歷熱分解且可被移除為止。然而，可替代地利用任何其他合適的製程，諸如濕式剝離。光阻的移除可暴露晶種層的底層部分。
一旦已形成第一TIV 401以及第二TIV 607，接著便移 除晶種層之經暴露部分。在一實施例中，可藉由例如濕式蝕刻製程或乾式蝕刻製程來移除晶種層之經暴露部分(例如，並未由第一TIV 401以及第二TIV 607覆蓋之那些部分)。舉例而言，在乾式蝕刻製程中，可使用第一TIV 401以及第二TIV 607作為罩幕將反應物導向晶種層。在另一實施例中，蝕刻劑可經噴塗或以其他方式與晶種層接觸以便移除晶種層之經暴露部分。可利用移除晶種層之任何合適方法。
圖28繪示第一TIV 401以及第二TIV 607與第一封裝體503以及第二封裝體505一起之密封。在一實施例中，密封體可如上文關於圖8所描述塗覆。然而，在此實施例中，密封體801將與第一TIV 401以及第二TIV 607兩者實體接觸。特定言之，在密封體801置放於模製腔室中時，密封體801將在第二TIV 607、第一半導體元件101以及第二半導體元件103之間流動。
圖29繪示對密封體801進行薄化以暴露第二TIV 607以及第一TIV 401，同時亦暴露第一半導體元件101以及第二半導體元件103內之TSV 113。可例如使用機械研磨或CMP製程來進行薄化，其中利用化學蝕刻劑以及磨料來反應並研磨掉密封體801、第一半導體元件101以及第二半導體元件103，直至已暴露第二TIV 607、第一TIV 401以及TSV 113為止。因此，第二TIV 607、第一TIV 401以及TSV 113可具有亦與密封體801共面的平坦表面。
圖30繪示第一基底105之凹陷。在一實施例中，第一基底105之凹陷可如上文關於圖5所描述執行，諸如藉由利用濕式蝕刻製程或乾式蝕刻製程以移除第一基底105之部分，使得TSV 113遠離第一基底105延伸。此外，用於凹陷操作之蝕刻劑可為對第一基底105之材料具有選擇性的，使得最少量的周圍材料或無周圍材料(諸如密封體801)被移除。因此，凹陷形成於密封體801內，其中TSV 113延伸至密封體801內之凹陷中。
圖31繪示第二介電材料1701在凹陷內及TSV 113上方之置放。在一實施例中，第二介電材料1701可類似於介電材料501，諸如為低溫固化的聚醯亞胺材料，但可利用任何合適的材料。一旦已使用例如旋塗製程置放第二介電材料1701，即可類似於介電材料501固化第二介電材料1701。
此外，圖31繪示，一旦已置放且固化第二介電材料1701，即對第二介電材料1701進行平坦化以暴露TSV 113。在一實施例中，使用化學機械研磨製程對第二介電材料1701進行平坦化，但可利用任何合適之平坦化製程。藉由對第二介電材料1701進行平坦化，第二介電材料1701與TSV 113、密封體801、第一TIV 401以及第二TIV 607共面。
圖32繪示，一旦第二介電材料1701經平坦化且第一TIV 401經暴露，即可執行如上文關於圖10至圖14所描述之其餘步驟。舉例而言，可形成重佈線結構1000，置放第四外部連接件1303，且可接合第三封裝體1301。然而，可進行任何合適之步驟。
根據一實施例，一種製造半導體元件之方法包含：將第一半導體元件以及第二半導體元件附接至第一晶圓；鄰近於所述第一半導體元件以及所述第二半導體元件形成第一中介物穿孔；藉由移除所述第一半導體元件以及所述第二半導體元件的一部分以暴露基底穿孔；將介電材料塗覆在所述第一中介物穿孔周圍； 對所述第一晶圓進行單體化以形成第一封裝體以及第二封裝體；將所述第一封裝體以及所述第二封裝體附接至載體晶圓，其中第二中介物穿孔位於所述載體晶圓上；用密封體密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔；對所述密封體進行薄化以暴露所述基底穿孔；以及在所述密封體上方形成重佈線結構。在一實施例中，附接所述第一半導體元件以及所述第二半導體元件形成混合接合。在一實施例中，所述方法更包含在附接所述第一半導體元件之後以及在形成所述第一中介物穿孔之前對所述第一半導體元件進行薄化。在一實施例中，暴露所述基底穿孔是在塗覆所述介電材料之前進行。在一實施例中，暴露所述基底穿孔是在塗覆所述介電材料之後進行。在一實施例中，所述方法更包含在暴露所述基底穿孔之後，將第二介電材料塗覆在所述基底穿孔周圍。在一實施例中，所述方法更包含對所述第二介電材料進行平坦化以與所述介電材料共面。
根據另一實施例，一種製造半導體元件之方法包含：將第一晶粒以及第二晶粒附接至第一晶圓，所述第一晶粒包括第一基底穿孔；在不暴露所述第一基底穿孔的情況下對所述第一晶粒以及所述第二晶粒進行薄化；在對所述第一晶粒以及所述第二晶粒進行薄化之後，在所述第一晶圓上形成第一中介物穿孔；將介電材料塗覆在所述第一晶粒、所述第二晶粒以及所述第一中介物穿孔周圍；對所述第一晶圓進行單體化以形成第一封裝體以及第二封裝體；用密封體密封所述第一封裝體、所述第二封裝體以及第二中介物穿孔；對所述密封體進行薄化以暴露所述第一基底穿孔；在對所述密封體進行薄化之後使所述第一晶粒的一部分以及 所述第二晶粒的一部分凹陷；將第二介電材料塗覆至所述凹陷中；以及在所述第二介電材料上方形成重佈線結構。在一實施例中，在密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔之前，將所述第一封裝體以及所述第二封裝體附接至聚合物層。在一實施例中，所述方法更包含穿過所述聚合物層形成開口。在一實施例中，所述方法更包含經由所述聚合物層中之所述開口將第三封裝體附接至所述第二中介物穿孔。在一實施例中，所述第一晶粒以及所述第二晶粒之附接至少部分地經由混合接合製程進行。在一實施例中，所述第一晶粒之附接是藉由將所述第一晶粒之第一接合金屬接合至所述第一晶圓之第二接合金屬而進行，所述第一接合金屬在第一金屬化層內。在一實施例中，所述方法更包含對所述第二介電材料進行平坦化至少直至所述第二介電材料與所述介電材料共面。
根據另一實施例，一種製造半導體元件之方法包含：在不暴露第一晶粒內之第一基底穿孔的情況下對所述第一晶粒以及第二晶粒進行薄化，其中在對所述第一晶粒進行薄化之前，所述第一晶粒混合接合至第一晶圓；在對所述第一晶粒以及所述第二晶粒進行薄化之後，將第一中介物穿孔鍍覆至所述第一晶圓上；由所述第一晶粒以及所述第一晶圓形成第一封裝體；由所述第二晶粒以及所述第一晶圓形成第二封裝體；將第二中介物穿孔鍍覆至載體晶圓上；用密封體密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔，其中所述密封體與所述第一中介物穿孔實體接觸；對所述密封體進行平坦化以暴露所述第一基底穿孔；在對所述密封體進行平坦化之後，藉由移除所述第一晶粒的 一部分來暴露所述第一基底穿孔之側壁；以及用介電材料替換所述第一晶粒之所述部分。在一實施例中，所述方法更包含對所述介電材料進行平坦化直至所述介電材料與所述密封體共面。在一實施例中，所述方法更包含在所述介電材料上方形成重佈線結構，以及將表面元件附接至所述重佈線結構。在一實施例中，所述方法更包含在密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔之前，將所述第一封裝體以及所述第二封裝體附接至所述載體晶圓上之聚合物層。在一實施例中，所述方法更包含穿過所述聚合物層將第三封裝體附接至所述第二中介物穿孔。在一實施例中，所述方法更包含將所述第一晶粒之第一接合金屬接合至所述第一晶圓之第二接合金屬，以及將所述第一晶粒之第一介電層接合至所述第一晶圓之第二介電層，所述第一接合金屬在第一金屬化層內。
前文概述若干實施例的特徵，使得本領域的技術人員可較好地理解本揭露內容的態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法以及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容的精神以及範疇，且本領域的技術人員可在不脫離本揭露內容的精神以及範疇的情況下在本文中進行作出改變、替代及更改。
105‧‧‧第一基底
113‧‧‧矽穿孔/基底穿孔
401‧‧‧第一中介物穿孔
501‧‧‧介電材料
601‧‧‧第一載體基底
603‧‧‧黏著層
605‧‧‧聚合物層
607‧‧‧第二中介物穿孔
801‧‧‧密封體
1000‧‧‧重佈線結構
1001‧‧‧第一重佈線鈍化層
1003‧‧‧第一重佈線穿孔
1005‧‧‧第一重佈線層
1007‧‧‧第二重佈線鈍化層
1009‧‧‧第二重佈線層
1011‧‧‧第三重佈線鈍化層
1013‧‧‧第三重佈線層
1015‧‧‧第四重佈線鈍化層
1017‧‧‧第三外部連接件
1019‧‧‧凸塊下金屬化物
1021‧‧‧表面元件

Claims (13)

  1. 一種製造半導體元件的方法，所述方法包括：將多個半導體元件附接至第一晶圓的多個晶粒；鄰近於所述多個半導體元件形成位於所述第一晶圓上的多個第一中介物穿孔；藉由移除所述多個半導體元件的一部分以暴露基底穿孔；將介電材料塗覆在所述多個第一中介物穿孔周圍；對所述第一晶圓進行單體化以形成多個封裝體，其中所述多個封裝體中的每一者包括所述多個半導體元件中的至少一者、所述多個晶粒中的至少一者、所述第一中介物穿孔以及所述介電材料；將所述多個封裝體附接至載體晶圓，其中第二中介物穿孔位於所述載體晶圓上；用密封體密封所述多個封裝體以及所述第二中介物穿孔；對所述密封體進行薄化以暴露所述基底穿孔；以及在所述密封體上方形成重佈線結構。
  2. 如申請專利範圍第1項所述的方法，其中附接所述多個半導體元件形成混合接合。
  3. 如申請專利範圍第1項所述的方法，其中暴露所述基底穿孔是在塗覆所述介電材料之前進行。
  4. 如申請專利範圍第1項所述的方法，其中暴露所述基底穿孔是在塗覆所述介電材料之後進行。
  5. 如申請專利範圍第4項所述的方法，更包括在暴露所述基底穿孔之後，將第二介電材料塗覆在所述基底穿孔周圍。
  6. 一種製造半導體元件的方法，所述方法包括：將第一晶粒以及第二晶粒附接至第一晶圓，所述第一晶粒包括第一基底穿孔；在不暴露所述第一基底穿孔的情況下對所述第一晶粒以及所述第二晶粒進行薄化；在對所述第一晶粒以及所述第二晶粒進行薄化之後，在所述第一晶圓上形成第一中介物穿孔；將介電材料塗覆在所述第一晶粒、所述第二晶粒以及所述第一中介物穿孔周圍；對所述第一晶圓進行單體化以形成第一封裝體以及第二封裝體；用密封體密封所述第一封裝體、所述第二封裝體以及第二中介物穿孔；對所述密封體進行薄化以暴露所述第一基底穿孔；在對所述密封體進行薄化之後使所述第一晶粒的一部分以及所述第二晶粒的一部分凹陷；將第二介電材料塗覆至所述凹陷中；以及在所述第二介電材料上方形成重佈線結構。
  7. 如申請專利範圍第6項所述的方法，其中在密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔之前，將所述第一封裝體以及所述第二封裝體附接至聚合物層。
  8. 如申請專利範圍第7項所述的方法，更包括穿過所述聚合物層形成開口。
  9. 如申請專利範圍第8項所述的方法，更包括經由所述聚 合物層中之所述開口將第三封裝體附接至所述第二中介物穿孔。
  10. 一種製造半導體元件的方法，所述方法包括：在不暴露第一晶粒內之第一基底穿孔的情況下對所述第一晶粒以及第二晶粒進行薄化，其中在對所述第一晶粒進行薄化之前，所述第一晶粒混合接合至第一晶圓；在對所述第一晶粒以及所述第二晶粒進行薄化之後，將第一中介物穿孔鍍覆至所述第一晶圓上；由所述第一晶粒以及所述第一晶圓形成第一封裝體；由所述第二晶粒以及所述第一晶圓形成第二封裝體；將第二中介物穿孔鍍覆至載體晶圓上；用密封體密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔，其中所述密封體與所述第一中介物穿孔實體接觸；對所述密封體進行平坦化以暴露所述第一基底穿孔；在對所述密封體進行平坦化之後，藉由移除所述第一晶粒的一部分來暴露所述第一基底穿孔之側壁；以及用介電材料替換所述第一晶粒之所述部分。
  11. 如申請專利範圍第10項所述的方法，更包括對所述介電材料進行平坦化直至所述介電材料與所述密封體共面。
  12. 如申請專利範圍第10項所述的方法，更包括：在所述介電材料上方形成重佈線結構；以及將表面元件附接至所述重佈線結構。
  13. 如申請專利範圍第10項所述的方法，更包括在密封所述第一封裝體、所述第二封裝體以及所述第二中介物穿孔之前，將所述第一封裝體以及所述第二封裝體附接至所述載體晶圓上之 聚合物層。
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