DE102020119293A1 - Die-stapelstruktur und verfahren zum bilden derselben - Google Patents

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component die
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Chen-Hua Yu
Hung-Yi Kuo
Chung-Shi Liu
Hao-Yi Tsai
Cheng-chieh Hsieh
Tsung-Yuan Yu
Ming Hung TSENG
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

Ein Verfahren umfasst das Bonden eines ersten Bauelement-Die mit einem zweiten Bauelement-Die, das Verkapseln des ersten Bauelement-Die in einem ersten Verkapselungsmaterial, das Ausführen eines rückseitigen Schleifprozesses an dem zweiten Bauelement-Die, um Durchkontaktierungen in dem zweiten Bauelement-Die aufzudecken, und das Bilden von ersten elektrischen Verbindungsstücken an dem zweiten Bauelement-Die, um ein Package zu bilden. Das Package weist einen ersten Bauelement-Die und einen zweiten Bauelement-Die auf. Das Verfahren umfasst ferner ein Verkapseln des ersten Package in einem zweiten Verkapselungsmaterial und ein Bilden einer Interconnect-Struktur, die das erste Package und das zweite Verkapselungsmaterial überlappt. Die Interconnect-Struktur weist zweite elektrische Verbindungsstücke auf.

Description

  • PRIORITÄTSANSPRUCH UND KREUZVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/988,506 , eingereicht am 12. März 2020, unter dem Titel „A Novel Die Stacking Structure for Chiplet Integration‟, die hiermit zur Bezugnahme einbezogen wird.
  • HINTERGRUND
  • Die Halbleiterindustrie hat auf Grund ständiger Verbesserungen der Integrationsdichte diverser elektronischer Bauteile (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Zum größten Teil ergab sich die Verbesserung der Integrationsdichte aus der wiederholten Reduzierung der Mindeststrukturgröße, die es ermöglicht, eine größere Anzahl von Bauteilen in eine gegebene Fläche zu integrieren. Da die Nachfrage für noch kleinere elektronische Bauelemente zugenommen hat, ist der Bedarf an kleineren und einfallsreicheren Konfektionierungstechniken von Halbleiter-Dies entstanden. Ein Beispiel dieser Konfektionierungssysteme ist die Packageon-Package-Technologie (PoP-Technologie). Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf einem unteren Halbleiter-Package gestapelt, um ein hohes Niveau von Integration und Bauteildichte bereitzustellen. Die PoP-Technologie ermöglicht im Allgemeinen die Produktion von Halbleiterbauelementen mit verbesserten Funktionalitäten und geringem Platzbedarf auf einer Leiterplatte (PCB).
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es sei zu beachten, dass gemäß der in der Industrie üblichen Praxis diverse Elemente nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der diversen Elemente der Übersichtlichkeit halber beliebig vergrößert oder verkleinert sein. Es zeigen:
    • 1-9, 10A, 10B, 11-14, 15A, 16A, 15B, 16B und 17-20 die Querschnittsansichten von Zwischenstufen bei der Bildung eines Die-Stapels gemäß einigen Ausführungsformen.
    • 21 eine Querschnittsansicht eines Package, das einen Die-Stapel aufweist, gemäß einigen Ausführungsformen.
    • 22 und 23 Querschnittsansichten von Packages, die Die-Stapel aufweisen, gemäß einigen Ausführungsformen.
    • 24 eine vergrößerte Ansicht eines Teils eines Package gemäß einigen Ausführungsformen.
    • 25 einen Prozessablauf zum Bilden eines Die-Stapels gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich nur um Beispiele, die nicht als einschränkend anzusehen sind. Beispielsweise kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Elemente in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen den ersten und zweiten Elementen gebildet werden können, so dass die ersten und zweiten Elemente vielleicht nicht in direktem Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den diversen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Außerdem können räumlich relative Begriffe, wie etwa „darunter“, „unterhalb“, „unterer“, „darüber“, „oberer“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren abgebildet. Die räumlich relativen Begriffe sind dazu gedacht, verschiedene Orientierungen der Vorrichtung im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren abgebildeten Orientierung einzubeziehen. Das Gerät kann andersartig orientiert (um 90 Grad oder in anderen Orientierungen gedreht) sein, und die hier verwendeten räumlich relativen Deskriptoren können ebenso entsprechend ausgelegt werden.
  • Ein Die-Stapel und die Prozesse zum Bilden des Die-Stapels werden gemäß einigen Ausführungsformen bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der Die-Stapel einen ersten Bauelement-Die auf, der mit einem zweiten Bauelement-Die gebondet ist, wobei sowohl der erste Bauelement-Die als auch der zweite Bauelement-Die IC-Bauelemente (wie etwa Transistoren) darin aufweisen. Der zweite Bauelement-Die weist Durchkontaktierungen (die manchmal als Substratdurchkontaktierungen oder Siliziumdurchkontaktierungen (TSVs) bezeichnet werden) auf. Es können Umverteilungsleitungen auf dem Die-Stapel unter Verwendung eines Fan-out-Prozesses gebildet werden, so dass die Umverteilungsleitungen mit dem zweiten Bauelement-Die ohne Lötmetallregionen dazwischen zusammengefügt werden. Auf der Oberfläche des zweiten Bauelement-Die können Sondenpads gebildet werden und können mit einem Verkapselungsmaterial in Kontakt stehen, das den ersten Bauelement-Die darin verkapselt. Die hier besprochenen Ausführungsformen sollen Beispiele bereitstellen, um die Herstellung oder Verwendung des Gegenstands der vorliegenden Offenbarung zu ermöglichen, und der Fachmann wird ohne Weiteres verstehen, dass Änderungen vorgenommen werden können, ohne den beabsichtigten Umfang der verschiedenen Ausführungsformen zu verlassen. In den diversen Ansichten und den beispielhaften Ausführungsformen werden die gleichen Bezugszeichen verwendet, um die gleichen Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in einer beliebigen logischen Reihenfolge ausgeführt werden.
  • 1-9, 10A, 10B, 11-14, 15A, 16A, 15B, 16B und 17-20 bilden die Querschnittsansichten von Zwischenstufen bei der Bildung eines Die-Stapels gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab. Die entsprechenden Prozesse werden in dem Prozessablauf 200 wiedergegeben, wie in 25 gezeigt.
  • 1 bildet eine Querschnittsansicht eines Wafers 20 ab. Der Wafer 20 kann eine Mehrzahl von Bauelement-Dies 22 darin aufweisen, wobei einer der Bauelement-Dies 22 als Beispiel abgebildet ist. Die Mehrzahl von Bauelement-Dies 22 ist untereinander identisch. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Wafer 20 ein Bauelement-Wafer, der aktive Bauelemente und möglicherweise passive Bauelemente aufweist, die als IC-Bauelemente 26 abgebildet sind. Gemäß einigen Ausführungsformen sind die Bauelement-Dies 22 Logik-Dies, die Dies für anwendungsspezifische integrierte Schaltungen (ASIC), Dies für benutzerprogrammierbare Gate-Arrays (FPGAs) oder dergleichen sein können. Beispielsweise können die Bauelement-Dies 22 Dies für Zentraleinheiten (CPU), Dies für Graphikeinheiten (GPU) oder dergleichen sein.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der Bauelement-Die 22 ein Halbleitersubstrat 24 auf. Das Halbleitersubstrat 24 kann aus kristallinem Silizium, kristallinem Germanium, Silizium-Germanium oder einem III-V-Verbindungshalbleiter, wie etwa GaN, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder dergleichen gebildet sein. Das Halbleitersubstrat 24 kann auch ein Volumenhalbleitersubstrat oder ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) sein. Es können Flachgrabenisolationsregionen (STI-Regionen) (nicht gezeigt) in dem Halbleitersubstrat 24 gebildet werden, um die aktiven Regionen in dem Halbleitersubstrat 24 zu isolieren.
  • Durchkontaktierungen (die manchmal als Siliziumdurchkontaktierungen oder Halbleiterdurchkontaktierungen bezeichnet werden) 25 werden gebildet, um sich in das Halbleitersubstrat 24 hinein zu erstrecken, wobei die Durchkontaktierungen 25 verwendet werden, um die Elemente auf den entgegengesetzten Seiten des Bauelement-Die 22 miteinander zu koppeln. Die Durchkontaktierungen 25 sind mit den darüberliegenden Bondpads 32 elektrisch verbunden und können mit den Sondenpads 36 elektrisch verbunden sein.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können IC-Bauelemente 26 gemäß einigen Ausführungsformen komplementäre Metalloxid-Halbleiter-Transistoren (CMOS-Transistoren), -Resistoren, Kondensatoren, -Dioden und dergleichen aufweisen. Einige der IC-Bauelemente 26 können auf einer oberen Oberfläche des Halbleitersubstrats 24 gebildet werden. Die Einzelheiten der IC-Bauelemente 26 sind hier nicht abgebildet.
  • Die Interconnect-Struktur 28 ist über dem Halbleitersubstrat 24 gebildet. Die Einzelheiten der Interconnect-Struktur 28 werden nicht gezeigt und werden hier kurz besprochen. Gemäß einigen Ausführungsformen weist die Interconnect-Struktur 28 ein Zwischenschichtdielektrikum (ILD) über dem Halbleitersubstrat 24 auf und füllt den Raum zwischen den Gate-Stapeln von Transistoren (nicht gezeigt) in den IC-Bauelementen 26 aus. Gemäß einigen Ausführungsformen wird das ILD aus Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG), fluordotiertem Silikatglas (FSG), Siliziumoxid oder dergleichen gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das ILD unter Verwendung eines Abscheidungsverfahrens, wie etwa plasmagestützter chemischer Gasphasenabscheidung (PECVD), chemische Niederdruck-Gasphasenabscheidung (LPCVD), Aufschleuderbeschichtung, fließfähiger chemischer Gasphasenabscheidung (FCVD) oder dergleichen gebildet.
  • Steckkontakte (nicht gezeigt) werden in dem ILD gebildet und verwendet, um die IC-Bauelemente 26 und die Durchkontaktierungen 25 mit darüberliegenden Metallleitungen und Durchkontaktierungen zu verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Steckkontakte aus einem leitfähigen Material gebildet, das aus Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Legierungen derselben und/oder mehreren Schichten derselben ausgewählt wird. Das Bilden der Steckkontakte kann das Bilden von Kontaktöffnungen in dem ILD, das Einfüllen von einem oder mehreren leitfähigen Materialien in die Kontaktöffnungen und das Ausführen eines Planarisierungsprozess (wie etwa eines chemisch-mechanischen Polierprozesses (CMP-Prozesses) oder eines mechanischen Schleifprozesses), um die oberen Oberflächen der Steckkontakte mit der oberen Oberfläche des ILD bündig zu machen, umfassen.
  • Die Interconnect-Struktur 28 kann ferner eine Mehrzahl von dielektrischen Schichten (nicht gezeigt) über dem ILD und den Steckkontakten aufweisen. Es werden Metallleitungen und Durchkontaktierungen (nicht gezeigt) in den dielektrischen Schichten gebildet (die auch als Zwischenmetelldielektrika (IMDs) bezeichnet werden). Die Metallleitungen auf dem gleichen Niveau werden nachstehend insgesamt als Metallschicht bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Interconnect-Struktur 28 eine Mehrzahl von Metallschichten auf, die jeweils eine Mehrzahl von Metallleitungen auf dem gleichen Niveau aufweisen. Die Metallleitungen in benachbarten Metallschichten werden über die Durchkontaktierungen miteinander verbunden. Die Metallleitungen und Durchkontaktierungen können aus Kupfer oder Kupferlegierungen gebildet werden, und sie können auch aus anderen Metallen gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die IMDs aus dielektrischen Materialien mit geringem K-Wert gebildet. Die dielektrischen Konstanten (K-Werte) der dielektrischen Materialien mit niedrigem K-Wert können beispielsweise niedriger als ungefähr 3,0 sein. Die dielektrischen Schichten können ein kohlenstoffhaltiges dielektrisches Material mit niedrigem K-Wert, Wasserstoff-Silsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder dergleichen enthalten. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Bilden der dielektrischen Schichten das Abscheiden eines einen Porenbildner enthaltenden dielektrischen Materials und dann das Ausführen eines Aushärteprozesses, um den Porenbildner auszutreiben, und somit sind die zurückbleibenden dielektrischen Schichten porös. Es wird eine dielektrische Oberflächenschicht 30 über der Interconnect-Struktur 28 gebildet. Gemäß einigen Ausführungsformen wird die dielektrische Oberflächenschicht 30 aus einem Polymer gebildet, das Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen enthalten kann.
  • Bondpads 32 und Sondenpads 36 werden auf der oberen Oberfläche des Bauelement-Die 22 gebildet. Der jeweilige Prozess ist als Prozess 202 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Gemäß einigen Ausführungsformen sind sowohl die Bondpads 32 als auch die Sondenpads 36 mit den IC-Bauelementen 26 und möglicherweise mit den Durchkontaktierungen 25 elektrisch und signaltechnisch verbunden. Gemäß einigen Ausführungsformen sind die Bondpads 32 Mikrobumps, die eine seitliche Dimension W1 und einen Abstand P1 aufweisen, und die Sondenpads 36 weisen eine seitliche Dimension W2 und einen Abstand P2 auf. Die seitliche Dimension W2 kann größer als die seitliche Dimension W1 (oder gleich derselben) sein. Der Abstand P2 kann größer als der Abstand P1 (oder gleich demselben) sein. Gemäß einigen Ausführungsformen werden die Sondenpads 36 zum Sondieren (Testen der Funktion) der IC-Bauelemente 26 verwendet. Entsprechend werden, da die Sondenpads 36 eine relativ große Größe und einen großen Abstand haben, die Sondierungskosten reduziert. Anderseits werden die Bondpads 32 zum Bonden mit dem Package-Bauteil 122 verwendet (4). Entsprechend können, da die Bondpads 32 eine reduzierte Größe und einen reduzierten Abstand aufweisen, eine größere Anzahl von Bondpads 32 zugeordnet werden, und daher kann eine größere Anzahl von Signalwegen zwischen dem Bauelement-Die 22 und dem Package-Bauteil 122 hergestellt werden. Gemäß einigen Ausführungsformen kann das Verhältnis W2/W1 in dem Bereich zwischen ungefähr 1 und ungefähr 5 liegen. Das Verhältnis P2/P1 kann auch in dem Bereich zwischen ungefähr 1 und ungefähr 5 liegen.
  • Die Lötmetallregionen 34 und 38 werden jeweils oben auf den Bondpads 32 und den Sondenpads 36 gebildet. Der jeweilige Prozess ist auch als Prozess 202 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Das Bilden der Bondpads 32, der Sondenpads 36 und der Lötmetallregionen 34 und 38 kann das Abscheiden einer Metallsaatschicht, das Bilden und das Strukturieren einer Galvanisierungsmaske, wie etwa eines Photoresists, und das Galvanisieren der Bondpads 32, der Sondenpads 36 und der Lötmetallregionen 34 und 38 in den Öffnungen in der strukturierten Galvanisierungsmaske umfassen. Die Metallsaatschicht kann eine Kupferschicht oder eine Titanschicht und eine Kupferschicht über der Titanschicht aufweisen. Die galvanisierten Bondpads 32 und Sondenpads 36 können Kupfer, Nickel, Palladium oder Verbundschichten derselben enthalten. Die strukturierte Galvanisierungsmaske wird dann entfernt, gefolgt von einem Ätzprozess zum Entfernen der Teile der Metallsaatschicht, die zuvor von der Galvanisierungsmaske bedeckt wurden. Ein Aufschmelzprozess wird dann ausgeführt, um die Lötmetallregionen 34 und 38 aufzuschmelzen.
  • Weiter mit Bezug auf 1 werden die Bauelement-Dies 22 sondiert, beispielsweise indem die Stifte einer Sondenkarte 40 in Kontakt mit den Lötmetallregionen 38 gebracht werden. Der jeweilige Prozess ist als Prozess 204 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Die Sondenkarte 40 ist mit einer Sondierungsvorrichtung (nicht gezeigt) verbunden, die mit einem Werkzeug (nicht gezeigt) elektrisch verbunden ist, das konfiguriert ist, um die Verbindung und die Funktionalität der Bauelement-Dies 22 zu bestimmen. Durch das Sondieren der Bauelement-Dies 22 kann bestimmt werden, welche der Bauelement-Dies 22 defekte Dies sind, und welche der Bauelement-Dies 22 funktionierende (gute) Dies sind. Die Lötmetallregionen 38 sind weicher als die darunterliegenden Sondenpads 36, so dass die Stifte in der Sondenkarte 40 eine bessere elektrische Verbindung zu den Sondenpads 36 haben können.
  • Mit Bezug auf 2 werden gemäß einigen Ausführungsformen die Lötmetallregionen 38 nach dem Sondierungsprozess durch Ätzen entfernt. Der jeweilige Prozess ist als Prozess 206 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Die Lötmetallregionen 34 bleiben dagegen ungeätzt. Gemäß alternativen Ausführungsformen werden die Lötmetallregionen 38 nicht geätzt, und bleiben in dem endgültigen Package, das in 20 bis 23 gezeigt ist. In einigen der nachfolgenden Figuren sind die Lötmetallregionen 38 nicht abgebildet. Es versteht sich jedoch, dass die Lötmetallregionen 38 in diesen Figuren dennoch existieren können (oder nicht existieren können).
  • 3 bildet das Sondieren und die Vereinzelung des Wafers 120 in diskrete Dies 122 ab. Die Bauelement-Dies 122 können auch ASIC-Dies, die Logik-Dies oder Speicher-Dies sein können, oder dergleichen sein. Gemäß einigen Ausführungsformen weist der Wafer 120 das Halbleitersubstrat 124 und die IC-Bauelemente (nicht gezeigt) auf, die aktive Bauelemente, wie etwa Transistoren und passive Bauelemente, aufweisen können. Die Interconnect-Struktur 128 wird über dem Halbleitersubstrat 124 gebildet und wird verwendet, um mit den IC-Bauelementen verbunden (und zusammengeschaltet) zu werden. Die Struktur der Interconnect-Struktur 128 kann auch dielektrische Schichten (die dielektrische Schichten mit geringem K-Wert aufweisen können), Metallleitungen und Durchkontaktierungen usw. aufweisen. Die dielektrische Oberflächenschicht 130 wird an der Oberfläche der Bauelement-Dies 122 gebildet. Es versteht sich, dass obwohl Bauelement-Dies als ein Beispiel verwendet werden, andersartige Package-Bauteile, einschließlich ohne Einschränkung Packages, Speicherstapel (wie etwa Speicherstapel mit hoher Bandbreite (HBM-Stapel) oder dergleichen, verwendet werden können, um die Bauelement-Dies 122 zu ersetzen.
  • Die Bondpads 132 und die Lötmetallregionen 134 werden an der Oberfläche der Bauelement-Dies 122 gebildet. Der jeweilige Prozess wird als Prozess 208 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Der Bildungsprozess und die Materialien der Bondpads 132 und Lötmetallregionen 134 können ähnlich sein wie die der Bondpads 32 und der Lötmetallregionen 34 (1). Die Bauelement-Dies 122 werden sondiert, beispielsweise unter Verwendung einer Sondenkarte 140, so dass defekte Bauelement-Dies 122 gefunden werden, und für gut befundene Dies bestimmt werden. Das Sondieren erfolgt an jedem der Bauelement-Dies 122. Nach dem Sondieren wird der Wafer 120 in einem Die-Sägeprozess vereinzelt, um die Bauelement-Dies 122 voneinander zu trennen. Der jeweilige Prozess wird als Prozess 210 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Die für gut befundenen Dies 122 werden behalten, und defekte Dies 122 werden verworfen.
  • Als Nächstes werden mit Bezug auf 4 die für gut befundenen Dies 122 mit den für gut befundenen Dies 22 in dem Wafer 20 gebondet. Der jeweilige Prozess ist als Prozess 212 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Obwohl ein Bauelement-Die 122 und ein Bauelement-Die 22 abgebildet sind, wird eine Mehrzahl von Bauelement-Dies 22 und 122 gebondet. Die Bauelement-Dies 122 sind diskrete Dies in Die-Form, während die Bauelement-Dies 22 Teile eines nicht zersägten Wafers 20 sind, der in Wafer-Form vorliegt. Der Bondprozess umfasst das Anwenden eines Lötflussmittels auf die Lötmetallregionen 34, das Setzen von für gut befundenen Dies 122 auf die für gut befundenen Dies 22, und das Ausführen eines Aufschmelzprozesses, so dass die Lötmetallregionen 34 und 134 geschmolzen werden, um die Lötmetallregionen 35 zu bilden. Nach dem Aufschmelzprozess wird eine Unterfüllung 42 in die Lücken zwischen den Bauelement-Dies 122 und den jeweiligen darunterliegenden Bauelement-Dies 22 verteilt und dann ausgehärtet. In der gesamten Beschreibung wird die Struktur, zu welcher der Wafer 20 und die damit gebondeten Bauelement-Dies 122 gehören, insgesamt als umgestalteter Wafer 44 bezeichnet.
  • Mit Bezug auf 5 werden die Bauelement-Dies 122 in einem Verkapselungsmaterial 46 verkapselt. Der jeweilige Prozess ist als Prozess 214 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Das Verkapselungsmaterial 46 füllt die Lücken zwischen benachbarten Bauelement-Dies 122 aus. Das Verkapselungsmaterial 46 kann eine Formmasse, eine Formunterfüllung, ein Epoxid und/oder ein Harz sein oder enthalten. Nach der Verkapselung ist die obere Oberfläche des Verkapselungsmaterials 46 höher als die oberen Oberflächen der Bauelement-Dies 122. Das Verkapselungsmaterial 46 kann ein Grundmaterial 46A (24), das ein Polymer, ein Harz, ein Epoxid oder dergleichen sein kann, und Füllstoffpartikel 46B in dem Grundmaterial 46A enthalten. Die Füllstoffpartikel können die Partikel eines oder mehrerer dielektrischer Materialien, wie etwa SiO2, Al2O3, Siliziumdioxid oder dergleichen, sein und können sphärische Formen aufweisen. Auch können die sphärischen Füllstoffpartikel 46B gleiche oder unterschiedliche Durchmesser aufweisen. Nach dem Verkapselungsprozess wird ein Planarisierungsprozess ausgeführt, um die Dicke zu reduzieren und um die obere Oberfläche des Verkapselungsmaterials 46 bündig zu machen. Auch wird die obere Oberfläche des Verkapselungsmaterials 46 für die nachfolgenden Prozesse geebnet.
  • Die Sondenpads 36 werden zum Sondieren verwendet und werden nicht zum Bonden mit anderen Package-Bauteilen verwendet. Nach der Verkapselung kann das Verkapselungsmaterial 46 mit den Seitenwänden der elektrischen Verbindungsstücke, zu denen die Sondenpads 36 gehören, und möglicherweise mit den Lötmetallregionen 38 in Kontakt stehen. Wenn beispielsweise die Lötmetallregionen 38 nach dem Sondieren entfernt werden, stehen alle Seitenwände und oberen Oberflächen der Sondenpads 36 in physischem Kontakt mit dem Verkapselungsmaterial 46. Wenn die Lötmetallregionen 38 nach dem Sondieren nicht geätzt werden, stehen die unteren Oberflächen der Lötmetallregionen 38 mit den Sondenpads 36 in Kontakt, während alle Seitenwände und die oberen Oberflächen der Lötmetallregionen 38 mit dem Verkapselungsmaterial 46 in Kontakt stehen können.
  • 6 bis 9 und 10A (oder 10B) bilden das Bilden einer rückseitigen Interconnect-Struktur für einen umgestalteten Wafer 44 ab, wobei sich die rückseitige Interconnect-Struktur auf der Rückseite des Wafers 20 befindet. Mit Bezug auf 6 ist der umgestaltete Wafer 44 an dem Träger 52 über eine Trennfolie 50 angebracht. Der jeweilige Prozess ist als Prozess 216 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Eine Die-Attach-Folie (DAF) 48, die eine Klebefolie ist, kann ebenfalls verwendet werden, um den umgestalteten Wafer 44 an einer Trennfolie 50 anzubringen. Die Trennfolie 50 kann aus einem Material auf Polymerbasis (wie etwa einem Licht-in-Wärme-Umwandlungsmaterial (LTHC-Material) gebildet sein, das durchlegiert werden kann, wenn es der Wärme von Licht (wie etwa einem Laserstrahl) ausgesetzt wird. Rußpartikel können zur Trennfolie 50 hinzugefügt werden, um die Energieabsorption zu verbessern.
  • Ein rückseitiger Schleifprozess wird an dem Wafer 20 ausgeführt, um einen Teil des Substrats 24 zu entfernen, bis die Durchkontaktierungen 25 aufgedeckt sind. Der jeweilige Prozess ist als Prozess 218 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Als Nächstes wird, wie in 7 gezeigt, das Substrat 24 (beispielsweise durch Ätzen) geringfügig vertieft, so dass die Durchkontaktierungen 25 aus der hinteren Oberfläche des Substrats 24 heraus überstehen. Der jeweilige Prozess ist als Prozess 220 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Ein Nassreinigungsprozess wird dann ausgeführt, beispielsweise um das Polymer zu entfernen, das bei dem Ätzprozess generiert wird.
  • Mit Bezug auf 8 wird die dielektrische Schicht 54 abgeschieden, gefolgt von einem Planarisierungsprozess, wie etwa einem CMP-Prozess oder einem mechanischen Schleifprozess, um die Durchkontaktierungen 25 wieder freizulegen. Der jeweilige Prozess ist als Prozess 222 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Die dielektrische Schicht 54 kann aus Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid oder dergleichen gebildet sein oder diese enthalten. Der Abscheidungsprozess kann durch plasmagestützte chemische Gasphasenabscheidung (PECVD), Atomschichtabscheidung (ALD) oder dergleichen ausgeführt werden. Nach dem Planarisierungsprozess dringen die Durchkontaktierungen 25 auch durch die dielektrische Schicht 54 hindurch, wie in 8 gezeigt.
  • Mit Bezug auf 9 wird eine dielektrische Schicht (Isolationsschicht) 56 gebildet. Der jeweilige Prozess ist als Prozess 224 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 56 aus einem Polymer, wie etwa PBO, Polyimid oder dergleichen, gebildet. Das Bildungsverfahren kann das Beschichten der dielektrischen Schicht 56 in einer fließfähigen Form und dann das Aushärten der dielektrischen Schicht 56 umfassen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 56 aus einem anorganischen dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen, gebildet. Das Bildungsverfahren kann CVD, ALD, PECVD oder andere anwendbare Abscheidungsverfahren umfassen. Die Öffnungen 58 werden dann beispielsweise durch einen photolithographischen Prozess gebildet. Gemäß einigen Ausführungsformen, bei denen die dielektrische Schicht 56 aus einem lichtempfindlichen Material, wie etwa PBO oder Polyimid, gebildet wird, bedingt das Bilden der Öffnungen 58 einen Belichtungsprozess, der eine Lithographiemaske (nicht gezeigt) und einen Entwicklungsprozess verwendet. Die Durchkontaktierungen 25 werden durch die Öffnungen 58 hindurch freigelegt.
  • Nächstes werden mit Bezug auf 10A leitfähige Nicht-Lötmetallelemente, zu denen leitfähige Stützen 60 und Durchkontaktierungen 61 gehören, gebildet. Der jeweilige Prozess ist als Prozess 226 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Die Durchkontaktierungen 61 erstrecken sich in die dielektrische Schicht 56, um mit den Durchkontaktierungen 25 zusammenzukommen, und die leitfähigen Stützen 60 werden mit den Durchkontaktierungen 25 verbunden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die leitfähigen Stützen 60 und Durchkontaktierungen 61 in einem Galvanisierungsprozess gebildet, der das Abscheiden einer Metallsaatschicht (nicht gezeigt), das Bilden und das Strukturieren einer Galvanisierungsmaske (wie etwa eines Photoresists (nicht gezeigt)) über der Metallsaatschicht und das Galvanisieren eines Metallmaterials, wie etwa Kupfer und/oder Aluminium, über der Metallsaatschicht umfasst. Das Metallmaterial der leitfähigen Stützen 60 ist metallisches Nicht-Lötmetallmaterial. Die Metallsaatschicht und das galvanisierte Metallmaterial können aus dem gleichen Material oder aus verschiedenen Materialien gebildet sein. Die strukturierte Galvanisierungsmaske wird dann entfernt, gefolgt vom Ätzen der Teile der Metallsaatschicht, die zuvor von der strukturierten Galvanisierungsmaske bedeckt waren.
  • auf den leitfähigen Stützen 60 können Lötmetallregionen 62 gebildet werden. Gemäß einigen Ausführungsformen werden die Lötmetallregionen 62 durch Galvanisieren gebildet, und die gleiche Galvanisierungsmaske, die zum Bilden der leitfähigen Stützen 60 und der Durchkontaktierungen 61 verwendet wird, kann zum Galvanisieren der Lötmetallregionen 62 verwendet werden. Die Lötmetallregionen 62 werden aufgeschmolzen, um runde obere Oberflächen aufzuweisen. Es kann einige Teile der Lötmetallregionen 62 geben oder nicht, die bis zu den Seitenwänden der leitfähigen Stützen fließen. Ein Sondierungsprozess wird dann unter Verwendung der Sondenkarte 64 ausgeführt, um die Schaltkreise und die Funktionalitäten des umgestalteten Wafers 44 zu testen. Beispielsweise kann die zusammengefügte Funktion der Bauelement-Dies 122 und 22, nachdem sie gebondet wurden, getestet werden. Der jeweilige Prozess ist als Prozess 228 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Gemäß einigen Ausführungsformen werden nach dem Sondierungsprozess die Lötmetallregionen 62 beispielsweise durch einen Ätzprozess entfernt. Gemäß alternativen Ausführungsformen werden die Lötmetallregionen 62 nicht geätzt und werden durch einen nachfolgenden Planarisierungsprozess entfernt, wie in 16A oder 16B gezeigt. Entsprechend werden die Lötmetallregionen 62 gestrichelt gezeigt, um anzugeben, dass sie entfernt werden können oder zu diesem Zeitpunkt nicht entfernt werden können.
  • Nach dem Bilden der leitfähigen Stützen 60 können die leitfähigen Stützen 60 aufgedeckt bleiben, wie in 10A gezeigt, und der nachfolgende Prozess, wie etwa der in 11 gezeigte Prozess, kann ausgeführt werden. Gemäß alternativen Ausführungsformen, wie in 10B gezeigt, wird die dielektrische Schicht 66 gebildet, um die leitfähigen Stützen 60 zu verkapseln. Gemäß einigen Ausführungsformen wird die dielektrische Schicht 66 aus einem Polymer, wie etwa PBO, Polyimid oder dergleichen gebildet. Beispielsweise kann die dielektrische Schicht 66 aus einem Niedrigtemperatur-Polyimid (LTPI) gebildet werden.
  • Als Nächstes wird der umgestaltete Wafer 44 an dem Streifen 68 angebracht, wie in 11 gezeigt. Der umgestaltete Wafer 44 wird von dem Träger 52 abgenommen (10A oder 10B), indem beispielsweise ein Lichtstrahl (wie etwa ein Laserstrahl) auf die Trennfolie 50 projiziert wird, und das Licht durchdringt den durchsichtigen Träger 52. Der jeweilige Prozess ist als Prozess 230 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Die Trennfolie 50 wird somit zersetzt, und der umgestaltete Wafer 44 wird von dem Träger 52 gelöst. Gemäß einigen Ausführungsformen, bei denen die dielektrische Schicht 66 gebildet wird, ist die dielektrische Schicht 66 an dem Streifen 68 angebracht, wie in 11 gezeigt. Gemäß anderen Ausführungsformen, bei denen die dielektrische Schicht 66 nicht gebildet wird, stehen die leitfähigen Stützen 60 (und gegebenenfalls die Lötmetallregionen 62) in den Streifen 68 vor.
  • Bei einem nachfolgenden Prozess wird die DAF 48 bei einem Reinigungsprozess entfernt, gefolgt von einem Planarisierungsprozess, wie etwa einem CMP-Prozess oder einem mechanischen Schleifprozess, um überschüssige Teile von Verkapselungsmaterial 46 zu entfernen, bis das Halbleitersubstrat 124 frei gelegt ist. Das Halbleitersubstrat 124 wird auch durch den Planarisierungsprozess ausgedünnt. Der jeweilige Prozess ist als Prozess 232 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Die sich ergebende Struktur ist in 12 gezeigt.
  • Mit Bezug auf 13 wird der umgestalteten Wafer 44 zusammen mit dem daran angebrachten Streifen 68 ferner über die DAF 72 an dem Rahmen 70 angebracht. Als Nächstes wird das Streifen 68 entfernt, so dass die dielektrische Schicht 66 (falls gebildet), die darunterliegenden Lötmetallregionen 62 (wenn nicht geätzt) oder die leitfähigen Stützen 60 freigelegt werden. Ein Vereinzelungsprozess wird dann durch Die-Sägen ausgeführt, so dass der umgestaltete Wafer 44 in die Packages 44' getrennt wird, wozu auch die Die-Stapel gehören. Der jeweilige Prozess ist als Prozess 234 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt.
  • Die Packages 44' werden dann verwendet, um integrierte Fan-Out-Packages (InFO-Packages) zu bilden. Mit Bezug auf 15A werden die Packages 44' über dem Träger 74 und der Trennfolie 76 durch DAFs 80 angeordnet. Als Nächstes wird ein Verkapselungsprozess ausgeführt, und die Packages 44' werden in Verkapselungsmaterial 82 verkapselt. Der jeweilige Prozess ist als Prozess 236 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Das Verkapselungsmaterial 82 kann auch ein Grundmaterial 82A (24) und Füllstoffpartikel 82B in dem Grundmaterial 82A enthalten. Die Materialien des Grundmaterials 82A und der Füllstoffpartikel 82B können ähnlich wie jeweils die des Grundmaterials 46A und der Füllstoffpartikel 46B sein (24). Mit Bezug auf 16A wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, ausgeführt, um die oberen Oberflächen der leitfähigen Stützen 60 aufzudecken.
  • den Ausführungsformen, wie in 15A und 16A gezeigt, wurde die dielektrische Schicht 66 gebildet, um die Seitenwänden der leitfähigen Stützen 60 zu umgeben und zu berühren. 15B und 16B bilden eine alternative Ausführungsform ab, die ähnlich wie die Ausführungsformen ist, die jeweils in 15A und 16A gezeigt werden, außer dass die dielektrische Schicht 66 nicht gebildet wurde, und das Verkapselungsmaterial 82 in die Räume zwischen den leitfähigen Stützen 60 eingefüllt wird. Dadurch weist das Verkapselungsmaterial 82, nachdem der Planarisierungsprozess, wie in 16B gezeigt, ausgeführt wurde, immer noch einen Teil direkt über dem Bauelement-Die 22 auf, und der Teil umgibt und berührt die leitfähigen Stützen 60.
  • Gemäß einigen Ausführungsformen, bei denen die Lötmetallregionen 62 nicht geätzt werden (10B), werden die Teile der Lötmetallregionen 62 direkt über den leitfähigen Stützen 60 entfernt. Wenn es einige Teile 62' von Lötmetallregionen 62 (16A und 16B) gibt, die auf die Seitenwände der leitfähigen Stützen 60 fließen, können die Teile 62' nach dem Planarisierungsprozess zurückbleiben. Die zurückbleibenden Teile 62' können auch in den Packages existieren, die in 21 bis 23 gezeigt werden.
  • 17 bis 19 bilden die Prozesse zum Bilden einer Fan-out-Interconnect-Struktur gemäß einigen Ausführungsformen ab. Der jeweilige Prozess ist als Prozess 238 in dem Prozessablauf 200 abgebildet, wie in 25 gezeigt. Mit Bezug auf 17 wird dielektrische Schicht 84A gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 84A aus einem Polymer, wie etwa PBO, Polyimid, oder dergleichen gebildet, oder wird aus einem anorganischen dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen, gebildet. Die Öffnungen 86 werden dann beispielsweise durch einen Photolithographieprozess gebildet. Die leitfähigen Stützen 60 werden durch die Öffnungen 86 hindurch freigelegt. Es versteht sich, dass die Öffnungen 86 direkt über allen leitfähigen Stützen 60 gebildet werden können (obwohl nur einige gezeigt sind).
  • Als Nächstes werden mit Bezug auf 18 die RDLs 88A gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die RDLs 88A in einem Galvanisierungsprozess gebildet, wobei dieser Prozess ähnlich wie das Bilden der leitfähigen Stützen 60 und Durchkontaktierungen 61 sein kann.
  • nachfolgenden Prozessen, wie in 19 gezeigt, werden weitere dielektrische Schichten 84B und RDLs 88B gebildet. In der gesamten Beschreibung werden die dielektrischen Schichten 84A und 84B insgesamt als dielektrische Schichten 84 bezeichnet, und die RDLs 88A und 88B werden insgesamt als RDLs 88 bezeichnet. Die RDLs 88A und/oder 88B erstrecken sich seitlich über die Ränder der jeweiligen darunterliegenden Packages 44' hinaus, um Fan-out-Packages zu bilden. Die dielektrische Schicht 90 und die elektrischen Verbindungsstücke 92 werden dann gebildet, um mit dem Package 44' elektrisch verbunden zu werden. Gemäß einigen Ausführungsformen weisen die elektrischen Verbindungsstücke 92 leitfähige (Nicht-Lötmetall-) Stützen auf, und es kann sein, dass sie oben auf den leitfähigen Stützen keine Lötmetallregionen aufweisen. Somit wird die InFO-Interconnect-Struktur 94 gebildet. In der gesamten Beschreibung werden die abgebildeten Strukturen über den DAFs 80 insgesamt als umgestalteter Wafer 96 bezeichnet.
  • In den nachfolgenden Prozessen wird der umgestaltete Wafer 96 von dem Träger 74, abgetrennt, gefolgt von dem Entfernen der DAFs 80, beispielsweise durch einen CMP-Prozess oder einen mechanischen Schleifprozess. Ein Vereinzelungsprozess kann dann ausgeführt werden, um den umgestalteten Wafer 96 in getrennte Packages 96' zu trennen. Ein beispielhaftes Package 96' ist in 20 gezeigt.
  • 21 bis 23 bilden die Packages ab, die basierend auf den Packages 44' (14) oder 96' (20) gebildet werden, die in den vorhergehenden Prozessen gebildet wurden. 21 bildet ein Package ab, das gemäß einigen Ausführungsformen gebildet wird, wobei das Package 44', das als ein Vereinzelungsprozess gebildet wird, wie in 14 gezeigt, mit dem Package-Bauteil 98 über die Lötmetallregionen 102 gebondet wird. Das Package-Bauteil 98 kann ein Package-Substrat, ein anderes Package, eine Leiterkarte (PCB) oder dergleichen sein. Die Unterfüllung 106 wird in die Lücke zwischen dem Package 44' und dem Package-Bauteil 98 verteilt. Die Lötmetallregionen 104 werden auf dem Boden des Package-Bauteils 98 gebildet. Somit ist das Package 110 gebildet.
  • 22 und 23 bilden das Bilden der Packages 110 gemäß alternativen Ausführungsformen ab. Es versteht sich, dass die in 22 und 23 gezeigten Packages 96' geändert werden, um ähnlich wie die in 20 gezeigten Packages 96' oder etwas anders als diese zu sein. Die Packages 96' werden mit den entsprechenden Package-Bauteilen 98 über die Lötmetallregionen 102 gebondet. Gemäß alternativen Ausführungsformen kann das Package 96, wie in 20 gezeigt, mit dem Package-Bauteil 98 direkt (unverändert) gebondet werden, um das Package 110 zu bilden. Das Package 96', wie in 22 gezeigt, unterscheidet sich von dem Package 96' in 20 dadurch, dass zwei Bauelement-Dies 122 mit demselben Bauelement-Die 22 gebondet sind. Das Package 96', wie in 23 gezeigt, unterscheidet sich von dem Package 96' in 20 dadurch, dass zwei Packages 44' in dem Package 96' enthalten sind. Der Fachmann wird das Bilden dieser Packages mit der Lehre, die gemäß den Ausführungsformen der vorliegenden Offenbarung bereitgestellt wird, verstehen.
  • 24 bildet eine vergrößerte Ansicht der Region 112 in 20 gemäß einigen Ausführungsformen ab. Auf Grund des Die-Sägeprozesses für die Vereinzelung des Packages 44' werden die sphärischen Partikel 46B' des Verkapselungsmaterials 46 zersägt, und daher gibt es an der Grenzfläche zwischen dem Verkapselungsmaterial 46 und dem Verkapselungsmaterial 82 Teilpartikel 46B', wobei es sich um Partikel handelt, die auf Grund des Die-Sägeprozesses teilweise zerschnitten sind. Die Grenzfläche zwischen dem Verkapselungsmaterial 46 und dem Verkapselungsmaterial 82 ist somit erkennbar. Außerdem werden auf Grund des Planarisierungsprozesses (16A), der vor dem Bilden der Interconnect-Struktur ausgeführt wird, die sphärischen Partikel 82B' des Verkapselungsmaterials 82 geschliffen, und daher gibt es an der Grenzfläche zwischen dem Verkapselungsmaterial 82 und der dielektrischen Schicht 84A Teilpartikel 82B'.
  • Bei den zuvor abgebildeten Ausführungsformen werden einige Prozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung besprochen, um ein dreidimensionales Package (3D-Package) zu bilden. Andere Merkmale und Prozesse können ebenfalls enthalten sein. Beispielsweise können Teststrukturen enthalten sein, um beim Testen des 3D-Package oder der 3D-IC-Bauelemente verwendet zu werden. Die Teststrukturen können beispielsweise Testpads aufweisen, die in einer Umverteilungsschicht oder auf einem Substrat gebildet werden, was das Testen des 3D-Package oder eines 3D-ICs, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Überprüfung kann sowohl an Zwischenstrukturen als auch an der fertigen Struktur erfolgen. Zudem können die hier offenbarten Strukturen und Verfahren in Verbindung mit Testmethoden verwendet werden, die eine Zwischenüberprüfung von für gut befundenen Dies umfasst, um den Ertrag zu erhöhen und die Kosten zu verringern.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Beim Bilden der Packages kann eine Mehrzahl von Sondierungsprozessen ausgeführt werden, um die Bauelement-Dies zu testen, so dass die gebondeten Bauelement-Dies für gut befundene Dies sind. Somit verbessert sich der Herstellungsertrag, und entsprechend werden die Herstellungskosten reduziert. Das Package, das gemäß den Ausführungsformen gebildet wurde, kann Sondenpads (die möglicherweise Lötmetallregionen aufweisen) in Kontakt mit einem Verkapselungsmaterial aufweisen. Auch wird ein InFO-Prozess ausgeführt, um eine Interconnect-Struktur auf einem Die-Stapel zu bilden, der zwei oder mehrere Dies aufweist, die durch Bonden gestapelt werden. Entsprechend kann die InFO-Interconnect-Struktur das herkömmliche Package-Substrat ersetzen. Da der InFO-Prozess verwendet wird, wird eine Region ohne Lötmetall zwischen der InFO-Interconnect-Struktur und dem Die-Stapel verwendet. Vielmehr stehen die RDLs in der InFO-Interconnect-Struktur in direktem Kontakt mit den elektrischen Verbindungsstücken des Die-Stapels.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bonden eines ersten Bauelement-Die mit einem zweiten Bauelement-Die; das Verkapseln des ersten Bauelement-Die in einem ersten Verkapselungsmaterial; das Ausführen eines rückseitigen Schleifprozesses an dem zweiten Bauelement-Die, um die Durchkontaktierungen in dem zweiten Bauelement-Die aufzudecken; das Bilden von ersten elektrischen Verbindungsstücken an dem zweiten Bauelement-Die, um ein erstes Package zu bilden, wobei das erste Package den ersten Bauelement-Die und den zweiten Bauelement-Die aufweist; das Verkapseln des ersten Package in einem zweiten Verkapselungsmaterial; und das Bilden einer Interconnect-Struktur, die das erste Package und das zweite Verkapselungsmaterial überlappt, wobei die Interconnect-Struktur zweite elektrische Verbindungsstücke aufweist. Bei einer Ausführungsform umfasst das Bilden der Interconnect-Struktur: das Bilden einer dielektrischen Schicht, die das erste Package und das zweite Verkapselungsmaterial überlappt; das Bilden von Öffnungen in der dielektrischen Schicht, wobei die ersten elektrischen Verbindungsstücke durch die Öffnungen hindurch aufgedeckt werden; und das Bilden von Umverteilungsleitungen, die sich in die Öffnungen hinein erstrecken, um die Durchkontaktierungen zu berühren. Bei einer Ausführungsform weist der zweite Bauelement-Die eine Mehrzahl von Sondenpads auf, und das Verfahren umfasst ferner das Testen des zweiten Bauelement-Die unter Verwendung der Mehrzahl von Sondenpads, und wobei das erste Verkapselungsmaterial mit den Sondenpads in physischem Kontakt steht. Bei einer Ausführungsform umfasst das Verfahren ferner vor dem Testen das Bilden von Lötmetallregionen an der Mehrzahl von Sondenpads; und nach dem Testen, und bevor der erste Bauelement-Die mit dem zweiten Bauelement-Die gebondet wird, das Entfernen der Lötmetallregionen. Bei einer Ausführungsform umfasst das Verfahren ferner vor dem Testen das Bilden von Lötmetallregionen auf der Mehrzahl von Sondenpads, wobei das Testen ausgeführt wird, in dem die Sondenstifte in den Lötmetallregionen kontaktiert werden, und wobei, nachdem der erste Bauelement-Die in dem ersten Verkapselungsmaterial verkapselt wurde, die Lötmetallregionen mit dem ersten Verkapselungsmaterial in physischem Kontakt stehen. Bei einer Ausführungsform füllt das zweite Verkapselungsmaterial Abstandshalter zwischen den ersten elektrischen Verbindungsstücken aus, und das Verkapseln des ersten Package in dem zweiten Verkapselungsmaterial umfasst einen Planarisierungsprozess, um die Oberflächen der ersten elektrischen Verbindungsstücke mit einer Oberfläche des zweiten Verkapselungsmaterials bündig zu machen. Bei einer Ausführungsform umfasst das Verfahren ferner das Verteilen eines dielektrischen Füllmaterials in die Abstandshalter zwischen den ersten elektrischen Verbindungsstücken, und das Verkapseln des ersten Package in dem zweiten Verkapselungsmaterial umfasst einen Planarisierungsprozess, um die Oberflächen der ersten elektrischen Verbindungsstücke mit einer Oberfläche des dielektrischen Füllmaterials bündig zu machen. Bei einer Ausführungsform umfasst das Verfahren ferner das Zersägen des zweiten Verkapselungsmaterials und der Interconnect-Struktur, um ein zweites Package zu bilden, wobei das zweite Package den ersten Bauelement-Die und den zweiten Bauelement-Die aufweist; und das Bonden des zweiten Package mit einem Package Substrat.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Struktur ein Package auf, das einen ersten Die und einen zweiten Die aufweist. Der erste Die weist eine erste Mehrzahl von Bondpads auf, der zweite Die weist eine zweite Mehrzahl von Bondpads auf, die mit der ersten Mehrzahl von Bondpads gebondet wird; ein Halbleitersubstrat, das unter der zweiten Mehrzahl von Bondpads liegt; eine Mehrzahl von Durchkontaktierungen, die das Halbleitersubstrat durchdringen; und erste elektrische Verbindungsstücke, die unter der Mehrzahl von Durchkontaktierungen liegen und damit verbunden sind. Das Package weist ferner ein erstes Verkapselungsmaterial auf, das den ersten Die darin verkapselt. Die Struktur weist ferner ein zweites Verkapselungsmaterial auf, welches das Package darin verkapselt; und eine Interconnect-Struktur, die unter dem Package liegt. Die Interconnect-Struktur weist eine dielektrische Schicht auf, die sowohl unter dem zweiten Verkapselungsmaterial als auch unter dem Package liegt und diese kontaktiert; und eine Mehrzahl von Umverteilungsleitungen, die sich in die dielektrische Schicht hinein erstrecken, um die ersten elektrischen Verbindungsstücke zu kontaktieren. Bei einer Ausführungsform wird die Mehrzahl von Umverteilungsleitungen aus Nicht-Lötmetallmaterialien gebildet. Bei einer Ausführungsform liegt ein Teil der Mehrzahl von Umverteilungsleitungen direkt unter dem zweiten Verkapselungsmaterial. Bei einer Ausführungsform weisen das erste Verkapselungsmaterial und das zweite Verkapselungsmaterial eine erkennbare Grenzfläche auf. Bei einer Ausführungsform weist der zweite Die ferner Sondenpads auf, und alle Seitenwände und oberen Oberflächen der Sondenpads stehen in Kontakt mit dem ersten Verkapselungsmaterial. Bei einer Ausführungsform weist der zweite Die ferner Folgendes auf: eine Mehrzahl von Sondenpads; und eine Mehrzahl von Lötmetallregionen über und in Kontakt mit der Mehrzahl von Sondenpads, wobei alle Seitenwände und oberen Oberflächen der Mehrzahl von Lötmetallregionen in Kontakt mit dem ersten Verkapselungsmaterial stehen. Bei einer Ausführungsform weist die Struktur ferner ein Package-Substrat auf, das unter der Interconnect-Struktur liegt; und Lötmetallregionen, welche die Interconnect-Struktur physisch mit dem Package-Substrat bonden.
  • einigen Ausführungsformen der vorliegenden Offenbarung weist eine Struktur ein Package auf, das einen Bauelement-Die aufweist, der ein Halbleitersubstrat aufweist; ein Package-Bauteil über und gebondet mit dem Bauelement-Die; eine erste Formmasse, die das Package-Bauteil darin formt; eine dielektrische Schicht, die unter dem Bauelement-Die liegt, wobei die Kanten der dielektrischen Schicht mit entsprechenden Kanten der ersten Formmasse und des Bauelement-Die bündig sind; und leitfähige Nicht-Lötmetallelemente, die unter dem Halbleitersubstrat des Bauelement-Die liegen, wobei sich die leitfähigen Nicht-Lötmetallelemente in die dielektrische Schicht erstrecken. Die Struktur weist ferner eine Mehrzahl von Umverteilungsleitungen auf, die unter den leitfähigen Nicht-Lötmetallelementen liegen und diese physisch kontaktieren, wobei die Mehrzahl von Umverteilungsleitungen in einem Bereich verteilt ist, der sich seitlich über die entsprechenden ersten Kanten des Package hinaus erstreckt. Bei einer Ausführungsform weist die Struktur ferner eine zweite Formmasse auf, die das Package einkreist; und eine Mehrzahl von dielektrischen Schichten, wobei sich die Mehrzahl von Umverteilungsleitungen in die Mehrzahl von dielektrischen Schichten hinein erstreckt, und wobei die zweiten Kanten der zweiten Formmasse mit entsprechenden dritten Kanten der Mehrzahl von dielektrischen Schichten bündig gemacht werden. Bei einer Ausführungsform weist die zweite Formmasse einen Teil auf, der direkt unter der dielektrischen Schicht liegt, und die zweite Formmasse steht in physischem Kontakt mit den leitfähigen Nicht-Lötmetallelementen. Bei einer Ausführungsform weist die Struktur ferner eine Polymerschicht in dem Package auf, welche die leitfähigen Nicht-Lötmetallelemente darin verkapselt, wobei zusätzliche Kanten der Polymerschicht mit den entsprechenden ersten Kanten der ersten Formmasse und entsprechenden vierten Kanten des Bauelement-Die bündig sind. Bei einer Ausführungsform weist der Bauelement-Die elektrisch leitfähige Elemente auf, und die elektrisch leitfähigen Elemente weisen obere Oberflächen und Seitenwände auf, welche die erste Formmasse berühren.
  • Das Vorstehende erläutert Merkmale von mehreren Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird erkennen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Entwerfen oder Ändern von anderen Prozessen und Strukturen zum Ausführen der gleichen Zwecke und/oder Erreichen der gleichen Vorteile der hier eingeführten Ausführungsformen verwenden kann. Der Fachmann wird auch erkennen, dass diese gleichwertigen Konstruktionen Geist und Umfang der vorliegenden Offenbarung nicht verlassen, und dass er diverse Änderungen, Ersetzungen und Abänderungen daran vornehmen kann, ohne Geist und Umfang der vorliegenden Offenbarung zu verlassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/988506 [0001]
  • Zitierte Nicht-Patentliteratur
    • 12. März 2020, unter dem Titel „A Novel Die Stacking Structure for Chiplet Integration‟ [0001]

Claims (20)

  1. Verfahren, umfassend folgende Schritte: Bonden eines ersten Bauelement-Die mit einem zweiten Bauelement-Die; Verkapseln des ersten Bauelement-Die in einem ersten Verkapselungsmaterial; Ausführen eines rückseitigen Schleifprozesses an dem zweiten Bauelement-Die, um Durchkontaktierungen in dem zweiten Bauelement-Die aufzudecken; Bilden von ersten elektrischen Verbindungsstücken an dem zweiten Bauelement-Die, um ein erstes Package zu bilden, wobei das erste Package den ersten Bauelement-Die und den zweiten Bauelement-Die aufweist; Verkapseln des ersten Package in einem zweiten Verkapselungsmaterial; und Bilden einer Interconnect-Struktur, die das erste Package und das zweite Verkapselungsmaterial physisch berührt, wobei die Interconnect-Struktur zweite elektrische Verbindungsstücke aufweist.
  2. Verfahren nach Anspruch 1, wobei das Bilden der Interconnect-Struktur Folgendes umfasst: Bilden einer dielektrischen Schicht, die das erste Package und das zweite Verkapselungsmaterial überlappt; Bilden von Öffnungen in der dielektrischen Schicht, wobei die ersten elektrischen Verbindungsstücke durch die Öffnungen hindurch aufgedeckt werden; und Bilden von Umverteilungsleitungen, die sich in die Öffnungen hinein erstrecken, um die Durchkontaktierungen zu kontaktieren.
  3. Verfahren nach Anspruch 1 oder 2, wobei der zweite Bauelement-Die eine Mehrzahl von Sondenpads aufweist und das Verfahren ferner ein Testen des zweiten Bauelement-Dies unter Verwendung der Mehrzahl von Sondenpads umfasst, und wobei das erste Verkapselungsmaterial mit den Sondenpads in physischem Kontakt steht.
  4. Verfahren nach Anspruch 3, ferner umfassend folgende Schritte: vor dem Testen, Bilden von Lötmetallregionen an der Mehrzahl von Sondenpads; und nach dem Testen, und bevor der erste Bauelement-Die mit dem zweiten Bauelement-Die gebondet wird, Entfernen der Lötmetallregionen.
  5. Verfahren nach Anspruch 3, ferner umfassend folgende Schritte: vor dem Testen, Bilden von Lötmetallregionen an der Mehrzahl von Sondenpads, wobei das Testen durch das Kontaktieren von Sondenstiften in den Lötmetallregionen ausgeführt wird und wobei, nachdem der erste Bauelement-Die in dem ersten Verkapselungsmaterial verkapselt wurde, die Lötmetallregionen in physischem Kontakt mit dem ersten Verkapselungsmaterial stehen.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das zweite Verkapselungsmaterial Abstandshalter zwischen den ersten elektrischen Verbindungsstücken ausfüllt und das Verkapseln des ersten Package in dem zweiten Verkapselungsmaterial einen Planarisierungsprozess umfasst, um Oberflächen der ersten elektrischen Verbindungsstücke mit einer Oberfläche des zweiten Verkapselungsmaterials bündig zu machen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Verteilen eines dielektrischen Füllmaterials in Abstandshalter zwischen den ersten elektrischen Verbindungsstücken, und wobei das Verkapseln des ersten Package in dem zweiten Verkapselungsmaterial einen Planarisierungsprozess umfasst, um Oberflächen der ersten erste elektrischen Verbindungsstücke mit einer Oberfläche des dielektrischen Füllmaterials bündig zu machen.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend folgende Schritte: Zersägen des zweiten Verkapselungsmaterials und der Interconnect-Struktur, um ein zweites Package zu bilden, wobei das zweite Package den ersten Bauelement-Die und den zweiten Bauelement-Die aufweist; und Bonden des zweiten Package mit einem Package-Substrat.
  9. Struktur, aufweisend: ein Package, aufweisend: einen ersten Die, der eine erste Mehrzahl von Bondpads aufweist; einen zweiten Die, aufweisend: eine zweite Mehrzahl von Bondpads, die mit der ersten Mehrzahl von Bondpads gebondet sind; ein Halbleitersubstrat, das unter der zweiten Mehrzahl von Bondpads liegt; eine Mehrzahl von Durchkontaktierungen, die das Halbleitersubstrat durchdringen; und erste elektrische Verbindungsstücke, die unter der Mehrzahl von Durchkontaktierungen liegen und damit verbunden sind; und ein erstes Verkapselungsmaterial, das den ersten Die darin verkapselt; ein zweites Verkapselungsmaterial, welches das Package darin verkapselt; und eine Interconnect-Struktur, die unter dem Package liegt, wobei die Interconnect-Struktur Folgendes aufweist: eine dielektrische Schicht, die sowohl unter dem zweiten Verkapselungsmaterial als auch unter dem Package liegt und diese kontaktiert; und eine Mehrzahl von Umverteilungsleitungen, die sich in die dielektrische Schicht hinein erstrecken, um die ersten elektrischen Verbindungsstücke zu kontaktieren.
  10. Struktur nach Anspruch 9, wobei die Mehrzahl von Umverteilungsleitungen aus Nicht-Lötmetallmaterialien gebildet sind.
  11. Struktur nach Anspruch 9 oder 10, wobei ein Teil der Mehrzahl von Umverteilungsleitungen direkt unter dem zweiten Verkapselungsmaterial liegt.
  12. Struktur nach einem der Ansprüche 9 bis 11, wobei das erste Verkapselungsmaterial und das zweite Verkapselungsmaterial eine erkennbare Grenzfläche aufweisen.
  13. Struktur nach einem von Anspruch 9 bis 12, wobei der zweite Die ferner Sondenpads aufweist und wobei alle Seitenwände und oberen Oberflächen der Sondenpads mit dem ersten Verkapselungsmaterial in Kontakt stehen.
  14. Struktur nach einem von Anspruch 9 bis 12, wobei der zweite Die ferner Folgendes umfasst: eine Mehrzahl von Sondenpads; und eine Mehrzahl von Lötmetallregionen über und in Kontakt mit der Mehrzahl von Sondenpads, wobei alle Seitenwände und oberen Oberflächen der Mehrzahl von Lötmetallregionen mit dem ersten Verkapselungsmaterial in Kontakt stehen.
  15. Struktur nach einem von Anspruch 9 bis 14, ferner aufweisend: ein Package-Substrat, das unter der Interconnect-Struktur liegt; und Lötmetallregionen, welche die Interconnect-Struktur mit dem Package-Substrat physisch bonden.
  16. Struktur, aufweisend: ein Package, aufweisend: einen Bauelement-Die, der ein Halbleitersubstrat aufweist; ein Package-Bauteil über und gebondet mit dem Bauelement-Die; eine erste Formmasse, die das Package-Bauteil darin formt; eine dielektrische Schicht, die unter dem Bauelement-Die liegt, wobei Kanten der dielektrischen Schicht mit entsprechenden Kanten der ersten Formmasse und des Bauelement-Die bündig sind; und leitfähige Nicht-Lötmetallelemente, die unter dem Halbleitersubstrat des Bauelement-Die liegen, wobei sich die leitfähigen Nicht-Lötmetallelemente in die dielektrische Schicht hinein erstrecken; und eine Mehrzahl von Umverteilungsleitungen, die unter den leitfähigen Nicht-Lötmetallelementen liegen und diese physisch kontaktieren, wobei die Mehrzahl von Umverteilungsleitungen in einem Bereich verteilt sind, der sich seitlich über die entsprechenden ersten Kanten des Package hinaus erstreckt.
  17. Struktur nach Anspruch 16, ferner aufweisend: eine zweite Formmasse, die das Package umschließt; und eine Mehrzahl von dielektrischen Schichten, wobei sich die Mehrzahl von Umverteilungsleitungen in die Mehrzahl von dielektrischen Schichten hinein erstrecken, und wobei zweite Kanten der zweiten Formmasse mit entsprechenden dritten Kanten der Mehrzahl von dielektrischen Schichten bündig sind.
  18. Struktur nach Anspruch 17, wobei die zweite Formmasse einen Teil aufweist, der direkt unter der dielektrischen Schicht liegt, und die zweite Formmasse mit den leitfähigen Nicht-Lötmetallelementen in physischem Kontakt steht.
  19. Struktur nach einem der Ansprüche 16 bis 18, ferner aufweisend eine Polymerschicht in dem Package, die die leitfähigen Nicht-Lötmetallelemente darin verkapselt, wobei zusätzliche Kanten der Polymerschicht mit den entsprechenden ersten Kanten der ersten Formmasse und entsprechenden vierten Kanten des Bauelement-Die bündig sind.
  20. Struktur nach einem der Ansprüche 16 bis 19, wobei der Bauelement-Die elektrisch leitfähige Elemente aufweist, und wobei die elektrisch leitfähigen Elemente obere Oberflächen und Seitenwände, welche die erste Formmasse berühren, aufweisen.
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