CN110518000A - 半导体器件和制造方法 - Google Patents

半导体器件和制造方法 Download PDF

Info

Publication number
CN110518000A
CN110518000A CN201910162651.3A CN201910162651A CN110518000A CN 110518000 A CN110518000 A CN 110518000A CN 201910162651 A CN201910162651 A CN 201910162651A CN 110518000 A CN110518000 A CN 110518000A
Authority
CN
China
Prior art keywords
antenna
semiconductor devices
layer
substrate
redistribution structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910162651.3A
Other languages
English (en)
Other versions
CN110518000B (zh
Inventor
庄博尧
蔡柏豪
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110518000A publication Critical patent/CN110518000A/zh
Application granted granted Critical
Publication of CN110518000B publication Critical patent/CN110518000B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/0087—Apparatus or processes specially adapted for manufacturing antenna arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/062—Two dimensional planar arrays using dipole aerials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/065—Patch antenna array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H01Q9/045—Substantially flat resonant element parallel to ground plane, e.g. patch antenna with particular feeding means
    • H01Q9/0457—Substantially flat resonant element parallel to ground plane, e.g. patch antenna with particular feeding means electromagnetically coupled to the feed line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的实施例提供了半导体器件和制造方法。提供了半导体器件和制造工艺，其中，第一半导体器件电连接至再分布结构。天线衬底位于第一半导体器件的与再分布结构相对的侧上；以及电连接件与第一半导体器件分隔开，并且将天线结构连接至再分布结构。

Description

半导体器件和制造方法
技术领域
本发明的实施例涉及半导体领域，并且更具体地，涉及半导体器件和制造方法。
背景技术
由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小(例如，将半导体工艺节点缩小至20nm节点以下)，这使得更多的组件集成到给定的区域。随着近年来对小型化、更高的速度和更高的带宽以及更低的功耗和延迟的需求的增长，对半导体管芯的更小且更具创造性的封装技术的需求也已经出现。
随着半导体技术的进一步发展，已经出现堆叠和接合的半导体器件作为进一步减小半导体器件的物理尺寸的有效替代方案。在堆叠的半导体器件中，诸如逻辑、存储器、处理器电路等的有源电路至少部分地制造在单独的衬底上，并且然后物理和电接合在一起，以形成功能器件。这种接合工艺利用复杂的技术，并且期望改进。
发明内容
根据本发明的实施例，提供了一种半导体器件，包括：再分布结构，连接至外部连接件；第一半导体器件，连接至所述再分布结构；天线衬底，位于所述第一半导体器件的与所述再分布结构相对的侧上；以及电连接件，与所述第一半导体器件分隔开，所述第一半导体器件通过所述再分布结构和所述电连接件电连接至所述天线衬底。
根据本发明的实施例，提供了一种制造半导体器件的方法，所述方法包括：在载体晶圆上方形成再分布结构；将第一半导体器件附接至所述再分布结构；将天线衬底电连接至所述再分布结构，其中，所述第一半导体器件位于所述天线衬底和所述再分布结构之间；以及去除所述载体晶圆。
根据本发明的实施例，提供了一种制造半导体器件的方法，所述方法包括：在聚合物层上方形成衬底通孔；将第一半导体器件附接至所述聚合物层；用密封剂密封所述衬底通孔和所述第一半导体器件；平坦化所述密封剂直至所述第一半导体器件、所述密封剂和所述衬底通孔彼此平坦；在所述密封剂、所述衬底通孔和所述第一半导体器件上方形成再分布结构；在形成所述再分布结构之后图案化所述聚合物层；以及通过所述聚合物层将天线衬底接合至所述衬底通孔。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1G示出了根据一些实施例的集成扇出结构中的集成天线。
图2A至图2F示出了根据一些实施例的结合至集成扇出结构的热通孔。
图3A至图3G示出了根据一些实施例的结合至集成扇出结构的通孔。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
下面将针对利用用于毫米波射频应用的异构扇出结构的特定应用来描述实施例。然而，实施例不旨在限于这些实施例，并且实施例可以用于多种的应用。
现在参照图1A，示出了载体衬底101、位于载体衬底101上方的粘合层103和第一再分布层105。在实施例中，载体衬底101包括例如硅基材料(诸如玻璃或氧化硅)或其它材料(诸如氧化铝)、任何这些材料的组合等。载体衬底101是平坦的，以适应第一再分布层105的形成。
粘合层103可以放置在载体衬底101上方，以帮助形成至载体衬底101的上面的结构。在实施例中，粘合层103是管芯附接膜(DAF)(诸如环氧树脂、酚醛树脂、丙烯酸橡胶、二氧化硅填料或它们的组合)，并且使用层压技术施加。在实施例中，粘合层103可以是释放膜，诸如光热转换(LTHC)膜。在又一实施例中，粘合层103可以是包括释放膜以及上面的聚合物层的双层，以提供用于进一步处理的表面。然而，可以利用任何其它合适的材料和形成方法。
一旦放置粘合层103，则可以在粘合层103上方形成可选的凸块下金属层和第一再分布层105。在实施例中，凸块下金属层可以包括三个导电材料层，诸如钛层、铜层和镍层。然而，本领域普通技术人员将意识到，存在适合于形成凸块下金属层的许多合适的材料和层的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置。可以用于凸块下金属层的任何合适的材料或材料层均完全旨在包括在实施例的范围内。
在实施例中，通过在粘合层103上方形成每个层来产生凸块下金属层。可以使用镀工艺(诸如电化学镀)来实施每个层的形成，但是根据期望的材料，也可以使用其它形成工艺，诸如溅射、蒸发或PECVD工艺。凸块下金属层可以形成为具有介于约0.7μm和约10μm之间(诸如约5μm)的厚度。
在实施例中，第一再分布层105包括嵌入在一系列介电层135(诸如三个或四个介电层)内的一系列导电层133(诸如两个或三个导电层)，该一系列导电层133不仅用于提供信号的导电布线，而且也可用于提供诸如集成电感器或电容器的结构。在实施例中，在粘合层103上方形成一系列介电层135中的第一个，并且一系列介电层135中的第一个可以是诸如聚苯并恶唑(PBO)的材料，但是可以利用任何合适的材料，诸如聚酰亚胺或聚酰亚胺衍生物。可以使用例如旋涂工艺放置一系列介电层135中的第一个，但是可以使用任何合适的方法。
在形成一系列介电层135中的第一个之后，可以通过去除一系列介电层135中的第一个的部分，制成穿过一系列介电层135中的第一个的开口。可以使用合适的光刻掩模和蚀刻工艺来形成开口，但是可以使用任何合适的工艺来图案化一系列介电层135中的第一个。
一旦形成并且图案化一系列介电层135中的第一个，则在一系列介电层135中的第一个上方并且穿过形成在一系列介电层135中的第一个内的开口形成一系列导电层133中的第一个。在实施例中，可以通过诸如CVD或溅射的合适的形成工艺首先形成钛铜合金的晶种层来形成一系列导电层133中的第一个。然后可以形成光刻胶以覆盖晶种层，并且然后可以图案化光刻胶以暴露晶种层的位于一系列导电层133中的第一个期望位于的位置的那些部分。
一旦形成并且图案化光刻胶，则可以通过诸如镀的沉积工艺在晶种层上形成诸如铜的导电材料。导电材料可以形成为具有介于约1μm和约10μm之间(诸如约5μm)的厚度。然而，虽然所讨论的材料和方法适合于形成导电材料，但是这些材料仅仅是示例性的。可以使用诸如AlCu或Au的任何其它合适的材料，以及诸如CVD或PVD的任何其它合适的形成工艺来形成一系列导电层133中的第一个。一旦形成导电材料，则可以通过诸如灰化的合适的去除工艺去除光刻胶。此外，在光刻胶的去除之后，可以通过例如使用导电材料作为掩模的合适的蚀刻工艺来去除晶种层的由光刻胶覆盖的那些部分。
一旦形成一系列导电层133中的第一个，则可以通过重复与一系列介电层135中的第一个和一系列导电层133中的第一个类似的步骤来形成一系列介电层135中的第二个和一系列导电层133中的第二个。可以根据需要重复这些步骤，以使一系列导电层133中的每个均电连接至一系列导电层133中的下面的一个，并且可以根据需要重复多次，直至形成一系列导电层133中的最上面的一个和一系列介电层135中的最上面的一个。在实施例中，一系列导电层133和一系列介电层135的沉积和图案化可以持续直至第一再分布层105具有期望数量的层，但是可以利用任何合适数量的单层。
图1B示出了第一半导体器件109和第二半导体器件111与第一再分布层105的连接。在实施例中，第一半导体器件109可以是为结构提供逻辑功能的半导体管芯。例如，第一半导体器件109可以是功率管理集成电路(PMIC)，但是可以利用任何合适的逻辑功能或其它功能。在一些实施例中，第一半导体器件109可以与第二半导体器件111相同，第二半导体器件111诸如RFFE、IC、RF芯片或功率放大器(PA)。
在实施例中，第一半导体器件109包括第一衬底、第一有源器件、第一金属化层、第一接触焊盘和第一外部连接件。第一衬底可以包括掺杂或未掺杂的块状硅或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料的层，半导体材料诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合。可以使用包括多层衬底、梯度衬底或混合取向衬底的其它衬底。
第一有源器件包括各种有源器件和无源器件，诸如电容器、电阻器、电感器等，其可用于生成用于第一半导体器件109的设计的期望结构和功能要求。可以使用任何合适的方法在第一衬底内或者在第一衬底上形成第一有源器件。
第一半导体器件109的第一金属化层形成在第一衬底和第一有源器件上方，并且设计为连接各个有源器件以形成功能电路。在实施例中，第一金属化层由电介质和导电材料的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，可以存在通过至少一个层间介电层(ILD)与第一衬底分隔开的四个金属化层，但是第一金属化层的精确数量取决于第一半导体器件109的设计。
第一接触焊盘可以形成在第一金属化层上方并且与第一金属化层电接触。第一接触焊盘可以包括铝，但是也可以使用诸如铜的其它材料。可以使用诸如溅射的沉积工艺来形成材料层(未示出)，并且然后可以通过合适的工艺(诸如光刻掩模和蚀刻)去除部分材料层以形成第一接触焊盘来形成第一接触焊盘。然而，可以利用任何其它合适的工艺来形成第一接触焊盘。第一接触焊盘可以形成为具有介于约0.5μm和约10μm之间(诸如约7μm)的厚度。
第一外部连接件可以形成为提供用于第一接触焊盘和第一再分布层105之间的接触的导电区域。第一外部连接件可以是利用诸如焊料和铜的材料的导电凸块(例如，微凸块)或导电柱。在第一外部连接件是接触凸块的实施例中，第一外部连接件可以包括诸如锡的材料，或诸如银、无铅锡或铜的其它合适的材料。在第一外部连接件是锡焊料凸块的实施例中，可以通过首先通过诸如蒸发、电镀、印刷、焊料转移、球放置等常用方法形成锡层来形成厚度为例如约20μm的第一外部连接件。一旦在结构上形成锡层，则可以实施回流以将材料成形为期望的凸块形状。
在第一外部连接件是导电柱的实施例中，可以通过首先放置光刻胶并且然后将光刻胶图案化成导电柱的期望图案来形成第一外部连接件。然后利用镀工艺形成与第一接触焊盘连接的导电材料(例如铜)。然而，可以利用任何合适的方法。
此外，如本领域普通技术人员将意识到，形成第一外部连接件的上述工艺仅仅是描述，并不意味着将实施例限制于这些精确的工艺。相反，所描述的工艺仅旨在说明，因为可以利用用于形成第一外部连接件的任何合适的工艺。
一旦形成，则可以使用例如拾取和放置工具将第一半导体器件109放置在第一再分布层105上。例如，第一半导体器件109的第一外部连接件可以与第一再分布层105的对应位置对准并且与第一再分布层105的对应位置物理接触。一旦物理接触，则可以实施回流工艺以回流第一外部连接件并且将第一半导体器件109与第一再分布层105接合。在一些实施例中，可以在第一半导体器件109的放置之前在第一再分布层105上形成可选的UBM。
第二半导体器件111可以用于为整体结构提供功能，诸如为射频前端器件，诸如低噪声放大器(LNA)、低损耗滤波器、功率放大器(PA)、基带模块(BB)、切换功能、信号调节、这些的组合等。第二半导体器件111可以与第一半导体器件109类似，例如通过具有类似的厚度并且具有分别与第一半导体衬底、第一有源器件、第一接触焊盘和第一外部连接件类似的第二半导体衬底、形成在第二半导体衬底上的第二有源和/或无源器件、第二接触焊盘和第二外部连接件。然而，可以利用任何合适的结构。
此外，可以使用例如拾取和放置工具将第二半导体器件111放置在第一再分布层105上。例如，半导体器件111的第二外部连接件可以与第一再分布层105的对应位置对准并且放置为与第一再分布层105的对应位置物理接触。一旦物理接触，则可以实施回流工艺以回流第二外部连接件并且将第二半导体器件111与第一再分布层105接合。
一旦接合(同时接合或者分开接合)第一半导体器件109和第二半导体器件111，则可以将底部填充材料115放置在第一再分布层105与第一半导体器件109和第二半导体器件111之间以帮助保护和隔离器件。在实施例中，底部填充材料115是用于缓冲和支撑第一半导体器件109和第二半导体器件111免受操作和环境退化(诸如由操作期间的热量生成的应力)的保护材料。底部填充材料115可以包括例如液体环氧树脂或其它保护材料，并且然后固化以硬化并且可以通过例如注射来分配。
图1C示出了将接合至第一再分布层105的第一天线结构137和第二天线结构139的形成。虽然图1C中示出为彼此分隔开，但是在实施例中，第一天线结构137第二天线结构139可以位于同一组件中并且彼此同时制造。在实施例中，第一天线结构137包括第一天线衬底141、第二再分布层143、位于第二再分布层143上方的第一钝化层145、第二外部连接147、馈电元件149、第一上天线层151和第二钝化层153。
在实施例中，第一天线衬底141可以包括一个或多个衬底材料层，衬底材料诸如有机聚合物材料(例如，诸如树脂、苯并环丁烯(BCB)或预浸材料的聚合物)、玻璃材料(例如，二氧化硅)、陶瓷材料、掺杂或未掺杂的块状硅或绝缘体上硅(SOI)衬底的有源层。可以使用包括多层衬底、梯度衬底或混合取向衬底的其它衬底。可以利用任何合适的衬底材料。
可选地，第一天线衬底141可以形成有内置在第一天线衬底141内的导电迹线(例如，金属迹线)或布线，以允许额外的布线。在这样的实施例中，可以通过在一个聚合物材料层上方施加晶种层，并且然后在晶种层上方放置和图案化光刻胶来形成金属迹线。一旦图案化成期望的导电迹线的形状，则使用晶种层的镀工艺可以用于形成导电迹线，可以去除光刻胶，并且可以蚀刻晶种层。可以对每个聚合物材料层重复该工艺，其中，形成的导电迹线的上面的层与下面的层电接触。然而，也可以利用诸如镶嵌或双镶嵌工艺的任何其它合适的工艺。
馈电元件149可以形成为穿过第一天线衬底141，以将第一天线衬底141的第一侧上的第一上天线层151电连接至第一天线衬底141的第二侧(与第一侧相对)上的第二外部连接件147。在实施例中，馈电元件149可以是例如衬底通孔(TSV)，其从第一天线衬底141的第一侧延伸至第一天线衬底141的第二侧，并且可以通过首先在第一天线衬底141中形成开口来形成。可以通过施加并且显影合适的光刻胶，并且去除第一天线衬底141的暴露于期望深度的部分来形成开口。开口可以形成为延伸至第一天线衬底141内的深度大于第一天线衬底141的最终期望高度。
一旦在第一天线衬底141内形成开口，则可以用衬垫内衬开口。衬垫可以是例如由正硅酸乙酯(TEOS)或氮化硅形成的氧化物，但是可以使用任何合适的介电材料。可以使用等离子体增强化学汽相沉积(PECVD)工艺形成衬垫，但是可以使用诸如物理汽相沉积或热工艺的其它合适的工艺。此外，衬垫可以形成为介于约0.1μm和约5μm之间(诸如约1μm)的厚度。
一旦沿着开口的侧壁和底部形成衬垫，则可以形成阻挡层(也未单独示出)，并且可以用第一导电材料填充开口的其余部分。第一导电材料可以包括铜，但是可以利用其它合适的材料，诸如铝、合金、掺杂的多晶硅、它们的组合等。可以通过将铜电镀至晶种层(未示出)，填充和过填充开口来形成第一导电材料。一旦填充开口，则可以通过诸如化学机械抛光(CMP)的平坦化工艺去除开口外部的过量衬垫、阻挡层、晶种层和第一导电材料，但是可以使用任何合适的去除工艺。
在形成馈电元件149之后，可以形成第二再分布层143。在实施例中，第二再分布层143的第一部分可以形成为与馈电元件149电连接，以为在第一天线衬底141的相对侧上的第一上天线层151发送和接收的信号提供连接。此外，第二再分布层143的第二部分电连接至地(例如，通过第二外部连接件147)并且作为接地元件或接地平面操作。
在实施例中，可以通过首先通过合适的形成工艺(诸如CVD或溅射)形成钛铜合金的晶种层(未示出)来形成第二再分布层143。然后可以形成光刻胶(同样未示出)以覆盖晶种层，并且然后可以图案化光刻胶以暴露晶种层的位于第二再分布层143期望位于的位置的那些部分。
一旦形成并且图案化光刻胶，则可以通过诸如镀的沉积工艺在晶种层上形成导电材料，诸如铜。导电材料可以形成为具有介于约1μm和约20μm之间(诸如约15μm)的厚度。然而，虽然所讨论的材料和方法适合于形成导电材料，但是这些材料仅仅是示例性的。可以使用诸如AlCu或Au的任何其它合适的材料以及诸如CVD或PVD的任何其它合适的形成工艺来形成第二再分布层143。
一旦形成导电材料，则可以通过合适的去除工艺(诸如化学剥离和/或灰化)去除光刻胶。此外，在光刻胶的去除之后，可以通过例如使用导电材料作为掩模的合适蚀刻工艺来去除晶种层的由光刻胶覆盖的那些部分。
此外，虽然将包括光刻胶和镀的工艺描述为形成第二再分布层143的一个实施例，但是该描述旨在说明而不旨在限制。而且，可以利用制造第二再分布层143的任何合适的方法。例如，也可以使用毯式沉积工艺以及随后是随后的光刻图案化和蚀刻工艺来制造第二再分布层143。该工艺和任何其它合适的工艺均完全旨在包括在实施例的范围内。
一旦形成第二再分布层143，则可以在第二再分布层143上方形成第一钝化层145。在实施例中，第一钝化层145可以是聚苯并恶唑(PBO)，但是可以利用任何合适的材料，诸如聚酰亚胺或聚酰亚胺衍生物，诸如低温固化的聚酰亚胺。可以使用例如旋涂工艺将第一钝化层145放置为介于约5μm和约20μm之间(诸如约15μm)的厚度，但是可以使用任何合适的方法和厚度。
一旦形成第一钝化层145，则可以图案化第一钝化层145以暴露第二再分布层143的部分，并且第二外部连接件147可以形成为或以其它方式放置为与第二再分布层143电连接。在实施例中，可以使用例如光刻掩模和蚀刻工艺来图案化第一钝化层145。然而，可以利用任何合适的方法。
第二外部连接件147可以形成或放置为穿过第一钝化层145，并且可以是包括诸如焊料的共晶材料的球栅阵列(BGA)，但是可以使用任何合适的材料。在第二外部连接件147是焊球的实施例中，可以使用诸如直接落球工艺的落球方法形成第二外部连接件147。在另一实施例中，可以通过首先通过诸如蒸发、电镀、印刷、焊料转移的任何合适的方法形成锡层并且然后实施回流以将材料成形为期望的凸块形状来形成焊球。一旦形成第二外部连接件147，则可以实施测试以确保该结构适合于进一步处理。
在第一天线衬底141的另一侧上，第一上天线层151形成在第一天线衬底141上，并且与馈电元件149电连接。第一上天线层151与接地元件(位于第二再分布层143内)一起使用以用作天线。具体地，第一上天线层151在接收来自例如第一半导体器件109或第二半导体器件111的信号时将作为激发和辐射元件操作，使得第一上天线层151和第二再分布层143内的接地元件之间形成电场。在操作中，产生的电场将在第一上天线层151和第二再分布层143内的接地元件之间谐振，使得第一上天线层151和第二再分布层143内的接地元件之间产生驻波。驻波将从第一上天线层151和第二再分布层143内的接地元件之间射出，从而使电磁波传输。
在实施例中，第一上天线层151以与第二再分布层143类似的方式形成。例如，可以使用诸如通过对晶种层进行镀或者毯式沉积以及随后的图案化工艺的工艺形成第一上天线层151。然而，可以利用任何合适的制造方法来形成第一上天线层151。
此外，第一上天线层151基于第一上天线层151和第二再分布层143内的接地元件之间操作的期望电场设计。例如，第一上天线层151可以设计为使得产生的电场将在期望的辐射图案的基本模式下谐振。此外，尺寸也取决于许多所需参数，诸如所需的操作频率和天线类型。在天线是贴片天线的特定实施例中，第一上天线层151可以制造为具有期望传输的信号波长的一半的长度。类似地，在该实施例中，第一上天线层151的宽度可以制造为具有提供期望输入阻抗的宽度。然而，可以利用任何合适的参数。
在传输和/或接收的信号的波长为约10.6mm的特定实施例中，第一上天线层151可以具有介于约2.6mm和约5.3mm之间(诸如约5mm)的第一长度L1。此外，第一上天线层151可以形成为具有介于约2.6mm和约5.3mm之间(诸如约5mm)的第一宽度W1(未在图1C中单独示出，因为其延伸至图内和图外)。然而，可以利用任何合适的尺寸。
一旦形成第一上天线层151，则可以形成第二钝化层153以帮助保护下面的结构。在实施例中，第二钝化层153可以与第一钝化层145类似，诸如为使用旋涂工艺分配的介电材料。但是，可以利用任何合适的工艺。
此外，一旦形成第二钝化层153，则可以图案化第二钝化层153，以暴露第一上天线层151以用于操作。在实施例中，可以利用例如光刻掩模和蚀刻工艺来图案化第二钝化层153。然而，可以利用任何合适的方法。
第二天线结构139可以与第一天线结构137类似。例如，第二天线结构139可以类似地包括第二天线衬底161(与第一天线衬底141类似)、第三再分布层163(与第二再分布层143类似并且也具有接地元件)、第三钝化层165(与第一钝化层145类似)、第三外部连接件167(与第二外部连接件147类似)、第二馈电元件169(与馈电元件149类似)、第二上天线层177(与第一上天线层151类似)和第四钝化层175(与第二钝化层153类似)。然而，可以利用任何合适的结构。
图1D示出了将第一天线结构137和第二天线结构139放置为与第一布线层105电连接。在实施例中，使用例如拾取和放置工艺将第二外部连接件147(位于第一天线结构137上)和第三外部连接件167(位于第二天线结构139上)放置为与第一再分布层105物理接触。一旦物理接触，则可以利用回流工艺将第一天线结构137和第二天线结构139接合至第一再分布层105。
此外，第一天线结构137和第二天线结构139可以放置为在它们之间为第二半导体器件111留下开口。具体地，当第一天线结构137可以在第一半导体器件109上方延伸时，第二半导体器件111可以延伸至第一天线结构137和第二天线结构139之间的开口中。因此，在实施例中，第一天线结构137可以与第二天线结构139间隔开介于约4mm和约10mm之间(诸如约8mm)的第一距离D1。然而，可以利用任何合适的尺寸。
在另一实施例中，第一天线结构137和第二天线结构139可以形成为单个结构。在该实施例中，开口可以形成为穿过该结构，从而使得单个结构围绕该开口。在该实施例中，开口可以具有第一距离D1，但是可以利用允许第二半导体器件111的延伸的开口的任何合适的尺寸。
一旦将第一天线结构137和第二天线结构139连接至第一再分布层105，则可以用密封剂127密封第一天线结构137、第二天线结构139、第一半导体器件109和第二半导体器件111。在实施例中，密封剂127可以是模塑料，并且可以使用模塑器件放置。例如，可以将载体衬底101放置在模塑器件的腔内，并且该腔可以是气密密封的。可以在腔被气密密封之前将密封剂127放置在腔内，或者可以通过注入口注入腔中。在实施例中，密封剂127可以是模塑料树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、这些的组合等。
一旦将密封剂127放入腔中使得密封剂127密封第一天线结构137、第二天线结构139、第一半导体器件109和第二半导体器件111之间的区域，则可以固化密封剂127以使密封剂127硬化以用于最佳保护。虽然精确的固化工艺至少部分地取决于选择用于密封剂127的特定材料，但是在选择模塑料作为密封剂127的实施例中，可以通过诸如将密封剂127加热至介于约100℃和约130℃之间(诸如约125℃)约60秒至约3000秒(诸如约600秒)来进行固化。此外，引发剂和/或催化剂可以包括在密封剂127内，以更好地控制固化工艺。
然而，如本领域普通技术人员将意识到，上述固化工艺仅仅是示例性工艺，并且不意味着限制当前实施例。可以使用其它固化工艺，诸如用紫外线辐射照射或甚至允许密封剂127在环境温度下硬化。可以使用任何合适的固化工艺，并且所有这些工艺均完全旨在包括在本文讨论的实施例的范围内。
图1D也示出了载体衬底101的脱离和第四外部连接件157的放置。在实施例中，可以使用例如热工艺将载体衬底101从包括第一半导体器件109的结构脱离。在特定实施例中，利用诸如紫外(UV)激光、二氧化碳(CO2)激光或红外(IR)激光的能量源来照射和加热粘合层103，直至粘合层103失去其至少一些粘合性能。一旦实施，则载体衬底101和粘合层103可以物理地分离并且从结构中去除。
第四外部连接件157可以形成或放置为与第一再分布层105电连接，第一再分布层105可以是包括诸如焊料的共晶材料的球栅阵列(BGA)，但是可以使用任何合适的材料。在第四外部连接件157是焊球的实施例中，可以使用诸如直接落球工艺的落球方法形成第四外部连接件157。在另一实施例中，可以通过首先通过诸如蒸发、电镀、印刷、焊料转移的任何合适的方法形成锡层并且然后实施回流以将材料成形为期望的凸块形状来形成焊球。一旦形成第四外部连接件157，则可以实施测试以确保该结构适合于进一步处理。
一旦形成或放置第四外部连接件157，则可以将结构分割成离散的封装件。在实施例中，可以使用一个或多个锯片分割该结构，该锯片将结构分成离散的工件。然而，也可以利用任何合适的分割方法，包括激光烧蚀或一个或多个湿蚀刻。
通过形成所描述的结构，第一天线结构137和第二天线结构139可以以更低的成本集成至更小的结构。例如，通过将第一天线结构137和第二天线结构139与第一半导体器件109和第二半导体器件111集成，整体结构可以形成为具有较小的尺寸。在特定实施例中，整体结构可以具有介于约5mm和约20mm之间(诸如约13mm)的第二长度L2，并且可以具有介于约5mm和约20mm之间(诸如约13mm)的第二宽度W2(未单独示出，因为其延伸至图内和图外)。此外，封装件的总高度可以从使用倒装芯片减少约20％，并且可以具有介于约350μm和约1.2mm之间(诸如约1.1mm)的第一高度H1(不包括第四外部连接件157)。然而，可以利用任何合适的尺寸。
此外，在该实施例中，第二半导体器件111保持暴露并且未由第一天线结构137和第二天线结构139覆盖。通过保持未覆盖，由第二半导体器件111生成的热量具有至结构外部的直接路径并且不受其它材料的阻碍。因此，可以更容易地散热，从而允许更好的操作。
图1E示出了另一实施例，其中，第一天线结构137和第二天线结构139不仅包括位于背离第一再分布层105的那些表面上的天线(如上面参照图1A至图1D描述的)，而且还包括沿着第一天线结构137的外侧壁形成的第三天线171和沿第二天线结构139的外侧壁形成的第四天线173。通过利用不同取向的多个天线，可以利用偶极子来增强整个器件的发送/接收功能。
在实施例中，第三天线171和第四天线173的每个均可以包括与第一上天线层151和第二上天线层171类似的上天线层(通过第二再分布层143连接至对应的馈线)以及接地平面(通过第二再分布层143连接至地)。可以使用与上面参照馈电元件149描述的工艺类似的工艺在第一天线衬底141内形成每个上天线层和每个它们对应的接地平面。例如，可以在第一天线衬底141内形成开口，可以用导电材料填充那些开口，并且然后可以使用平坦化工艺将导电材料嵌入在第一天线衬底141内。然而，可以利用任何合适的方法。
在另一实施例中，第三天线171和第四天线173可以与在第一天线衬底141内构建的导电迹线或布线同时形成。例如，当形成多个导电迹线和介电材料层时，第三天线171和第四天线173的部分可以形成有导电迹线。然而，可以利用用于制造第三天线171和第四天线173的任何合适的方法。
通过如所描述的那样形成第三天线171和第四天线173，第一天线结构137和第二天线结构139的每个均可以包括具有多个位置和取向的多个天线。例如，第三天线171可以具有与第一上天线层151成直角定向的上天线层。通过使用多个天线和多个取向，可以增强信号的发送和接收。
图1F示出了利用具有多个取向的多个天线的又一实施例。然而，在该实施例中，代替(或除了)第三天线171和第四天线173形成在第一天线结构137和第二天线结构139内，第三天线171和第四天线173形成在第一再分布结构105内。在该实施例中，第三天线171和第四天线173的上天线层和接地平面可以与每个第一再分布层105同时且以相同的方式形成，例如，使用用于构建连续的导电层和介电材料层的一系列晶种层和镀工艺，以形成上天线层和接地平面。然而，可以利用制造第三天线171和第四天线173的上天线层和接地平面的任何合适方法。
此外，在该实施例中，第三天线171和第四天线173的上天线层可以通过第一再分布层105连接至第一半导体器件109和第二半导体器件111，而不必通过第二外部连接件147和第三外部连接件167。类似地，第三天线171和第四天线173的接地平面也可以通过第一再分布层105连接至地，而不必通过第二外部连接件147和第三外部连接件167。这种连接有助于减少信号路径并且允许更有效的信号传输。
图1G示出了另一实施例，其中，导电柱155用于帮助将第一再分布层105连接至第一天线结构137和第二天线结构139。在实施例中，导电柱155可在第一天线结构137和第二天线结构139的放置之前形成，并且可以通过形成与第一再分布层105电连接的晶种层来启动。然后可以将光刻胶放置在晶种层上方并且在期望形成导电柱155的位置图案化，并且利用镀工艺将诸如铜的导电材料镀并且沉积至晶种层的暴露部分上。一旦形成，则可以去除光刻胶，并且使用蚀刻工艺去除晶种层的暴露部分(例如，未由导电材料覆盖的那些部分)。
此外，在形成导电柱155的工艺中，第三天线171和第四天线173也可以形成为位于第一再分布层105与第一天线结构137和第二天线结构139之间。具体地，当图案化光刻胶以形成用于镀工艺的开口时，也可以图案化光刻胶以形成期望形状和尺寸的开口，以用于放置第三天线171和第四天线173。在形成开口之后，可以将第三天线171和第四天线173的材料与导电柱155的导电材料一起电镀至晶种层上，可以去除光刻胶，并且可以蚀刻晶种层。然而，可以利用形成第三天线171和第四天线173的任何合适的方法。在一些实施例中，第一天线结构137的第三天线171和第二天线结构139的第四天线173可以通过位于第一再分布层105和第一天线结构137和第二天线结构139之间的第三天线171和第四天线173连接至第一再分布层105，以形成较大的侧壁天线(未在图中示出)。
通过利用本文描述的实施例，可以去除天线结构的扇出比率约束，同时仍保持良好的封装翘曲特性。
图2A至图2D示出了另一实施例，其中，第一天线结构137与热通孔201一起使用，热通孔201延伸穿过第一天线结构137，以提供额外的热传递能力，并且可以或可以不与其余的结构电隔离。首先看图2A，示出了已经接合至第一再分布层105的第一半导体器件109，如上面参照图1B描述的。然而，如图所示，在一个实施例中，仅利用单个第一半导体器件109(具有在单个第一半导体器件109内形成的所有期望的功能)，而在其它实施例中，可以利用两个半导体器件(例如，如图1B中示出的第一半导体器件109和第二半导体器件111)或更多的半导体器件。可以使用任何合适数量的半导体器件来获得任何期望的功能。
图2B示出了第一天线结构137以及延伸穿过第一天线衬底141的热通孔201的形成。在实施例中，第一天线衬底141、第二再分布层143、位于第一天线衬底141上方的第一钝化层145、第二外部连接件147、馈电元件149、第一上天线层151和第二钝化层153可以如上面参照图1C所描述的形成。然而，可以利用任何合适的方法。
此外，在该实施例中，在馈电元件149的形成期间，也可以形成热通孔201。具体地，热通孔201可以与馈电元件149同时并且利用相同的工艺形成，诸如通过形成开口，用导电材料填充开口，并且然后平坦化导电材料以形成热通孔201。然而，可以利用制造热通孔201的任何合适的方法。
在实施例中，热通孔201设计为有助于去除由第一半导体器件109生成的热量的热积聚。因此，热通孔201可以形成为具有介于约50μm和约300μm之间(诸如约150μm)的第一直径D1。然而，可以利用任何合适的尺寸。
同样在该实施例中，第一热帽203和第二热帽205可以形成为与延伸穿过第一天线衬底141的热通孔201热和物理连接。在实施例中，第一热帽203可以与第二再分布层143同时并且使用类似的工艺形成。例如，可以形成并且覆盖晶种层以提供图案，并且然后可以利用镀工艺来形成第二再分布层143以及第一热帽203。然而，可以利用任何合适的工艺来形成第一热帽203。
类似地，第二热帽205可以与第一上天线层151同时并且使用类似的工艺形成。例如，可以形成并且覆盖晶种层以提供图案，并且然后可以利用镀工艺来同时形成第一上天线层151以及第二热帽205。然而，可以利用任何合适的工艺来形成第二热帽205。
第一热帽203和第二热帽205可以形成为具有比热通孔201更大的尺寸，以增强热量的收集和分散。因此，在一个实施例中，第一热帽203和第二热帽205可以形成为具有介于约100μm和约350μm之间(诸如约200μm)的第二直径D2。然而，可以利用任何合适的尺寸。
一旦形成热通孔201、第一热帽203和第二热帽205，则可以将第一钝化层145放置在第二再分布层143和第一热帽203上方。此外，可以图案化第一钝化层145以暴露第二再分布层143的部分以连接至第二外部连接件147，并且可以放置第二外部连接件147。在一些实施例中，第一钝化层145保持覆盖第一热帽203，而在其它实施例中，可以图案化第一钝化层145以暴露第一热帽203的一些或全部。
同样，可以放置第二钝化层153以覆盖第一上天线层151以及第二热帽205。在实施例中，然后可以图案化第二钝化层153以暴露第一上天线层151，而保留第二热帽205覆盖。在其它实施例中，可以图案化第二钝化层153以暴露第二热帽205的一些或全部。
图2C示出了一旦第一天线结构137已经形成有热通孔201，则可以将第一天线结构137接合至第一再分布层105。在实施例中，第一天线结构137可以如上面参考图1D描述的接合和密封。例如，可以定位第一天线结构137，并且然后可以利用回流工艺将第一天线结构137接合至第一再分布层105。然而，可以利用任何合适的工艺。
此外，一旦接合第一天线结构137，则可以用密封剂127密封第一半导体器件109。在实施例中，第一半导体器件109可以如上面参照图1D描述的密封。例如，可以将载体衬底101放置在模塑室内，并且分配和固化密封剂127。但是，可以利用任何合适的方法。
图2C另外示出了一旦已经放置并且固化密封剂127，则可以去除载体衬底101并且放置第四外部连接件157。在实施例中，可以如上面参照图1D描述的去除载体衬底101，并且放置第四外部连接件157。然而，可以利用任何合适的方法。
一旦已经放置并且固化密封剂127，则可以将该结构分割成离散的封装件。在实施例中，可以使用一个或多个锯片分割该结构，该锯片将结构分成离散的工件。然而，也可以利用任何合适的分割方法，包括激光烧蚀或一个或多个湿蚀刻。
通过形成热通孔201，可以改进第一半导体器件109的操作，并且因此可以改进整个器件的操作。具体地，通过为要去除的第一半导体器件109生成的热量提供热路径，封装件内积聚的热量较少，从而有助于提高效率并且也有助于防止热故障。
图2D示出了另一实施例，其中，第二半导体器件111与第一半导体器件109一起使用。然而，在该实施例中，代替延伸穿过第一天线结构137(和/或第二天线结构139)以辐射其自身的热量的第二半导体器件111，第一天线结构137可以在第一半导体器件109以及第二半导体器件111上方延伸。因此，为了有助于从第二半导体器件111去除热量，可以形成和放置热通孔201(以及第一热帽203和第二热帽205)，使得热通孔201位于第二半导体器件111上方，以帮助去除由第二半导体器件111生成的热量。
图2E示出了另一实施例，其中，热柱207与热通孔201、第一热帽203和第二热帽205一起使用，以帮助从第二半导体器件111去除更大量的热量。在实施例中，热柱207可以是导热材料，诸如类铜的金属。然而，可以使用任何合适的材料。
在实施例中，可以在第二再分布层143上方形成第一钝化层145之后形成热柱207。在该实施例中，可以使用例如光刻掩模和蚀刻工艺以热柱207的期望的形状图案化第一钝化层145，以暴露下面的第一热帽203。一旦图案化第一钝化层145，则可以利用镀工艺来填充第一钝化层145和光刻胶内的开口，以形成热柱207，在形成热柱207之后，可以使用诸如灰化的工艺去除光刻胶。
在实施例中，热柱207设计为从第二半导体器件111去除热量。在一些实施例中，热柱207定位为从第二半导体器件111去除热量，诸如通过与第二半导体器件111物理接触或与第二半导体器件111热连接。在实施例中，热柱207可以具有介于约50μm和约300μm之间(诸如约150μm)的第三直径D3。此外，热柱207可以形成为远离第一钝化层145延伸介于约10μm和约60μm之间(诸如约15μm)的第二高度H2。然而，可以利用任何合适的尺寸。
一旦形成热柱207，则可以完成第一天线结构137的其余部分，并且可以将第一天线结构137接合至第一再分布层105，如上面参照图1D描述的。此外，可以将密封剂127放置在第一半导体器件109、第二半导体器件111和第一天线结构137之间，其中，密封剂127与热柱207物理接触。
图2F示出了利用热柱207但是在其中利用第一半导体器件109而没有第二半导体器件111的又一实施例。例如，第一半导体器件109可以是组合器件，其中，第二半导体器件111的功能结合在第一半导体器件109内以形成组合器件。在该实施例中，形成热柱207，并且然后放置热柱207以定位在第一半导体器件109上方。因此，热柱207可以用于提取由第一半导体器件109生成的热量。
图3A至图3F示出了另一实施例，其中，在集成扇出(InFO)封装件中形成第一再分布层105之前形成通孔301。在该实施例中，代替在载体衬底101上方的粘合层103上形成第一再分布层105，在粘合层103上方形成聚合物层303和第一晶种层305。在实施例中，聚合物层303可以是聚苯并恶唑(PBO)，但是可以利用任何合适的材料，诸如聚酰亚胺或聚酰亚胺衍生物、阻焊剂(SR)或味之素积聚膜(ABF)。可以使用例如旋涂工艺将聚合物层303放置为介于约2μm和约15μm之间(诸如约5μm)的厚度，但是可以使用任何合适的方法和厚度。
在聚合物层303上方形成第一晶种层305。在实施例中，第一晶种层305是导电材料的薄层，其有助于在随后的工艺步骤期间形成较厚的层。第一晶种层305可以包括约厚的钛层，以及约厚的铜层。可以使用诸如溅射、蒸发或PECVD工艺的工艺来产生第一晶种层305，这取决于期望的材料。第一晶种层305可以形成为具有介于约0.3μm和约1μm之间(诸如约0.5μm)的厚度。
一旦形成第一晶种层305，则可以在第一晶种层305上方放置并且图案化光刻胶。在实施例中，可以使用例如旋涂技术将光刻胶放置在第一晶种层305上介于约50μm和约250μm之间(诸如约120μm)的高度。一旦放置，则然后可以通过将光刻胶暴露于图案化的能量源(例如，图案化的光源)，以引起化学反应，从而引起光刻胶的暴露于图案化的光源的那些部分的物理变化来图案化光刻胶。然后将显影剂施加至曝光的光刻胶以利用物理变化并且根据期望的图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分。
在实施例中，形成在光刻胶中的图案是用于通孔301的图案。通孔301以这种布置形成为位于随后附接的器件(诸如第一半导体器件109和第二半导体器件111(如果存在))的不同侧上的位置。然而，可以利用用于通孔301的图案的任何合适的布置，例如通过定位为使得第一半导体器件109和第二半导体器件111放置在通孔301的相对侧上。
在实施例中，通孔301形成在光刻胶内。在实施例中，通孔301包括一种或多种导电材料，诸如铜、钨、其它导电金属等，并且可以例如通过电镀、化学镀等形成。在实施例中，使用电镀工艺，其中，将第一晶种层305和光刻胶浸没或浸入电镀溶液中。第一晶种层305表面电连接至外部DC电源的负侧，从而使得第一晶种层305在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸入溶液中并且附接至电源的正极侧。来自阳极的原子溶解在溶液中，阴极(例如，第一晶种层305)从该溶液中获得溶解的原子，从而在光刻胶的开口内镀第一晶种层305的暴露的导电区域。
一旦使用光刻胶和第一晶种层305形成通孔301，则可以使用合适的去除工艺去除光刻胶。在实施例中，可以使用等离子体灰化工艺来去除光刻胶，由此可以增加光刻胶的温度直至光刻胶经历热分解并且可以被去除。然而，可以利用任何其它合适的方法，诸如湿剥离。去除光刻胶可以暴露下面的第一晶种层305的部分。
一旦暴露，则可以实施第一晶种层305的暴露部分的去除。在实施例中，可以通过例如湿或干蚀刻工艺去除第一晶种层305的暴露部分(例如，未由通孔301覆盖的那些部分)。例如，在干蚀刻工艺中，可以使用通孔301作为掩模将反应物引向第一晶种层305。在另一实施例中，可以喷射蚀刻剂或以其它方式使蚀刻剂与第一晶种层305接触，以去除第一晶种层305的暴露部分。在蚀刻掉第一晶种层305的暴露部分之后，在通孔301之间暴露聚合物层303的部分。
图3A也示出了第一半导体器件109在聚合物层303上的放置。在实施例中，可以使用例如拾取和放置工艺将第一半导体器件109放置在聚合物层303上，并且可以使用例如管芯附接膜将其保持在聚合物层303上。然而，也可以利用放置第一半导体器件109的任何其它方法。在一些实施例中，背侧再分布层形成在聚合物层303上(未示出)，并且然后可以是用于第一天线结构137的接地平面或接地线。然后，背侧再分布层可以通过第一晶种层305和通孔301连接至第一再分布层105，并且可以使用第一再分布层105以为第一天线结构137提供电接地。
图3B示出了通孔301和第一半导体器件109的密封。密封可以在模塑器件中实施，模塑器件可以包括顶部模塑部分和可与顶部模塑部分分隔开的底部模塑部分。当顶部模塑部分降低至邻近于底部模塑部分时，可以形成用于载体衬底101、通孔301和第一半导体器件109的模腔。
在密封工艺期间，顶部模塑部分可以邻近于底部模塑部分放置，从而将载体衬底101、通孔301和第一半导体器件109封闭在模腔内。一旦封闭，顶部模塑部分和底部模塑部分可以形成气密密封，以控制来自模腔的气体的流入和流出。一旦密封，则可以将密封剂309放置在模腔内。密封剂309可以是模塑料树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、它们的组合等。密封剂309可以在顶部模塑部分和底部模塑部分的对准之前放置在模腔内，或者可以通过注入口注入至模腔中。
一旦将密封剂309放入模腔中使得密封剂309密封载体衬底101、通孔301和第一半导体器件109，则可以固化密封剂309以使密封剂309硬化以用于最佳保护。虽然精确的固化工艺至少部分地取决于选择用于密封剂309的特定材料，但是在选择模塑料作为密封剂309的实施例中，可以通过诸如将密封剂309加热至介于约100℃和约130℃之间(诸如约125℃)约60秒至约3000秒(诸如约600秒)来进行固化。此外，引发剂和/或催化剂可以包括在密封剂309内，以更好地控制固化工艺。
然而，如本领域普通技术人员将意识到，上述固化工艺仅仅是示例性工艺，并且不意味着限制当前实施例。可以使用其它固化工艺，诸如用紫外线辐射照射或甚至允许密封剂309在环境温度下硬化。可以使用任何合适的固化工艺，并且所有这些工艺均完全旨在包括在本文讨论的实施例的范围内。
图3B也示出了密封剂309的减薄以暴露通孔301和第一半导体器件109。可以例如使用机械研磨或化学机械抛光(CMP)工艺来实施减薄，由此化学蚀刻剂和研磨剂用于反应和研磨掉密封剂309和第一半导体器件109，直至暴露第一半导体器件109上的通孔301和第一外部连接件(例如，由介电层围绕的铜柱)。因此，第一半导体器件109和通孔301可以具有平坦表面，该平坦表面也与密封剂309共面。
然而，虽然上述CMP工艺呈现为一个说明性实施例，但是不旨在限制实施例。可以使用任何其它合适的去除工艺来减薄密封剂309和第一半导体器件109并且暴露通孔301。例如，可以利用一系列化学蚀刻。可以利用该工艺和任何其它合适的工艺来减薄密封剂309和第一半导体器件109，并且所有这些工艺均完全旨在包括在实施例的范围内。
一旦减薄密封剂309并且暴露通孔301，则第一再分布层105可以形成在通孔301和第一半导体器件109上方并且与通孔301和第一半导体器件109电连接。在实施例中，可以如上面参照图1A描述的形成第一再分布层105。例如，可以形成并且覆盖晶种层以提供图案，并且然后可以利用镀工艺来形成每层导电材料的导电部分，然后由上面的介电层覆盖该层。然而，可以利用用于形成第一再分布层105的任何合适的工艺。
此外，一旦形成第一再分布层105，则可以将第四外部连接件157放置或形成为与第一再分布层105接触。在实施例中，可以如上面参照图1D描述的形成第四外部连接件157。然而，可以利用任何合适的工艺和材料来形成第四外部连接件157。
图3C示出了载体衬底101的脱离，聚合物层303的图案化。在实施例中，可以使用例如热工艺来改变粘合层103的粘合性能，以将载体衬底101从包括第一半导体器件109的结构的脱离。在特定实施例中，利用诸如紫外(UV)激光、二氧化碳(CO2)激光或红外(IR)激光的能量源来照射和加热粘合层103，直至粘合层103失去其至少一些粘合性能。一旦实施，载体衬底101和粘合层103可以物理地分离并且从结构中去除。
一旦去除载体衬底101，则可以图案化聚合物层303，以暴露通孔301(以及相关的第一晶种层305)。在实施例中，可以使用例如激光钻孔方法图案化聚合物层303。在激光钻孔工艺期间，钻孔能量可以在从0.1mJ至约30mJ的范围内，并且相对于聚合物层303的法线，钻孔角度为约0度(垂直于聚合物层303)至约85度。在实施例中，可以形成图案以在通孔301上方形成具有介于约100μm和约300μm之间(诸如约200μm)的宽度的开口。
在另一实施例中，可以通过首先将光刻胶施加至聚合物层303并且然后将光刻胶暴露于图案化的能量源(例如，图案化的光源)，以引起化学反应，从而引起光刻胶的暴露于图案化的光源的那些部分的物理变化来图案化聚合物层303。然后将显影剂施加至曝光的光刻胶以利用物理变化并且根据期望的图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，并且利用例如干蚀刻工艺去除下面的聚合物层303的暴露部分。然而，可以利用用于图案化聚合物层303的任何其它合适的方法。
图3D示出了一旦暴露通孔301，则可以将第一天线结构137接合至通孔301。在实施例中，可以通过将第二外部连接件147与通孔301对准并且将第二外部连接147放置为通过聚合物层303与通孔301物理接触，将第一天线结构137接合至通孔301。一旦物理接触，则可以利用回流工艺将第一天线结构137接合至通孔301。在一些实施例中，在放置第一天线结构137(未示出)之前，在聚合物层303上形成额外的背侧再分布层，并且然后该背侧再分布层可以是第一天线结构137的接地平面或接地线。然后可以通过第一晶种层305和通孔301将背侧再分布层连接至第一再分布层105，并且可以使用第一再分布层105以提供至第一天线结构137的电接地。
图3D另外示出了底部填充材料307在第一天线结构137和聚合物层303之间的放置。在实施例中，底部填充材料307是用于缓冲和支撑第一天线结构137免受操作和环境退化(诸如由操作期间的热量生成的应力)的保护材料。底部填充材料307可以包括例如液体环氧树脂或其它保护材料，并且然后固化以硬化并且可以通过例如注射来分配。
图3D也示出了将结构分割成离散的封装件。在实施例中，可以使用一个或多个锯片分割该结构，该锯片将结构分成离散的工件。然而，也可以利用任何合适的分割方法，包括激光烧蚀或一个或多个湿蚀刻。
图3E示出了利用具有多个取向的多个天线以及通孔301的另一实施例。然而，在该实施例中，代替(或除了)在第一天线结构137内形成的天线，第三天线171第四天线173形成在第一再分布层105内。在实施例中，可以如上面参照图1F描述的形成第三天线171和第四天线173。例如，可以使用例如一系列晶种层和镀工艺同时并且以与每个第一再分布层105相同的方式形成第三天线171和第四天线173。然而，可以利用制造第三天线171和第四天线173的任何合适的方法。
图3F示出了又一实施例，其中，第三天线171和第四天线173不形成在第一天线结构137或第一再分布层105内，而是与通孔301一起形成。具体地，当图案化光刻胶以形成用于镀工艺的开口时，也可以图案化光刻胶以形成期望形状和尺寸的开口，以用于放置第三天线171和第四天线173。一旦形成开口，则可以将第三天线171和第四天线173的材料与通孔301的导电材料一起电镀至晶种层上，可以去除光刻胶，并且可以蚀刻晶种层。然而，可以利用形成第三天线171和第四天线173的任何合适的方法。
图3G示出了另一实施例，其中，第三天线171和第四天线173形成在第一天线结构137内。在实施例中，可以如上面参照图1E描述的形成第三天线171和第四天线173。例如，第三天线171和第四天线173的结构可以与馈电元件149或者形成在第一天线衬底141内的导电迹线同时形成。然而，可以利用任何合适的制造工艺来形成第三天线171和第四天线173。
通过利用本文描述的实施例，制造位于整体结构的顶面和侧壁上的多层天线，同时仍在每个方向(例如，X、Y和Z方向)上保持较小的形状因子。这种天线可以直接形成在焊球迹线(SBT)上，而无需额外的金属化或光刻工艺，从而降低约30％的成本，同时也使客户的布局更容易。此外，通过将第一再分布层105实现为连接路径，可以存在更小的再分布路径，这产生更好的性能。此外，通过在第一再分布层105内包括诸如电感器的结构，可以实现总功率节省约10％，同时仍保持硅面积减少约10％。
根据实施例，半导体器件包括：再分布结构，连接至外部连接件；第一半导体器件，连接至再分布结构；天线衬底，位于第一半导体器件的与再分布结构相对的侧上；以及与第一半导体器件分隔开的电连接件，第一半导体器件通过再分布结构和电连接件电连接至天线衬底。在实施例中，半导体器件还包括位于再分布结构内的天线结构。在实施例中，半导体器件还包括位于电连接件内的天线结构。在实施例中，半导体器件还包括位于天线衬底内的多个天线结构。在实施例中，半导体器件还包括延伸穿过天线衬底的热通孔。在实施例中，电连接件是衬底通孔。在实施例中，第一半导体器件是射频芯片。
根据另一实施例，方法包括：在载体晶圆上方形成再分布结构；将第一半导体器件附接至再分布结构；将天线衬底电连接至再分布结构，其中，第一半导体器件位于天线衬底和再分布结构之间；以及去除载体晶圆。在实施例中，形成再分布结构在再分布结构内同时形成天线。在实施例中，第一半导体器件是射频芯片。在实施例中，电连接天线衬底包括将第一天线层和第二天线层电连接至再分布结构，其中，第一天线层与第二天线层成直角取向。在实施例中，该方法还包括在将天线衬底电连接至再分布结构之后密封第一半导体器件。在实施例中，附接天线衬底还包括：形成与第一半导体器件分隔开的电连接件；以及将天线衬底接合至电连接件。在实施例中，形成电连接件与电连接件同时形成天线。
根据又一实施例，方法包括：在聚合物层上方形成衬底通孔；将第一半导体器件附接至聚合物层；用密封剂密封衬底通孔和第一半导体器件；平坦化密封剂直至第一半导体器件、密封剂和衬底通孔彼此平坦；在密封剂、衬底通孔和第一半导体器件上方形成再分布结构；在形成再分布结构之后图案化聚合物层；以及通过聚合物层将天线衬底接合至衬底通孔。在实施例中，形成再分布结构与再分布结构同时形成天线。在实施例中，形成衬底通孔与衬底通孔同时形成天线。在实施例中，第一半导体器件是射频芯片。在实施例中，天线衬底具有多个上天线层，多个上天线层的每个均在不同的方向上取向。在实施例中，该方法还包括在天线衬底和聚合物层之间施加底部填充材料。
根据本发明的实施例，提供了一种半导体器件，包括：再分布结构，连接至外部连接件；第一半导体器件，连接至所述再分布结构；天线衬底，位于所述第一半导体器件的与所述再分布结构相对的侧上；以及电连接件，与所述第一半导体器件分隔开，所述第一半导体器件通过所述再分布结构和所述电连接件电连接至所述天线衬底。
根据本发明的实施例，还包括位于所述再分布结构内的天线结构。
根据本发明的实施例，还包括位于所述电连接件内的天线结构。
根据本发明的实施例，所述天线结构包括多个天线结构。
根据本发明的实施例，还包括延伸穿过所述天线衬底的热通孔。
根据本发明的实施例，所述电连接件是衬底通孔。
根据本发明的实施例，所述第一半导体器件是射频芯片。
根据本发明的实施例，还提供了一种制造半导体器件的方法，所述方法包括：在载体晶圆上方形成再分布结构；将第一半导体器件附接至所述再分布结构；将天线衬底电连接至所述再分布结构，其中，所述第一半导体器件位于所述天线衬底和所述再分布结构之间；以及去除所述载体晶圆。
根据本发明的实施例，形成所述再分布结构包括在所述再分布结构内同时形成天线。
根据本发明的实施例，所述第一半导体器件是射频芯片。
根据本发明的实施例，电连接所述天线衬底包括将第一天线层和第二天线层电连接至所述再分布结构，其中，所述第一天线层与所述第二天线层成直角取向。
根据本发明的实施例，还包括在将所述天线衬底电连接至所述再分布结构之后密封所述第一半导体器件。
根据本发明的实施例，附接所述天线衬底还包括：形成与所述第一半导体器件分隔开的电连接件；以及将所述天线衬底接合至所述电连接件。
根据本发明的实施例，形成所述电连接件包括与电连接件同时形成天线。
根据本发明的实施例，还提供了一种制造半导体器件的方法，所述方法包括：在聚合物层上方形成衬底通孔；将第一半导体器件附接至所述聚合物层；用密封剂密封所述衬底通孔和所述第一半导体器件；平坦化所述密封剂直至所述第一半导体器件、所述密封剂和所述衬底通孔彼此平坦；在所述密封剂、所述衬底通孔和所述第一半导体器件上方形成再分布结构；在形成所述再分布结构之后图案化所述聚合物层；以及通过所述聚合物层将天线衬底接合至所述衬底通孔。
根据本发明的实施例，形成所述再分布结构包括与所述再分布结构同时形成天线。
根据本发明的实施例，形成所述衬底通孔与所述衬底通孔同时形成天线。
根据本发明的实施例，所述第一半导体器件是射频芯片。
根据本发明的实施例，所述天线衬底包括多个上天线层，所述多个上天线层的一个与所述多个上天线层的另一个在不同的方向上取向。
根据本发明的实施例，还包括在所述天线衬底和所述聚合物层之间施加底部填充材料。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
再分布结构，连接至外部连接件；
第一半导体器件，连接至所述再分布结构；
天线衬底，位于所述第一半导体器件的与所述再分布结构相对的侧上；以及
电连接件，与所述第一半导体器件分隔开，所述第一半导体器件通过所述再分布结构和所述电连接件电连接至所述天线衬底。
2.根据权利要求1所述的半导体器件，还包括位于所述再分布结构内的天线结构。
3.根据权利要求1所述的半导体器件，还包括位于所述电连接件内的天线结构。
4.根据权利要求1所述的半导体器件，其中，所述天线结构包括多个天线结构。
5.根据权利要求1所述的半导体器件，还包括延伸穿过所述天线衬底的热通孔。
6.根据权利要求1所述的半导体器件，其中，所述电连接件是衬底通孔。
7.根据权利要求1所述的半导体器件，其中，所述第一半导体器件是射频芯片。
8.一种制造半导体器件的方法，所述方法包括：
在载体晶圆上方形成再分布结构；
将第一半导体器件附接至所述再分布结构；
将天线衬底电连接至所述再分布结构，其中，所述第一半导体器件位于所述天线衬底和所述再分布结构之间；以及
去除所述载体晶圆。
9.根据权利要求8所述的方法，其中，形成所述再分布结构包括在所述再分布结构内同时形成天线。
10.一种制造半导体器件的方法，所述方法包括：
在聚合物层上方形成衬底通孔；
将第一半导体器件附接至所述聚合物层；
用密封剂密封所述衬底通孔和所述第一半导体器件；
平坦化所述密封剂直至所述第一半导体器件、所述密封剂和所述衬底通孔彼此平坦；
在所述密封剂、所述衬底通孔和所述第一半导体器件上方形成再分布结构；
在形成所述再分布结构之后图案化所述聚合物层；以及
通过所述聚合物层将天线衬底接合至所述衬底通孔。
CN201910162651.3A 2018-05-21 2019-03-05 半导体器件和制造方法 Active CN110518000B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862674337P 2018-05-21 2018-05-21
US62/674,337 2018-05-21
US16/185,749 2018-11-09
US16/185,749 US11063007B2 (en) 2018-05-21 2018-11-09 Semiconductor device and method of manufacture

Publications (2)

Publication Number Publication Date
CN110518000A true CN110518000A (zh) 2019-11-29
CN110518000B CN110518000B (zh) 2021-07-09

Family

ID=68532983

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910162651.3A Active CN110518000B (zh) 2018-05-21 2019-03-05 半导体器件和制造方法

Country Status (4)

Country Link
US (2) US11063007B2 (zh)
KR (1) KR102197780B1 (zh)
CN (1) CN110518000B (zh)
TW (1) TWI727286B (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US11081453B2 (en) * 2018-07-03 2021-08-03 Mediatek Inc. Semiconductor package structure with antenna
WO2020133421A1 (zh) * 2018-12-29 2020-07-02 深南电路股份有限公司 多样化装配印刷线路板及制造方法
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11075167B2 (en) * 2019-02-01 2021-07-27 Dialog Semiconductor (Uk) Limited Pillared cavity down MIS-SIP
KR102629832B1 (ko) * 2019-03-28 2024-01-26 삼성전자주식회사 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
KR102593888B1 (ko) * 2019-06-13 2023-10-24 삼성전기주식회사 안테나 모듈 및 이를 포함하는 전자기기
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11011470B1 (en) * 2019-10-29 2021-05-18 Intel Corporation Microelectronic package with mold-integrated components
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
EP4160824A4 (en) * 2020-05-26 2024-07-17 Fujikura Ltd WIRELESS COMMUNICATIONS MODULE
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
KR20220016689A (ko) * 2020-08-03 2022-02-10 삼성전자주식회사 반도체 패키지
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US20220209391A1 (en) * 2020-12-30 2022-06-30 Texas Instruments Incorporated Antenna in package having antenna on package substrate
EP4027380A1 (en) * 2021-01-07 2022-07-13 Sivers Wireless AB Arrangement comprising an integrated circuit package and a heatsink element
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN115623677A (zh) * 2021-07-14 2023-01-17 鹏鼎控股(深圳)股份有限公司 天线封装结构及其制作方法
US11735530B2 (en) * 2021-08-25 2023-08-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of integrating RF antenna interposer with semiconductor package
US20230065844A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
CN113808956B (zh) * 2021-09-17 2024-05-03 成都奕成集成电路有限公司 芯片封装方法、芯片封装结构及电子设备
TWI790054B (zh) * 2021-12-17 2023-01-11 財團法人工業技術研究院 天線整合式封裝結構
US20240039141A1 (en) * 2022-07-28 2024-02-01 Avago Technologies International Sales Pte. Limited Integrated Antennas on Side Wall of 3D Stacked Die
US20240096858A1 (en) * 2022-09-15 2024-03-21 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US20240332146A1 (en) * 2023-03-30 2024-10-03 Qualcomm Incorporated Integrated circuit (ic) package employing metal posts thermally coupling a die to an interposer substrate for dissipating thermal energy of the die, and related fabrication methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263090A (zh) * 2010-05-26 2011-11-30 台湾积体电路制造股份有限公司 封装系统
US20130062760A1 (en) * 2010-10-14 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Structures Using a Die Attach Film
CN106847794A (zh) * 2015-12-04 2017-06-13 台湾积体电路制造股份有限公司 信息结构中的天线和波导管
CN107452721A (zh) * 2016-05-31 2017-12-08 台湾积体电路制造股份有限公司 封装结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
EP2347440A1 (en) * 2008-11-19 2011-07-27 Nxp B.V. Millimetre-wave radio antenna module
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
EP2469592A1 (en) 2010-12-23 2012-06-27 Karlsruher Institut für Technologie Integrated circuit chip package device
KR101434003B1 (ko) 2011-07-07 2014-08-27 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US8754818B2 (en) 2012-07-05 2014-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated antenna structure on separate semiconductor die
US9087832B2 (en) * 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US9413079B2 (en) * 2013-03-13 2016-08-09 Intel Corporation Single-package phased array module with interleaved sub-arrays
JP6279754B2 (ja) * 2013-12-09 2018-02-14 インテル コーポレイション パッケージングされたダイ用のセラミック上アンテナ
US11239138B2 (en) 2014-06-27 2022-02-01 Taiwan Semiconductor Manufacturing Company Methods of packaging semiconductor devices and packaged semiconductor devices
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US10636753B2 (en) * 2015-07-29 2020-04-28 STATS ChipPAC Pte. Ltd. Antenna in embedded wafer-level ball-grid array package
US10546835B2 (en) * 2015-12-22 2020-01-28 Intel Corporation Microelectronic devices designed with efficient partitioning of high frequency communication devices integrated on a package fabric
US9911629B2 (en) 2016-02-10 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated passive device package and methods of forming same
US10157807B2 (en) 2016-05-26 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Sensor packages and manufacturing mehtods thereof
US10269732B2 (en) 2016-07-20 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Info package with integrated antennas or inductors
US10347598B2 (en) * 2017-05-19 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Composite antenna substrate and semiconductor package module
KR102019354B1 (ko) * 2017-11-03 2019-09-09 삼성전자주식회사 안테나 모듈
US10381309B2 (en) * 2017-11-21 2019-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having connecting module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263090A (zh) * 2010-05-26 2011-11-30 台湾积体电路制造股份有限公司 封装系统
US20130062760A1 (en) * 2010-10-14 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Structures Using a Die Attach Film
CN106847794A (zh) * 2015-12-04 2017-06-13 台湾积体电路制造股份有限公司 信息结构中的天线和波导管
CN107452721A (zh) * 2016-05-31 2017-12-08 台湾积体电路制造股份有限公司 封装结构

Also Published As

Publication number Publication date
US11996372B2 (en) 2024-05-28
US20210343665A1 (en) 2021-11-04
US11063007B2 (en) 2021-07-13
US20190355680A1 (en) 2019-11-21
CN110518000B (zh) 2021-07-09
TW202005024A (zh) 2020-01-16
KR102197780B1 (ko) 2021-01-05
KR20190132910A (ko) 2019-11-29
TWI727286B (zh) 2021-05-11

Similar Documents

Publication Publication Date Title
CN110518000A (zh) 半导体器件和制造方法
CN110137151B (zh) 半导体器件和制造方法
CN106206530B (zh) 半导体器件及其制造方法
KR101746269B1 (ko) 반도체 디바이스 및 그 제조방법
TWI659517B (zh) 半導體元件及其製造方法
US11594520B2 (en) Semiconductor package for thermal dissipation
CN106206529B (zh) 半导体器件和制造方法
CN106356340B (zh) 半导体器件及其制造方法
CN103515305B (zh) 3d ic堆叠器件及制造方法
CN104900597B (zh) 半导体封装件及方法
CN108630676A (zh) 半导体封装件及其形成方法
CN107689333A (zh) 半导体封装件及其形成方法
CN107871718A (zh) 半导体封装件及其形成方法
CN109616441A (zh) 半导体器件及其制造方法
CN109786274B (zh) 半导体器件及其制造方法
US20240250046A1 (en) Semiconductor device and method of manufacture
US20200006225A1 (en) Semiconductor Device and Method of Manufacture

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant