CN106847794A - 信息结构中的天线和波导管 - Google Patents

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余振华
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Abstract

本发明提供了一种方法，包括：形成第一金属板，形成与第一金属板的外围区域对齐的金属环，以及放置与金属环齐平的器件管芯，用密封材料密封器件管芯和金属环。该方法还包括将介电材料填充至由金属环包围的空间中，以及形成覆盖介电材料和金属环的第二金属板，其中，在第二金属板中形成开口。形成多个再分布线，其中，再分布线中的一个覆盖开口的部分。第一金属板、金属环、第二金属板和介电材料结合在一起形成天线或波导管。再分布线形成无源器件的信号连线。本发明还提供了一种封装件。

Description

信息结构中的天线和波导管
技术领域
本发明总体涉及半导体领域，更具体地，涉及无源器件。
背景技术
诸如电感器、变压器、天线、传输线、波导管等的无源器件通常用于射频(RF)应用中。可将无源器件嵌入在片上系统(SoC)应用中。然而，由于在硅衬底附近产生的涡流，无源器件中诸如Q因子的性能较低。当封装器件管芯时，还可在器件管芯的玻璃衬底上或者扇出结构中形成无源器件。然而，结果仍不令人满意。
发明内容
根据本发明的一个方面，提供了一种方法，包括：形成第一金属板；形成与所述第一金属板的外围区域对齐的金属环；放置与所述金属环齐平的器件管芯；用密封材料密封所述器件管芯和所述金属环；将介电材料填充至由所述金属环包围的空间中；形成覆盖所述介电材料和所述金属环的第二金属板，其中，在所述第二金属板中形成第一开口；以及形成第一多个再分布线，其中，所述第一多个再分布线中的第一再分布线覆盖所述第一开口的部分，其中，所述第一金属板、所述金属环、所述第二金属板和所述介电材料结合在一起形成选自天线和波导管的无源器件，并且所述第一再分布线形成所述无源器件的信号连线。
优选地，该方法还包括：当形成所述金属环时，同时形成通孔，所述密封材料密封所述通孔，其中，所述第一多个再分布线中的第二再分布线电连接至所述通孔。
优选地，该方法还包括：在形成所述第一金属板之前，形成第二多个再分布线和在所述第二多个再分布线上方的介电层，其中，所述通孔电连接至所述第二多个再分布线中的一个再分布线。
优选地，所述无源器件包括所述天线。
优选地，所述天线被配置为产生具有高于约50GHz频率的信号。
优选地，所述无源器件包括波导管，并且所述第二金属板包括第二开口，所述第一多个再分布线包括覆盖所述第二开口的部分的额外的再分布线。
优选地，形成所述第一金属板包括在所述第一金属板中形成第三开口。
根据本发明的另一方面，提供了一种方法，包括：形成第一介电层；在所述第一介电层中形成第一金属板；形成与所述第一金属板的边缘对齐的金属环；放置与所述金属环齐平的器件管芯；用密封材料密封所述器件管芯和所述金属环；蚀刻所述金属环以在所述密封材料中形成空隙；将介电材料填充至所述空隙；在所述介电材料、所述器件管芯和所述密封材料上方形成第二介电层；以及形成第一多个再分布线，包括：第一再分布线，覆盖所述介电材料的部分，其中，通过所述第二介电层，将所述第一再分布线与所述介电材料间隔开，并且所述介电材料形成天线，所述第一再分布线形成所述天线的信号连线；和第二再分布线，延伸至所述第二介电层中以电连接至所述器件管芯。
优选地，所述天线被配置为产生具有高于约50GHz频率的信号。
优选地，该方法还包括：当形成所述金属环时，同时形成通孔，所述第一多个再分布线中的第三再分布线电连接至所述通孔。
优选地，通过所述第一介电层的部分将所述第一金属板和所述金属环彼此隔开。
优选地，当完成蚀刻所述金属环时，所述第一介电层被暴露以形成所述空隙的底部。
优选地，所述介电材料具有小于约0.01的损耗因数。
优选地，填充所述介电材料包括填充苯并环丁烯(BCB)、聚四氟乙烯(PTFE)或芳香族聚合物。
根据本发明的又一方面，提供了一种封装件，包括：无源器件，选自由天线和波导管组成的组，所述无源器件包括：第一金属板；金属环，与所述第一金属板的外围区域对齐；介电材料，由所述金属环包围，其中，所述介电材料的底面接触所述第一金属板的顶面；和第二金属板，覆盖所述介电材料和所述金属环，其中在所述第二金属板中形成第一开口；器件管芯，与所述无源器件齐平；密封材料，密封其中的所述器件管芯和所述无源器件；第一介电层，位于所述器件管芯、所述无源器件和所述密封材料上方；以及第一多个再分布线，包括：第一再分布线，覆盖所述第一开口的部分，其中，所述第一再分布线通过所述第一介电层与所述第二金属板间隔开；和第二再分布线，延伸至所述第一介电层中以电连接至所述器件管芯。
优选地，所述无源器件是被配置为产生具有高于约50GHz频率的信号的天线。
优选地，所述无源器件是被配置为传输具有高于约50GHz频率的信号的波导管。
优选地，该封装件还包括：第二多个再分布线，在所述器件管芯和所述密封材料下方；以及通孔，穿透所述密封材料，其中，所述通孔将所述第一多个再分布线中的一个再分布线电连接至所述第二多个再分布线中的一个再分布线。
优选地，所述介电材料具有小于约0.01的损耗因数。
优选地，所述无源器件为波导管，并且所述第二金属板包括第二开口，所述第一多个再分布线包括覆盖所述第二开口的部分的第三再分布线。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。
图1至图16示出了根据一些实施例的形成包括天线或波导管的封装件的中间阶段的截面图。
图17示出了根据一些实施例的包括波导管的封装件的截面图。
图18A和图18B分别示出了根据一些实施例的波导管的立体图和中间部分。
图19示出了根据一些实施例的其中没有形成通孔的包括天线的封装件的截面图。
图20示出了根据一些实施例的其中没有形成通孔的包括波导管的封装件的截面图。
图21示出了根据一些实施例的波导管的截面图。
图22A和图22B分别示出了根据一些实施例的天线和波导管的顶视图。
图23至图33示出了根据一些实施例的形成包括天线的封装件的中间阶段的截面图。
图34示出了根据一些实施例的其中没有形成通孔的包括天线的封装件的截面图。
图35示出了根据一些实施例的流程图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。例如，如果翻转图中所示的装置，则被描述为在其他元件或部件“下面”或“之下”的元件将被定位为在其他元件或部件的“上面”。因此，示例性术语“在…下面”包括在上面和在下面的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
根据各个示例性实施例提供了包括天线或波导管的封装件及其形成方法。示出了形成封装件的中间阶段。讨论了一些实施例的变型。在各个视图和示出的实施例中，相同的参考符号用于指示相同的元件。
图1至图16示出了根据一些实施例，在集成扇出式(InFO)结构中形成天线(或波导管)的中间阶段的截面图。图1至图16中所示的步骤还示意性地示出了图35所示的流程图300。在随后的讨论中，参考图35中的工艺步骤讨论图1至图16所示的工艺步骤。
图1示出了载体20和在载体20上形成的释放层22。载体20可为玻璃载体、陶瓷载体等。载体20可具有圆形顶视图形状并且可为硅晶圆尺寸。例如，载体20可具有8英寸直径、12英寸直径等。释放层22可由聚合物基材料(诸如光热转换(LTHC)材料)形成，可将所述释放层22连同载体20从将在随后的步骤中形成的上层结构处去除。根据本发明的一些实施例，释放层22由环氧基热释放材料形成。可以液态形式分布释放层22然后将其固化。根据可选的实施例，释放层22为层压膜并且被层压在载体20上。释放层22的顶面呈水平并且释放层22的顶面具有高度的共平面性。
在释放层22上形成介电层24。根据本发明的一些实施例，介电层24由聚合物形成，所述聚合物还可为可通过曝光和显影来图案化的诸如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的感光材料。根据可选的实施例，介电层24由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等形成。
参考图2，在介电层24上方形成再分布线(RDL)26。相应的步骤被示为图35所示的工艺中的步骤302。由于RDL 26位于器件管芯44(图16)的背面上，因此还将它们称为背面RDL。RDL 26的形成可包括在介电层24上方形成晶种层(未示出)，在晶种层上方形成诸如光刻胶的图案化的掩模(未示出)，然后对暴露的晶种层实施镀金。然后，去除图案化的掩模和晶种层中被图案化的掩模覆盖的的部分，从而留下如图2所示的RDL 26。根据本发明的一些实施例，晶种层包括钛层和在钛层上方的铜层。例如，可使用物理汽相沉积(PVD)来形成晶种层。例如，使用无电镀(electro-less)来实施镀。
在形成RDL 26的同时，同时形成金属板32。金属板32可以是其中没有开口的实心板，或者可包括一个或多个通口(through-opening)35，使用虚线示出所述开口以指示可能形成或可能未形成开口35。通口35的示例性布局在图22A和图22B中示出。
参考图3，在RDL 26和金属板32上形成介电层28。相应的步骤被示为图35所示的工艺中的步骤304。介电层28的底面与RDL 26、金属板32和介电层24的顶面接触。根据本发明的一些实施例，介电层28由聚合物形成，所述聚合物还可为诸如PBO、聚酰亚胺和BCB等的感光材料。根据可选的实施例，介电层28由诸如氮化硅的氮化物、诸如氧化硅的氧化物、PSG、BSG、BPSG等形成。然后，将介电层28图案化以在其中形成开口30。尽管在示出的平面中显示有一个开口30，但可能有多个开口30同时形成。通过介电层28中的开口30暴露了RDL 26和金属板32的一些部分。
参考图4，例如，通过物理汽相沉积(PVD)或金属箔层压在介电层28上方形成晶种层37。晶种层37可包括铜、铝、钛或它们的多层。根据一些实施例，晶种层37包括钛层(未示出)和在钛层上方的铜层(未示出)。根据可选的实施例，晶种层37包括单个铜层。当形成开口35时，晶种层也延伸至开口35内。
参考图5，根据一些实施例，在晶种层37上方施加光刻胶34，然后将光刻胶34图案化。因此，在光刻胶34中形成开口36(包括36A和36B)，并且暴露出晶种层37的一些部分。当从示出的结构的顶部观察时，开口36A形成满环，并且可具有矩形形状。通过开口36A暴露金属板32的外围区域。开口36B可为与开口36A隔开的独立开口。
如图6所示，形成金属部件38、40和41(下文统称为38/40/41)。相应的步骤被示为图35所示的工艺中的步骤308。通过可为电镀或无电镀的镀法在开口36中形成金属部件38/40/41。金属部件38/40/41镀在晶种层37的暴露部分上。金属部件38/40/41可包括铜、铝、钨、镍或它们的合金。下文将金属部件40称为通孔40。通孔40的顶视图形状包括但不局限于矩形、正方形、圆形等。晶种层37的材料可与上覆的金属部件38/40/41相同或不同，并且可与下面的金属板32相同或不同。
在镀上金属部件38/40/41之后，去除光刻胶34。然后，实施蚀刻步骤以去除晶种层37的暴露的部分，其中，蚀刻可为各向异性或各向同性蚀刻。另一方面，晶种层37中被金属部件38/40/41覆盖的部分仍未被蚀刻。形成的结构在图7中示出。在图7中未示出晶种层37的剩余的部分，因为它们变成金属部件38/40/41的集成的部分。根据一些实施例(其中晶种层37由与各个上覆的金属部件38/40/41类似或相同的材料形成)，可将晶种层37与金属部件38/40/41中的上覆部分合并而在晶种层37与金属部件38/40/41之间没有可区分的界面。根据可选的实施例，在晶种层37和金属部件38/40/41中的上覆部分之间存在可区分的界面。
如图7所示(还参考图22A和图22B)，金属部件38形成完全包围空间43的满环(当从顶部观察时)。金属部件41可为在空间43中的独立的金属桩。
图8示出器件管芯44的布置。相应的步骤被示为图35中所示的工艺中的步骤310。通过管芯-附接膜(DAF)45将器件管芯44附接至介电层28，所述管芯-附接膜为粘合膜。器件管芯44可为其中包括逻辑晶体管的逻辑器件管芯。根据一些示例性实施例，将器件管芯44设计用于移动设备，并且可为电源管理集成电路(PMIC)管芯、收发器(TRX)管芯等。尽管示出一个器件管芯44，但可在介电层28上方放置更多器件管芯。
根据一些示例性实施例，预先形成金属柱(多个金属柱)48(诸如铜柱)以作为器件管芯44的最顶端部分，其中，金属柱48电连接至器件管芯44中的诸如晶体管(未示出)的集成电路器件。根据本发明的一些实施例中，聚合物填充相邻的金属柱48之间的间隙以形成顶部介电层47，其中，顶部介电层47还可在钝化层46的顶部上并且接触钝化层46。根据一些实施例，聚合物层47可由PBO形成。钝化层46可包括氮化硅、氮氧化硅、氧化硅或它们的多层。
接下来，如图9所示，在器件管芯44上密封(模制)密封材料50。相应的步骤被示为图35所示的工艺中的步骤312。密封材料50填充相邻的金属部件38/40/41之间的间隙以及金属部件38/40/41与器件管芯44之间的间隙。密封材料50可包括模塑料、模制底部填充物、环氧树脂或树脂。通过传递模塑来实施密封，其中，在模塑期间顶部模具(top mold)和释放膜(未示出)覆盖器件管芯44和金属部件38/40/41。由于空间/空隙43由金属部件38完全包围，并且由释放膜覆盖，因此密封材料50不填充空间/空隙43。
然后，将低损耗介电材料52填充至空间/空隙43，产生图10所示的结构。相应的步骤被示为图35所示的工艺中的步骤314。当相应的天线或波导管工作在高频时，低损耗介电材料52可具有小于约0.01的损耗因数(loss tangent)，所述高频率可高于约50GHz。根据一些示例性实施例，低损耗介电材料52包括BCB或聚酰亚胺。当形成开口35时，低损耗介电材料52还包括填充开口35的一些部分，这些部分也与介电层28的顶面接触。
接下来，实施诸如化学机械抛光(CMP)步骤的平坦化以使密封材料50、金属部件38/40/41和介电材料52的顶面彼此齐平。相应的步骤被示为图35所示的工艺中的步骤316。产生的结构在图11中示出。取决于介电材料52的性质，介电材料52的形成可包括分配和固化或其他方法。
在随后的步骤中，如图12所示，在金属部件40和介电材料52的顶面上形成金属板54。相应的步骤被示为在图35所示的工艺中的步骤318。金属板54的材料和形成可与用于形成金属板32的材料和形成类似。在金属板54中形成开口56，并且通过开口56暴露介电材料52。根据一些示例性实施例，当形成金属板54时，同时在通孔40和金属柱48上方形成金属焊盘58并且与通孔40和金属柱48接触。根据可选的实施例，当形成金属板54时，未形成金属焊盘58。
参考图13，形成介电层60。根据本发明的一些实施例，介电层60由诸如PBO、聚酰亚胺等的聚合物形成。根据可选的实施例，介电层60由诸如氮化硅、氧化硅等的无机材料形成。在介电层60中形成开口62以暴露金属焊盘58。可通过光刻工艺来实施开口62的形成。
接下来，参考图14，形成再分布线(RDL)64(其还包括64A)以连接至金属柱48和通孔40。相应的步骤被示为图35所示的工艺中的步骤320。RDL 64还可电互连金属柱48和通孔40。RDL 64包括在介电层60上方的金属迹线(金属线)以及延伸至开口62中的通孔(图13)以电连接至通孔40和金属柱48。根据本发明的一些实施例，在镀工艺中形成RDL 64，其中，每个RDL 64均包括晶种层(未示出)和在晶种层上方所镀的金属材料。晶种层和所镀材料可包括相同材料或不同材料。RDL64可包括包括铝、铜、钨或它们的合金的金属或金属合金。
RDL 64包括在金属板54的开口56正上方延伸的信号连线64A。金属部件32、38和54以及介电材料52结合在一起形成天线66，该天线用于产生具有例如高于1GHz频率的高频信号。可通过RDL 26和RDL 64中的一个将天线66电接地，其中，未示出接地连接。可选地，天线66未接地。取决于天线66的尺寸和材料，频率可高于50GHz或更高。信号连线64A将天线66中的高频信号从天线66处连接。如图14所示，根据一些示例性实施例，信号连线64A连接高频信号至器件管芯44。
参考图15，在RDL 64和介电层60上方形成介电层68。可使用聚合物形成介电层68，所述聚合物可选自与用于形成介电层60的那些候选材料相同的候选材料。例如，介电层68可包括PBO、聚酰亚胺、BCB等。
图15还示出电连接至RDL 64的电连接件70的形成。相应的步骤被示为图35所示的工艺中的步骤322。根据一些示例性实施例，电连接件70可包括凸块下金属化层(UBM，未示出)和焊料区域。UBM的形成可包括沉积和图案化。可将焊料球放置在UBM上，然后将焊料球回流。根据可选的实施例，形成电连接件70包括实施镀步骤以在RDL 64上方形成焊料区，然后回流焊料区。电连接件70还可包括金属柱，以及可能的焊料盖，所述电连接件70也可通过镀法形成。在整个说明书中，将包括器件管芯44、天线66、通孔40、密封材料50和相应的RDL以及在密封材料50的上部和底部的介电层的组合结构称为封装件100，其可为顶视图形状为圆形的复合晶圆。
接下来，从载体20处分离封装件100。还从封装件100中清除粘合层22。可通过在粘合层22上投射诸如UV光或激光的光以分解粘合层22来实施分离。产生的结构在图16中示出。根据本发明的一些实施例，将封装件100进一步附接至另一个载体(未示出)，所述载体位于封装件100中与载体20相对的侧面上，以便可形成连接至RDL 26的电连接件72。
图17示出封装件200的截面图，其中形成有(微波)波导管166。形成工艺与图1至图16所示的形成工艺基本相同，除了改变一些部件的形状和尺寸之外。根据一些实施例，金属焊盘54具有两个开口56和56’，各自在波导管166的末端。金属迹线64A和164A分别在开口56和56’正上方延伸。因此，金属迹线64A和164A分别用作信号输入线和信号输出线。例如，可通过信号连线164A将高频信号连接至波导管166中，通过波导管166传输，并且连接输出至信号连线64A。根据一些实施例，可将信号连线164A连接至器件管芯44。
图18A示出波导管166以及开口56和56’的立体图。波导管166的相对两端通过金属阻塞。图18B示出波导管166的中间部分，该中间部分显示为图18A中的18B。
图19示出根据一些实施例的封装件100。封装件100与图16所示的封装件100类似，除了没有形成将封装件100顶侧上的导电部件连接至底侧的通孔之外。因此，也没有形成穿透介电层28的导电部件。根据这些实施例，封装件100的形成可能与图1至图16所示的工艺类似，除了省略图2、图3和图16所示的步骤之外。
图20示出了根据可选的实施例的封装件200。封装件200与图17所示的封装件200类似，除了没有形成将封装件200顶侧上的导电部件连接至底侧的通孔之外。因此，也没有形成穿透介电层28的导电部件。可从本发明的示例性实施例中提供的教导获悉形成工艺。
图21示出波导管166的截面图，其中，示出波导管166的内部空间的宽度W1和高度H1。实验结果表明当宽度W1为100μm，并且高度H1为200μm时，可在波导管中传输具有等于或高于约95GHz的频率的信号，并且损失较低。例如，当传输具有95GHz的频率的信号时，损失为1.5db。当传输具有110GHz的频率的信号时，损失为1.0db。因此，由于损失较低，根据本发明的实施例的波导管166可满足设计规范。
还如图21所示，由于在与用于形成金属部件/环38的工艺不同的工艺中形成金属板54，因此金属板54的边缘可延伸超出金属部件/环38的外部边缘。可选地，如由虚线所示的金属板54的外部边缘可能与金属部件/环38的外部边缘对齐，或者可覆盖金属部件/环38。
图22A示出天线66的顶视图。示出将金属部件41形成为由介电材料52包围的独立部件。信号连线64A覆盖开口56的中间部分，并且可延伸超出开口56。可在金属板32中形成开口35，或者可不形成开口35。
图22B示出波导管166的顶视图。信号连线64A覆盖开口56的中间部分，并且可延伸超出开口56。信号连线164覆盖开口56’的中间部分，并且可延伸超出开口56’。
图23至图34示出根据本发明的一些实施例，形成天线的中间阶段的截面图。除非另外规定，这些实施例中的部件的材料和形成方法与用图1至图21以及图22A和图22B所示实施例的相似参考符号标示的相似部件实质相同。因此，关于图23至图34所示的部件的形成工艺和材料的细节可在图1至图21以及图22A和图22B所示的实施例的讨论中获悉，因此此处不重复。
这些实施例的初始步骤与图1所示的基本相同。接下来，如图23所示，形成RDL 26和金属板126。然后，形成介电层28以覆盖RDL 26和金属板126，其中在介电层28中形成开口30以暴露RDL 26，如图24所示。
参考图25，在随后的步骤中，形成晶种层(未示出)，并且形成光刻胶34以及将光刻胶34图案化。图26示出通过镀法形成通孔40和金属部件38，随后去除光刻胶34和暴露的晶种层。
接下来，参考图27，在介电层28上方放置器件管芯44，随后如图28所示分配和固化密封材料50。在产生的结构中，金属部件38显示为限定在其中的空间/空隙43。
图28示出光刻胶74的形成和图案化，光刻胶74覆盖器件管芯44和通孔40。金属部件38未被光刻胶74覆盖。接下来，如图29所示，蚀刻图28所示的金属部件38，因此空间43扩大。可使用湿蚀刻或干蚀刻实施蚀刻。然后，将光刻胶74蚀刻。
图30示出根据一些实施例，将介电材料52填充至空间43，随后实施平坦化步骤。因此，介电材料52的顶面与通孔40和器件管芯44的顶面齐平。根据一些实施例，介电材料52包括BCB、聚四氟乙烯(PTFE)(还称为Teflon(DuPont Inc.的注册商标))、芳香族聚合物等。
参考图31，形成介电层60和RDL 64。RDL 64包括在介电区52正上方延伸的64A。可形成或者可不形成金属焊盘58。因此，使用虚线示出金属焊盘58。当不形成金属焊盘58时，RDL 64与通孔40和金属柱48物理接触。
介电区52和下层金属焊盘126结合在一起形成天线66。可将金属焊盘126接地(其中，未示出接地连接)。作为RDL 64的部分的金属迹线64A充当将天线66中产生的高频信号连接至器件管芯44的信号连线。
图32示出介电层68和电连接件70的形成，并且图33示出连接至RDL 26的电连接件72的形成。因此，完成封装件100的形成。
图34示出根据一些实施例的封装件100，其中，没有形成将封装件100顶侧上的导电部件连接至底侧的通孔。从实施例中提供的教导本领域一般技术人员可获悉形成工艺。
本发明的实施例具有一些有利的特征。使用与InFO工艺兼容的工艺形成诸如天线和波导管的无源器件，并且添加非常少的额外的步骤来形成天线和波导管。这些器件的工作频率范围和损失满足器件的规范。
根据本发明的一些实施例，一种方法包括形成第一金属板，形成与第一金属板的周围区域对齐的金属环，以及放置与金属环齐平的器件管芯，用密封材料密封器件管芯和金属环。该方法还包括将介电材料填充至由金属环包围的空间中，以及形成覆盖介电材料和金属环的第二金属板，其中，在第二金属板中形成开口。形成第一多个再分布线，其中，再分布线中的一个覆盖开口的部分。第一金属板、金属环、第二金属板和介电材料结合在一起形成天线和波导管。再分布线形成无源器件的信号连接线。
根据本发明的一些实施例，一种方法包括形成第一介电层，在第一介电层上方形成第一金属板，形成与第一金属板的边缘对齐的金属环，放置与金属环齐平的器件管芯，用密封材料中密封器件管芯和金属环，蚀刻金属环以在密封材料中形成空隙。将介电材料填充至空隙。在介电材料、器件管芯和密封材料上方形成第二介电层。然后形成多个再分布线，并且包括第一再分布线覆盖介电材料的部分。通过第二介电层将第一再分布线与介电材料间隔开。介电材料形成天线，并且第一再分布线形成天线的信号连线。多个再分布线还包括延伸至第二介电层中以电连接至器件管芯的第二再分布线。
根据本发明的一些实施例，封装件包括选自由天线和波导管组成的组中的无源器件。无源器件包括第一金属板，与第一金属板的外围区域对齐的金属环，由金属环包围的介电材料，其中，介电材料的底面接触第一金属板的顶面，以及第二金属板覆盖介电材料和金属环，其中在第二金属板中形成第一开口。器件管芯与无源器件齐平。密封材料密封在其中器件管芯和无源器件。介电层位于器件管芯、无源器件和密封材料上方。多个再分布线包括覆盖第一开口的部分的第一再分布线。第一再分布线通过第一介电层与第二金属板间隔开。多个再分布线还包括延伸至第一介电层中以电连接至器件管芯的第二再分布线。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成封装件的方法，包括：
形成第一金属板；
形成与所述第一金属板的外围区域对齐的金属环；
放置与所述金属环齐平的器件管芯；
用密封材料密封所述器件管芯和所述金属环；
将介电材料填充至由所述金属环包围的空间中；
形成覆盖所述介电材料和所述金属环的第二金属板，其中，在所述第二金属板中形成第一开口；以及
形成第一多个再分布线，其中，所述第一多个再分布线中的第一再分布线覆盖所述第一开口的部分，其中，所述第一金属板、所述金属环、所述第二金属板和所述介电材料结合在一起形成选自天线和波导管的无源器件，并且所述第一再分布线形成所述无源器件的信号连线。
2.根据权利要求1所述的方法，还包括：当形成所述金属环时，同时形成通孔，所述密封材料密封所述通孔，其中，所述第一多个再分布线中的第二再分布线电连接至所述通孔。
3.根据权利要求2所述的方法，还包括：在形成所述第一金属板之前，形成第二多个再分布线和在所述第二多个再分布线上方的介电层，其中，所述通孔电连接至所述第二多个再分布线中的一个再分布线。
4.根据权利要求1所述的方法，其中，所述无源器件包括所述天线。
5.根据权利要求4所述的方法，其中，所述天线被配置为产生具有高于50GHz频率的信号。
6.根据权利要求1所述的方法，其中，所述无源器件包括波导管，并且所述第二金属板包括第二开口，所述第一多个再分布线包括覆盖所述第二开口的部分的额外的再分布线。
7.一种形成封装件的方法，包括：
形成第一介电层；
在所述第一介电层中形成第一金属板；
形成与所述第一金属板的边缘对齐的金属环；
放置与所述金属环齐平的器件管芯；
用密封材料密封所述器件管芯和所述金属环；
蚀刻所述金属环以在所述密封材料中形成空隙；
将介电材料填充至所述空隙；
在所述介电材料、所述器件管芯和所述密封材料上方形成第二介电层；以及
形成第一多个再分布线，包括：
第一再分布线，覆盖所述介电材料的部分，其中，通过所述第二介电层，将所述第一再分布线与所述介电材料间隔开，并且所述介电材料形成天线，所述第一再分布线形成所述天线的信号连线；和
第二再分布线，延伸至所述第二介电层中以电连接至所述器件管芯。
8.根据权利要求7所述的方法，其中，所述天线被配置为产生具有高于50GHz频率的信号。
9.一种封装件，包括：
无源器件，选自由天线和波导管组成的组，所述无源器件包括：
第一金属板；
金属环，与所述第一金属板的外围区域对齐；
介电材料，由所述金属环包围，其中，所述介电材料的底面接触所述第一金属板的顶面；和
第二金属板，覆盖所述介电材料和所述金属环，其中在所述第二金属板中形成第一开口；
器件管芯，与所述无源器件齐平；
密封材料，密封其中的所述器件管芯和所述无源器件；
第一介电层，位于所述器件管芯、所述无源器件和所述密封材料上方；以及
第一多个再分布线，包括：
第一再分布线，覆盖所述第一开口的部分，其中，所述第一再分布线通过所述第一介电层与所述第二金属板间隔开；和
第二再分布线，延伸至所述第一介电层中以电连接至所述器件管芯。
10.根据权利要求9所述的封装件，其中，所述无源器件是被配置为产生具有高于50GHz频率的信号的天线。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518000A (zh) * 2018-05-21 2019-11-29 台湾积体电路制造股份有限公司 半导体器件和制造方法
CN111383926A (zh) * 2018-12-28 2020-07-07 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
CN112558217A (zh) * 2020-12-11 2021-03-26 中国科学院微电子研究所 一种电光器件及其制造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911629B2 (en) * 2016-02-10 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated passive device package and methods of forming same
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
TWI765944B (zh) 2016-12-14 2022-06-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯驅動器
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
CN110178214A (zh) * 2017-01-18 2019-08-27 株式会社村田制作所 模块
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10276404B2 (en) * 2017-08-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US10840197B2 (en) * 2018-10-30 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11251099B2 (en) * 2019-07-31 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of packages using embedded core frame
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11133273B2 (en) * 2019-12-17 2021-09-28 Nxp Usa, Inc. Semiconductor device with waveguide and method therefor
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11961809B2 (en) * 2021-02-26 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna apparatus and method

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
KR101078741B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
KR101789765B1 (ko) * 2010-12-16 2017-11-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9000589B2 (en) * 2012-05-30 2015-04-07 Freescale Semiconductor, Inc. Semiconductor device with redistributed contacts
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9337073B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9111870B2 (en) * 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
US9343434B2 (en) * 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518000A (zh) * 2018-05-21 2019-11-29 台湾积体电路制造股份有限公司 半导体器件和制造方法
CN110518000B (zh) * 2018-05-21 2021-07-09 台湾积体电路制造股份有限公司 半导体器件和制造方法
US11996372B2 (en) 2018-05-21 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN111383926A (zh) * 2018-12-28 2020-07-07 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
CN112558217A (zh) * 2020-12-11 2021-03-26 中国科学院微电子研究所 一种电光器件及其制造方法

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Publication number Publication date
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