KR20040077736A - Ｄｒａｍ 셀 커패시터의 전극 표면 영역 향상 방법 - Google Patents

Ｄｒａｍ 셀 커패시터의 전극 표면 영역 향상 방법 Download PDF

Info

Publication number
KR20040077736A
KR20040077736A KR10-2004-7011102A KR20047011102A KR20040077736A KR 20040077736 A KR20040077736 A KR 20040077736A KR 20047011102 A KR20047011102 A KR 20047011102A KR 20040077736 A KR20040077736 A KR 20040077736A
Authority
KR
South Korea
Prior art keywords
layer
conductive
forming
texture
capacitor
Prior art date
Application number
KR10-2004-7011102A
Other languages
English (en)
Other versions
KR100701543B1 (ko
Inventor
도날드 엘. 야테스
개리 에이. 머칼디
제임스 제이. 호프만
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20040077736A publication Critical patent/KR20040077736A/ko
Application granted granted Critical
Publication of KR100701543B1 publication Critical patent/KR100701543B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 회로에 있는 커패시터의 하부 전극을 형성하는 방법 및 그러한 방법에 의해 형성된 커패시터가 제공된다. 하부 전극은 텍스쳐 하지층을 형성하고 다음에 그 위에 도전성 물질을 증착함으로써 제조된다. 하부 전극을 형성하는 방법의 일 실시예에서, 텍스쳐층은 컨테이너의 절연층 위에 하이드로카본 블록 및 실리콘 함유 블록을 포함하는 중합재를 증착하고 다음에후속으로 중합 필름을 UV 방사 및 오존에 노출시켜 릴리프 또는 다공성 나노구조로 변경함으로써 형성되고, 그 결과 텍스쳐된 다공성 또는 릴리프 실리콘 옥시카바이드 필름이 된다. 다음에 도전성 물질이 텍스쳐층 위에 증착되고 그 결과 상부의 거친 표면을 갖는 하부 전극이 된다. 하부 전극을 형성하는 방법의 다른 실시예에서, 텍스쳐 하지층은 위에 놓이는 제1 및 제2 도전성 금속층 및 바람직하게는 주기성 네트워크로서의 구조인 표면 디스로케이션을 형성하기 위해 금속층을 어닐링함으로써 형성된다. 다음에 도전성 금속은 가스상으로 증착되고 아일랜드 클러스터의 형태로 나노구조를 형성하면서 텍스쳐층의 표면 디스로케이션 위로 응집한다. 커패시터는 형성된 하부 전극 위에 유전층을 증착하고 그 유전층 위에 상부 커패시터 전극을 형성함으로써 완료된다. 커패시터는 특히 DRAM 셀 제조시에 유용하다.

Description

ＤＲＡＭ 셀 커패시터의 전극 표면 영역 향상 방법{METHOD FOR ENHANCING ELECTRODE SURFACE AREA IN DRAM CELL CAPACITORS}
계속되는 집적회로의 고밀도화 및 소형화로 인해 반도체 메모리 디바이스용으로 이용가능한 영역이 더 작아지고 있다. 예를 들면, 고밀도 동적 랜덤 액세스 메모리 셀(DRAM)의 제조시에, 메모리 셀의 저장 노드(커패시터)용으로 이용가능한 영역이 거의 없다. 그러나, 커패시터는 메모리 셀의 동작을 확실히 하기 위해서는 최소의 저장 커패시턴스를 가져야 한다. 또한, 디바이스가 보다 빠른 속도에서 더 많은 기능을 수행할 수 있도록 하기 위해 저장을 증가시키는 것이 필요하다.
제한된 공간내에 커패시터의 저장 영역을 증가시키기 위한 몇가지 기술이 개발되었다. 예를 들면, 트렌치에 커패시터를 형성하거나 또는 적층형 구조로써 표면 영역을 증가시켰다. 커패시터의 표면 영역은 저장 노드를 형성하는 하부 전극의 표면 거칠기(roughness)를 증가시킴으로써 달성되었다.
거친 상부 표면을 형성하여 전극 표면 영역을 증가시키는 종래 기술의 한 프로세스가 반구 그레인(HSG) 폴리실리콘의 층으로서 하부 전극을 형성하는 것과 관련하여 도 1a 내지 도 1d에 도시되어 있다. 도 1a를 참조하면, 반도체 웨이퍼 단편(10)이 DRAM 커패시터를 형성하기 위한 예비 프로세싱 단계로 도시되어 있다. 웨이퍼 단편(10)은 반도체 물질(12)(예를 들면, 모노크리스탈 실리콘) 및 인접하여 수직으로 형성된 질화 스페이서(18)를 구비하는 워드라인(14 및 16)을 포함한다. 기판 물질(12) 내의 확산 영역(20)은 워드라인(14 및 16) 사이에 위치되어 워드라인(14 및 16)에 의해 포함되는 트랜지스터 게이트에 의해 전기적으로 접속된다. 보로포스포실리케이트(borophosphosilicate) 글래스(BPSG) 같은 절연층(22)이 반도체 물질(12) 및 워드라인(14 및 16) 위에 형성되었다. 도핑된 폴리크리스탈 플러그(24)가 절연층을 통과하여 형성되어 워드라인(14 및 16) 사이의 확산 영역(20)과 커패시터 사이에 전기적 콘택을 제공한다. 콘택 오프닝(26)은 절연층(22)을 통과하여 플러그(24)까지 형성된다. 절연층(22) 및 플러그(24) 위에는 얇지만 두껍게 도핑된 실질적으로 비정질(amorphous) 또는 의사-크리스탈(pseudo-crystalline) 실리콘 층(28)이 증착된다.
도 1b를 참조하면, 종래 기술의 프로세스에 따라, 미도핑 비정질 또는 의사-크리스탈 실리콘 층(30)이 도핑된 비정질 또는 의사-크리스탈 실리콘 층(28) 위에 증착된다. 다음에, 도 1c에 도시된 바와 같이, 웨이퍼 단편(10)이 실란(silane) 또는 디실란(disilane) 같은 실리콘 소스 가스에 노출시켜(화살표 32) 미도핑 비정질 또는 의사-크리스탈 실리콘 층(30)의 표면 위로 도입되어 분포되는 실리콘 크리스탈 또는 핵형성 센터의 시드층을 형성함으로써 후속의 반구 그레인 성장을 용이하게 한다. 다음에, 웨이퍼 단편(10)이 열적으로 어닐링되어 미도핑 비정질 또는 의사-크리스탈 실리콘 층(30)을 시드층의 무작위 분포 실리콘 크리스탈에 의해 용이하게되는 크리스탈 구조로 변경된다. 열처리는 폴리크리스탈 실리콘을 시드 크리스탈 주위로 집적되게하고 HSG 폴리실리콘(34)을 형성하여, 결과적으로 도 1d에 도시된 저장 노드 구조(36)가 된다. 도시되지는 않았지만, DRAM 셀은 상기 구조 위에 얇은 셀 유전층을 형성하고 다음에 제2 셀 플레이트(즉, 탑 전극), 전형적으로 도전성으로 도핑된 폴리실리콘 또는 금속층을 형성함으로써 완료된다.
HSG 폴리실리콘이 하부 커패시터 전극의 표면적을 증가시킬 수는 있지만, 커패시터 표면적을 증가시키기 위한 현재의 HSG 유형의 방법들은 물리적 한계에 접근하고 있다. HSG 실리콘을 사용하여 콘테이너 유형의 커패시터 구조를 형성하는 것의 불리한 점은 표면적을 증가시키기 위해 필요한 형태가 도전성 막의 부정확한 물리적 변환의 함수라는 것이다. 차세대 부품 타입용으로 표면적 향상을 얻기위해 요구되는 HSG 실리콘 형태는 구조적으로 견고하지 못한 과소모되는 구근형태의 그레인 형성에 근접한다. 현재의 기술은 질서 정연한 HSG 실리콘을 형성하지 못하며, 웨이퍼 양단의 온도 그레디언트로부터 그리고 가스 흐름 역학으로부터의 원치않는 패턴은 표면 영역 향상에서 큰 변동성을 발생시킨다. 변환된 그레인의 부정확한 정렬 및 크기는 문제가 될 수 있다. 예를 들면, 실리콘의 그레인이 과성장하고 불연속 및 고립된 아일랜드를 형성한다. 더우기, HSG 실리콘 성장이 너무 확장되고 컨테이너의 반대측으로 뻗어나가면, 커패시터 플레이트의 표면 영역은 감소하게 된다. 부가하여, 시딩(seeding)은 순간적인 것이 아니고 유한 및 긴 시간이 걸리며, 시딩 초기에 형성된 그레인은 시딩 단계 종료시에 증착된 시드로부터 형성된 그레인보다 더 크다. 커패시터 플레이트의 표면위에 보다 정확하고 균일한 거칠기가 제공되어 표면 영역을 증가시키는 것이 바람직하다.
<발명의 개요>
본 발명은 일반적으로 반도체 제조 기술에 관한 것으로, 더 상세하게는 커패시터 전극을 형성하는 것에 관한 것이다.
일 태양에서, 본 발명은 반도체 디바이스의 커패시터에 하부 전극 구조를 형성하는 방법을 제공한다. 본 방법의 일 실시예에서, 나노릴리프(nanorelief) 또는 나노다공성 필름의 형태인 텍스쳐층은 셀 도전층 증착에 앞서 형성되어 하부 전극을 형성한다. 텍스쳐층은 실질적으로 균일한 치수(예를 들면, 높이, 크기)를 갖는 표면 구조의 주기성 네트워크 및/또는 나노구조(nanostructure)의 정렬된 어레이를 포함할 수 있다.
본 발명의 또 다른 실시예에서, 중합재가 오존분해 및 UV 노출시에 릴리프 또는 다공성 구조로 변경되는 전구체로서 컨테이터의 절연층 위에 증착되어, 결과적으로 절연성 실리콘 옥시카바이드 필름을 포함하는 텍스쳐층이 된다. 중합재는 하이드로카본 블록 및 실리콘 함유 블록을 포함한다. 릴리프(relief) 구조 또는 다공성 구조로서 나노구조를 형성하기 위해 하이드로카본 블록 대 실리콘 함유 블록의 상대 부피 비율이 변경될 수 있다. 필름은 도전성 물질(예를 들면, 폴리실리콘, 도전성 금속)의 후속 증착용으로 셀의 바닥에서 도전성 플러그 또는 하지의 기판으로 오프닝을 깨끗하게 하기 위해 펀치 에칭(예를 들면, RIE)되어, 결과적으로 상부가 거친 표면을 갖는 하부 전극이 된다. 하부 커패시터 전극을 형성한 후에, 유전층을 증착하고 그 유전층 위에 상부 커패시터 전극을 형성함으로써 커패시터를 완료하기 위해 상기 구조가 더 처리된다. 커패시터는 DRAM 셀에 유용하게 집적될 수 있다.
본 발명의 방법의 또 다른 실시예에서, 텍스쳐 하지층은 하부 전극을 형성하기 위해 도전층을 증착하기에 앞서 도전성 물질로 제조된다. 텍스쳐 하지층 형성시에, 제1 도전성 금속은 컨테이너의 절연층 위에 증착되고, 제2의 다른 도전성 금속이 제1 금속층 위에 증착되고 이 두개의 금속층은 어닐링되어 결과적으로 바람직하게는 나노구조의 주기성 및 정렬된 어레이인 변형(strain) 릴리프 패턴에 표면 디스로케이션(dislocations)를 포함하는 텍스쳐층이 된다. 다음에 도전성 금속이 텍스쳐층 위에 가스상(gas phase)으로 증착되고, 이에 의해 증착하는 금속이 아일랜드 클러스터를 형성하는 표면 디스로케이션 상으로 응집한다. 바람직하게, 텍스쳐층의 표면 디스로케이션은 주기성 네트워크로서 형성되고, 그 위에 놓인 도전층은 금속 아일랜드 클러스터의 정렬된 어레이를 포함한다. 다음에 커패시터는 유전층을 증착하고 그 유전층 위에 상부 커패시터 전극을 형성함으로써 완료될 수 있다. 커패시터는 DRAM 셀레 집적될 수 있다.
또 다른 태양에서, 본 발명은 커패시터를 제공한다. 커패시터는 DRAM 셀을 포함하는 회로를 포함하는 반도체 회로에 사용될 수 있다. 일 실시예에서, 커패시터는, 예를 들면, 실리콘 옥시카바이드 세라믹 나노구조를 포함하는 텍스쳐층 위에놓이는 도전층(예를 들면, 폴리실리콘, 도전성 금속)을 포함하는 하부 커패시터 플레이트, 하부 커패시터 플레이트 위에 놓인 유전층 및 그 유전층 위에 놓이는 상부 커패시터 플레이트를 포함한다. 텍스쳐층의 나노구조는 하이드로카본 블록 및 실리콘 함유 블록을 포함하는 중합재를 자외선 방사 및 오존 분해함으로써 형성될 수 있다. 나노구조는, 예를 들면, 중합재의 하이드로카본 블록 대 실리콘 함유 블록의 상대 부피 비율을 변경함으로써 스트럿 같은 세공 도는 릴리프 구조로서 제공될 수 있다.
또 다른 실시예에서, 커패시터는 도전성 금속 텍스쳐층 위에 놓이는 도전성 금속층을 포함하는 하부 커패시터 전극, 하부(바닥) 전극위에 놓이는 유전층 및 그 유전층 위에 놓이는 상부 전극(예를 들면, 폴리실리콘, 도전성 금속)을 포함한다. 텍스쳐층은 위에 놓인 제1 및 제2 도전성 금속의 층을 어닐링함으로써 형성되는 도전성 금속을 포함하는 표면 디스로케이션을 포함한다. 도전성 금속층은 텍스쳐층의 표면 디스로케이션 상에 클러스터로 응집하는 도전성 금속의 가스형태의 침적물로 형성된다. 바람직하게, 텍스쳐층은 표면 디스로케이션의 주기성 네트워크를 포함하고 그 위에 있는 도전층은 금속 아일랜드 구조의 정렬된 어레이를 포함한다.
또 다른 태양에서, 본 발명은 전술한 커패시터들 중 어느 하나를 채용하는 집적회로(IC) 디바이스를 제공한다. IC 디바이스는, 예를 들면, 메모리 셀의 어레이, 내부 회로, 및 컨테이너체 형성되고 메모리 셀 어레이의 반도체성 기판 내의 액티브 영역과 전기적으로 콘택하는 적어도 하나의 커패시터를 포함한다. 일 실시예에서, 커패시터는 하이드로카본 블록 및 실리콘 함유 블록을 포함하는 중합재의UV 방사 및 오존 분해에 의해 형성되는 중합 실리콘 함유 세라믹으로 구성되는 나노구조를 포함하는 텍스쳐층 위에 놓인 도전층을 포함하는 하부 커패시터 플레이트를 포함한다. IC 디바이스의 또 다른 실시예에서, 커패시터의 하부 커패시터 전극은 위에 놓이고 서로 다른 두개의 도전성 금속층으로 형성되는 표면 디스로케이션을 포함하는 텍스쳐 하지층 및 텍스쳐층의 표면 디스로케이션 상에 도전성 금속의 가스 형태의 침적물로 형성되는 도전성 금속의 응집된 아일랜드 클러스터를 포함하는 위에 놓인 도전층을 포함할 수 있다.
이롭게도, 본 발명의 방법은 HSG 시드층 형성에 요구되는 무작위 시딩 및 열 프로세스 변환에 대한 필요성을 제거하고, 하부 커패시터 전극의 하지층의 형태 정렬을 넘는 제어의 더 큰 레벨을 제공한다. HSG 실리콘 형성을 사용하여 커패시터를 형성하는 종래의 방법과는 다르게, 본 프로셋가 되는 커패시터의 텍스쳐는 무작위하게 생성된 특징이 아니고 일반적으로 균일한 패턴 및 높이를 갖는다. 중요하게도, 커패시터의 크기는 유한적으로 더 디자인될 수 있고 가공될 수 있고, 이것은 메모리 셀의 제조를 용이하게 한다. 부가하여, 본 방법을 사용하여, 표면 영역을 증가시키기에 필요한 형태는 HSG 실리콘 필름의 경우에서와 같이 도전성 필름의 물질적 변환의 함수가 아니고 미리 존재하는 지형 위에 콘포말(conformal) 도전층을 간단하게 증착시킬 수 있다. 부가하여, HSG 실리콘 증착 및 열 변환에 요구되는 온도가 임의의 백(back) 엔드 오브 라인 물질(금속)보다 더 높고, 그러한 낮은 온도로 물질이 증착되기 전에 커패시터의 형성을 제한하게 된다. 본 프로세스는 낮은 온도에서 정렬된 거칠기를 생성할 수 있고 따라서 임의의 프로세스 흐름에서 커패시터가 형성될 수 있는 잇점을 갖는다.
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 더 상세하게는, 특히, 동적 랜덤 액세스 메모리(DRAM) 셀 구조를 형성하는 애플리케이션 및 DRAM 셀 구조를 채용하는 집적 회로에서의 반도체 커패시터 구성 및 반도체 커패시터 형성 방법에 관한 것이다.
단지 설명할 목적인 다음의 첨부 도면을 참조하여 본 발명의 바람직한 실시예가 하기에 설명된다. 다음의 도면을 통해, 참조 부호가 도면에서 사용되고 동일한 참조 부호는 및 동일한 또는 유사한 부분을 나타내는 몇개의 도면 및 설명에서 사용될 것이다.
도 1a는 커패시터 전극을 형성하는 종래 방법에 따른 프로세싱 시퀀스의 예비 단계에서의 반도체 웨이퍼의 개략적인 단면도이다.
도 1b 내지 1d는 종래의 프로세스에 따라 커패시터 전극 제조를 보여주는 후속의 연속적인 프로세싱 단계에서의 도 1a의 웨이퍼 단편도이다.
도 2a는 프로세싱 시퀀스의 예비 단계에서의 반도체 웨이퍼의 개략적 단면도이다.
도 2b 내지 2h는 본 발명의 방법의 실시예에 따라 커패시터 전극 제조를 보여주는 후속의 연속적인 프로세싱 단계에서의 도 2a의 웨이퍼 단편도이다.
도 3a는 프로세싱 시퀀스의 예비 단계에서의 반도체 웨이퍼의 개략적 단면도이다.
도 3b 내지 2f는 본 발명의 방법의 또 다른 실시예에 따라 커패시터 전극 제조를 보여주는 후속의 연속적인 프로세싱 단계에서의 도 3a의 웨이퍼 단편도이다.
본 발명은 일반적으로 단지 바람직한 실시예를 설명할 목적으로 도면을 참조하여 설명되지만 그에 한정되는 것은 아니다. 도면은 본 발명에 따라 반도체 디바이스의 제조시에 사용하는 프로세싱 단계를 도시한다. 이러한 프로세싱 단계는 전체 제조 프로세스의 단지 일부란 것은 이미 자명하다.
현재의 애플리케이션에서, 용어 "반도체 웨이퍼 단편" 또는 "웨이퍼 단편" 또는 "웨이퍼"는 반도체 물질을 포함하는 임의의 구성을 의미하는 것으로 반도체 웨이퍼(홀로 또는 그위에 다른 물질들을 포함하는 어셈블리로) 같은 반도체성 물질 및 반도체성 물질층(홀로 또는 다른 물질들을 포함하는 어셈블리로)을 벌크(bulk)하는 것에 제한되는 것을 의미하지는 않는다는 것이 이해될 것이다. 용어 "기판"은, 제한적인 것은 아닌, 상기 설명된 웨이퍼 또는 반도체성 웨이퍼 단편을 포함하는 임의의 지지 구조를 말한다.
본 발명에 따른 방법의 제1 실시예는 DRAM 셀의 커패시터에 있는 하부 전극을 형성하는 방법으로 도 2a 내지 2h를 참조하여 설명된다.
도 2a를 참조하면, 웨이퍼 단편(10')은 커패시터 형성에 있어서의 예비 프로세싱 단계로 도시되어 있다. 진행 중인 웨이퍼 단편(10')은, 하나 이상의 반도체 층 또는 다른 형성물 및 반도체 디바이스의 액티브 또는 동작가능 부분을 포함하면서 위에 형성되는 다양한 프로세스 층과 함께 웨이퍼 또는 반도체 웨이퍼 기판을 포함할 수 있다.
웨이퍼 단편(10')은 모노크리스탈 실리콘과 같은 기판(12'), 워드라인(14' 및 16') 및 워드라인 사이의 기판(12')에 형성된 확산 영역(액티브 영역; 20")을 포함하며, 상기 확산 영역은 소스/드레인 영역의 형태가 된다. BPSG 또는 다른 적당한 절연성 물질 층(22')은 기판(12') 및 워드라인(14' 및 16') 위에 증착되었다. 도핑된 폴리크리스탈을 포함하는 플러그(24')는, 커패시터(52')와 확산 영역(20') 사이의 전기적 콘택으로서 절연층(22')을 통하여 오프닝으로 증착되었다. 전술한 구조는 당분야에 공지되고 사용되는 종래의 방법에 의해 형성될 수 있다. 측벽(36') 및 바닥부(37')를 구비한 컨테이너 또는 오프닝(26')은, 종래의 방식으로 절연층(22')으로 에칭되어 플러그(24')를 노출시킨다.
상기 방법의 본 실시예에 따라, 절연성 실리콘 옥시카바이드 세라믹을 포함하는 3차원 세라믹 나노구조 필름이, 도 2b에 도시된 바와 같이, 절연층(22') 위에 텍스쳐층(38')으로서 형성되어, 후속으로 증착되는 도전층(40')의 표면 영역을 증가시킨다. 그러한 구조는, 예를 들면, Chan등의 Science 286: 1716-1719(1999) 및 Phely-Bobin등의 Adv. Mater. 12(17):1257-1261(2000)등에 설명되어 있다.
텍스쳐층(38')의 구조 및 형태는 텍스쳐층을 형성할 때 사용되는 프로세싱 파라미터, 중합재 및 농도에 따라 변경될 수 있다. 더 상세하게는, 텍스쳐층(38')은, 예를 들면, 증착된 폴리머층을 경화하기 위해 사용되는 파라미터, 코폴리머(copolymer) 농도, 폴리머 물질을 변경함으로써 스트럿(struts), 자이로이드(gyroids)등과 같은 세공(pores) 또는 릴리프 구조의 형태로, 원하는 바대로 서로다른 나노구조를 제공하기 위해 가공될 수 있다. 부가하여, 세공 크기 및 특정 영역의 범위는 코폴리머/중합재의 분자량을 변경함으로써 얻어질 수 있다. 그 결과의 텍스쳐층은 일반적으로 균일한 높이 및 횡단면 치수를 갖는 고밀도의 나노구조를 포함한다. 바람직하게, 그 결과의 나노구조는 3차원에서 주기성을 가지면서 상당히 질서정연하다.
중합재는 하이드로카본 블록 및 실리콘함유 블록을 포함한다. 텍스쳐층(38')의 나노구조를 형성하는 중합재의 예로는 타입 A1BA2의 실리콘 함유 트리블록 코폴리머를 포함하며, 여기에서, "A" 코폴리머는 폴리이소프렌과 같은 하이드로카본 블록이고 "B" 코폴리머는 폴리 (펜타메틸디시릴스티렌(pentamenthyldisilylstyrene)) (poly(PMDSS))과 같은 실리콘 함유 블록이다. 그러한 중합재는 Chan등의 전술한 논문(1999)에 설명되어 있다. 다른 유용한 중합재는 Phely-Bobin등의 논문(2000)에 설명된 바와 같이 폴리(디메틸실록산), 및 파릴렌-N(PA-N) 및 PA-F같은 파릴렌, 폴리테트라플루오로에틸렌(테프론), 및 폴리나프탈렌을 포함한다.
텍스쳐층은 블록 코폴리머 전구체에서 실리콘 함유 블록 대 하이드로카본 블록의 부피비를 변경함으로써 다공성 또는 릴리프 구조로서 제조될 수 있다. 예를 들면, 24/100/26 (kg/mol) 트리블록 폴리머(A1BA2) 조성물을 사용하여 실리콘 함유 블록(예를 들면, poly(PMDSS))의 매트릭스에서 하이드로카본 블록(예를 들면, 폴리이소프렌) 네트워크의 이중 자이로이드 형태를 형성할 수 있고, 후속으로 경화되어 나노의 다공성 구조를 형성할 수 있다. 비교하기 위해, 44/168/112 (kg/mol) 트리블록 폴리머(A1BA2) 조성물을 사용하여 나노릴리프 구조로 변경될 수 있는 하이드로카본 블록(예를 들면, 폴리이소프렌)의 매트릭스에서 실리콘 함유 블록(예를 들면, poly(PMDSS))의 역 이중 자이로이드 형태를 형성할 수 있다.
텍스쳐층(38')을 형성하기 위해, 컨테이너(26')의 측벽(36')을 포함하는 절연층(22') 상에 그리고 플러그(24') 위에 중합재가 증착된다. 중합재는, 예를 들면, 기상 증착 중합(VDP), 스핀온 프로세스 또는 랭뮤어-블로짓(L-B) 기법을 포함하는 당분야에 공지되고 사용되는 종래 방법에 의해 증착될 수 있다. 다음에, 중합층이 자외선(UV) 방사 및 오존(O3)에 노출되고, 그 결과 도시된 실시예에서 스트럿의 형태인 텍스쳐층(38')을 형성하는 릴리프 또는 다공성 나노구조가 된다(도 2b).
한 방법에서, 당분야에 공지되고 사용되는 바와 같이, 기상 증착 중합(VDP)에 의해 중합재를 절연층(22') 상에 증착할 수 있다. 간단하게, 종래의 VDP는 소스 물질 또는 전구체를 가열함으로써 수행되어 상승된 온도에서 열분해에 의해 증기를 모노머(monomer)로 분해하면서 분자를 기화시키고, 다음에 기판 상의 모노머를 증착 챔버에서 압축하고 중합시킨다. 예를 들면, 파우더 디-피-크실리렌(di-p-xylylene; 이합체)을 약 150 ℃로 가열시켜 분자를 기화시키고 약 650 ℃의 온도에서 열분해에 의해 증기를 모노머로 분해하고 다음에 모노머를 상온에서 실리콘 기판 상에 50 mTorr에서 분당 약 50 - 70 옹스트롬의 낮은 증착율로 증착시킴으로써 VDP에 의해 파릴렌-N(PA-N) 필름이 증착될 수 있다.
폴리머 필름은 또한, 예를 들면, 여기에서 참조로 사용되는 미국 특허 번호 제6,022,595호(McDonald 등)에 설명되어 있는 바와 같이, 필드 인핸스트 기상 증착 중합화(FEVDP)에 의해 증착될 수 있다. FEVDP에서는, 전기장을 사용하여 기판 상에 폴리머 필름의 기상 증착 중합화의 속도를 향상시킨다. 간단하게, 기판은 전압원에 접속되어 평행한 플레이트 커패시터의 두개의 전극 중 하나를 형성하고, 커패시터는 압력 및 온도 같은 파라미터가 소정 레벨로 유지되는 진공 챔버에 위치된다. 증착될 원하는 폴리머 필름의 가스 모노머를 챔버로 공급하고 전극들 사이 또는 커패시터의 플레이트들 사이로 흐르게 한다. 본 발명에 유용한 그러한 폴리머의 예는 PA-N 및 PA-F, 테플론(즉, 폴리테트라플루오르에틸렌), 및 폴리나프탈렌과 같은 파릴렌을 포함한다. 전극에 충분한 전압이 인가되어 전극 사이에 전기장을 생성하여 모노머를 화학 결합을 파괴하지 않으면서 분극화 시키고, 분극화된 모노머들이 반응하여 웨이퍼 상에 폴리머 필름을 형성하게 된다. 웨이퍼를 회전시켜 증착동안 두께 균일성을 향상시킬 수 있다.
FEVDP에 의한 폴리머 증착예에서, 실리콘 기판 상의 폴리-피-크실리렌(PA-N)의 예시적 증착 조건은 다음과 같다: 평행 플레이트 커패시터를 사용하여 약 120 - 150 ℃ 전구체 온도, 약 650 ℃ 반응 온도, 약 25 ℃ 기판 온도, 약 50 mTorr 증착 압력, 약 50분의 증착 시간, 0 - 600 V/cm의 전계 강도. 전기장은 챔버가 기저 압력에 비하여 자신의 압력이 증가하기 시작할 때 인가된다.
중합재는 스핀온 기술에 의해 또한 증착될 수 있는데, 이 기술에 의해 중합재의 용액이 종래의 장치 및 프로세싱 단계를 사용하여 절연층(22') 상에 스핀 코팅된다. 그러한 적용예에서, 프리-스탠딩 포스트-타입 커패시터가 구성될 수 있다. 스핀온 증착을 위한 예시적 파라미터는 약 500 rpm 내지 5000 rpm의 웨이퍼 회전 및 톨루엔 또는 클로로포름과 같은 유기 용제에 약 4 내지 약 6 중량%의 중합재를 포함하는 용액을 포함한다.
중합재는 종래의 랭뮤-블로짓(LB) 증착 프로세스를 사용하여 증착될 수 있는데, 이 프로세스에서는 중합재를 물 표면상에 부유시키고 수직 이송 방법을 사용하여 절연층의 표면 상으로 필름으로써 이송시킴으로써 웨이퍼가 물에 넣어지고 다음에 공기/물 계면을 통해 상승하게 된다.
증착후에, 중합 필름은, 상온에서 적당한 시간 주기동안, 예를 들면, 약 60 내지 약 90분 동안 흐르는 오존 분위기(2%) 및 자외선(UV) (바람직하게는 254 nm)에 동시에 노출된다. 산화 환경(오존 및 UV 또는 산소 플라즈마)에 노출한 결과 하이드로카본 블록 부분을 선택적으로 제거하게 되고 실리콘 함유 블록을 실리콘 옥시카바이드 세라믹 나노구조로 변경하게 되어 결과적으로 텍스쳐층(38')이 된다. 도 2b에 도시한 바와 같이, 텍스쳐층은 스트럿 형태이다. 하이드로카본 블록 대 실리콘 함유 블록의 상대적 부피 비율은 나노다공성 또는 나노릴리프 구조가 되는지를 변경할 수 있다.
도 2c에 도시된 바와 같이, 후속으로 증착되는 도전성 필름이 플러그(24')와 전기적으로 콘택하도록 하기 위해 절연성 텍스쳐층(38')의 일부를 제거하여 플러그(24') 위에 있는 컨테이너(26')의 바닥(37')을 깨끗하게 한다. 이렇게 함으로써 기판(12')에 있는 확산 영역(20')으로부터 플러그(24')를 통해 후속으로 형성되는 하부 전극(42')으로의 도전 경로가 형성된다. 텍스쳐층(38')은, 예를 들면, 셀 측벽(36') 상에 남았는 텍스쳐드 필름은 남겨두고, 셀의 바닥(37') 및 웨이퍼의 수평 표면(39')을 포함하여 수평 평면으로부터 물질을 제거하는 스퍼터 에칭 또는 반응성 이온 에칭(RIE)과 같은 종래의 건식 에칭을 사용하는 펀치 에칭에 의해 제거될 수 있다.
도 2d를 참조하면, 도전층(40')이 텍스쳐층(38') 위의 웨이퍼 상으로 그리고 플러그(24') 상에 콘포말적으로 증착되어 하부 전극(42')을 형성한다. 예시적 도전성 물질은 도핑된 비정질, 폴리크리스탈, 및 의사-크리스탈 실리콘 또는 텅스텐, 백금, 티타늄, 루테늄(Ru), 로듐(Rh), 탄탈륨(Ta) 및 다른 유사 엘리먼트 및 그것의 합금과 같은 도전성 금속을 포함하며, 본 실시예에서는 폴리실리콘이다. 도전성 물질은 도전성 금속에 대하여 화학 기상 증착(CVD) 또는 물리 기상 증착(예를 들면, 스퍼터링) 같은 종래의 방법을 사용하여 증착될 수 있다. 도전층(40')의 텍스쳐는 일반적으로 하지에 있는 텍스쳐층의 구조 및 형태를 근거로 예측가능하다. 바람직하게, 도전층(40')은 일반적으로 규칙적인 패턴 및 균일한 높이를 갖는 텍스쳐를 구비한다.
도 2e를 참조하면, 후속의 폴리싱 단계의 슬러리를 셀 오프닝으로 통과하여 셀을 오염시키는 것을 방지하도록 하기 위해 장벽층(44')이 증착되어 컨테이너(26')를 채운다. 예시적 장벽층(44')은 노보락 폴리머 수지같은 레지스트 물질을 포함한다.
도 2f에 도시된 바와 같이, 웨이퍼 단편(10')은 절연층(22')의 수평 표면(39')으로부터 도전층(40')을 제거하기 위해 평탄화된다. 그러한 평탄화는, 예를 들면, 종래의 화학적 기계적 폴리싱(CMP) 프로세스에 의해 이루어질 수 있다.
장벽층(예를 들면, 레지스트)(44')은 종래의 프로세스를 이용하여 컨테이너(26')로부터 제거되고, 그 결과 도 2g에 도시된 하부 전극(42')이 된다.
비금속성 (실리콘) 커패시터를 제조하기 위한 예시적 레지스트 제거 프로세스는 웨이퍼를 황산(H2SO4) 및 과산화수소(H2O2) 같은 옥시던트(oxidant)의 수용액에 담그는 피라냐 습식 에칭이 있다. 금속 커패시터를 제조하기 위해, ALEG820(Mallinckrodt Baker, NJ)와 ST22 및 ST26(ATMI, Inc., Danbury, CT) 같은 유기용제가 레지스트를 벗겨내기 위해 사용될 수 있다.
당분야에 공지된 기술을 사용하여 후속 프로세스 단계가 수행된다. 웨이퍼 단편(10')은 하부(바닥) 전극(42') 위에 형성될 수 있는 네이티브 산화물을 제거하기 위해, 예를 들면, 당 분야에 공지된 종래 방법에 따라 웨이퍼를 플루오르화수소산(HF) 용액에 담그거나 또는 HF 기상 처리를 행함으로써 HF 클리닝된다.
도 2h를 참조하면, 얇은 유전층(48')이 하부 전극(42')의 거친 표면 위에 전형적으로 CVD에 의해 콘포말적으로 증착된다. 실리콘 커패시터용으로, 유전층(48')은 전형적으로 실리콘 질화물(Si3N4)를 포함할 것이다. 금속 커패시터용으로, 예시적 유전층(48')은 오산화 탄탈륨(Ta2O5)이다. 다음에, 도전성 물질이 유전층(48') 위에 증착되어 탑(상부) 커패시터 플레이트 전극(50')을 형성한다. 탑 전극(50')은 도핑된 폴리실리콘 또는 도전성 금속을 포함한다. 도전성 물질이 CVD 또는 금속 플레이트 용으로는 물리적 기상 증착(예를 들면, 스퍼터링) 같은 종래의 방법에 의해 유전층(48') 상에 증착되어 커패시터 구조(52')를 완성한다.
이제, 도 3a 내지 도 3f를 참조하면, 본 발명의 방법의 제2 실시예가 커패시터(52")에 있는 하부 전극(42")을 형성하는 것을 참고로 설명된다. 도 3a를 참조하면, 웨이퍼 단편(10')과 유사한 웨이퍼 단편(10")이 예비 프로세싱 단계로 도시되어 있다. 웨이퍼 단편(10")은 기판(12"), 워드라인(14" 및 16"), 확산 영역(20"), 절연층(22"), 플러그(24") 및 컨테이너(26")을 포함한다.
도 3b를 참조하면, 제 1 도전성 금속이 절연층(22") 상에 콘포말적으로 증착되어 하지층(54")을 형성하는데, 도시된 예에서 제1 도전층은 백금(Pt)이다. 제1 도전성 금속은 화학 기상 증착(CVD), 또는 물리적 기상 증착(예를 들면, 스퍼터링) 같은 종래의 방법을 사용하여 증착될 수 있다.
다음에, 하지층(54") 위의 제1 도전성 금속과는 다른 제1 도전성 금속의 연속적인 모노층(56")을 증착함으로써 텍스쳐층(38")이 형성되는데, 도시된 예에서 제2 도전성 금속은 은(Ag)이다. 은으로 이루어진 두개의 모노층(56")이 도 3b에 도시된 예에 도시되어 있다. 제2 도전성 금속은 화학 기상 증착(CVD), 증착(크누센 셀) 또는 물리적 기상 증착(예를 들면, 스퍼터링) 같은 종래의 방법을 사용하여 증착될 수 있다. 은(Ag) 모노층은 약 400 K의 온도에서 바람직하게 증착된다.
다음에, Ag 및 Pt 금속층이 약 800 K의 온도로 어닐링되어, 그 결과 도 3c에 도시된 바와 같이 텍스쳐층(38")이 된다. 어닐링동안, Ag 원자들은 하지의 Pt 원자들과 정렬하는 것을 시도한다. 어닐링은 결과적으로 Pt 하지층(54")과 Ag 덧층(56") 사이의 어긋나는 격자가 되고, 그 결과 Ag 원자들이 Pt층(54") 위의 대규모의 대칭의 변형(strain) 릴리프 패턴 또는 격자를 형성하게하는 압축 변형이 된다. 형성되는 변형 릴리프 패턴은, 예를 들면, 복수의 유닛 셀을 포함하는 삼방의 디스로케이션 네트워크가 될 수 있다. 텍스쳐층(38')은 바람직하게는 2차원 구조의 질서정연한 어레이로서 표면 디스로케이션의 주기적 네트워크를 포함한다. 그러한 구조는, 예를 들면, Bromann등의 Eur. Phys. J.D. 9:25-28(1999)에 설명되어 있다.
도 3d를 참조하면, 텍스쳐층(38")이 형성되면, 도시된 예에서는 은인 도전성 금속의 층(40")이 텍스쳐층(38") 상에 가스상으로 증착되어 하부 전극(42")을 형성할 수 있다. 도전성 금속은 종래의 방법에 따라, 바람직하게는 기화(evaporation) 기술에 의해 가스형태로 증착된다.
텍스쳐층(38")의 디스로케이션(릴리프) 구조 또는 나노구조의 반발력으로 인해 증착하는 금속이 덩어리로 되고 아일랜드 클러스터를 형성하게 된다. 도전성 금속층(40")의 아일랜드 형성은 증가된 커패시턴스에 유용한 전체 커패시터 구조의 표면 영역을 증가시킨다. 그 결과의 도전층(40")은 일반적으로 도전성 금속을 포함하는 동일하게 이격된 구조를 포함한다. 가스 상태의 은이 약 100K 내지 약 130K의 낮은 온도에서 증착되는 것이 바람직하다. 이것은 바람직하게는 하나의 아일랜드 클러스터가 하지에 있는 텍스쳐층의 각 네트워크 유닛 셀 내에 응집하는 고밀도의 클러스터 아일랜드를 이룬다.
설명된 Ag 클러스터 어레이 외에, 도전층(40")은, 예를 들면, 금속결합들 중에서, 백금(Pt) 하지층 상에 증착된 구리의 모노층을 어닐링함으로써 형성된 텍스쳐층(38") 상의 코발트(Co) 클러스터를 포함할 수 있다.
텍스쳐층(38")의 릴리프 패턴은 증착하는 금속 도전성 덧층(40")에 대하여 "시드"층 기능을 한다. 그러나, 현재의 HSG 형성과는 달리, "시딩(seeding)"은 무작위가 아니고 금속 덧층(40")의 클러스터 배열은 보다 정확하게 정렬된다.
하부 전극(42")이 형성되면, 후속 프로세스 단계가 당분야에 공지된 기술을 사용하여 수행되어 커패시터를 완성한다. 도 3e를 참조하면, 컨테이너(26")는 장벽(레지스트)층(44")으로 채워지고 도전성 금속층(40")이 절연층(22")의 수평 표면(39")으로부터, 예를 들면, CMP에 의해 제거된다. 다음에, 도 3f에 도시된 바와 같이, 장벽층(44")은 컨테이너(26")로부터 제거되고, 하부(바닥) 전극(42")으로부터 네이티브 산화물을 제거하기 위한 클리닝 프로세스, 예를 들면, HF 클리닝이 수행된다. 얇은유전층(예를 들면, Ta2O5)(48")이 하부 전극(42") 위에 콘포말적으로 증착되고 도전성 물질(예를 들면, 도전성 금속)이 증착되어 탑 전극(50")을 형성하여 커패시터 구조(52")를 완료한다. 탑 전극은 결과적으로 하이브리드 금속/절연체/실리콘 커패시터가 되는 폴리실리콘을 또한 포함할 수 있다.
법규를 따라, 본 발명이 구조적 및 방법적 특징을 다소 특정지어 언어로 설명하였다. 그러나, 여기에 개시된 수단은 본 발명을 수행하는 바람직한 형태를 포함하기 때문에 도시되고 설명된 특정 특징에 본 발명이 한정되지 않는다는 것이 이해된다. 따라서, 본 발명은 등가의 원리에 따라 적당하게 해석되는 첨부된 청구의 범위의 적당한 범위내에서 본 발명의 형태 또는 수정하여 청구된다.

Claims (124)

  1. 하부 커패시터 전극을 형성하는 방법에 있어서,
    절연층 위에 텍스쳐(texturizing)층을 형성하는 단계 - 상기 텍스쳐층은 실질적으로 균일한 크기의 나노구조의 정렬된 어레이를 포함함 - ; 및
    상기 텍스쳐층 위에 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 하부 커패시터 전극을 형성하는 방법에 있어서,
    절연층 위에 텍스쳐층을 형성하는 단계 - 상기 텍스쳐층은 실질적으로 균일한 높이를 갖는 표면 구조의 주기적 네트워크를 포함함 - ; 및
    상기 텍스쳐층 위에 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  3. 하부 커패시터 전극을 형성하는 방법에 있어서,
    절연층 위에 텍스쳐 형성 물질을 증착하는 단계;
    상기 물질을 실질적으로 균일한 치수의 나노구조의 정렬된 어레이로 형성하는 단계; 및
    상기 나노구조 상에 도전층을 증착하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 텍스쳐층 또는 텍스쳐 형성 물질은 중합재를 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 중합재는 하이드로카본 블록 및 실리콘 함유 블록을 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 중합재는 폴리이소프렌 및 폴리(펜타메틸디실릴스티렌)을 포함하는 것을 특징으로 하는 방법.
  7. 제4항에 있어서,
    상기 텍스쳐층을 형성하는 단계는 하이드로카본 블록 및 실리콘 함유 블록을 포함하는 중합재를 상기 절연층 상에 증착하는 단계; 및 상기 중합재를 오존 및 전자기 방사에 노출하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 도전성 물질을 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 텍스쳐층은 적어도 두개의 도전성 금속을 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 텍스쳐층은 백금 및 은과 구리 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서,
    상기 텍스쳐층을 형성하는 단계는,
    상기 절연층 상에 제1 도전성 금속을 증착하는 단계;
    상기 제1 도전성 금속 상에 제2 도전성 금속을 증착하는 단계; 및
    상기 금속을 어닐링하여 변형 릴리프 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 텍스쳐층 위에 상기 도전층을 형성하는 단계는 도전성 금속을 가스상으로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 도전층은 복수의 금속 아일랜드 클러스터를 포함하는 것을 특징으로 하는 방법.
  14. 제11항에 있어서,
    상기 텍스쳐층은 복수의 이차원 구조를 포함하는 것을 특징으로 하는 방법.
  15. 반도체 디바이스에서 기판 위에 있는 절연층 내에 형성된 컨테이너(container)에 하부 커패시터 전극을 형성하는 방법에 있어서,
    상기 절연층 위에 중합재를 증착하고 상기 중합재를 자외선 방사 및 오존에 노출시켜 텍스쳐 하지층(underlayer)을 형성하는 단계 - 이에 의해 중합재는 실리콘 함유 세라믹을 포함하는 나노구조를 형성하고, 상기 중합재는 하이드로카본 블록 및 실리콘 함유 블록을 포함함 - ; 및
    상기 텍스쳐층 위에 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  16. 반도체 디바이스에서 커패시터를 형성하는 방법에 있어서,
    확산 영역을 포함하는 기판, 상기 기판 위에 있는 절연층, 상기 절연층을 통하여 오프닝에 형성되고 상기 기판에 있는 확산 영역과 전기적 콘택하는 도전성 플러그 및 상기 도전성 플러그 일부를 노출시키기 위해 상기 절연층을 통하여 형성된컨테이너 오프닝을 제공하는 단계;
    상기 절연층 및 상기 도전성 플러그 위에 실리콘 함유 하이드로카본 중합재를 증착하고 실리콘 옥시카바이드 세라믹을 포함하는 나노구조를 형성하기 위해상기 중합재를 자외선 방바 및 오존에 노출시킴으로써 텍스쳐층을 형성하는 단계;
    적어도 일부의 상기 텍스쳐층을 제거하여 상기 도전성 플러그를 노출시키는 단계;
    상기 텍스쳐층 위에 도전층을 형성하여 하부 커패시터 전극을 형성하는 단계;
    상기 하부 전극 위에 유전층을 형성하는 단계; 및
    상기 유전층 위에 상부 커패시터 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  17. 확산 영역이 내부에 형성되어 있는 기판, 상기 기판 위에 놓이는 절연층, 상기 절연층을 통하여 오프닝에 형성되고 상기 기판에 있는 상기 확산 영역과 전기적 콘택하는 도전성 플러그 및 상기 도전성 플러그의 일부를 노출시키기 위해 상기 절연층을 통하여 형성되는 컨테이너 오프닝을 포함하는 반도체 디바이스에서 커패시터를 형성하는 방법에 있어서,
    실리콘 포함 하이드로카본 중합재를 상기 절연층 및 상기 도전성 플러그 위에 증착하여 그 위에 텍스쳐층을 형성하고 상기 중합재를 자외선 방사 및 오존에 노출시키는 단계 - 이에 의해 상기 중합재는 실리콘 포함 세라믹을 포함하는 나노구조를 형성함 - ;
    적어도 일부의 상기 텍스쳐층을 제거하여 상기 도전성 플러그를 노출시키는 단계;
    상기 텍스쳐층 위에 도전층을 형성하여 상기 하부 커패시터 전극을 형성하는 단계;
    상기 하부 전극 위에 유전층을 형성하는 단계; 및
    상기 유전층 위에 상부 커패시터 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  18. 기판, 상기 기판 위에 놓이는 절연층, 상기 절연층에 있는 오프닝 내에 형성되고 상기 기판내의 액티브 영역과 전기적으로 콘택하는 도전성 플러그 및 상기 절연층을 통하여 형성되고 상기 도전성 플러그의 표면을 노출시키는 오프닝을 포함하는 반도체 디바이스에 하부 커패시터 전극을 형성하는 방법에 있어서,
    실리콘 포함 세라믹을 포함하는 나노구조를 포함하는 텍스쳐층을 형성하는 단계 - 상기 텍스쳐층은 상기 절연층 및 상기 도전성 플러그 위에 중합재를 증착하고 상기 나노구조를 형성하기 위해 상온에서 상기 중합재를 자외선 방사 및 오존에 노출시킴으로써 형성되고, 상기 중합재는 하이드로카본 블록 및 실리콘 함유 블록을 포함함 - ;
    적어도 일부의 상기 텍스쳐층을 제거하여 상기 도전성 플러그를 노출시키는 단계;
    상기 텍스쳐층 위에 도전층을 형성하여 상기 하부 커패시터 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  19. 기판, 상기 기판 위에 놓이는 절연층, 상기 절연층에 있는 오프닝 내에 형성되고 상기 기판 내의 액티브 영역과 전기적으로 콘택하는 도전성 플러그, 및 상기 절연층을 통하여 형성되고 상기 도전성 플러그의 표면을 노출시키는 컨테이너를 포함하는 반도체 디바이스에 커패시터를 형성하는 방법에 있어서,
    실리콘 포함 세라믹을 포함하는 나노구조를 포함하는 텍스쳐층을 형성하는 단계 - 상기 텍스쳐층은 상기 절연층 및 상기 도전성 플러그 위에 중합재를 증착하고 상기 나노구조를 형성하기 위해 상온에서 상기 중합재를 자외선 방사 및 오존에 노출시킴으로써 형성되고, 상기 중합재는 하이드로카본 블록 및 실리콘 함유 블록을 포함함 - ;
    적어도 일부의 상기 텍스쳐층을 제거하여 상기 도전성 플러그를 노출시키는 단계;
    상기 텍스쳐층 위에 도전층을 형성하여 상기 하부 커패시터 전극을 형성하는 단계;
    상기 컨테이너를 채우기 위해 장벽층을 형성하는 단계;
    상기 절연층의 수평 표면으로부터 상기 도전층을 제거하는 단계;
    상기 컨테이너로부터 상기 장벽층을 제거하는 단계;
    상기 하부 전극 위에 유전층을 형성하는 단계; 및
    상기 유전층 위에 상부 커패시터 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 텍스쳐층을 형성하는 단계는 상기 중합재를 상온에서 자외선 및 오존에 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 중합재는 유형 A1BA2의 트리블록(triblock) 코폴리머(copolymer)를 포함하며, 여기에서, "A" 코폴리머는 하이드로카본 블록이고 "B" 코폴리머는 실리콘 함유 블록인 것을 특징으로 하는 방법.
  22. 제21항에 있어서,
    상기 하이드로카본 블록은 폴리이소프렌을 포함하는 것을 특징으로 하는 방법.
  23. 제21항에 있어서,
    상기 실리콘 함유 블록은 폴리(펜타메틸디실릴스티렌)을 포함하는 것을 특징으로 하는 방법.
  24. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 중합재는 폴리(디메틸실록산)을 포함하는 것을 특징으로 하는 방법.
  25. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 중합재는 릴리프 구조를 형성하기 위한 하이드로카본 블록 대 실리콘 함유 블록의 상대 부피 비율을 포함하는 것을 특징으로 하는 방법.
  26. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 중합재는 다공성 구조를 형성하기 위한 하이드로카본 블록 대 실리콘 함유 블록의 상대 부피 비율을 포함하는 것을 특징으로 하는 방법.
  27. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 중합재를 증착하는 단계는 기상 증착 폴리머화(polymerization)를 포함하는 것을 특징으로 하는 방법.
  28. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 중합재를 증착하는 단계는 필드 인핸스트 폴리머화 기상 증착 폴리머화를 포함하는 것을 특징으로 하는 방법.
  29. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 중합재를 증착하는 단계는 스핀온 증착을 포함하는 것을 특징으로 하는 방법.
  30. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 중합재를 증착하는 단계는 랭뮤어-블로짓(Langmuir-Blodgett) 증착을 포함하는 것을 특징으로 하는 방법.
  31. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 나노구조는 다공성 구조의 형태인 것을 특징으로 하는 방법.
  32. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 나노구조는 릴리프 구조의 형태인 것을 특징으로 하는 방법.
  33. 제32항에 있어서,
    상기 릴리프 구조는 스트럿(struts) 및 자이로이드(gyroids)로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  34. 제32항에 있어서,
    상기 나노구조는 스트럿 형태인 것을 특징으로 하는 방법.
  35. 제15항 또는 제18항에 있어서,
    상기 도전층을 형성하는 단계 후에,
    상기 하부 전극 위에 유전층을 형성하는 단계; 및
    상기 유전층 위에 상부 커패시터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  36. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 기판은 확산 영역을 포함하고, 도전성 플러그는 상기 절연층을 통해 오프닝에 형성되고 상기 확산 영역 및 상기 하부 커패시터 전극과 전기적으로 콘택하는 것을 특징으로 하는 방법.
  37. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 커패시터는 DRAM 셀에 집적되는 것을 특징으로 하는 방법.
  38. 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 도전층을 형성하는 단계 후에,
    장벽층을 형성하여 상기 컨테이너를 채우는 단계;
    상기 절연층의 수평 표면으로부터 상기 도전층을 제거하는 단계; 및
    상기 컨테이너로부터 상기 장벽층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  39. 제38항에 있어서,
    상기 장벽층은 레지스트 물질을 포함하는 것을 특징으로 하는 방법.
  40. 제39항에 있어서,
    상기 장벽층을 제거하는 단계는 황산 및 옥시던트(oxidant)를 포함하는 피라냐 습식 에칭에 의하는 것을 특징으로 하는 방법.
  41. 제39항에 있어서,
    상기 장벽층을 제거하는 단계는 유기 용제를 포함하는 습식 에칭에 의하는 것을 특징으로 하는 방법.
  42. 제38항에 있어서,
    상기 도전층을 제거하는 단계는 화학적 기계적 폴리싱에 의하는 것을 특징으로 하는 방법.
  43. 제38항에 있어서,
    상기 장벽층을 제거하는 단계 후에, 상기 절연층 및 상기 도전층의 노출된표면으로부터 네이티브 산화물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  44. 제43항에 있어서,
    상기 네이티브 산화물을 제거하는 단계는 플루오르화수소산 클리닝에 의하는 것을 특징으로 하는 방법.
  45. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 실리콘 옥시카바이드 세라믹을 포함하는 것을 특징으로 하는 방법.
  46. 반도체 디바이스에 있는 기판 위에 하부 커패시터 전극을 형성하는 방법에 있어서,
    텍스쳐 하지층을 형성하는 단계; 및
    상기 텍스쳐층 상에 제3 도전성 금속의 층을 가스상으로 증착시키는 단계를 포함하며,
    상기 텍스쳐 하지층은,
    상기 기판 상에 제1 도전성 금속의 콘포말(conformal) 층을 증착하고,
    상기 제1 도전성 금속층 위에 제2 도전성 금속의 하나 이상의 콘포말층을 증착하며,
    상기 제1 및 제2 도전성 금속층을 어닐링함으로써 형성되는
    것을 특징으로 하는 방법.
  47. 반도체 디바이스에 하부 커패시터 전극을 형성하는 방법에 있어서,
    기판 상에 제1 도전성 금속의 층을 증착하고, 상기 제1 도전성 금속층 위에 제2 도전성 금속의 층을 증착하고 금속 포함 나노구조의 주기적 네트워크를 형성하기 위해 상기 제1 및 제2 도전성 금속층을 어닐링함으로써 텍스쳐 하지층을 형성하는 단계; 및
    상기 텍스쳐층 상에 제3 도전성 금속의 층을 가스상으로 증착시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  48. 반도체 디바이스에 있는 기판 위에 놓이는 절연층 내에 형성되는 컨테이너에 하부 커패시터 전극을 형성하는 방법에 있어서,
    상기 절연층 상에 제1 도전성 금속의 층을 증착하는 단계;
    상기 제1 도전성 금속층 상에 제2 도전성 금속의 층을 증착하는 단계;
    상기 제1 및 제2 도전성 금속층을 어닐링하여 주기적으로 정렬된 나노구조를 포함하는 텍스쳐층을 형성하는 단계; 및
    상기 텍스쳐층 상에 제3 도전성 금속의 층을 가스상으로 증착하는 단계 - 상기 제3 도전층을 증착하는 것은 클러스터를 형성하기 위해 상기 텍스쳐층 상으로 모음 -
    를 포함하는 것을 특징으로 하는 방법.
  49. 반도체 디바이스에 있는 커패시터를 형성하는 방법에 있어서,
    확산 영역을 포함하는 기판, 상기 기판 위에 놓이는 절연층, 상기 절연층을 통하여 오프닝에 형성되고 상기 기판에 있는 상기 확산 영역과 전기적으로 콘택하는 도전성 플러그 및 일부의 상기 도전성 플러그를 노출시키기 위해 상기 절연층을 통해 형성되는 컨테이너 오프닝을 제공하는 단계;
    텍스쳐 하지층을 형성하는 단계;
    하부 커패시터 전극을 형성하기 위해 상기 텍스쳐층 상으로 제3 도전성 금속의 층을 가스상으로 증착하는 단계 - 상기 증착하는 제3 도전층은 상기 텍스쳐층의 표면 디스로케이션(dislocations)상으로 응집되어 나노구조를 형성함 -;
    상기 하부 커패시터 전극 위에 유전층을 형성하는 단계; 및
    상기 유전층 위에 상부 커패시터 전극을 형성하는 단계를 포함하며,
    상기 텍스쳐 하지층은,
    상기 절연층 상에 제1 도전성 금속의 콘포말층을 증착하고,
    상기 제1 도전성 금속층 위에 제2 도전성 금속의 콘포말층을 증착하며,
    상기 절연층 위에 금속 포함 표면 디스로케이션을 형성하기 위해 상기 제1 및 제2 도전성 금속층을 어닐링함으로써 형성되는
    것을 특징으로 하는 방법.
  50. 기판, 상기 기판 위에 놓이는 절연층, 상기 절연층에 있는 오프닝 내에 형성되고 상기 기판 내의 액티브 영역과 전기적으로 콘택하는 도전성 플러그, 및 상기 절연층을 통하여 형성되고 상기 도전성 플러그의 표면을 노출시키는 컨테이너를 포함하는 반도체 디바이스에 커패시터를 형성하는 방법에 있어서,
    상기 절연층 상에 제1 도전성 금속의 층을 형성하고 상기 제1 도전성 금속층 위에 제2 도전성 금속의 층을 형성하며, 상기 절연층 위에 금속 포함 표면 디스로케이션을 형성하기 위해 상기 제1 및 제2 도전성 금속층을 어닐링함으로써 텍스쳐 하지층을 형성하는 단계;
    상기 텍스쳐층 상에 제3 도전성 금속의 층을 가스상으로 증착시켜 상기 하부 커패시터 전극을 형성하기 위해 상기 텍스쳐층 위에 도전층을 형성하는 단계 - 상기 증착하는 제3 도전층은 상기 텍스쳐층 상에 응집되어 상기 텍스쳐층의 표면 디스로케이션 상에 아일랜드 클러스터를 형성함 -;
    상기 컨테이너를 채우기 위해 장벽층을 형성하는 단계;
    상기 절연층의 수평 표면으로부터 상기 도전층을 제거하는 단계;
    상기 컨테이너로부터 상기 장벽층을 제거하는 단계;
    상기 하부 전극 위에 유전층을 형성하는 단계;
    상기 유전층 위에 상부 커패시터 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  51. 제46항 또는 제47항에 있어서,
    상기 증착하는 제3 도전층은 상기 텍스쳐층 상에 클러스터로 응집하는 것을 특징으로 하는 방법.
  52. 제46 항 내지 제50항 중 어느 한 항에 있어서,
    상기 제3 도전성 금속을 증착하는 것은 결과적으로 상기 텍스쳐층 위에 형성되는 복수의 아일랜드 클러스터가 되는 것을 특징으로 하는 방법.
  53. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 변형 릴리프 패턴을 포함하는 것을 특징으로 하는 방법.
  54. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제1 도전성 금속을 증착하는 단계는 화학 기상 증착 또는 물리 기상 증착에 의하는 것을 특징으로 하는 방법.
  55. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제2 도전성 금속을 증착하는 단계는 화학 기상 증착, 기화(evaporation) 또는 물리 기상 증착에 의하는 것을 특징으로 하는 방법.
  56. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제2 도전성 금속을 증착하는 단계는 상기 제2 도전성 금속의 복수의 모노층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  57. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제3 도전성 금속은 기화 기술에 의해 증착되는 것을 특징으로 하는 방법.
  58. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제3 도전성 금속은 기화 기술에 의해 가스 형태에서 증착되는 것을 특징으로 하는 방법.
  59. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제1 도전성 금속은 백금을 포함하는 것을 특징으로 하는 방법.
  60. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제2 도전성 금속은 은과 구리로 구성되는 그룹에서 선택되는 것을 특징으로 하는 방법.
  61. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제2 및 제3 도전성 금속은 은을 포함하는 것을 특징으로 하는 방법.
  62. 제61항에 있어서,
    상기 제1 및 제2 금속층은 약 800K의 온도에서 어닐링되는 것을 특징으로 하는 방법.
  63. 제61항에 있어서,
    상기 제3 도전성 금속을 증착하는 단계는 약 100K 내지 약 130K의 온도에서 기화 기술에 의해 은을 가스 형태로 증착하는 것을 포함하는 것을 특징으로 하는 방법.
  64. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제1 도전성 금속은 백금을 포함하고, 상기 제2 및 제3 도전성 금속은 은을 포함하는 것을 특징으로 하는 방법.
  65. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제1 도전성 금속은 백금이고, 상기 제2 도전성 금속은 구리이며 상기 제3 도전성 금속은 코발트인 것을 특징으로 하는 방법.
  66. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제3 도전성 금속의 층을 증착하는 단계 후에,
    상기 하부 커패시터 전극 위에 유전층을 형성하는 단계; 및
    상기 유전층 위에 상부 커패시터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  67. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 기판은 확산 영역을 포함하고, 도전성 플러그는 상기 절연층을 통해 오프닝에 형성되고 상기 확산 영역 및 상기 하부 커패시터 전극과 전기적으로 콘택하는 것을 특징으로 하는 방법.
  68. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 커패시터는 DRAM 셀에 집적되는 것을 특징으로 하는 방법.
  69. 제46항 내지 제50항 중 어느 한 항에 있어서,
    상기 제3 도전층을 증착하는 단계 후에,
    상기 컨테이너를 채우기 위해 장벽층을 형성하는 단계;
    상기 절연층의 수평 표면으로부터 상기 하부 커패시터 전극의 상기 도전층을 제거하는 단계; 및
    상기 장벽층을 상기 컨테이너로부터 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  70. 제69항에 있어서,
    상기 장벽층은 레지스트 물질을 포함하는 것을 특징으로 하는 방법.
  71. 제70항에 있어서,
    상기 장벽층을 제거하는 단계는 습식 에칭 프로세스를 포함하는 것을 특징으로 하는 방법.
  72. 제69항에 있어서,
    상기 도전층을 제거하는 단계는 화학적 기계적 폴리싱에 의하는 것을 특징으로 하는 방법.
  73. 제69항에 있어서,
    상기 장벽층을 제거하는 단계 후에,
    상기 절연층 및 상기 하부 커패시터 전극의 노출된 표면으로부터 네이티브 산화물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  74. 제73항에 있어서,
    상기 네이티브 산화물을 제거하는 단계는 플루오르화수소산 클리닝을 포함하는 것을 특징으로 하는 방법.
  75. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 실질적으로 균일한 크기의 나노구조의 정렬된 어레이를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 커패시터.
  76. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 실질적으로 균일한 높이를 갖는 표면 구조의 주기적 네트워크를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 커패시터.
  77. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 실질적으로 균일한 치수의 나도구조의 정렬된 어레이를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 커패시터.
  78. 제75항 내지 제77항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 중합재를 포함하는 커패시터.
  79. 제78항에 있어서,
    상기 중합재는 하이드로카본 블록 및 실리콘 함유 블록을 포함하는 것을 특징으로 하는 커패시터.
  80. 제79항에 있어서,
    상기 중합재는 폴리이소프렌 및 폴리(펜타메틸디시릴스티렌)을 포함하는 것을 특징으로 하는 커패시터.
  81. 제75항 내지 제77항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 도전성 물질을 포함하는 것을 특징으로 하는 커패시터.
  82. 제81항에 있어서,
    상기 텍스쳐층은 적어도 두개의 도전성 물질을 포함하는 것을 특징으로 하는 방법.
  83. 제82항에 있어서,
    상기 텍스쳐층은 백금 및 은과 구리중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  84. 제81항에 있어서,
    상기 도전층은 복수의 금속 아일랜드 클러스터를 포함하는 것을 특징으로 하는 방법.
  85. 제75항 내지 제77항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 복수의 이차원 구조를 포함하는 것을 특징으로 하는 방법.
  86. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 실리콘 포함 세라믹을 포함하는 나노구조를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 커패시터.
  87. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 실리콘 옥시카바이드 세라믹을 포함하는 나노구조를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 커패시터.
  88. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 하이드로카본 블록 및 실리콘 함유 블록을 포함하는 중합재의 UV 방사 및 오존분해에 의해 형성되는 중합 실리콘 포함 세라믹을 포함하는 나노구조를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 커패시터.
  89. 제86항 또는 제88항에 있어서,
    상기 나노구조는 실리콘 옥시카바이드 세라믹을 포함하는 것을 특징으로 하는 커패시터.
  90. 제86항 내지 제88항 중 어느 한 항에 있어서,
    상기 나노구조는 다공성 구조의 형태인 것을 특징으로 하는 커패시터.
  91. 제86항 내지 제88항 중 어느 한 항에 있어서,
    상기 나노구조는 릴리프 구조의 형태인 것을 특징으로 하는 커패시터.
  92. 제91항에 있어서,
    상기 나노구조는 스트럿 형태인 것을 특징으로 하는 커패시터.
  93. 제86항 내지 제88항 중 어느 한 항에 있어서,
    상기 나노구조는 하이드로카본 블록 및 실리콘 함유 블록을 포함하는 자외선 방사되고 오존 분해된 중합재를 포함하는 것을 특징으로 하는 커패시터.
  94. 제93항에 있어서,
    상기 중합재는 릴리프 나노구조를 형성하기 위해 하이드로카본 블록 대 실리콘 함유 블록의 상대 부피 비율을 포함하는 것을 특징으로 커패시터.
  95. 제93항에 있어서,
    상기 중합재는 다공성 나노구조를 형성하기 위해 하이드로카본 블록 대 실리콘 함유 블록의 상대 부피 비율을 포함하는 것을 특징으로 커패시터.
  96. 제93항에 있어서,
    상기 하이드로카본 블록은 폴리이소프렌을 포함하고, 상기 실리콘 함유 블록은 폴리(펜타메틸디시릴스티렌)을 포함하는 것을 특징으로 하는 커패시터.
  97. 제93항에 있어서,
    상기 중합재는 폴리(디메틸실록산)을 포함하는 것을 특징으로 하는 커패시터.
  98. 제86항 내지 제88항 중 어느 한 항에 있어서,
    상기 유전층은 실리콘 질화물을 포함하는 것을 특징으로 하는 커패시터.
  99. 제86항 내지 제88항 중 어느 한 항에 있어서,
    상기 상부 커패시터 전극은 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 커패시터.
  100. 제86항 내지 제88항 중 어느 한 항에 있어서,
    상기 상부 커패시터 전극은 도전성 금속을 포함하는 것을 특징으로 하는 커패시터.
  101. 제86항 내지 제88항 중 어느 한 항에 있어서,
    상기 커패시터는 DRAM 셀에 집적되는 것을 특징으로 하는 커패시터.
  102. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 어닐링된 도전성 금속을 포함하는 표면 디스로케이션을 포함하고, 위에 놓인 상기 도전층은 상기 텍스쳐층의 표면 디스로케이션 상에 형성되는 도전성 금속의 클러스터를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 것을 특징으로 하는 커패시터.
  103. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 절연층 위에 놓인 어닐링된 도전성 금속을 포함하는 표면 디스로케이션의 주기성 네트워크를 포함하고, 상기 하부 커패시터 플레이트는 상기 텍스쳐층의 표면 디스로케이션 상에 형성되는 나노구조의 정렬된 어레이를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 것을 특징으로 하는 커패시터.
  104. 커패시터에 있어서,
    텍스쳐층 위에 놓이는 도전층을 포함하는 하부 커패시터 플레이트 - 상기 텍스쳐층은 표면 디스로케이션을 포함하는 제1 및 제2 도전성 금속의 어닐링된 층을 포함하고, 상기 도전층은 상기 텍스쳐층의 표면 디스로케이션 상에 도전성 금속의 모아진 아일랜드 클러스터를 포함함 - ;
    상기 하부 커패시터 플레이트 위에 놓이는 유전층; 및
    상기 유전층 위에 놓이는 상부 커패시터 플레이트
    를 포함하는 것을 특징으로 하는 커패시터.
  105. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 변형 릴리프 패턴을 포함하는 것을 특징으로 하는 커패시터.
  106. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 복수의 유닛 셀을 포함하는 삼방의 디스로케이션 네트워크를 포함하는 것을 특징으로 하는 커패시터.
  107. 제106항에 있어서,
    상기 위에 놓인 도전층은 상기 디스로케이션 네트워크의 단일 유닛 셀 내에 하나의 아일랜드 클러스터를 포함하는 것을 특징으로 하는 커패시터.
  108. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 제1 및 제2 도전성 금속의 어닐링된 층을 포함하고, 상기 제1 도전성 금속은 백금으로 구성되는 그룹으로부터 선택되고, 상기 제2 도전성 금속은 은 및 구리로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 커패시터.
  109. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 백금 및 은의 어닐링된 층을 포함하고, 위에 놓인 상기 도전층은 은을 포함하는 것을 특징으로 하는 커패시터.
  110. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 백금 및 구리의 어닐링된 층을 포함하고, 위에 놓인 상기 도전층은 코발트를 포함하는 것을 특징으로 하는 커패시터.
  111. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 상부 커패시터 플레이트는 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 커패시터.
  112. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 상부 커패시터 플레이트는 도전성 금속을 포함하는 것을 특징으로 하는 커패시터.
  113. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 커패시터는 DRAM 셀에 집적되는 것을 특징으로 하는 커패시터.
  114. 제102항 내지 제104항 중 어느 한 항에 있어서,
    상기 텍스쳐층은 제1 및 제2 도전성 금속의 어닐링된 층을 포함하고, 위에 놓인 상기 도전층은 제3 도전성 금속의 가스형태의 침적물을 포함하는 것을 특징으로 하는 커패시터.
  115. 제104항에 있어서,
    상기 도전층은 응집된 아일랜드 클러스터를 형성하기 위해 제3 도전성 금속의 가스형태의 침적물을 포함하는 것을 특징으로 하는 커패시터.
  116. 제75항 내지 제77항 중 어느 한 항에 따른 커패시터를 포함하는 반도체 회로.
  117. 제86항 내지 제88항 중 어느 한 항에 따른 커패시터를 포함하는 반도체 회로.
  118. 제102항 내지 제104항 중 어느 한 항에 따른 커패시터를 포함하는 반도체 회로.
  119. 제117항에 있어서,
    상기 나노구조는 주기성 네트워크를 형성하고, 위에 놓인 상기 도전층은 아일랜드 클러스터의 정렬된 어레이를 포함하는 것을 특징으로 하는 반도체 회로.
  120. 제117항에 있어서,
    상기 하부 커패시터 전극의 도전층은 도핑된 비정질 실리콘, 의사-크리스탈 실리콘 또는 폴리크리스탈 실리콘을 포함하는 것을 특징으로 하는 반도체 회로.
  121. 제117항에 있어서,
    상기 하부 커패시터 전극의 도전층은 도전성 금속을 포함하는 것을 특징으로 하는 반도체 회로.
  122. 집적회로에 있어서,
    메모리 셀의 어레이;
    내부 회로; 및
    컨테이너 내에 형성되어 상기 메모리 셀 어레이의 반도체성 기판 내의 액티브 영역과 전기적으로 콘택하는 제75항 내지 제77항 중 어느 한 항에 따른 적어도 하나의 커패시터
    를 포함하는 것을 특징으로 하는 집적회로.
  123. 집적회로에 있어서,
    메모리 셀의 어레이;
    내부 회로; 및
    컨테이너 내에 형성되어 상기 메모리 셀 어레이의 반도체성 기판 내의 액티브 영역과 전기적으로 콘택하는 제86항 내지 제88항 중 어느 한 항에 따른 적어도 하나의 커패시터
    를 포함하는 것을 특징으로 하는 집적회로.
  124. 집적회로에 있어서,
    메모리 셀의 어레이;
    내부 회로; 및
    컨테이너 내에 형성되어 상기 메모리 셀 어레이의 반도체성 기판 내의 액티브 영역과 전기적으로 콘택하는 제102항 내지 제104항 중 어느 한 항에 따른 적어도 하나의 커패시터
    를 포함하는 것을 특징으로 하는 집적회로.
KR1020047011102A 2002-01-16 2003-01-16 Ｄｒａｍ 셀 커패시터의 전극 표면 영역 향상 방법 KR100701543B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/050,390 2002-01-16
US10/050,390 US6794704B2 (en) 2002-01-16 2002-01-16 Method for enhancing electrode surface area in DRAM cell capacitors
PCT/US2003/001474 WO2003063172A2 (en) 2002-01-16 2003-01-16 Method for enhancing electrode surface area in dram cell capacitors

Publications (2)

Publication Number Publication Date
KR20040077736A true KR20040077736A (ko) 2004-09-06
KR100701543B1 KR100701543B1 (ko) 2007-03-30

Family

ID=21964982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047011102A KR100701543B1 (ko) 2002-01-16 2003-01-16 Ｄｒａｍ 셀 커패시터의 전극 표면 영역 향상 방법

Country Status (11)

Country Link
US (4) US6794704B2 (ko)
EP (2) EP1610379A3 (ko)
JP (2) JP4423541B2 (ko)
KR (1) KR100701543B1 (ko)
CN (1) CN1643678B (ko)
AT (1) ATE430986T1 (ko)
AU (1) AU2003205203A1 (ko)
DE (1) DE60327508D1 (ko)
SG (1) SG143987A1 (ko)
TW (1) TW591705B (ko)
WO (1) WO2003063172A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689813B1 (ko) * 2004-09-08 2007-03-08 삼성전자주식회사 탄소나노튜브를 가진 반도체 메모리 장치 및 이의 제조 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
DE10197137B4 (de) * 2001-01-08 2008-07-31 International Business Machines Corp. Verfahren zur Herstellung von Mikrostrukturen
US20040007063A1 (en) * 2002-05-29 2004-01-15 California Institute Of Technology Micro machined polymer beam structure method and resulting device for spring applications
US6773984B2 (en) * 2002-08-29 2004-08-10 Micron Technology, Inc. Methods of depositing noble metals and methods of forming capacitor constructions
US7419768B2 (en) * 2002-11-18 2008-09-02 Micron Technology, Inc. Methods of fabricating integrated circuitry
US6933224B2 (en) * 2003-03-28 2005-08-23 Micron Technology, Inc. Method of fabricating integrated circuitry
DE10333704B4 (de) * 2003-07-23 2009-12-17 Ovd Kinegram Ag Sicherheitselement zur RF-Identifikation
DE102004007633B4 (de) * 2004-02-17 2010-10-14 Qimonda Ag Speicherzelle, Halbleiter-Speicherbauelement und Verfahren zur Herstellung einer Speicherzelle
CN100382376C (zh) * 2004-03-26 2008-04-16 陈建科 一种二氧化硅晶态电解质及其制备方法
KR100632938B1 (ko) * 2004-12-22 2006-10-12 삼성전자주식회사 커패시터를 구비하는 디램 소자 및 그 형성 방법
JP2006190765A (ja) * 2005-01-05 2006-07-20 Elpida Memory Inc 半導体装置及びその製造方法
KR100874912B1 (ko) * 2006-12-06 2008-12-19 삼성전자주식회사 반도체 소자 및 그 제조방법
FR2913283A1 (fr) * 2007-03-02 2008-09-05 St Microelectronics Crolles 2 Augmentation de la capacite d'un dispositif capacitif par micromasquage.
KR100881396B1 (ko) * 2007-06-20 2009-02-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7700469B2 (en) * 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
US8124528B2 (en) * 2008-04-10 2012-02-28 Micron Technology, Inc. Method for forming a ruthenium film
WO2009133510A1 (en) * 2008-04-29 2009-11-05 Nxp B.V. Method of manufacturing a capacitor on a nanowire and integrated circuit having such a capacitor
US8258037B2 (en) 2009-08-26 2012-09-04 International Business Machines Corporation Nanopillar decoupling capacitor
TWI399831B (zh) * 2009-10-02 2013-06-21 Inotera Memories Inc 堆疊式隨機動態存取記憶體之電容結構之製造方法
TWI399832B (zh) * 2009-10-07 2013-06-21 Inotera Memories Inc 半導體記憶體之電容下電極製程
US9111775B2 (en) * 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure
US8524599B2 (en) 2011-03-17 2013-09-03 Micron Technology, Inc. Methods of forming at least one conductive element and methods of forming a semiconductor structure
KR101902468B1 (ko) 2012-04-19 2018-11-13 삼성전자주식회사 커패시터, 이를 포함하는 반도체 장치, 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
WO2015038340A1 (en) * 2013-09-10 2015-03-19 Bandgap Engineering, Inc. Metal assisted etch combined with regularizing etch
KR102160791B1 (ko) 2014-02-03 2020-09-29 삼성디스플레이 주식회사 블록 공중합체 및 이를 사용한 패턴 형성 방법
US9406629B2 (en) * 2014-10-15 2016-08-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US9385129B2 (en) * 2014-11-13 2016-07-05 Tokyo Electron Limited Method of forming a memory capacitor structure using a self-assembly pattern
KR102525201B1 (ko) 2016-03-22 2023-04-25 삼성디스플레이 주식회사 플렉서블 전자 장치
US10541172B2 (en) 2016-08-24 2020-01-21 International Business Machines Corporation Semiconductor device with reduced contact resistance
KR20180072901A (ko) 2016-12-21 2018-07-02 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102359267B1 (ko) 2017-10-20 2022-02-07 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI782464B (zh) * 2021-03-26 2022-11-01 力晶積成電子製造股份有限公司 半導體元件及其製造方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1824A (en) * 1840-10-14 Island
US581898A (en) * 1897-05-04 Jacob f
US3366515A (en) * 1965-03-19 1968-01-30 Sherritt Gordon Mines Ltd Working cycle for dispersion strengthened materials
JPH04216662A (ja) 1990-12-17 1992-08-06 Mitsubishi Electric Corp 半導体記憶装置の製造方法
US5102832A (en) * 1991-02-11 1992-04-07 Micron Technology, Inc. Methods for texturizing polysilicon
JPH0575056A (ja) 1991-09-12 1993-03-26 Miyagi Oki Denki Kk 半導体素子の製造方法
JPH0620958A (ja) 1992-04-10 1994-01-28 Internatl Business Mach Corp <Ibm> 粗いシリコン表面の形成およびその応用
JP3138948B2 (ja) * 1992-09-30 2001-02-26 キョーラク株式会社 多層容器
JPH06188097A (ja) * 1992-12-17 1994-07-08 Hitachi Ltd ビーム入射方法及びその装置
US5407534A (en) 1993-12-10 1995-04-18 Micron Semiconductor, Inc. Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US5486493A (en) 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5418180A (en) 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
JP3683972B2 (ja) * 1995-03-22 2005-08-17 三菱電機株式会社 半導体装置
US5937294A (en) 1995-08-11 1999-08-10 Micron Technology, Inc. Method for making a container capacitor with increased surface area
US5612560A (en) * 1995-10-31 1997-03-18 Northern Telecom Limited Electrode structure for ferroelectric capacitors for integrated circuits
CN1171304C (zh) * 1995-11-20 2004-10-13 株式会社日立制作所 半导体存储器及其制造方法
US6015986A (en) 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
US5691228A (en) 1996-01-18 1997-11-25 Micron Technology, Inc. Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer
US6022595A (en) 1996-02-01 2000-02-08 Rensselaer Polytechnic Institute Increase of deposition rate of vapor deposited polymer by electric field
US6143647A (en) 1997-07-24 2000-11-07 Intel Corporation Silicon-rich block copolymers to achieve unbalanced vias
US6190992B1 (en) 1996-07-15 2001-02-20 Micron Technology, Inc. Method to achieve rough silicon surface on both sides of container for enhanced capacitance/area electrodes
US5851898A (en) * 1996-08-23 1998-12-22 Mosel Vitelic, Inc. Method of forming stacked capacitor having corrugated side-wall structure
KR100238252B1 (ko) 1996-09-13 2000-01-15 윤종용 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법
US5753948A (en) * 1996-11-19 1998-05-19 International Business Machines Corporation Advanced damascene planar stack capacitor fabrication method
US5926360A (en) * 1996-12-11 1999-07-20 International Business Machines Corporation Metallized oxide structure and fabrication
WO1998033327A1 (en) * 1997-01-23 1998-07-30 Daewoo Electronics Co., Ltd. Thin film actuated mirror array in an optical projection system and method for manufacturing the same
US6143646A (en) 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6188097B1 (en) * 1997-07-02 2001-02-13 Micron Technology, Inc. Rough electrode (high surface area) from Ti and TiN
US6207523B1 (en) 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
US5851875A (en) 1997-07-14 1998-12-22 Micron Technology, Inc. Process for forming capacitor array structure for semiconductor devices
US6033967A (en) * 1997-07-21 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for increasing capacitance in DRAM capacitors and devices formed
USH1824H (en) 1997-08-01 1999-12-07 The United States Of America As Represented By The Secretary Of The Navy Vapor deposition of a thin polymer film on solid propellant rocket grain surface
KR100274593B1 (ko) * 1997-09-04 2000-12-15 윤종용 디램 셀 캐패시터 및 그의 제조 방법
JPH11220101A (ja) 1998-01-30 1999-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3630551B2 (ja) * 1998-04-02 2005-03-16 株式会社東芝 半導体記憶装置及びその製造方法
JPH11312793A (ja) * 1998-04-28 1999-11-09 Hitachi Ltd 誘電体メモリ
US6583022B1 (en) * 1998-08-27 2003-06-24 Micron Technology, Inc. Methods of forming roughened layers of platinum and methods of forming capacitors
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
KR100275752B1 (ko) * 1998-11-18 2000-12-15 윤종용 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법
DE19854418C2 (de) * 1998-11-25 2002-04-25 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung
JP3917310B2 (ja) 1998-12-25 2007-05-23 ローム株式会社 強誘電体または高誘電率材料の固体の形成方法およびそれを用いた半導体装置の製造方法
US6291289B2 (en) 1999-06-25 2001-09-18 Micron Technology, Inc. Method of forming DRAM trench capacitor with metal layer over hemispherical grain polysilicon
US6281543B1 (en) * 1999-08-31 2001-08-28 Micron Technology, Inc. Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same
US6482736B1 (en) * 2000-06-08 2002-11-19 Micron Technology, Inc. Methods for forming and integrated circuit structures containing enhanced-surface-area conductive layers
US7253076B1 (en) * 2000-06-08 2007-08-07 Micron Technologies, Inc. Methods for forming and integrated circuit structures containing ruthenium and tungsten containing layers
KR100390831B1 (ko) * 2000-12-18 2003-07-10 주식회사 하이닉스반도체 플라즈마 원자층 증착법에 의한 탄탈륨옥사이드 유전막형성 방법
KR100355239B1 (ko) * 2000-12-26 2002-10-11 삼성전자 주식회사 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법
US7700454B2 (en) * 2001-07-24 2010-04-20 Samsung Electronics Co., Ltd. Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
US6599808B2 (en) * 2001-09-12 2003-07-29 Intel Corporation Method and device for on-chip decoupling capacitor using nanostructures as bottom electrode
US6911373B2 (en) * 2002-09-20 2005-06-28 Intel Corporation Ultra-high capacitance device based on nanostructures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689813B1 (ko) * 2004-09-08 2007-03-08 삼성전자주식회사 탄소나노튜브를 가진 반도체 메모리 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US20060292875A1 (en) 2006-12-28
EP1466361B1 (en) 2009-05-06
JP2009060121A (ja) 2009-03-19
US6794704B2 (en) 2004-09-21
US7573121B2 (en) 2009-08-11
JP2005527103A (ja) 2005-09-08
WO2003063172A3 (en) 2004-03-25
CN1643678B (zh) 2010-04-28
AU2003205203A1 (en) 2003-09-02
CN1643678A (zh) 2005-07-20
DE60327508D1 (de) 2009-06-18
EP1466361A2 (en) 2004-10-13
EP1610379A3 (en) 2007-03-07
US20070048955A1 (en) 2007-03-01
US7148555B2 (en) 2006-12-12
TW200307317A (en) 2003-12-01
US7642157B2 (en) 2010-01-05
JP4423541B2 (ja) 2010-03-03
KR100701543B1 (ko) 2007-03-30
TW591705B (en) 2004-06-11
EP1610379A2 (en) 2005-12-28
WO2003063172A2 (en) 2003-07-31
SG143987A1 (en) 2008-07-29
US20030203508A1 (en) 2003-10-30
ATE430986T1 (de) 2009-05-15
US20030134436A1 (en) 2003-07-17

Similar Documents

Publication Publication Date Title
KR100701543B1 (ko) Ｄｒａｍ 셀 커패시터의 전극 표면 영역 향상 방법
US5658818A (en) Semiconductor processing method employing an angled sidewall
JP3763714B2 (ja) 半球形グレーンキャパシタ及びその形成方法
KR100188798B1 (ko) 마이크로-트렌치 기억 커패시터 제조방법
US20050095780A1 (en) Method for fabricating memory cells and memory cell array
US5656529A (en) Method for manufacturing highly-integrated capacitor
US6429071B1 (en) Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
KR100666187B1 (ko) 나노선을 이용한 수직형 반도체 소자 및 이의 제조 방법
JPH0821696B2 (ja) 半導体装置のキャパシタおよびその製造方法
KR100960476B1 (ko) 반도체 소자의 커패시터 제조 방법
KR0175174B1 (ko) 반도체 장치의 제조방법
JP3407022B2 (ja) 半導体装置及びその製造方法、並びに半導体記憶装置
KR20000044884A (ko) 반도체 소자의 캐패시터 형성 방법
KR100195188B1 (ko) 반도체메모리장치의 제조방법
KR20010008604A (ko) 고집적 반도체장치의 하부전극 형성방법
TW442965B (en) Manufacturing method of capacitor and the structure thereof
KR100379517B1 (ko) 반도체 소자의 커패시터 형성 방법
KR20020002095A (ko) 반도체 소자의 캐패시터 제조방법
KR20020053570A (ko) 커패시터의 하부전극 및 그 제조 방법
JPH06275778A (ja) キャパシタの形成方法
Joung et al. Optimization of process conditions for the formation of hemispherical-grained (HSG) silicon in high-density DRAM capacitor
KR20050122290A (ko) 반도체 소자의 캐패시터 형성방법
KR20020010091A (ko) 반구형 알갱이의 실리콘을 이용하여 형성된 요철면을 가진커패시터전극
KR20020058367A (ko) 반도체 메모리장치의 커패시터 하부전극 제조방법
KR19990060900A (ko) 반도체 소자의 전하저장전극 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110217

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee