KR20020010091A - 반구형 알갱이의 실리콘을 이용하여 형성된 요철면을 가진커패시터전극 - Google Patents
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Abstract
HSG-Si(반구형 알갱이의 실리콘)을 이용하여 형성된 요철면을 가지며, 예를 들면 DRAM장치와 같은 반도체장치에 이용되는 커패시터의 하부전극에 관한 것이다. 그러한 하부전극은 다음과 같이 제조된다. 절연막을 반도체 기판상에 형성하고, 실리콘막을 상기 절연막상에 형성한다. 다음, 상기 실리콘막을 선택적으로 패턴화시킨다. 반도체 기판을 가열하여 층간절연막 내의 수분을 제거한다. 다음, 실리콘막의 표면상에 있는 산화막을 제거한다. 그 후, 실리콘화합물을 함유하는 분위기에서 반도체 기판을 가열함으로써 실리콘핵을 상기 실리콘막의 표면상에 형성한다. 다음, 상기 실리콘핵은 성장되어 표면상에 반구형의 알갱이를 가진 하부전극이 형성된다.
Description
본 발명은 일반적으로 요철면을 가지고 반도체장치에 사용되는 커패시터 전극에 관한 것이다. 보다 상세하게는, 본 발명은 반구형의 알갱이의실리콘(Hemispherical Grained Silicon ;HSG-Si)을 이용하여 형성된 요철면(unevenness)을 가진 하부전극을 구비한 커패시터의 제조에 관한 것이다.
다이내믹 랜덤 메모리(DRAM)의 장치는 데이터를 임의로 저장하고 출력할 수 있는 장치이다. DRAM장치의 메모리셀로서, 하나의 트랜스퍼 트랜지스터와 하나의 커패시터를 포함하는 메모리셀은 단순한 구조를 가지며 고집적도를 가진 반도체장치에 사용하기에 적당하다.
반도체장치의 집적도가 계속적으로 증가함에 따라, 3차원의 구조를 가진 커패시터가 개발되었고, 그러한 메모리셀의 커패시터로 이용되어 왔다. 이것은, 고집적도의 반도체장치에 있어서, 반도체장치의 감소된 커패시터면적 내에서 각 커패시터 전극의 표면적을 증가시킬 필요가 있기 때문이다.
지금까지, 전술한 커패시터 전극에 대한 다양한 구조가 제안되었으며, 그들 중에서 일부는 실용화되었다. 그들 중에서, Solid State Devices and Materials, 1992, pp.422-424에 "Hemispherical Grained Silicon(HGS-Si) Formation on In-Situ Doped Amorphous-Si Using the Speeding Method"라는 제목의 논문으로 제안된 기술이 알려져 있다. 그 후, 이 기술은 HSG기술이라고 불려지며, "Hemispherical Grained Silicon"은 HGS-Si으로 약칭된다. HSG기술은 하부전극의 표면상에 요철을 형성함으로써 커패시터의 하부전극 표면적을 증가시키기 위한 기술로 사용된다. 이 기술은 4기가 바이트 등의 메모리 커패시터를 가지며 반도체 소자의 근본적인 설계 룰이 0.13㎛정도로 되는 DRAM장치에서도 효과적이라고 고려된다.
HSG기술을 이용하여 커패시터 전극을 형성하는 실용적인 다양한 방법이 있다. 예를 들면, 일본 공개특허공보 제11-163274에서 HSG-Si을 이용하여 커패시터의 정보저장전극(이하, 하부전극으로 부른다.)의 요철면을 효과적으로 형성하는 방법이 제안되었다.
이하, 도면을 참조하면서, 전술한 일본 공개특허공보 제11-163274에 개시된 커패시터의 하부전극을 형성하는 종래 방법을 설명한다. 도 8은 종래 커패시터, 즉, 스택 커패시터(stacked capacitor)의 하부전극의 개략적인 구조를 나타내는 단면도이다. 도 9는 반구형 실리콘 결정립(hemispherical grains of silicon)을 포함하는 HSG-Si을 이용하여 하부전극의 표면에 요철을 형성하는 종래 방법을 나타내는 제조공정에 대한 플로우차트이다.
먼저, 도 8을 참조하면서, HSG-Si을 이용하여 표면상에 요철이 형성되는, 즉, HSG-Si을 이용하여 형성되는 요철면을 가진 하부전극에 대하여 설명한다. 실리콘기판(101)이 준비된다. 커패시터용 확산층(102)이나 커패시터확산층(102)이 실리콘기판(101)의 표면에 형성된다. 층간절연막(103)이 선택적으로 제거되어 커패시터용 확산층(102)의 표면까지 도달하는 콘택트홀(104)을 형성한다. 다음, 커패시터용 확산층(102)에 전기적으로 접속된 하부전극(105)을 형성한다. 다음, 표면요철부(106)를 하부전극(105)의 표면상에 형성한다. 도 8은 이 방법으로 얻어진 구조를 나타낸다.
다음 도 9를 참조하면서, 전술한 표면요철부(106)를 가진 하부전극(105)을 형성하는 종래 방법에 대하여 상세히 설명한다. 전술한 바와 같이 콘택트홀(104)을 형성한 후, 콘택트홀(104)이 아몰퍼스 실리콘막으로 충진되도록 아몰퍼스실리콘막(이하, a-Si막이라고 한다.)을 층간절연막(103) 상에 형성한다. 모노실란(SiH4)과 포스핀(PH3)의 혼합기체나 디실란(Si2H6)과 포스핀(PH3)의 혼합기체를 이용하는 감압(減壓)된 화학증기증착법(CVD)을 이용하여 아몰퍼스 실리콘막을 증착한다. 다음에 아몰퍼스 실리콘막을 포토리소그래피 기술과 건식에칭 기술을 사용하여 미세가공한다. 즉, 아몰퍼스 실리콘막은 패턴화되어 하부전극(105)을 형성한다(S101 단계).
다음, 소재, 즉, 반도체기판을 산용액 등의 화학용액으로 세정한다(S102 단계). 그럼으로써, 중금속이나 입자들이 제거된다. 다음, 패턴화된 아몰퍼스 실리콘막의 표면상에 형성된 산화막, 즉, 자연산화막을 제거한다(S103 단계). 이 공정 후에, 상기 소재, 즉, 실리콘기판(101)을 높은 진공상태인 반응노(反應爐)에 삽입한다. 이 반응노에서, HSG핵이 전술한 바와 같이 형성된 아몰퍼스 실리콘막의 표면상에서 형성되고, 열처리되어 HSG-Si부를 형성한다(s104 단계). 이 HSG-Si부는 도 8에 나타낸 표면요철부(106)를 구성한다. 또한, 열처리를 함으로써, 패턴화된 아몰퍼스 실리콘막은 다결정화되어 인의 불순물을 함유하는 하부전극(105)이 된다.
그러나, 커패시터의 하부전극을 형성하는 전술한 종래 방법은 다음과 같은 문제점이 있다.
커패시터의 전극으로서 HSG-Si, 즉, 반구형 실리콘 알갱이(결정립)를 이용하여 형성되는 표면요철을 가진 하부전극을 이용하는 DRAM의 대량생산공정에 있어서, 다음과 같은 문제점이 발생한다. 즉, 표면요철이 하부전극의 표면상에서 균일하게형성되지 않을 가능성이 있다. 요철이 균일하게 형성되지 않으면, 커패시터의 전기용량 값이 변하여 규격품이 되지 않을 수 있다. 그러므로, 많은 불량품이 생산될 가능성이 있다.
본 발명의 발명가는 전술한 문제점의 원인에 대하여 자세히 고려하였다. 그 결과, 발명가는 다음을 발견하였다. 전술한 열처리 공정이나 HSG핵이 아몰퍼스 실리콘막의 표면상에서 형성되고 HSG-Si부가 더 형성되는 공정들에 있어서, 수분이 반도체기판, 특히 층간절연막으로부터 이탈 또는 방출된다. 발명가는 반도체기판으로부터 이탈된 수분이 하부전극의 표면상에 요철을 형성할 때 큰 영향을 미친다는 것을 발견하였다. 나중에 상세히 설명하는 바와 같이, 반도체기판으로부터 이탈된 수분은 아몰퍼스 실리콘막의 표면상에서 Si-O결합을 야기한다. Si-O결합을 포함하는 불필요한 대상물은 최종적으로 HSG-Si의 형성을 방해하도록 작용한다. 따라서, 아몰퍼스 실리콘막의 표면상에 있는 HSG핵의 밀도나 HSG-Si를 포함하는 반구형 알갱이(결정립)의 직경이 변할 수 있다.
반도체장치의 대량생산에 있어서, 많은 반도체장치가 형성되는 반도체 웨이퍼는 종종 다음 공정의 단계로 들어갈 때까지 청정실에서 일시적으로 보관된다. 반도체 웨이퍼가 일시적으로 보관되는 동안, 수분의 양이 매우 작기는 하지만, 수분이 각 반도체 웨이퍼에서 실리콘산화막을 포함하는 층간절연막으로 흡수된다. HSG-Si를 형성하는 전술한 공정의 동안에 층간절연막으로부터 이탈된 수분의 대부분이 반도체 웨이퍼를 일시적으로 보관하는 동안 층간절연막으로 흡수된 수분과 일치한다는 것도 발견되었다.
그러므로, 본 발명의 목적은 반도체장치에 이용되는 것으로서, 전술한 종래 기술의 문제점이 제거될 수 있는 커패시터 및 그러한 커패시터의 하부전극을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체장치에 이용되는 것으로서, HSG-Si막이 커패시터의 하부전극 표면상에 균일하고 안정적으로 형성될 수 있는 커패시터와 그러한 커패시터의 하부전극을 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체장치에 이용되는 것으로서, 요철부가 커패시터의 하부전극 표면상에 균일하고 안정적으로 형성될 수 있는 커패시터 및 그러한 커패시터의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체장치에 이용되는 것으로서, 커패시터의 전기용량의 값이 소정의 값으로 정확하게 제어될 수 있는 커패시터 및 그러한 커패시터의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체장치에 이용되는 것으로서, 커패시터의 하부전극 표면적이 소정의 값으로 정확하게 제어될 수 있는 커패시터 및 그러한 커패시터의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체장치에 이용되는 것으로서, 커패시터의 전기용량의 값이 증가될 수 있고 커패시터의 제조수율이 개선될 수 있는 커패시터 및 그러한 커패시터의 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 커패시터의 하부전극 구조를 나타내는 개략적인 단면도;
도 2는 도 1에 나타낸 커패시터의 하부전극을 제조하는 공정을 나타내는 플로우차트;
도 3a 내지 3c는 본 발명의 실시예에 따른 HSG-Si부분을 형성하는 공정에서 발생하는 현상을 설명하는 단면도;
도 4a 내지 4c는 HSG-Si부분을 형성하는 종래 공정에서 발생하는 현상을 설명하는 단면도;
도 5는 하부전극이 층간절연막에 매입된 원통구조를 가지는 본 발명의 다른 실시예에 따른 커패시터의 하부전극을 개략적으로 나타내는 단면도;
도 6은 도 5에 나타낸 커패시터의 하부전극을 제조하는 공정을 나타내는 플로우차트;
도 7a는 본 발명의 또 다른 실시예에 따라 커패시터를 제조하기 위한 하부전극이 형성되는 상태를 나타내기 위한 개략적인 단면도;
도 7b는 도 7a에 나타낸 하부전극을 이용함으로써 제조되는 커패시터를 나타내는 개략적인 단면도;
도 8은 종래 커패시터의 하부전극 구조를 개략적으로 나타내는 단면도; 및
도 9는 반구형 알갱이의 실리콘결정을 포함하는 HSG-Si를 이용함으로써 하부전극 구조 상에 요철(unevenness)을 형성하는 종래 방법을 나타내는 플로우차트이다.
*도면의 주요부분에 대한 부호의 설명
1, 11:실리콘기판
2, 12:커패시터용 확산층
3, 13:층간절연막
4, 15:콘택트홀
6:표면요철부
9:수분흡수저지용 절연막
17:하부전극
18:표면요철
본 발명의 일면에 의하면, 반도체 기판을 준비하는 단계; 상기 반도체 기판상에 절연막을 형성하는 단계; 상기 절연막상에 실리콘막을 형성하는 단계; 상기 실리콘막을 선택적으로 제거하여 그것을 패턴화하는 단계; 상기 반도체 기판을 가열하여 상기 절연막 내의 수분을 제거하는 단계;
상기 반도체 기판을 가열하여 상기 절연막 내의 수분을 제거한 후, 상기 실리콘막의 표면상에 형성된 산화막을 제거하는 단계; 상기 실리콘산화막의 표면상에 형성된 상기 산화막을 제거한 후, 상기 반도체 기판을 실리콘화합물 기체를 함유하는 분위기에서 가열함으로써 상기 실리콘막의 표면상에서 실리콘핵을 형성하는 단계; 및 상기 실리콘핵을 성장시킴으로써 상기 하부전극의 표면상에 형성된 반구형의 알갱이를 가진 하부전극을 형성하는 단계를 포함하는 커패시터의 하부전극을 제조하는 방법을 제공한다..
이 경우, 상기 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 불순물이 도핑된 아몰퍼스 실리콘막을 상기 절연막상에 형성하는 것이 바람직하다.
이 경우, 또한 상기 절연막은 실리콘산화물을 주성분으로 하는 막을 포함하는 것이 바람직하다.
이 경우, 또한 상기 반도체 기판을 가열하여 상기 절연막 내의 수분을 제거하는 상기 단계에서, 상기 반도체 기판을 450 내지 500℃의 범위에서 가열하는 것이 바람직하다.
이 경우, 상기 방법은 상기 절연막을 선택적으로 제거하여 상기 절연막을 뚫는 개구부를 형성하는 단계를 더 포함하며, 상기 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 상기 실리콘막의 물질이 상기 개구부에 충진되어 상기 개구부를 통해 상기 반도체 기판에 접촉되도록 상기 절연막상에 상기 실리콘막을 형성하는 것이 효과적이다.
본 발명의 다른 일면에 의하면, 반도체 기판을 준비하는 단계; 상기 반도체 기판상에 절연막을 형성하는 단계; 상기 절연막의 전표면상에 실리콘막을 형성하는 단계; 상기 실리콘막상에 형성된 자연산화막을 제거하는 단계; 상기 실리콘막상에 형성된 자연산화막을 제거하는 상기 단계 후에, 실리콘화합물 기체를 함유하는 분위기에서 상기 반도체 기판을 가열함으로써 상기 실리콘막의 표면상에서 실리콘핵을 형성하는 단계; 상기 실리콘핵을 성장시킴으로써 상기 실리콘막의 표면상에 반구형의 알갱이를 형성하는 단계; 및 상기 실리콘막의 표면상에 형성된 반구형의 알갱이를 가진 상기 실리콘막을 선택적으로 제거함으로써 하부전극을 형성하는 단계를 포함하는 커패시터의 하부전극을 제조하는 방법을 제공한다.
이 경우, 상기 절연막의 전표면상에 상기 실리콘막을 형성하는 상기 단계에서, 불순물이 도핑된 아몰퍼스 실리콘막을 상기 절연막의 전표면상에 형성하는 것이 바람직하다.
이 경우, 또한 상기 절연막은 실리콘산화물을 주성분으로 하는 막을 포함하는 것이 바람직하다.
이 경우, 또한 상기 방법은 상기 절연막을 선택적으로 제거하여 상기 절연막을 뚫는 개구부를 형성하는 단계를 더 포함하며, 상기 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 상기 실리콘막의 물질이 상기 개구부에 충진되어 상기 개구부를 통해 상기 반도체 기판에 접촉되도록 상기 절연막의 전표면상에 상기 실리콘막을 형성하는 것이 바람직하다.
본 발명의 또 다른 일면에 의하면, 반도체 기판을 준비하는 단계; 상기 반도체 기판상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 실리콘막이 상기 트렌치의 바닥과 측벽상에 증착되도록 상기 절연막상에 실리콘막을 형성하는 단계; 상기 실리콘막상에 형성된 자연산화막을 제거하는 단계; 상기 실리콘막상에 형성된 자연산화막을 제거하는 상기 단계 후, 실리콘화합물 기체를 함유하는 분위기에서 상기 반도체 기판을 가열함으로써 상기 실리콘막의 표면상에 실리콘핵을 형성하는 단계; 상기 실리콘핵을 성장시킴으로써 상기 실리콘막의 표면상에 반구형의 알갱이를 형성하는 단계; 및 상기 실리콘막의 표면상에 형성된 반구형의 알갱이를 가진 상기 실리콘막을 선택적으로 제거함으로써 하부전극을 형성하는 단계를 포함하는 커패시터의 하부전극을 제조하는 방법을 제공한다.
이 경우, 상기 절연막은 제1 절연막과 상기 제1 절연막상의 제2 절연막을 포함하는 다층구조를 가지며, 상기 절연막을 선택적으로 제거하여 트렌치를 형성하는 상기 단계에서, 상기 제2 절연막을 선택적으로 제거하여 상기 트렌치를 구성하는 제1 개구부를 형성하고 상기 제1 절연막을 상기 제1 개구부의 바닥부분에 노출시키며, 상기 절연막상에 실리콘막을 형성하는 상기 단계에서, 상기 제1 개구부의 바닥부분과 상기 제1 개구부의 측벽상에 노출된 상기 제1 절연막의 부분상에 상기 실리콘막을 증착하는 것이 바람직하다.
이 경우, 또한 상기 방법은 상기 절연막을 선택적으로 제거하여 트렌치를 형성한 후, 상기 제1 개구부를 통하여 노출된 상기 제1 절연막의 부분을 선택적으로 제거하여 상기 제1 개구부보다 작은 제2 개구부를 형성하는 단계를 더 포함하며, 상기 절연막상에 실리콘을 형성하는 상기 단계에서, 상기 실리콘막의 물질이 상기 제1 절연막의 제2 개구부에 충진되어 상기 반도체 기판과 접촉되는 것이 바람직하다.
이 경우, 또한 상기 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 불순물이 도핑된 아몰퍼스 실리콘막을 상기 절연막의 전표면상에 형성하는 것이 바람직하다.
상기 제1 절연막은 실리콘산화물을 주성분으로 하는 막을 포함하는 것이 효과적이다.
본 발명의 또 다른 일면에 의하면, 반도체 기판을 준비하는 단계; 상기 반도체 기판상에 제1 절연막을 형성하는 단계; 방수물질로 된 제2 절연막을 상기 제1 절연막상에 형성하는 단계; 상기 제2 절연막상에 실리콘막을 형성하는 단계; 상기 실리콘막을 선택적으로 제거하여 상기 실리콘막을 패턴화하는 단계; 상기 실리콘막의표면상에 형성된 자연산화막을 제거하는 단계; 상기 실리콘막의 표면상에 형성된 자연산화막을 제거하는 상기 단계 후, 실리콘화합물 기체를 함유하는 분위기에서 상기 반도체 기판을 가열함으로써 상기 실리콘막의 표면상에 실리콘핵을 형성하는 단계; 및 표면상에 반구형의 알갱이를 가지는 하부전극을 형성하는 단계를 포함하는 커패시터의 하부전극을 제조하는 방법을 제공한다.
이 경우, 상기 제2 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 불순물이 도핑된 아몰퍼스 실리콘막을 상기 제2 절연막상에 형성하는 것이 바람직하다.
이 경우, 또한 상기 제1 절연막은 실리콘산화물을 주성분으로 하는 포함하는 막을 포함하며, 상기 제2 절연막은 본질적으로 실리콘질화막과 실리콘옥시나이트라이드(silicon oxynitride)막으로 구성되는 막들의 그룹으로부터 선택된 막이나 막들을 포함하는 것이 바람직하다.
이 경우, 또한 상기 방법은 상기 제1 및 제2 절연막을 선택적으로 제거하여 상기 제1 및 제2 절연막을 뚫는 개구부를 형성하는 단계를 더 포함하며, 상기 제2 절연막상에 실리콘막을 형성하는 상기 단계에서, 상기 실리콘막의 물질이 상기 개구부에 충진되어 상기 반도체 기판에 접촉되도록 상기 제2 절연막상에 상기 실리콘막을 형성하는 것이 바람직하다.
본 발명의 또 다른 일면에 의하면, 반도체 기판; 상기 반도체 기판상에 형성된 제1 절연막; 상기 제1 절연막상에 형성된 제2 절연막으로서 방수물질로 이루어진 제2 절연막; 상기 제2 절연막상에 형성되는 하부전극으로서 그 표면상에 반구형 알갱이를 가진 하부전극; 상기 하부전극상에 형성된 커패시터절연막; 및 상기 커패시터절연막상에 형성된 상부전극을 포함하는 커패시터를 제공한다.
이 경우, 상기 제1 절연막은 실리콘산화물을 주성분으로 하는 막을 포함하며, 상기 제2 절연막은 본질적으로 실리콘질화막과 실리콘옥시나이트라이드막으로 구성되는 막들의 그룹으로부터 선택된 막이나 막들을 포함하며, 상기 하부전극은아몰퍼스 실리콘층을 가열처리하여 형성되는 것이 바람직하다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1, 도 2, 도 3a 내지 3c 및 도 4a 내지 4c를 참조하면서 본 발명의 제1 실시예를 설명한다. 도 1은 제1 실시예에 따른 커패시터의 하부전극 구조를 개략적으로 나타내는 단면도이다. 도 2는 도 1에 나타낸 커패시터의 하부전극을 제조하는 플로우차트이다. 도 3a 내지 3c는 상기 하부전극의 표면상에 HSG-Si부의 형성을 나타내는 단면도이다. 본 실시예는 아몰퍼스 실리콘막 상에 있는 자연산화막을 제거하는 공정 이전에 반도체 기판이 가열되고 탈수된다.
도 1에 나타낸 바와 같이, 실리콘기판(1)을 준비한다. 커패시터용 확산층(2)을 실리콘기판(1)의 표면 가까이 실리콘기판(1)에 형성한다. 실리콘산화막을 포함하는 층간절연막(3)을 실리콘기판(1)에 전면적으로 형성한다. 층간절연막(3)을 선택적으로 제거하여 커패시터용 확산층(2)의 표면까지 도달하는 콘택트홀(4)을 형성한다. 다음, 커패시터용 확산층(2)에 전기적으로 접속되는 하부전극(5)을 형성한다. 그 후, 표면요철부(6)를 하부전극(5)의 표면상에 형성한다. 도 1은 이런 방법으로 얻어진 구조를 나타낸다.
다음, 도 2를 참조하면서, 하부전극(5)의 제조에 대하여 보다 상세히 설명한다. 예를 들면, SiH4및 PH3의 혼합기체를 반응기체로 이용하는 감압된 CVD법에 의하여, P가 도핑된 아몰퍼스 실리콘막의 물질이 콘택트홀(4)에 충진되어 콘택트홀(4)을 통하여 커패시터용 확산층(2)에 접촉되도록 인 불순물, 즉, P가 도핑된 아몰퍼스 실리콘막을 함유하는 아몰퍼스 실리콘막을 층간절연막(3) 상에 증착한다. 여기서, P가 도핑된 아몰퍼스 실리콘막의 증착온도는 500 내지 550℃의 범위 내에서 결정된다.
다음, 도 1에 나타낸 바와 같이, 포토리소그래피 기술과 건식에칭기술을 이용하여 아몰퍼스 실리콘막을 소정의 모양을 갖도록 선택적으로 제거하고 미세가공한다. 즉, P가 도핑된 아몰퍼스 실리콘막을 패턴화하여 하부전극(5)을 형성한다(단계 S1).
상기 소재, 즉, 반도체 기판을 황산 또는 염산, 과산화수소수 및 순수(純水)의 혼합화학액으로 세정, 및/또는 암모니아수, 과산화수소수 및 순수의 혼합화학액으로 세정한다(S2 단계). 이렇게 함으로써, 여러 층들을 포함하는 반도체기판, 여기서는 실리콘기판에 부착된 중금속이나 입자들을 제거한다.
제1 열처리로서, 반도체 기판을 가열하고 탈수시킨다(S3 단계). 상기 가열 및 탈수처리의 온도는 450 내지 500℃의 범위 내이다. 상기 가열 및 탈수처리를 불활성기체의 분위기나 고진공의 상태에서 수행한다. 이 경우, 매우 적은 산소나 수분이 상기 분위기에 존재하여도 좋다.
이 가열 및 탈수처리에 의하여, 여러 층들을 포함하는 반도체 기판으로부터 수분이 제거된다. 특히, 반도체 기판상에 형성된 층간절연막(3)의 수분이 제거된다.
반도체장치에 있어서, 층간절연막은 일반적으로 실리콘산화막이나, 보론 유리와 인 유리를 포함하는 실리콘산화막인 BPSG(Boron-Phosphorus-Silicate- Glass)막으로 이루어진다. 본 발명의 발명가의 분석에 의하면, 층간절연막 내의 수분을 전술한 바와 같이 제거하기 위하여, 가열 및 탈수처리의 온도를 420℃ 이상으로 올리는 것이 필요하다는 것을 발견하였다. 또한, 실질적인 처리시간을 고려할 때, 처리온도의 하한은 450℃이라는 것이 발견되었다. 또한, 처리온도의 상한은 500℃이다라는 것을 발견하였다. 처리온도가 500℃를 초과할 때, 다결정화는 P가 도핑된 아몰퍼스 실리콘막의 내부에서 시작된다. 다결정화가 시작될 때, 후술하는 HSG-Si의 형성을 제어하는 것이 매우 어렵게 된다. 따라서, 본 실시예의 특징인 가열 및 탈수처리의 온도는 450 내지 500℃인 것이 바람직하다.
다음에 상기 반도체 기판을 불화수소산(hydrofluoric acid)과 순수(또는 이온화된 물)의 혼합액인 묽은 불화수소산에 담근다. 이렇게 함으로써, P가 도핑된 아몰퍼스 실리콘막의 표면상에 형성된 자연산화막 등이 제거된다. 즉, 산화막의 제거 공정이 수행된다(단계 S4). 여기서, 묽은 불화수소산의 불화수소의 농도는 0.5vol%이다. 산화막 제거의 이 공정에 있어서, 자연산화막을 제거함과 동시에 P가 도핑된 아몰퍼스 실리콘막의 표면은 수소원자로부터 보호된다.
전술한 바와 같이, 상기 실시예에 있어서, 산화막의 제거공정은 가열 및 탈수처리 공정(단계 S3) 후에 묽은 불화수소산을 이용함으로써 수행된다(단계 S4). 그러므로, P가 도핑된 아몰퍼스 실리콘막의 표면부는 가열 및 탈수처리 공정(S3)에서 산화되어도, 묽은 불화수소산을 이용하는 산화막 제거의 공정(단계 S4)에서 산화된 부분을 제거할 수 있다. 따라서, 가열 및 탈수처리 공정(단계 S3)에 있어서, 처리장치 및 처리분위기를 거의 고려하지 않으면서, 높은 탈수의 효과를 제공하는가열온도를 선택하는 것이 가능하다.
본 발명의 발명가는, 묽은 불화수소산을 이용하여 자연산화막을 제거하는 전술한 공정에 있어서, 수분은 층간절연막(3)으로 거의 들어가지 않는다는 것을 확인하였다. 이것은, 적은 양의 수분이 층간절연막(3)의 표면으로부터 그 내부로 들어가더라도, 수분이 들어간 층간절연막(3)의 부분은 불화수소산에 의하여 에칭되어 제거된다고 여겨지기 때문이다.
산화막을 제거하는 전술한 공정 후에, 소재, 즉, 실리콘산화막은 전술한 가열 및 탈수처리 공정에서 이용되는 가열처리노와 다른 고진공의 반응노로 삽입된다. 다음, HSG-Si부의 형성 공정이 수행된다(단계 S5). HSG-Si부의 형성공정은 두 개의 가열처리 단계들을 포함한다. 먼저, 반도체 기판을 실리콘화합물 기체, 예를 들면 SiH4(모노실란)기체를 함유하는 분위기에서 가열처리함으로써, 실리콘핵, 즉, HSG의 핵이 전술한 바와 같이 이전에 패턴화된 P도핑아몰퍼스실리콘막의 표면상에 형성된다. 다음, 반도체 기판을 고진공의 조건에서 가열함으로써, HSG핵이 성장되고 반구형의 알갱이를 포함하는 HSG-Si부가 형성된다. 또한, 이 가열단계에 의하여, P가 도핑된 아몰퍼스 실리콘막은 다결정화된다. 이렇게 하여, HSG-Si부가 형성된 표면상에 요철부를 가지는 커패시터의 하부전극이 형성된다.
HSG핵을 형성하는 가열처리 단계와 HSG핵을 성장하는 가열처리 단계는 하나의 처리공정으로서 동일한 가열처리장치를 이용함으로써 연속적으로 수행될 수 있다. 이들의 열처리 단계들에 있어서, 동일한 가열온도를 이용하는 것도 가능하며양 가열처리 단계들 사이의 가열처리분위기를 바꾸기만 하는 것도 가능하다. 또한, 이들의 가열처리 단계들 사이의 가열온도를 변화시키는 것도 가능하다. 여기서, 산화막을 제거하는 전술한 공정 후에, 많은 반도체장치가 형성될 반도체 웨이퍼를 다음의 공정 전까지 일시적으로 청정실에 저장한다. 그러한 경우에 있어서, 임시저장 후에, 가열 및 탈수처리를 다시 수행한다. 다음, 산화막을 제거하고 HSG-Si부를 형성하는 전술한 공정을 연속적으로 수행한다.
다음, 도 3a 내지 3c 및 4a 내지 4c를 참조하면서, HSG-Si부를 형성하는 공정과 본 실시예의 효과에 대하여 상세히 설명한다. 도 3a 내지 3c는 본 실시예에 따른 HSG-Si부를 형성하는 공정에서 야기되는 현상을 설명하는 단면도이다. 본 실시예에 따른 전술한 제조공정이 수행되는 경우에 있어서, 산화막의 제거의 공정(단계 S4) 후에, 하부전극으로 되는 P가 도핑된 아몰퍼스 실리콘막(5a)의 표면은 도 3a에 나타낸 바와 같이 수소원자로 종단되어 보호된다. HSG핵을 형성하는 공정(단계 S5)에 있어서, SiH4기체가 반응노에서 P가 도핑된 아몰퍼스 실리콘막(5a)의 표면면상에 제공될 때, 실리콘원자(6a)를 포함하는 HSG핵(6b)이 도 3a에 나타낸 바와 같이 P가 도핑된 아몰퍼스 실리콘막(5a)의 표면상에 형성된다. 다음, 반응노에서 고진공의 상태로 가열처리, 즉, 어닐링처리(annealing process)를 수행할 때, 도 3b에 나타낸 바와 같이 성장의 중심인 HSG핵으로부터 실리콘 결정의 고상성장(固相成長)이 시작된다. 상기 어닐링처리의 온도는 600℃이고 그의 진공도는 10-4Pa이다. 본 어닐링처리에 있어서, P가 도핑된 아몰퍼스 실리콘막(5a)의 표면에 있는 수소원자는 열에 의하여 거기서 분리되고, P가 도핑된 아몰퍼스 실리콘막(5a)의 표면에 있는 실리콘원자(6a)는 표면이동을 한다. 어닐링처리가 진행됨에 따라, 실리콘원자(6a)는 HSG핵(6b) 주위로 모이며, 넓은 표면적을 가진 HSG-Si부(6c)가 확실히 형성된다. 이렇게 함으로써, HSG-Si부(6c)에 의하여 야기된 표면요철부(6)를 가진 하부전극(5)을 형성할 수 있다.
그 후, 도면에는 나타내지 않았지만, 매우 얇은 실리콘질화막이나 매우 얇은 탄탈륨산화막 등으로 이루어진 커패시터절연막을 HSG-Si부에 의하여 야기된 요철을 가진 하부전극의 표면상에 형성한다. 다음, 대향전극, 즉, 상부전극을 커패시터절연막상에 형성한다. 이렇게 함으로써, 커패시터, 예를 들면, DRAM장치의 커패시터가 완성된다.
도 9를 참조하여 전에 설명하였던 종래 기술에는 본 발명의 가열 및 탈수처리 공정과 같은 가열 및 탈수처리 공정이 포함되어 있지 않다. 그러므로, 본 발명의 발명가는 이하의 현상이 종래 기술에서 발생하는 것을 발견하였다. 도 4a 내지 4c는 HSG-Si부를 형성하는 종래의 공정에서 발생하는 것으로 여겨지는 현상을 설명한다. HSG핵이 가열처리에 의하여 반응노에서 형성될 때, 반도체 기판의 층간절연막에 잔존하는 수분이 P가 도핑된 아몰퍼스 실리콘막의 표면상으로 나온다. 따라서, 그러한 수분이 P가 도핑된 아몰퍼스 실리콘막의 표면에 부착될 가능성이 있다. 도 4a에 나타낸 바와 같이, 그러한 수분은 P가 도핑된 아몰퍼스 실리콘막(5a)의 표면부분과 반응하여 산화이물질(107)이 형성된다.
그러한 산화이물질(107)이 존재하는 영역에는 SiH4기체가 적용되어도 P가 도핑된 아몰퍼스 실리콘막의 표면부분에서 수소원자의 열적인 분리나 흡수가 억제된다.
또한, 도 4b에 나타낸 바와 같이, 산화이물질(107)이 존재하는 P도핑아몰퍼스실리콘막의 표면부에서 수소원자의 열분리가 억제된다. 수소원자의 열분리의 그러한 억제는 실리콘원자(6a)의 표면이동을 저하시킨다. 한편, 도 4c에 나타낸 바와 같이, 산화이물질(107)은 그 자체가 실리콘원자(6a)의 표면이동을 직접적으로 저하시킨다. 실리콘원자의 표면이동이 그러게 저하되는 것은 큰 표면적을 가진 HSG-Si부의 형성을 방해하는 주원인들 중의 하나로 된다.
전술한 이유로 인하여, 종래 기술에는 HSG-Si부가 균일하고 안정적으로 형성될 수 없고, 균일한 요철부를 가진 커패시터의 하부전극을 형성하는 것이 어렵다. 따라서, 종래 기술은 반도체장치의 대량생산기술로서는 만족되지 않는다.
한편, 전술한 바와 같이, 본 실시예에 따른 방법에 있어서, 많은 반도체장치가 형성될 반도체 웨이퍼가 반도체장치의 대량생산라인에서 반도체장치를 제조하는 동안 일시적으로 저장되더라도, 실리콘산화막을 포함하는 층간절연막(3) 내의 수분은 미리 가열 및 탈수처리 공정(단계 S3)에서 제거된다. 따라서, 종래 기술에 관한 기술에서 전술한 문제들은 전혀 발생되지 않는다. 그러므로, 본 발명에 의하면, 커패시터의 하부전극 표면상에서 HSG핵으로 구성되는 요철을 균일하고 안정적으로 형성할 수 있다. 또한, 본 발명에 의하면, 커패시터의 하부전극 표면상에 HSG핵으로구성되는 요철을 신뢰성이 있게 형성할 수 있다. 그 결과, 본 발명에 따른 제조방법은 반도체장치의 대량생산기술로서 아주 만족할 만하다.
도 5 및 도 6을 참조하면서 본 발명의 제2 실시예를 설명한다. 도 5는 층간절연막에 매입(埋入)된 원통구조를 가진 커패시터의 하부전극을 개략적으로 나타내는 단면도이다. 도6은 제2 실시예에 따른 커패시터의 하부전극을 제조하는 공정을 나타내는 플로우차트이다. 도 5에 나타낸 원통구조는 제2 실시예의 이용에 적합하다. 이 실시예의 특징은 HSG-Si부를 형성한 후에 하부전극을 패턴화하는 점에 있다.
먼저, 상기 실시예에 있어서, 도 5에 나타낸 바와 같이, 커패시터용 확산층(12)을 반도체기판, 즉, 실리콘기판(11)의 표면 가까이 그 안에 형성한다. 실리콘산화막을 포함하는 층간절연막(13)을 실리콘기판(11)에 전면적으로 형성한다. 층간절연막(13) 상에 하부전극용 절연막(14)을 형성한다. 하부전극용 절연막(14)에는 하부전극용의 트렌치(16)가 형성된다. 하부전극용 트렌치(16)를 통하여 노출된 층간절연막(13)의 부분에는 커패시터용 확산층(12)까지 도달하는 콘택트홀(15)이 형성된다. 다음, 하부전극이 되는 P도핑아몰퍼스실리콘막을 형성한다. 그 후, HSG-Si부를 포함하는 표면요철(18)을 P도핑아몰퍼스실리콘막의 표면상에 형성한다. 다음에 P도핑아몰퍼스실리콘막이 패턴화되어 하부전극(17)을 형성한다.
다음, 도 6을 참조하면서, 제2 실시예에 따른 하부전극(17)의 제조공정에 대하여 보다 상세히 설명한다. 도 6에 나타낸 바와 같이, P도핑아몰퍼스실리콘막의 물질이 콘택트홀(15)에 충진되어 콘택트홀(15)을 통하여 커패시터용 확산층(12)에접촉되도록 하고 상기 물질이 하부전극용의 트렌치(16)의 바닥과 측벽에 증착되도록 P도핑아몰퍼스실리콘막을 층간절연막(14) 상에 증착한다. 즉, 하부전극막의 증착이 형성된다(단계 S11). 다음, 화학용액에 의하여 세정을 수행한다(단계 12). 묽은 불화수소산을 이용하여, 자연산화막과 같은 산화막을 제거한다(단계 S13).
소재, 즉, 반도체 기판을 고진공상태의 반응노로 주입하고, 제1 실시예에 따른 HSG-Si부의 형성공정과 동일한 공정을 수행한다(단계 S14). 즉, 패턴화되지 않은 P도핑아몰퍼스실리콘막의 표면상에 HSG핵이 제1 실시예와 마찬가지로 형성되고, HSG-Si부가 어닐링처리에 의하여 P도핑아몰퍼스실리콘막의 전표면상에 형성된다.
다음, 표면요철이 형성된 P도핑아몰퍼스실리콘막을 포토리소그래피 기술과 건식에칭기술을 이용하여 소정의 모양으로 미세가공한다. 즉, P도핑아몰퍼스실리콘막을 패턴화하여 하부전극(17)을 형성한다(단계 S15).
그 후, 도면에는 나타내지 않았지만, 커패시터절연막과 상부전극을 하부전극(17) 상에 연속적으로 형성한다. 이렇게 함으로써, 커패시터, 예를 들면, DRAM장치의 커패시터가 완성된다.
제2 실시예에 있어서, HSG-Si부의 형성공정은 층간절연막(13)과 하부전극용 절연막(14)이 P도핑아몰퍼스실리콘막에 의하여 완전히 피복되는 상태에서 수행된다. 그러므로, HSG-Si부를 형성하는 공정(단계 S14)에 있어서, 층간절연막(13)과 하부전극용 절연막(14)으로 수분이 나오는 것을 억제할 수 있다. 따라서, 종래 기술에서 형성된 바람직하지 않은 산화이물질은 본 실시예에서 형성되지 않는다. 그 결과, 제2 실시예에 있어서, 제1 실시예와 동일한 효과를 얻을 수 있다. 그러므로,표면요철이 균일하게 형성되는 커패시터의 하부전극을 제조할 수 있다.
제1 실시예에 따른 방법에 제2 실시예에 따른 방법을 적용할 수도 있다. 이 경우, 제1 실시예에 따른 전술한 제조방법에 있어서, P도핑아몰퍼스실리콘막의 패턴화하는 공정(단계 S1)은 HSG-Si부를 형성하는 단계(단계 S5) 후에 수행된다. 이 경우, 가열 및 탈수처리 공정(단계 S3)을 생략할 수 있다.
도 7a 및 7b를 참조하면서 본 발명의 제3 실시예를 설명한다. 도 7a는 제3 실시예에 따른 커패시터의 하부전극을 형성하는 상태를 개략적으로 나타내는 단면도이다. 도 7b는 제조된 커패시터를 타나내는 개략적인 단면도이다. 본 실시예의 특징은 층간절연막(3)의 표면으로부터 나오는 수분의 흡수를 저지하기 위한 절연막(9)이 층간절연막(3) 상에 형성된다는 점에 있다. 도 7a 및 7b에서 도 1과 동일한 부분은 동일한 참조번호로 하였다.
도 7a에 커패시터용 확산층(2)을 실리콘기판(1)의 표면 가까이 그 안에 형성한다. 다음에 실리콘산화막을 포함하는 층간절연막(3)을 실리콘기판(1)에 전면적으로 형성한다. 층간절연막(3)의 표면상에 수분흡수저지용 절연막(9)이 스택(stack)되거나 형성된다. 수분흡수저지용 절연막(9)은 막두께가 예를 들면 20nm인 실리콘질화막이나 실리콘옥시나이트라이드와 같은 방수물질막으로 이루어진다.
수분흡수저지용 절연막(9)과 층간절연막(3)을 선택적으로 제거하여 커패시터용 확산층(2)의 표면까지 도달하는 콘택트홀(4)을 형성한다. 다음, 커패시터용 확산층(2)에 전기적으로 접속되는 하부전극(5)을 형성한다. 즉, P도핑아몰퍼스실리콘막의 물질이 콘택트홀(4)에 충진되도록 수분흡수저지용 절연막(9)을 형성한 후, P도핑아몰퍼스실리콘막을 패턴화하여 하부전극(5)을 형성한다. 하부전극(5)의 표면상에는 표면요철(6)은 HSG-Si을 이용하여 형성된다. 도 7a는 이 방법으로 얻어진 구조를 나타낸다. 여기서, HSG-Si부를 형성하는 공정은 본질적으로 전술한 제1 실시예와 동일하여 그의 자세한 설명은 생략한다. 또한, 커패시터절연막(유전체막;7)과 상부전극(8)을 하부전극(5)과 수분흡수저지용 절연막(9) 상에 연속적으로 형성한다. 필요한 경우 커패시터절연막(7)과 상부전극(8)을 소정의 모양으로 패턴화한다. 이렇게 함으로써, 커패시터, 예를 들면, 도 7b에 나타낸 구조를 가진 DRAM장치의 커패시터가 완성된다.
상기 실시예에 있어서, 커패시터의 하부전극은 도 9를 참조하여 전에 설명한 것과 동일한 제조공정을 이용하여 제조하여도 좋다. 제3 실시예에 있어서, 층간절연막(3)은 수분흡수저지용 절연막(9)에 의하여 피복되기 때문에, HSG-Si부를 형성하는 공정에서 층간절연막(3)으로부터 수분이 거의 나오지 않는다. 그러므로, 제3 실시예에 의하면, 제1 및 제2 실시예에 관하여 설명하였던 것과 동일한 효과를 얻을 수 있다. 또한, 제3 실시예에 있어서, 제조시간을 각각의 제1 및 제2 실시예보다 단축할 수 있다.
전술한 명세서에 있어서, 발명은 특정한 실시예를 참조하면서 설명되었다. 그러나, 당해 기술분야에서 통상의 지식을 가진 자라면 이하의 청구항에서 개진되는 바와 같이 본 발명의 범위를 벗어나지 않으면서 다양한 변경과 변화가 가능하다는 것을 생각할 수 있다. 따라서, 명세서와 도면들은 제한적 의미가 아닌 설명적 의미로 간주되어야 하며, 모든 그러한 변형이 본 발명의 범위 내에 포함되어야 한다. 따라서, 본 발명은 첨부된 청구항의 범위 내에서 모든 변형과 수정을 포함하는 것이 의도된다.
상술한 바와 같이, 본 발명에 의하면, 커패시터의 하부전극이 되는 아몰퍼스 실리콘막의 표면상에 HSG핵과 HSG-Si부를 형성하기 위한 가열 및 탈수처리 공정에 있어서, 반도체 기판상에 형성된 층간절연막으로부터 수분이 나오는 것을 효과적으로 방지할 수 있다.
이렇게 함으로써, 반도체장치의 대량생산공정에 있어서, 커패시터의 하부전극 표면상에 요철부를 균일하고 안정적으로 형성할 수 있다. 따라서, 소정의 규격을 만족하는 전기용량의 값을 가진 커패시터를 얻을 수 있으며, 그러한 커패시터를 포함하는 반도체장치의 제조수율을 대폭 향상시킬 수 있다. 이러한 이유 때문에, 고집적도를 가진 반도체장치, 예를 들면 DRAM장치 등의 제조비용이 크게 감축될 수 있다.
본 발명에 의하면, 이런 방법으로 매우 높은 집적도와 매우 높은 소자 밀도를 가진 반도체장치를 신뢰성 있게 제조할 수 있다.
Claims (20)
- 반도체 기판을 준비하는 단계;상기 반도체 기판상에 절연막을 형성하는 단계;상기 절연막상에 실리콘막을 형성하는 단계;상기 실리콘막을 선택적으로 제거하여 그것을 패턴화하는 단계;상기 반도체 기판을 가열하여 상기 절연막 내의 수분을 제거하는 단계;상기 반도체 기판을 가열하여 상기 절연막 내의 수분을 제거한 후, 상기 실리콘막의 표면상에 형성된 산화막을 제거하는 단계;상기 실리콘산화막의 표면상에 형성된 상기 산화막을 제거한 후, 상기 반도체 기판을 실리콘화합물 기체를 함유하는 분위기에서 가열함으로써 상기 실리콘막의 표면상에 실리콘핵을 형성하는 단계; 및상기 실리콘핵을 성장시킴으로써 상기 하부전극의 표면상에 형성된 반구형의 알갱이를 가진 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제1항에 있어서, 상기 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 불순물이 도핑된 아몰퍼스 실리콘막을 상기 절연막상에 형성하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제1항에 있어서, 상기 절연막은 실리콘산화물을 주성분으로 하는 막을 포함하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제1항에 있어서, 상기 반도체 기판을 가열하여 상기 절연막 내의 수분을 제거하는 상기 단계에서, 상기 반도체 기판을 450 내지 500℃의 범위에서 가열하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제1항에 있어서, 상기 방법은 상기 절연막을 선택적으로 제거하여 상기 절연막을 뚫는 개구부를 형성하는 단계를 더 포함하며,상기 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 상기 실리콘막의 물질이 상기 개구부에 충진되어 상기 개구부를 통해 상기 반도체 기판에 접촉되도록 상기 절연막상에 상기 실리콘막을 형성하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 반도체 기판을 준비하는 단계;상기 반도체 기판상에 절연막을 형성하는 단계;상기 절연막의 전표면상에 실리콘막을 형성하는 단계;상기 실리콘막상에 형성된 자연산화막을 제거하는 단계;상기 실리콘막상에 형성된 자연산화막을 제거하는 상기 단계 후에, 실리콘화합물 기체를 함유하는 분위기에서 상기 반도체 기판을 가열함으로써 상기 실리콘막의 표면상에 실리콘핵을 형성하는 단계;상기 실리콘핵을 성장시킴으로써 상기 실리콘막의 표면상에 반구형의 알갱이를 형성하는 단계; 및상기 실리콘막의 표면상에 형성된 반구형의 알갱이를 가진 상기 실리콘막을 선택적으로 제거함으로써 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제6항에 있어서, 상기 절연막의 전표면상에 상기 실리콘막을 형성하는 상기 단계에서, 불순물이 도핑된 아몰퍼스 실리콘막을 상기 절연막의 전표면상에 형성하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제6항에 있어서, 상기 절연막은 실리콘산화물을 주성분으로 하는 막을 포함하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제6항에 있어서, 상기 방법은 상기 절연막을 선택적으로 제거하여 상기 절연막을 뚫는 개구부를 형성하는 단계를 더 포함하며,상기 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 상기 실리콘막의 물질이 상기 개구부에 충진되어 상기 개구부를 통해 상기 반도체 기판에 접촉되도록 상기 절연막의 전표면상에 상기 실리콘막을 형성하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 반도체 기판을 준비하는 단계;상기 반도체 기판상에 절연막을 형성하는 단계;상기 절연막을 선택적으로 제거하여 트렌치를 형성하는 단계;상기 실리콘막이 상기 트렌치의 바닥과 측벽상에 증착되도록 상기 절연막상에 실리콘막을 형성하는 단계;상기 실리콘막상에 형성된 자연산화막을 제거하는 단계;상기 실리콘막상에 형성된 자연산화막을 제거하는 상기 단계 후, 실리콘화합물 기체를 함유하는 분위기에서 상기 반도체 기판을 가열함으로써 상기 실리콘막의 표면상에 실리콘핵을 형성하는 단계;상기 실리콘핵을 성장시킴으로써 상기 실리콘막의 표면상에 반구형의 알갱이를 형성하는 단계; 및상기 실리콘막의 표면상에 형성된 반구형의 알갱이를 가진 상기 실리콘막을 선택적으로 제거함으로써 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제10항에 있어서, 상기 절연막은 제1 절연막과 상기 제1 절연막상의 제2 절연막을 포함하는 다층구조를 가지며,상기 절연막을 선택적으로 제거하여 트렌치를 형성하는 상기 단계에서, 상기 제2 절연막을 선택적으로 제거하여 상기 트렌치를 구성하는 제1 개구부를 형성하고상기 제1 절연막을 상기 제1 개구부의 바닥부분에 노출시키며,상기 절연막상에 실리콘막을 형성하는 상기 단계에서, 상기 제1 개구부의 바닥부분과 상기 제1 개구부의 측벽상에 노출된 상기 제1 절연막의 부분상에 상기 실리콘막을 증착하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제11항에 있어서, 상기 방법은 상기 절연막을 선택적으로 제거하여 트렌치를 형성한 후, 상기 제1 개구부를 통하여 노출된 상기 제1 절연막의 부분을 선택적으로 제거하여 상기 제1 개구부보다 작은 제2 개구부를 형성하는 단계를 더 포함하며,상기 절연막상에 실리콘을 형성하는 상기 단계에서, 상기 실리콘막의 물질이 상기 제1 절연막의 제2 개구부에 충진되어 상기 반도체 기판과 접촉되는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제10항에 있어서, 상기 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 불순물이 도핑된 아몰퍼스 실리콘막을 상기 절연막의 전표면상에 형성하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제11항에 있어서, 상기 제1 절연막은 실리콘산화물을 주성분으로 하는 막을 포함하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 반도체 기판을 준비하는 단계;상기 반도체 기판상에 제1 절연막을 형성하는 단계;방수물질로 된 제2 절연막을 상기 제1 절연막상에 형성하는 단계;상기 제2 절연막상에 실리콘막을 형성하는 단계;상기 실리콘막을 선택적으로 제거하여 상기 실리콘막을 패턴화하는 단계;상기 실리콘막의표면상에 형성된 자연산화막을 제거하는 단계;상기 실리콘막의 표면상에 형성된 자연산화막을 제거하는 상기 단계 후, 실리콘화합물 기체를 함유하는 분위기에서 상기 반도체 기판을 가열함으로써 상기 실리콘막의 표면상에 실리콘핵을 형성하는 단계; 및표면상에 반구형의 알갱이를 가지는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제15항에 있어서, 상기 제2 절연막상에 상기 실리콘막을 형성하는 상기 단계에서, 불순물이 도핑된 아몰퍼스 실리콘막을 상기 제2 절연막상에 형성하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제11항에 있어서, 상기 제1 절연막은 실리콘산화물을 주성분으로 하는 포함하는 막을 포함하며, 상기 제2 절연막은 본질적으로 실리콘질화막과 실리콘옥시나이트라이드(silicon oxynitride)막으로 구성되는 막들의 그룹으로부터 선택된 막이나 막들을 포함하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 제15항에 있어서, 상기 방법은 상기 제1 및 제2 절연막을 선택적으로 제거하여 상기 제1 및 제2 절연막을 뚫는 개구부를 형성하는 단계를 더 포함하며,상기 제2 절연막상에 실리콘막을 형성하는 상기 단계에서, 상기 실리콘막의 물질이 상기 개구부에 충진되어 상기 반도체 기판에 접촉되도록 상기 제2 절연막상에 상기 실리콘막을 형성하는 것을 특징으로 하는 커패시터의 하부전극을 제조하는 방법.
- 반도체 기판;상기 반도체 기판상에 형성된 제1 절연막;상기 제1 절연막상에 형성된 제2 절연막으로서 방수물질로 이루어진 제2 절연막;상기 제2 절연막상에 형성되는 하부전극으로서 그 표면상에 반구형 알갱이를 가진 하부전극;상기 하부전극상에 형성된 커패시터절연막; 및상기 커패시터절연막상에 형성된 상부전극을 포함하는 것을 특징으로 하는 커패시터.
- 제19항에 있어서, 상기 제1 절연막은 실리콘산화물을 주성분으로 하는 막을 포함하며, 상기 제2 절연막은 본질적으로 실리콘질화막과 실리콘옥시나이트라이드막으로 구성되는 막들의 그룹으로부터 선택된 막이나 막들을 포함하며, 상기 하부전극은 아몰퍼스 실리콘층을 가열처리하여 형성되는 것을 특징으로 하는 커패시터.
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