KR100252874B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 커패시터의 커패시턴스를 높이는데 적당하도록 커패시터 하부 전극의 표면적을 효과적으로 증가시킨 반도체 소자의 제조 방법에 관한 것으로,반도체 기판상에 실리콘 등의 물질을 사용하여 하부 전극을 패터닝하는 공정과,상기 하부 전극층상에 금속층을 형성하고 어닐 공정을 하여 상기 금속층이 응집되면서 그 내부로 실리콘이 용융되도록 하는 공정과,상기 하부 전극층상의 금속층을 제거하여 표면적이 증가된 실리콘만을 남기는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 커패시터의 커패시턴스를 높이는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 DRAM의 단위 셀당 면적은 급격히 감소하는 반면 셀당 필요한 축전 용량의 변화는 거의 없다.
따라서, 좁은 면적에서 원하는 양의 축전 용량을 얻기 위하여 BST, Ta2O5등과 같은 고유전율(High Dielectric Constant)을 갖는 물질을 개발하려는 노력과 함께 커패시터의 용량을 3차원 구조로 실현하려는 기술적 흐름이 있다.
그러나 BST,Ta2O5등의 경우에는 막의 형성 기술이 충분히 확보되지 않고 새로운 전극 개발의 어려움 때문에 이들의 적용에 앞서 종래의 실리콘 나이트라이드막 계통의 유전막을 사용하고 전극의 표면적을 늘리는 방향으로 커패시터의 개발이 이루어지고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 HSG 공정에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 HSG층 형성 공정의 흐름도이고, 도 2는 종래 기술의 HSG층의 단면 구성도이다.
현재, 실리콘 나이트라이드막 계통의 유전막을 사용하여 전극의 표면적을 늘리는 방향으로의 커패시터 개발에서 대표적인 것이, HSG(Hemi-Spherical Grain)라는 공정 기술이다.
HSG 공정은 도 1에서와 같이, 먼저, 여러 방법을 사용하여 아몰퍼스 실리콘을 사용하여 커패시터의 하부 전극을 형성하고(100S), 상기 실리콘층을 세정한다.(101S)
그리고 실리콘 흡착 공정을 하고(102S) 고온의 어닐링 공정을 하여(103S) HSG층을 형성한다.
상기 HSG 공정을 상세히 설명하면 다음과 같다.
실리콘을 이용하여 커패시터의 하부 전극을 형성한후 이를 HF등과 같이 실리콘 산화막을 제거할 수 있는 용액 처리를 하여 커패시터 하부 전극의 실리콘이 노출되도록한후 공기중에 웨이퍼가 노출되는 시간을 최대한 작게하여 후속 공정을 진행하게 된다.
상기 실리콘이 노출된 웨이퍼는 고진공을 유지하는 용기(챔버)내에 넣어지고 Si2H6,SiH4등과 같이 실리콘을 함유한 가스를 그위에 흘려 실리콘이 가스로부터 분리되어 하부 전극으로 쓰이는 실리콘의 표면에 흡착되도록 한다.
이때, 실리콘의 흡착이 효과적으로 이루어지도록하기 위해 웨이퍼의 온도는 550℃이상으로 한다.
그후 웨이퍼는 고온의 고진공을 유지한 상태로 두게된다.
이때, 챔버내의 진공은 1E-8Torr이하의 압력이 유지되도록한다. 이는 아몰퍼스 실리콘위에 새로 흡착된 실리콘이 결정화되는 과정에서의 표면적 증가가 효율적으로 이루어지도록 하기 위한 것이다.
상기 결정화 과정에서 실리콘은 표면 에너지를 낮추기 위해 표면이 둥글게되는데, 이것이 실리콘의 표면적 증가를 가져오는 것이다.
도 2에서와 같이, 상기와 같은 실리콘 표면적의 증가는 최소한 2배이상 되어 커패시턴스를 증대시키게 된다.
이와 같은 종래 기술의 반도체 소자의 HSG 형성 공정은 공정 진행에 있어 다음과 같은 문제가 있다.
챔버내의 온도를 550℃이상의 고온 상태를 유지하여야 하고, 1E-8Torr 이하의 진공 상태를 유지해야 하는데, 이와 같은 공정 조건은 실제 양산 체제하에서는 그 관리가 쉽지않은 문제점이 있다.
또한, 공정 조건의 까다로움으로 하여 제조 공정에 따른 재현성의 저하가 문제된다.
그리고 실리콘의 표면에 자연 산화막이 약간이라도 존재할 경우 실리콘 원자의 이동도가 떨어져 실리콘의 표면적 증가가 어렵게되는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 반도체 소자의 문제점을 해결하기 위한 것으로, 커패시턴스를 효율적으로 향상시킬 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 HSG층 형성 공정의 흐름도
도 2는 종래 기술의 HSG층의 단면 구성도
도 3은 본 발명에 따른 HSG층 형성을 나타낸 공정 단면도
도 4a 내지 도 4d는 본 발명에 따른 HSG층의 단면 구조도
도면의 주요부분에 대한 부호의 설명
30. 최초의 하부 전극층 31. 최초의 알루미늄층
32. 어닐 공정후의 알루미늄층 33. 알루미늄 제거후의 하부 전극층
커패시턴스를 효율적으로 향상시킬 수 있도록 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 실리콘 등의 물질을 사용하여 하부 전극을 패터닝하는 공정과,상기 하부 전극층상에 금속층을 형성하고 어닐 공정을 하여 상기 금속층이 응집되면서 그 내부로 실리콘이 용융되도록 하는 공정과,상기 하부 전극층상의 금속층을 제거하여 표면적이 증가된 실리콘만을 남기는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3d는 본 발명에 따른 HSG층 형성을 나타낸 공정 단면도이고, 도 4는 본 발명에 따른 HSG층의 단면 구조도이다.
본 발명의 반도체 소자의 제조 방법은 커패시터의 하부 전극을 구성하는 물질층을 HSG 공정 처리를 하여 표면적을 극대화한 것으로, 공정 순서는 다음과 같다.
먼저, 도 3a에서와 같이, 실리콘 등의 물질을 사용하여 하부 전극을 패터닝한다.
그리고 도 3b에서와 같이, 상기 패터닝되어진 최초의 하부 전극층(30)상에 알루미늄 등의 금속을 증착한다.
이어, 도 3c에서와 같이, 상기 최초의 알루미늄층(31)이 형성된 웨이퍼를 350℃ ~ 550℃의 온도로 어닐 공정을 하여 상기 최초의 알루미늄층(31)이 응집되면서 그 내부로 실리콘이 용융되도록 한다.
상기의 어닐 공정으로 최초의 알루미늄층(31)은 내부로 용융된 실리콘 및 자체의 응집에 의해 그 형상이 부풀어오른 형태로 바뀌어진다.
그리고 도 3d에서와 같이, 최초의 하부 전극층(30)을 구성하는 실리콘만 남도록 어닐 공정후의 알루미늄층(32)을 제거한다.
이때, 상기의 어닐 공정후의 알루미늄층(32)의 제거는 질산 + 불산등과 같이 알루미늄만을 선택적으로 녹이는 물질을 사용하여 진행한다.
상기와 같은 어닐 공정후의 알루미늄층(32)을 제거하는 상기 공정에 의해 아루미늄 제거후의 하부 전극층(33)은 그 표면의 거칠기가 커 표면적의 증가가 확실한 형태를 갖게 된다.
도 4는 어닐 공정시에 알루미늄이 응집되는 현상을 나타낸 것이다.
이와 같이 금 속의 증착에 이은 응집 및 용융을 이용하는 본 발명의 HSG 공정의 다른 실시예를 설명하면 다음과 같다.
본 발명의 HSG 공정의 다른 실시예는 알루미늄을 사용하지 않고 실리콘과 실리사이드 반응을 하는 금속을 사용하여 커패시터의 하부 전극층의 표면 거칠기를 증가시켜 표면을을 증대하는 방법으로 그 공정 순서는 다음과 같다.
먼저, 실리콘 등을 사용하여 커패시터의 하부 전극층을 형성하고 Ti등과 같이 실리콘과 반응하는 금속 물질을 상기의 하부 전극층상에 증착한다.
그리고 상기 하부 전극층상에 금속 물질이 증착되어진 웨이퍼를 열처리하여 하부 전극층상에서만 실리사이드 반응이 일어나도록 한다. 이때, 하부 전극층상에 증착되는 금속이 Ti일경우에는 600℃이상의 온도에서 열처리하여 티타늄 실시사이드를 형성한다.
이어, 상기 하부 전극층상에 형성된 실리사이드를 제외하고 제거한다음 웨이퍼를 고온에 두면(티타늄 실리사이드의 경우에는 850℃이상의 온도)실리사이드층이 자체의 표면 에너지를 낮추기 위해 응집(Agglomeration)을 하게된다.
상기의 응집 과정으로 하부 전극층의 실리콘 원자들이 응집되는 두 개의 결정립(Crystal Grain)사이를 메우게 된다.
그리고 상기의 응집 과정후에는 HF 등과 실리사이드만을 선택적으로 식각하는 용액을 사용하여 하부 전극층상의 실리사이드를 제거하여 표면적이 증가된 실리콘 즉, 하부 전극층을 남기게 된다.
상기와 같은 공정에서 하부 전극층상에 실리사이드 형성용 물질을 증착하는 공정을 선택적 화학 증착법(Selective CVD)으로 실시할 경우 미반응되는 층(실리사이드 형성 공정에서)을 제거하는 공정을 하지 않아도 된다.
본 발명의 HSG 공정은 실리콘의 표면에 금속층을 형성하는 방법으로 진행하여 자연 산화막의 존재에 따른 영향을 받지 않고, 고온.저압이 아닌 상태로 공정을 진행할 수 있으므로 공정 진행의 용이성,재현성 등에 유리하다. 그러므로 소자의 제조 공정에 적용할 경우 신뢰성 높은 소자를 제공할 수 있게 되는 효과가 있다.
Claims (10)
- 반도체 기판상에 실리콘 등의 물질을 사용하여 하부 전극을 패터닝하는 공정과,상기 하부 전극층상에 금속층을 형성하고 어닐 공정을 하여 상기 금속층이 응집되면서 그 내부로 실리콘이 용융되도록 하는 공정과,상기 하부 전극층상의 금속층을 제거하여 표면적이 증가된 실리콘만을 남기는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 하부 전극층상에 형성되는 금속층으로 알루미늄을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 어닐 공정을 350℃ ~ 550℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 어닐 공정후의 금속층의 제거는 질산 + 불산의 혼합 물질을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판상에 실리콘 등의 물질을 사용하여 하부 전극을 패터닝하는 공정과,상기 하부 전극층상에 금속층을 형성하고 어닐 공정을 하여 상기 금속층과 실리콘을 반응시켜 실리사이드층을 형성하는 공정과,상기 실리사이드층이 형성된 반도체 기판을 어닐링하여 실리사이드층이 응집되면서 그 내부로 실리콘이 용융되도록 하는 공정과,상기 하부 전극층상의 실리사이드층을 제거하여 표면적이 증가된 실리콘만을 남기는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서, 하부 전극층상에 형성되는 금속층으로 Ti를 포함하는 고융점 금속을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 실리사이드층을 형성하기 위한 어닐 공정을 600℃이상의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 실리사이드층이 응집되도록하기 위한 어닐 공정을 850℃이상의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서, 실리사이드층의 제거 공정을 HF 용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서, 실리사이드층을 형성하기 위하여 하부 전극층에 금속을 증착하는 공정을 선택적 화학 증착법(Selective CVD)으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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