JPH04216662A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH04216662A JPH04216662A JP2411450A JP41145090A JPH04216662A JP H04216662 A JPH04216662 A JP H04216662A JP 2411450 A JP2411450 A JP 2411450A JP 41145090 A JP41145090 A JP 41145090A JP H04216662 A JPH04216662 A JP H04216662A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置の製造
方法に関し、特に揮発性半導体記憶装置（ＤＲＡＭ）の
メモリセルのキャパシタ電極の製造方法の改良に関する
ものである。
方法に関し、特に揮発性半導体記憶装置（ＤＲＡＭ）の
メモリセルのキャパシタ電極の製造方法の改良に関する
ものである。
【０００２】
【従来の技術】図３に、従来の揮発性半導体記憶装置（
ＤＲＡＭ）、特にスタック型と呼ばれる方式のメモリセ
ルの構造を示す。図において、１はシリコン半導体基板
、２はセル同士を分離している酸化膜、３はポリシリコ
ンゲート電極、４は絶縁酸化膜、５及び６はキャパシタ
電極を形成しているポリシリコン電極、７及び８はポリ
シリコン電極５及び６の間に挟まりキャパシタ電極を形
成している誘電体で、それぞれシリコン窒化膜および表
面シリコン酸化膜により形成されている。９及び１０は
絶縁膜、１１はアルミニウム配線である。
ＤＲＡＭ）、特にスタック型と呼ばれる方式のメモリセ
ルの構造を示す。図において、１はシリコン半導体基板
、２はセル同士を分離している酸化膜、３はポリシリコ
ンゲート電極、４は絶縁酸化膜、５及び６はキャパシタ
電極を形成しているポリシリコン電極、７及び８はポリ
シリコン電極５及び６の間に挟まりキャパシタ電極を形
成している誘電体で、それぞれシリコン窒化膜および表
面シリコン酸化膜により形成されている。９及び１０は
絶縁膜、１１はアルミニウム配線である。
【０００３】次に動作について説明する。メモリセルは
、ワード線１１及びビット線３で選択され、ビット線３
下のトランジスタが動作して、ワード線１１の電荷が、
ポリシリコン電極５，６及びそれらに挟まれた誘電体７
，８により形成されるキャパシタ電極に蓄積されること
により、記憶保持を行う。
、ワード線１１及びビット線３で選択され、ビット線３
下のトランジスタが動作して、ワード線１１の電荷が、
ポリシリコン電極５，６及びそれらに挟まれた誘電体７
，８により形成されるキャパシタ電極に蓄積されること
により、記憶保持を行う。
【０００４】この記憶保持動作が正確に行われるために
は、キャパシタの容量を十分に大きくする必要がある。 キャパシタの容量を大きくするためには、誘電体７，８
の膜厚を薄くするか、キャパシタ電極の面積を大きくす
ればよいが、誘電体７，８の膜厚を薄くすると誘電体７
，８中にかかる電界が高くなるので、絶縁破壊が生じ易
くなり素子の信頼性に悪影響を及ぼす。このため一般に
はキャパシタ電極の面積を大きくする工夫が行われてい
る。
は、キャパシタの容量を十分に大きくする必要がある。 キャパシタの容量を大きくするためには、誘電体７，８
の膜厚を薄くするか、キャパシタ電極の面積を大きくす
ればよいが、誘電体７，８の膜厚を薄くすると誘電体７
，８中にかかる電界が高くなるので、絶縁破壊が生じ易
くなり素子の信頼性に悪影響を及ぼす。このため一般に
はキャパシタ電極の面積を大きくする工夫が行われてい
る。
【０００５】
【発明が解決しようとする課題】従来の半導体記憶装置
の製造方法は以上のように構成されているので、デバイ
ス容量の増大並びにデバイスの微細化に伴って、メモリ
セル一つあたりが占めることのできる面積が狭くなり、
記憶に必要なキャパシタ容量を確保するのが難しくなる
という問題があった。
の製造方法は以上のように構成されているので、デバイ
ス容量の増大並びにデバイスの微細化に伴って、メモリ
セル一つあたりが占めることのできる面積が狭くなり、
記憶に必要なキャパシタ容量を確保するのが難しくなる
という問題があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、キャパシタ電極の大きさを変
えることなく、記憶に必要なキャパシタ容量を確保でき
る半導体記憶装置の製造方法を提供することを目的とす
る。
るためになされたもので、キャパシタ電極の大きさを変
えることなく、記憶に必要なキャパシタ容量を確保でき
る半導体記憶装置の製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置の製造方法は、シリコン半導体基板全面にポリシ
リコンを蒸着させてキャパシタ膜を形成し、このキャパ
シタ膜上に高分子樹脂を塗布後シリル化処理を行い、こ
のシリル化された高分子樹脂をエッチングすることによ
って形成された微細な残渣をマスクとしてキャパシタ膜
をエッチングするようにしたものである。
憶装置の製造方法は、シリコン半導体基板全面にポリシ
リコンを蒸着させてキャパシタ膜を形成し、このキャパ
シタ膜上に高分子樹脂を塗布後シリル化処理を行い、こ
のシリル化された高分子樹脂をエッチングすることによ
って形成された微細な残渣をマスクとしてキャパシタ膜
をエッチングするようにしたものである。
【０００８】またこの発明に係る半導体記憶装置の製造
方法は、シリコン半導体基板全面に蒸着させるポリシリ
コンの代わりに、高融点金属又は導電性のある高融点材
料を用いるものである。
方法は、シリコン半導体基板全面に蒸着させるポリシリ
コンの代わりに、高融点金属又は導電性のある高融点材
料を用いるものである。
【０００９】
【作用】この発明においては上記構成としたので、メモ
リセル中のキャパシタ電極の表面に安定して微小な凹凸
を数多く形成することができ、その結果キャパシタ電極
の表面積が増大したことになり、メモリセル中のキャパ
シタ電極の占める面積を増大させることなく、記憶に必
要なキャパシタ容量を確保できる。
リセル中のキャパシタ電極の表面に安定して微小な凹凸
を数多く形成することができ、その結果キャパシタ電極
の表面積が増大したことになり、メモリセル中のキャパ
シタ電極の占める面積を増大させることなく、記憶に必
要なキャパシタ容量を確保できる。
【００１０】
【実施例】図１はこの発明の一実施例による半導体記憶
装置の製造方法に基づく、キャパシタ電極の加工のフロ
ーを示す。図において、１はシリコン半導体基板、５は
ポリシリコン電極となるキャパシタ膜、１２はノボラッ
ク樹脂、１３はノボラック樹脂１２をシリル化して形成
されたシリル化層、１４はシリル化層１３をエッチング
することによって形成された残渣である。
装置の製造方法に基づく、キャパシタ電極の加工のフロ
ーを示す。図において、１はシリコン半導体基板、５は
ポリシリコン電極となるキャパシタ膜、１２はノボラッ
ク樹脂、１３はノボラック樹脂１２をシリル化して形成
されたシリル化層、１４はシリル化層１３をエッチング
することによって形成された残渣である。
【００１１】このフローは図３におけるポリシリコン電
極５をシリコン半導体基板１全面に蒸着し、同図中に示
す所望の形に加工する前に行われる。簡単のため、本実
施例では平面基板１上に形成したポリシリコン電極５に
ついてのみ説明するが、例えばポリシリコンの下に他の
物質がある場合やポリシリコンが複雑な形状をしている
場合も同様である。
極５をシリコン半導体基板１全面に蒸着し、同図中に示
す所望の形に加工する前に行われる。簡単のため、本実
施例では平面基板１上に形成したポリシリコン電極５に
ついてのみ説明するが、例えばポリシリコンの下に他の
物質がある場合やポリシリコンが複雑な形状をしている
場合も同様である。
【００１２】図において、シリコン半導体基板１全面に
蒸着したポリシリコン電極５上にノボラック樹脂１２を
回転塗布した後、シリル化処理を行う。シリル化はシリ
コン半導体基板１を真空チャンバーに導入し、１００℃
〜２００℃で加熱しながらヘキサメチルジシラザン（Ｈ
ＭＤＳ）ガスを含む窒素ガスを導入し、シリコン半導体
基板１上に数分間吹き付けることにより行われる。
蒸着したポリシリコン電極５上にノボラック樹脂１２を
回転塗布した後、シリル化処理を行う。シリル化はシリ
コン半導体基板１を真空チャンバーに導入し、１００℃
〜２００℃で加熱しながらヘキサメチルジシラザン（Ｈ
ＭＤＳ）ガスを含む窒素ガスを導入し、シリコン半導体
基板１上に数分間吹き付けることにより行われる。
【００１３】このシリル化処理により、図２に示すよう
にノボラック樹脂１２の水酸基がトリメチルシリル基に
置換され、ノボラック樹脂１２上層にシリル化層１３が
形成される。このようにしてシリル化処理されたシリコ
ン半導体基板１をプラズマ生成室にいれＯ２ プラズマ
にさらすと、ノボラック樹脂１２は酸化されＣＯ２ 、
Ｈ２ Ｏなどに化学変化して気化されるが、シリル化層
１３に導入されたＳｉ原子はＯ２ プラズマによっては
気化されないため、ポリシリコン５上に多数の微細な残
渣１４を形成する。この基板１をＣＦ４ ＋Ｏ２ 混合
プラズマにさらすと、残っていたＳｉ原子も気化されて
残渣１４は除去されるが、同時に下地基板であるポリシ
リコン５もエッチングされていくため、シリコン半導体
基板１上には、凹凸の大きい荒れた表面のキャパシタ膜
５が形成される。
にノボラック樹脂１２の水酸基がトリメチルシリル基に
置換され、ノボラック樹脂１２上層にシリル化層１３が
形成される。このようにしてシリル化処理されたシリコ
ン半導体基板１をプラズマ生成室にいれＯ２ プラズマ
にさらすと、ノボラック樹脂１２は酸化されＣＯ２ 、
Ｈ２ Ｏなどに化学変化して気化されるが、シリル化層
１３に導入されたＳｉ原子はＯ２ プラズマによっては
気化されないため、ポリシリコン５上に多数の微細な残
渣１４を形成する。この基板１をＣＦ４ ＋Ｏ２ 混合
プラズマにさらすと、残っていたＳｉ原子も気化されて
残渣１４は除去されるが、同時に下地基板であるポリシ
リコン５もエッチングされていくため、シリコン半導体
基板１上には、凹凸の大きい荒れた表面のキャパシタ膜
５が形成される。
【００１４】本実施例では上述のように、シリコン半導
体基板１全面にポリシリコンを蒸着させてキャパシタ膜
５を形成し、このキャパシタ膜５上にノボラック樹脂１
２を塗布後シリル化処理を行い、このシリル化されたノ
ボラック樹脂１２をＯ２ プラズマでエッチングして微
細な残渣１４を形成し、この残渣１４をマスクとしてキ
ャパシタ膜５をＣＦ４ ＋Ｏ２ 混合プラズマでエッチ
ングするようにしたので、キャパシタ膜５の表面に大き
い凹凸が形成されて荒れた状態になり、キャパシタ膜５
の表面積が増大するため、メモリセル中のキャパシタ電
極の占める面積を増大させることなく、記憶に必要なキ
ャパシタ容量を確保できる。
体基板１全面にポリシリコンを蒸着させてキャパシタ膜
５を形成し、このキャパシタ膜５上にノボラック樹脂１
２を塗布後シリル化処理を行い、このシリル化されたノ
ボラック樹脂１２をＯ２ プラズマでエッチングして微
細な残渣１４を形成し、この残渣１４をマスクとしてキ
ャパシタ膜５をＣＦ４ ＋Ｏ２ 混合プラズマでエッチ
ングするようにしたので、キャパシタ膜５の表面に大き
い凹凸が形成されて荒れた状態になり、キャパシタ膜５
の表面積が増大するため、メモリセル中のキャパシタ電
極の占める面積を増大させることなく、記憶に必要なキ
ャパシタ容量を確保できる。
【００１５】なお上記実施例では、キャパシタ膜５とし
てポリシリコンに限定したが、タングステン，モリブデ
ン，タンタルなどの高融点金属や、タングステンシリサ
イド，モリブデンシリサイドなどのシリサイドなど、導
電性のある高融点材料であっても良く、この場合も同様
の効果を奏する。
てポリシリコンに限定したが、タングステン，モリブデ
ン，タンタルなどの高融点金属や、タングステンシリサ
イド，モリブデンシリサイドなどのシリサイドなど、導
電性のある高融点材料であっても良く、この場合も同様
の効果を奏する。
【００１６】また上記実施例では、シリル化剤としてヘ
キサメチルジシラザンを用いたが、この他に１，３−ジ
クロロテトラメチルジシロキサン、１，１，３，３，５
，５−ヘキサメチルシクロトリシラザン、１，１，３，
３−テトラメチルジシラザン、２，２，５，５−テトラ
メチル−２，５−ジシラ−１−アザシクロペンタノンな
どのシリル化剤を用いても良く、この場合も同様の効果
を奏する。
キサメチルジシラザンを用いたが、この他に１，３−ジ
クロロテトラメチルジシロキサン、１，１，３，３，５
，５−ヘキサメチルシクロトリシラザン、１，１，３，
３−テトラメチルジシラザン、２，２，５，５−テトラ
メチル−２，５−ジシラ−１−アザシクロペンタノンな
どのシリル化剤を用いても良く、この場合も同様の効果
を奏する。
【００１７】更に上記実施例では、キャパシタ膜５上の
凹凸形成時のエッチングにＣＦ４ ＋Ｏ２ 混合プラズ
マを用いたが、この他にもＣｌ２ ガスプラズマ及びこ
れらのプラズマと不活性ガス例えばＨｅ，Ａｒなどとの
混合プラズマを用いても良く、この場合も同様の効果を
奏する。
凹凸形成時のエッチングにＣＦ４ ＋Ｏ２ 混合プラズ
マを用いたが、この他にもＣｌ２ ガスプラズマ及びこ
れらのプラズマと不活性ガス例えばＨｅ，Ａｒなどとの
混合プラズマを用いても良く、この場合も同様の効果を
奏する。
【００１８】またシリル化される樹脂１３として上記実
施例ではノボラック樹脂に限定したが、ポリ−ｐ−ビニ
ルフェノール等の、シリル化が生じる高分子樹脂を用い
ても良く、この場合も同様の効果を奏する。
施例ではノボラック樹脂に限定したが、ポリ−ｐ−ビニ
ルフェノール等の、シリル化が生じる高分子樹脂を用い
ても良く、この場合も同様の効果を奏する。
【００１９】
【発明の効果】以上のようにこの発明によれば、ノボラ
ック樹脂をエッチングしてできた残渣をマスクとして、
キャパシタ膜の表面に微小な凹凸を数多く形成すること
によって、キャパシタ電極の表面積が増大し、メモリセ
ル中のキャパシタ電極の占める面積を増大させることな
く、記憶に必要なキャパシタ容量を確保できるようにで
きる効果がある。
ック樹脂をエッチングしてできた残渣をマスクとして、
キャパシタ膜の表面に微小な凹凸を数多く形成すること
によって、キャパシタ電極の表面積が増大し、メモリセ
ル中のキャパシタ電極の占める面積を増大させることな
く、記憶に必要なキャパシタ容量を確保できるようにで
きる効果がある。
【図１】この発明の一実施例による半導体記憶装置の製
造方法におけるキャパシタ電極の加工のフロー図である
。
造方法におけるキャパシタ電極の加工のフロー図である
。
【図２】上記実施例におけるノボラック樹脂をシリル化
したときの反応図である。
したときの反応図である。
【図３】従来の揮発性半導体記憶装置のメモリセルの構
造図である。
造図である。
１ シリコン半導体基板
５ キャパシタ膜
１２ ノボラック樹脂
１３ シリル化層
１４ 残渣
Claims (2)
- 【請求項１】 半導体記憶装置の製造方法において、
シリコン半導体基板全面にポリシリコンを蒸着させ、キ
ャパシタ膜を形成する工程と、該キャパシタ膜上に高分
子樹脂を塗布する工程と、該高分子樹脂にシリル化処理
を行う工程と、該シリル化された高分子樹脂をエッチン
グし、前記キャパシタ膜上に微細な残渣を多数発生させ
る工程と、該残渣をマスクとして前記キャパシタ膜をエ
ッチングする工程とを含むことを特徴とする半導体記憶
装置の製造方法。 - 【請求項２】 前記ポリシリコンの代わりに、高融点
金属又は導電性のある高融点材料を用いることを特徴と
する請求項１記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411450A JPH04216662A (ja) | 1990-12-17 | 1990-12-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411450A JPH04216662A (ja) | 1990-12-17 | 1990-12-17 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04216662A true JPH04216662A (ja) | 1992-08-06 |
Family
ID=18520462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411450A Pending JPH04216662A (ja) | 1990-12-17 | 1990-12-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04216662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001262376A (ja) * | 2000-01-05 | 2001-09-26 | Samsung Sdi Co Ltd | ナノスケールの表面粗度を有するマイクロ構造物の形成方法 |
| US7573121B2 (en) | 2002-01-16 | 2009-08-11 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
-
1990
- 1990-12-17 JP JP2411450A patent/JPH04216662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001262376A (ja) * | 2000-01-05 | 2001-09-26 | Samsung Sdi Co Ltd | ナノスケールの表面粗度を有するマイクロ構造物の形成方法 |
| US7573121B2 (en) | 2002-01-16 | 2009-08-11 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
| US7642157B2 (en) | 2002-01-16 | 2010-01-05 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
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