JPS61142762A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61142762A JPS61142762A JP26564684A JP26564684A JPS61142762A JP S61142762 A JPS61142762 A JP S61142762A JP 26564684 A JP26564684 A JP 26564684A JP 26564684 A JP26564684 A JP 26564684A JP S61142762 A JPS61142762 A JP S61142762A
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- semiconductor device
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置特に容量を有する半導体装置に於け
る容量の構造に関する。
る容量の構造に関する。
従来半導体装置に於ける容量の構造はＭＯＳキャパシタ
により形成されている。つまり、半導体基板、該基板上
に形成された絶縁膜およびゲート金属によって形成され
ており、絶縁膜は一様な膜厚である。
により形成されている。つまり、半導体基板、該基板上
に形成された絶縁膜およびゲート金属によって形成され
ており、絶縁膜は一様な膜厚である。
しかし、前述の従来技術では、容量は電極間の絶縁膜の
厚さ切Ｘと電極面積ＳによってＣ＝′Ｏ″ａ１偽°ｓ／
／１０工・・・・・・（１）によりて上の（１）式の様
に決定される。（ε。：真空の綽電率、ε８１゜、 ：
Ｓ ｉ ＯＨの比誘電率） 上式よりわかる様にｔＯ
Ｘが一定であるから電極面積Ｓによってのみ容量が決定
され容量素子（たとえばダイナミックメモリ等）で微細
化、高密度化を要求されるものについて、チップサイズ
の縮小は困難であり、かつ電極間絶縁膜はトランジスタ
ーのゲート膜と同一であるためこの膜厚切Ｘは容置より
もこのトランジスタの特性上から決定されるためやはり
電極面積によってしか容置は調整できない口 そこで本発明は電極面積を変えずに、あるいはこれを縮
小して行く上で、容量を調整あるいは、大きくする方法
を提案するものである。
厚さ切Ｘと電極面積ＳによってＣ＝′Ｏ″ａ１偽°ｓ／
／１０工・・・・・・（１）によりて上の（１）式の様
に決定される。（ε。：真空の綽電率、ε８１゜、 ：
Ｓ ｉ ＯＨの比誘電率） 上式よりわかる様にｔＯ
Ｘが一定であるから電極面積Ｓによってのみ容量が決定
され容量素子（たとえばダイナミックメモリ等）で微細
化、高密度化を要求されるものについて、チップサイズ
の縮小は困難であり、かつ電極間絶縁膜はトランジスタ
ーのゲート膜と同一であるためこの膜厚切Ｘは容置より
もこのトランジスタの特性上から決定されるためやはり
電極面積によってしか容置は調整できない口 そこで本発明は電極面積を変えずに、あるいはこれを縮
小して行く上で、容量を調整あるいは、大きくする方法
を提案するものである。
本発明の半導体装置は、その有するＭＯ３容量の一部の
ものの電極間絶縁膜の厚さが他のＭＯ８Ｏ８容量極間絶
縁膜と異なることを特徴とする。
ものの電極間絶縁膜の厚さが他のＭＯ８Ｏ８容量極間絶
縁膜と異なることを特徴とする。
本発明の作用を述べれば、ＭＯ８容量の電極間絶縁膜の
厚さを変えることにより容量が、素子サイズを変えずに
大キくシたり、小さくしたり調整できる。
厚さを変えることにより容量が、素子サイズを変えずに
大キくシたり、小さくしたり調整できる。
以下本発明について、詳細に説明する。
第１図は本発明の実施例を工程順に示す図で、図中の■
の領域のＭＯ８容量を大きくする場合を示す。まず、α
図は一般的に用いられている選択酸化技術を用いて素子
分離を行ったのちに、ゲート絶縁膜５を形成したところ
である。ここで１はシリコン等の基板であり、２はフィ
ールド絶縁膜である。そこで本発明ではｂ図にて示す様
に、容置を変える領域■をフォト・エツチング技術を用
い開口し該ゲート絶縁膜３を除去する。このとき４はレ
ジストパターンである。次にレジストパターン４を除去
後、領域■の容置が要求されるだけ醸化等の処理をし、
絶縁膜５を形成したのが０図である。このとき領域■に
於いては当初の絶縁膜５より厚い絶縁膜６が形成されて
いる。ここで一般的に絶縁膜特に熱酸化膜に於いては、
酸化時間Ｔと酸化膜厚ｔＯＸとの関係は次式で示す様に
両者の対数は比例し ｌｏｇ ｔｏｘ ｏｃ ｌｏｇ ’Ｉ’ ＝ ・
・・Ｉ）該絶縁膜６の様に、一度酸化されたものを再度
酸化してもこの関係を満足することが知られている。そ
こで、絶縁膜５の膜厚は、要求される容量の値によって
決まってくるため、絶縁膜３の膜厚をコントロールする
ことにより、絶縁膜５および６の膜厚コントロールが十
分可能である。該絶縁膜５．６上に多結晶シリコン等の
電極７を形成したのがｄ図であり、この様にして同一回
路内で電極間絶縁膜厚が違なる容量を有する半導体装置
が形成される。このとき、α図の領域■の絶縁膜を上記
の例とは逆に厚くする場合には、ｂ図のフォトエツチン
グ工程に於いて、マスクの正転１反転あるいはフォトレ
ジストのポジレジスト・ネガレジストの選択により逆に
■の領域の初期の絶縁膜５をエツチングする様にすれば
良い。
の領域のＭＯ８容量を大きくする場合を示す。まず、α
図は一般的に用いられている選択酸化技術を用いて素子
分離を行ったのちに、ゲート絶縁膜５を形成したところ
である。ここで１はシリコン等の基板であり、２はフィ
ールド絶縁膜である。そこで本発明ではｂ図にて示す様
に、容置を変える領域■をフォト・エツチング技術を用
い開口し該ゲート絶縁膜３を除去する。このとき４はレ
ジストパターンである。次にレジストパターン４を除去
後、領域■の容置が要求されるだけ醸化等の処理をし、
絶縁膜５を形成したのが０図である。このとき領域■に
於いては当初の絶縁膜５より厚い絶縁膜６が形成されて
いる。ここで一般的に絶縁膜特に熱酸化膜に於いては、
酸化時間Ｔと酸化膜厚ｔＯＸとの関係は次式で示す様に
両者の対数は比例し ｌｏｇ ｔｏｘ ｏｃ ｌｏｇ ’Ｉ’ ＝ ・
・・Ｉ）該絶縁膜６の様に、一度酸化されたものを再度
酸化してもこの関係を満足することが知られている。そ
こで、絶縁膜５の膜厚は、要求される容量の値によって
決まってくるため、絶縁膜３の膜厚をコントロールする
ことにより、絶縁膜５および６の膜厚コントロールが十
分可能である。該絶縁膜５．６上に多結晶シリコン等の
電極７を形成したのがｄ図であり、この様にして同一回
路内で電極間絶縁膜厚が違なる容量を有する半導体装置
が形成される。このとき、α図の領域■の絶縁膜を上記
の例とは逆に厚くする場合には、ｂ図のフォトエツチン
グ工程に於いて、マスクの正転１反転あるいはフォトレ
ジストのポジレジスト・ネガレジストの選択により逆に
■の領域の初期の絶縁膜５をエツチングする様にすれば
良い。
上述の如く、同一回路内でｉ極間絶縁膜厚が可変な容置
を有する半導体装置が実現でき、これによって、同一電
極面積の容量でも容−を大きくすることができ、ひいて
は容量の電極面積を縮小することができる。また同一容
量をパターン、つまりマスク自体を変えずに種々の容量
値をとることができ、調整用としても用いることができ
有用である。
を有する半導体装置が実現でき、これによって、同一電
極面積の容量でも容−を大きくすることができ、ひいて
は容量の電極面積を縮小することができる。また同一容
量をパターン、つまりマスク自体を変えずに種々の容量
値をとることができ、調整用としても用いることができ
有用である。
第１図（α）〜（ｄ）は本発明の半導体装置の一実施例
を工程順に示した図である。 １・・・・・・シリコン基板 ２・・・・・・７′イールド絶縁膜 ５・・・・・・初期の絶縁膜 ４・・・・・・フォトレジスト ５・・・・・・本発明により形成された二種の膜厚の絶
縁膜の薄い絶縁膜 ６・・・；・・本発明により形成された二種の膜厚の絶
縁膜の厚い絶縁膜 以上
を工程順に示した図である。 １・・・・・・シリコン基板 ２・・・・・・７′イールド絶縁膜 ５・・・・・・初期の絶縁膜 ４・・・・・・フォトレジスト ５・・・・・・本発明により形成された二種の膜厚の絶
縁膜の薄い絶縁膜 ６・・・；・・本発明により形成された二種の膜厚の絶
縁膜の厚い絶縁膜 以上
Claims (2)
- （１）半導体装置特にＭＯＳキャパシタを有する半導体
集積回路に於いて、該ＭＯＳキャパシタの一部のものの
電極間絶縁膜の厚さが他のＭＯＳキャパシタの電極間絶
縁膜と異なることを特徴とする半導体装置。 - （２）半導体装置特にＭＯＳキャパシタを有する半導体
集積回路に於いて、該ＭＯＳキャパシタが異なる二種の
膜厚の電極絶縁膜を有しかつ、この二種の膜厚の電極間
絶縁膜のどちらかがＭＯＳトランジスタのゲート膜と同
一であることを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26564684A JPS61142762A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26564684A JPS61142762A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61142762A true JPS61142762A (ja) | 1986-06-30 |
Family
ID=17420024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26564684A Pending JPS61142762A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253663A (ja) * | 1989-03-27 | 1990-10-12 | Mitsubishi Electric Corp | Ｍｏｓキャパシタ |
| JP2004311858A (ja) * | 2003-04-10 | 2004-11-04 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2011254088A (ja) * | 2011-07-11 | 2011-12-15 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1984
- 1984-12-17 JP JP26564684A patent/JPS61142762A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253663A (ja) * | 1989-03-27 | 1990-10-12 | Mitsubishi Electric Corp | Ｍｏｓキャパシタ |
| JP2004311858A (ja) * | 2003-04-10 | 2004-11-04 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2011254088A (ja) * | 2011-07-11 | 2011-12-15 | Renesas Electronics Corp | 半導体集積回路装置 |
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