JPH11312793A - 誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】蓄積電荷量を増加させ、高集積化のために構造
が微細化されても、情報蓄積用容量素子の蓄積電荷量を
減少させることなく、安定に動作することができる誘電
体メモリを提供する。 【解決手段】白金膜を備えた下部電極の前記白金膜上形
成された誘電体膜と、該誘電体膜上に形成された上部電
極とを有する情報蓄積用容量素子が、Ｓｉ基板と電気的
に接続している誘電体メモリにおいて、前記白金膜表面
に凹凸が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は誘電体メモリおよび
その製造方法に関し、とくに情報蓄積用容量素子が少な
くとも白金膜と誘電体膜とからなる誘電体メモリに関す
る。

【０００２】

【従来の技術】近年、半導体装置の微細化にともない、
情報蓄積用容量素子の面積が減少し、容量の絶対値も減
少する傾向にある。容量Ｃは、例えば平行平板電極構造
の場合は、

【０００３】

【数１】 Ｃ＝ε・Ｓ／ｄ …（数１） で決定される。ここで、εは誘電体の誘電率、Ｓは電極
の面積、ｄは誘電体の膜厚（電極間の距離）である。情
報蓄積用容量素子に使用される電極の面積Ｓを増大する
ことなく、容量を確保するためには、誘電率εの高い誘
電体を使用するか、誘電体の膜厚ｄを薄くすることが必
要である。

【０００４】しかし、誘電体の薄膜化には限度があるた
め、情報蓄積用容量素子に使用される絶縁膜の平面状の
面積を増大することなく、容量を確保する技術として
は、例えば特開平3−256358 号公報に示されているよう
に、誘電率の高いＰＺＴ（Ｐｂ（Ｚ_rＸＴｉ_1-X)Ｏ₃等の
誘電体を使用した半導体装置が提案されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記公
知技術には、以下の課題が存在する。

【０００６】ＤＲＡＭ等の情報蓄積用容量素子を持つ半
導体装置では、今後、高集積化のため、さらに構造の微
細化が進められ、情報蓄積用容量素子の電極の表面積Ｓ
も小さくなり、蓄積電荷量が減少してしまうという問題
がある。

【０００７】そこで、本発明の目的は、高集積化のため
に構造が微細化されても、情報蓄積用容量素子の蓄積電
荷量が減少することなく、安定に動作する誘電体メモリ
構造を提供することにある。

【０００８】本発明の他の目的は、高集積化のために構
造が微細化されても、情報蓄積用容量素子の蓄積電荷量
が減少することなく、安定に動作する誘電体メモリの製
造方法を提供することにある。

【０００９】

【課題を解決するための手段】（１）上記の目的は、白
金膜を備えた下部電極と、該下部電極の前記白金膜上形
成された誘電体膜と、該誘電体膜上に形成された上部電
極とを有する情報蓄積用容量素子が、Ｓｉ基板と電気的
に接続している誘電体メモリにおいて、前記白金膜に凹
凸（ヒロック）を設けることにより達成される。

【００１０】白金膜に凹凸を設けることにより、この白
金膜に接する誘電体膜の表面積は、凹凸が無い場合に比
べて増大する。このため、凹凸が無い場合に比べ、蓄積
電荷量Ｃが増大する。したがって、本発明によれば、誘
電体メモリが高集積化のために構造が微細化されても、
情報蓄積用容量素子の蓄積電荷量が減少することなく、
安定に動作する誘電体メモリ構造が提供される。

【００１１】（２）また、上記の他の目的は、白金膜を
備えた下部電極をＳｉ基板上に形成し、前記白金膜上に
誘電体膜を形成し、さらに該誘電体膜上に上部電極を形
成することにより情報蓄積用容量素子を形成する誘電体
メモリの製造方法において、前記白金膜を成膜後、一度
高温で熱処理を施した後、前記白金膜上に誘電体膜を形
成することにより達成される。

【００１２】下部電極として少なくとも白金膜を形成
後、高温熱処理を施すと、Ｓｉ基板との熱膨張係数差に
よって、白金膜内部に熱応力（圧縮応力）が発生する。
温度上昇に連れ白金膜内部の圧縮応力が増加し、約１０
００ＭＰａに達したとき、白金膜表面に凹凸（ヒロッ
ク）が発生することを明らかにした。この工程の後、誘
電体膜を前記白金膜の凹凸に沿って成膜すれば、容量の
実行面積を増加させることができ、凹凸が無い場合に比
べ、蓄積電荷量Ｃが増大させることができる。したがっ
て、高集積化のために構造が微細化されても、情報蓄積
用容量素子の蓄積電荷量が減少することなく、安定に動
作する誘電体メモリの製造方法が提供される。

【００１３】（３）上記（２）において、好ましくは、
高温熱処理を不活性雰囲気中で行う。

【００１４】これにより、白金膜を酸素が拡散して白金
膜の下面に形成されている導電性膜等が酸化するのを防
止し、導電性膜の酸化による白金膜と導電性膜界面の剥
離を防止できる。

【００１５】（４）また、上記（２）において、好まし
くは、高温熱処理を約３００℃以上で行う。

【００１６】ヒロック形成の最低温度は白金膜の堆積温
度に依存しており、堆積温度が上昇するにしたがって、
ヒロック形成の最低温度も上昇する。ヒロックを形成す
るためには、最低でも約３００℃で熱処理すればよいこ
とを明らかにした。したがって、高温熱処理を約３００
℃以上で行うことによって、白金膜表面に突起（ヒロッ
ク）を形成することができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。

【００１８】まず、本発明における第１の実施形態であ
る誘電体メモリ構造の主要部の断面構造を図１に示す。

【００１９】シリコン基板１の主面のアクティブ領域に
形成されたＭＯＳ（Metal Oxide Semiconductor)型のト
ランジスタと、その上部に配置された１個の情報蓄積用
容量素子１８とで構成されている。それぞれのＭＯＳト
ランジスタ１１は素子分離膜２によって素子分離されて
いる。

【００２０】ＭＯＳトランジスタは、ゲート酸化膜３，
ゲート電極４および一対の拡散層５，６（ソース，ドレ
イン領域）で構成されている。前記ゲート電極４の上部
および側壁には酸化シリコン膜７が形成されている。ゲ
ート酸化膜３は、例えばシリコン酸化膜，窒化珪素膜あ
るいは誘電体膜あるいはこれらの積層構造からなる。ま
た、ゲート電極４は、例えば多結晶シリコン膜や金属薄
膜、あるいは金属シリサイド膜あるいはこれらの積層構
造からなる。

【００２１】ＭＯＳトランジスタの上部全面には、例え
ばＢＰＳＧ〔Boron-doped PhosphoSilicate Glass〕膜
やＳＯＧ(Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。

【００２２】ＭＯＳトランジスタの一方の拡散層５に
は、ビット線８が接続されており、他方の拡散層は、絶
縁膜のコンタクトホール内に例えばＣＶＤ（Chemical V
aporDeposition：化学気相成長法）により形成された多
結晶シリコン膜を介して情報蓄積用容量素子１８に接続
されている。

【００２３】前記情報蓄積用容量素子１８は、下層から
順に、例えばＴｉＮ膜等の導電性膜１２，白金膜１３が
積層された下部電極１７、さらに誘電体膜１４，上部電
極１５を積層した構造で構成されている。さらに、情報
蓄積用素子１８は絶縁膜１６で覆われている。前記誘電
体膜１４には、酸化シリコン，窒化シリコン，酸化タン
タル，ＰＺＴ(Ｐｂ(Ｚｒ_XＴｉ_1-X)Ｏ₃)，ＢＳＴ（Ｂａ_x
Ｓｒ_1-xＴｉＯ₃）等が望ましい。

【００２４】ここで、前記白金膜の表面には凹凸（ヒロ
ック）１３ａが設けられている。下部電極である白金膜
に凹凸を設けることにより、この白金膜に接する誘電体
膜の表面積を凹凸が無い場合に比べ増大させることがで
き、誘電体膜１４の蓄積電荷量を凹凸が無い場合よりも
増加させることができる。したがって、高集積化のため
に構造が微細化されても、情報蓄積用容量素子の蓄積電
荷量が減少させることなく、安定に動作する誘電体メモ
リを形成することが可能である。なお、前記白金膜１３
の膜厚は例えば１００ｎｍ、凹凸（ヒロック）１３ａの
高さは例えば１０〜１００ｎｍ程度である。

【００２５】なお、上記第１の実施形態においては、情
報蓄積用容量素子の下部電極１７とシリコン基板１とが
多結晶シリコン１０を介して接続されている場合につい
て示したが、接続のための材料はこれに限定されるもの
ではなく、金属薄膜，金属シリサイド膜、あるいは導電
性高分子膜あるいは多結晶シリコン膜も含めてこれらの
複数材料からなる積層構造であっても構わない。また、
シリコン基板１と下部電極１７とが直接接する構造、す
なわち、ＭＯＳトランジスタ１１を覆う絶縁膜９のコン
タクトホール１０ａ内に導電性膜１２や白金膜などが縦
断面馬蹄形状に入り込むような構造としてもい。これら
の場合も同様の効果が得られる。

【００２６】また、本実施形態においては、下部電極が
白金膜と導電性膜の二層構造となっている場合について
示したが、下部電極に少なくとも白金膜が形成されてい
れば、導電性膜１２はなくても構わない。また、白金膜
が含まれていれば、他の導電性膜を形成した３層以上の
積層構造であっても構わない。これらの場合でも同様の
効果が得られる。

【００２７】また、白金膜の凹凸１３ａが規則的に設け
られた場合について図に示したが、白金膜の凹凸１３ａ
は不規則に設けられていても構わない。これらの場合も
同様の効果が得られる。

【００２８】また、前記導電性膜１２と前記白金膜１３
の界面には、ボイドが形成されていても構わない。これ
らの場合も同様の効果が得られる。また、ボイドによ
り、白金膜１３や誘電体膜１４の膜内部応力を緩和する
効果も得られる。

【００２９】なお、上記第１の実施形態においては、白
金膜の凹凸１３ａの形状が半球状の場合について示した
が、この形状に限られず、図２に示すように、白金膜の
凹凸１３ｂの形状が三角状になっていてもよい。要は、
白金膜の表面に凹凸が設けられていればよく、凹凸の形
状に関わらず、これらの場合も同様の効果が得られる。

【００３０】次に、本発明における第２の実施形態であ
る誘電体メモリ構造の主要部の断面構造を図３に示す。

【００３１】シリコン基板１の主面のアクティブ領域に
形成されたＭＯＳ（Metal Oxide Semiconductor)型のト
ランジスタと、その上部に配置された１個の情報蓄積用
容量素子１８とで構成されている。それぞれのＭＯＳト
ランジスタ１１は素子分離膜２によって素子分離されて
いる。

【００３２】ＭＯＳトランジスタは、ゲート酸化膜３，
ゲート電極４および一対の拡散層５，６（ソース，ドレ
イン領域）で構成されている。前記ゲート電極４の上部
および側壁には酸化シリコン膜７が形成されている。ゲ
ート酸化膜３は、例えばシリコン酸化膜，窒化珪素膜あ
るいは誘電体膜あるいはこれらの積層構造からなる。ま
た、ゲート電極４は、例えば多結晶シリコン膜や金属薄
膜、あるいは金属シリサイド膜あるいはこれらの積層構
造からなる。

【００３３】ＭＯＳトランジスタの上部全面には、例え
ばＢＰＳＧ〔Boron-doped PhosphoSilicate Glass〕膜
やＳＯＧ(Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。

【００３４】ＭＯＳトランジスタの一方の拡散層５に
は、ビット線８が接続されており、他方の拡散層は、絶
縁膜のコンタクトホール内に例えばＣＶＤ（Chemical V
aporDeposition：化学気相成長法）により形成された多
結晶シリコン膜を介して情報蓄積用容量素子１８に接続
されている。

【００３５】前記情報蓄積用容量素子１８は、下部シリ
コン膜１９、例えばＴｉＮ膜等の導電性膜１２，白金膜
１３が積層された下部電極１７、さらに誘電体膜１４，
上部電極１５から構成されている。下部シリコン膜１９
は王冠状に加工され、その表面に導電性膜１２が形成さ
れている。また、導電性膜１２表面には、凹凸を有する
白金膜１３が形成され、その表面に誘電体膜１４、さら
にその表面に上部電極１５が形成されている。前記誘電
体膜１４には、酸化シリコン，窒化シリコン，酸化タン
タル，ＰＺＴ(Ｐｂ(Ｚｒ_XＴｉ_1-X)Ｏ₃)，ＢＳＴ(Ｂａ_x
Ｓｒ_1-xＴｉＯ₃)等が望ましい。さらに、情報蓄積用素
子１８は絶縁膜１６で覆われている。

【００３６】ここで、前記白金膜の表面には凹凸（ヒロ
ック）１３ａが設けられている。下部電極である白金膜
に凹凸を設けることにより、この白金膜に接する誘電体
膜の表面積を凹凸が無い場合に比べ増大させることがで
き、誘電体膜１４の蓄積電荷量を凹凸が無い場合よりも
増加させることができる。したがって、高集積化のため
に構造が微細化されても、情報蓄積用容量素子の蓄積電
荷量が減少させることなく、安定に動作する誘電体メモ
リを形成することが可能である。なお、前記白金膜１３
の膜厚は例えば１００ｎｍ、凹凸（ヒロック）１３ａの
高さは例えば１０〜１００ｎｍ程度である。

【００３７】また、前記導電性膜１２と前記白金膜１３
の界面には、ボイド２００が形成されており、これによ
って白金膜１３や誘電体膜１４の膜内部応力を緩和する
効果も得られる。

【００３８】なお、上記第１の実施形態においては、情
報蓄積用容量素子の下部電極１７とシリコン基板１とが
多結晶シリコン１０を介して接続されている場合につい
て示したが、接続のための材料はこれに限定されるもの
ではなく、金属薄膜，金属シリサイド膜、あるいは導電
性高分子膜あるいは多結晶シリコン膜も含めてこれらの
複数材料からなる積層構造であっても構わない。また、
シリコン基板１と下部電極１７とが直接接する構造、す
なわち、ＭＯＳトランジスタ１１を覆う絶縁膜９のコン
タクトホール１０ａ内に導電性膜１２や白金膜などが縦
断面馬蹄形状に入り込むような構造としてもい。これら
の場合も同様の効果が得られる。

【００３９】また、本実施形態においては、下部電極が
白金膜と導電性膜の２層構造となっている場合について
示したが、下部電極に少なくとも白金膜が形成されてい
れば、導電性膜１２はなくても構わない。また、白金膜
が含まれていれば、他の導電性膜を形成した３層以上の
積層構造であっても構わない。これらの場合でも同様の
効果が得られる。

【００４０】また、白金膜の凹凸１３ａが規則的に設け
られた場合について図に示したが、白金膜の凹凸１３ａ
は不規則に設けられていても構わない。これらの場合も
同様の効果が得られる。

【００４１】なお、上記第１の実施形態においては、白
金膜の凹凸１３ａの形状が半球状の場合について示した
が、この形状に限られず、図２に示すように、白金膜の
凹凸１３ｂの形状が三角状になっていてもよい。要は、
白金膜の表面に凹凸が設けられていればよく、凹凸の形
状に関わらず、これらの場合も同様の効果が得られる。
また、本実施例では情報蓄積用素子１８の下部シリコン
膜１９の形状を王冠状としたが、フィン状でもよい。

【００４２】次に、本発明第３の実施形態である誘電体
メモリの製造工程の一部を示す断面構造図を図４〜図７
に示す。以下、その製造手順を本実施形態の製造工程の
概略を図の順を追って説明する。

【００４３】第１工程：シリコン基板１主面に素子分離
膜２によりアクティブ領域と素子分離領域を設ける。前
記シリコン基板１のアクティブ領域にゲート酸化膜３及
びゲート電極４を形成する。次に前記ゲート電極４と前
記素子分離膜２をマスクにして前記シリコン基板１に不
純物を注入し、拡散層５，６を形成する。絶縁膜７を形
成後、前記拡散層５と電気的に接するようにビット線８
を形成する。本工程は通常のＭＯＳトランジスタ構造の
製造工程であり、本発明には直接関係するものではない
ので、本記載内容に限定されるものではなく、通常のト
ランジスタ形成工程であれば構わない。以上の第１工程
が終了した状態を図４に示す。

【００４４】第２工程：素子を形成したシリコン基板１
上全面に絶縁膜９を形成する。この絶縁膜９は例えば各
種酸化シリコンあるいは窒化珪素あるいはこれらの積層
構造からなる。そして、前記絶縁膜９に、コンタクトホ
ールを設ける。絶縁膜９上面、コンタクトホール内部の
絶縁膜側壁、およびコンタクトホール底面の拡散層６に
接するように、例えばＣＶＤ（Chemical Vapor Deposit
ion；化学気相成長法)により多結晶シリコン１０を堆積
し、コンタクトホール内部を前記多結晶シリコン１０に
よって埋める。なお、多結晶シリコン膜１０はこれに限
定されるものではなく、導電性材料であれば金属，金属
シリサイド、あるいは高分子あるいは多結晶シリコンも
含めた複数の材料から成る積層構造であっても構わな
い。その後、絶縁膜９上面に堆積した多結晶シリコン膜
をエッチングなどによって除去する。前記絶縁膜９上
面、多結晶シリコン１０上面に、多結晶シリコンに電気
的に接するように、導電性成膜１２を成膜する。さら
に、前記導電性膜１２に接するように、例えば膜厚が約
１００ｎｍの白金膜１３を成膜する。以上の第２工程が
終了した状態を図５に示す。

【００４５】第３工程：白金膜１３を成膜後、高温で熱
処理を行う。なお、熱処理は不活性雰囲気中で行い、熱
処理温度は約３００℃以上とすることが望ましい。この
工程により前記白金膜１３表面に高さが１０〜１００ｎ
ｍ程度の凹凸（ヒロック）が形成される。以上の第３工
程が終了した状態を図６に示す。

【００４６】第４工程：この後、前記白金膜１３に接す
るように、誘電体膜１４を成膜する。誘電体膜１４に
は、酸化シリコン，窒化シリコン，酸化タンタル，ＰＺ
Ｔ，ＢＳＴ等が好ましい。そして、前記誘電体膜１４に
接するように、上部電極１５を形成し、さらに、全面に
絶縁膜１６を形成する。図７は、ここまでの工程が終了
した状態にほぼ相当する。

【００４７】その後、所望の工程を行い、半導体装置が
完成される。例えば、一層目の配線および絶縁膜を形成
した後、必要に応じて、二層目以降の配線および絶縁膜
の形成が行われ、ＭＯＳトランジスタ構造が完成する。
本工程はあくまでも参考例であり、これに限定されるも
のではなく配線層数も一層に限定されるものではない。

【００４８】上記の第２の実施形態による誘電体メモリ
の製造方法においては、第２工程で下部電極として白金
膜１３を形成後、この白金膜に接するように誘電体膜を
形成する前に、高温加熱処理を行う（第３工程）。この
工程により、白金膜１３表面に凹凸（ヒロック）１３ａ
が形成される。これは、以下の理由による。すなわち、
白金膜１３はシリコン基板１や多結晶シリコン１０や絶
縁膜９を形成するシリコン酸化膜などに比べて熱膨張係
数が大きいため、熱処理過程において白金膜がシリコン
基板や絶縁膜等から相対的に圧縮応力を受けることにな
る。白金膜に発生する圧縮応力が約１０００ＭＰａ以上
になった場合に白金膜表面に突起が形成され、これによ
り凹凸が形成される。凹凸の設けられた白金膜に接する
ように誘電体膜を形成することにより、誘電体膜の表面
積を増大させることができ、この結果、情報蓄積用容量
素子の蓄積電荷量を凹凸が無い場合よりも増加させるこ
とができる。したがって、高集積化のために構造が微細
化されても、情報蓄積用容量素子の蓄積電荷量を減少さ
せることなく、安定に動作することができる誘電体メモ
リが形成される。

【００４９】また、第３工程の熱処理を不活性雰囲気で
行うことにより、白金膜を酸素が拡散して白金膜の下面
に形成されている導電性膜等が酸化するのを防止し、導
電性膜の酸化による白金膜と導電性膜界面の剥離を防止
できる。

【００５０】また、第３工程の熱処理を約３００℃以上
の温度で行うことにより、白金膜表面に多数の凹凸（ヒ
ロック）を形成することができる。図８にヒロック発生
密度の熱処理温度依存性を示す。ヒロック形成の最低温
度は白金膜の堆積温度に依存しており、白金膜を室温で
堆積した場合にはヒロックは約３００℃以上の熱処理で
形成される。また、白金膜を５００℃で堆積した場合に
はヒロックは約５００℃以上の熱処理で形成されること
が、実験により明らかとなった。すなわち、堆積温度が
上昇するにしたがって、ヒロック形成の最低温度も上昇
する。したがって、ヒロックを形成するためには、最低
でも約３００℃で熱処理すればよく、高温熱処理を約３
００℃以上で行うことによって、白金膜表面に突起（ヒ
ロック）を安定に形成することができる。

【００５１】なお、本実施形態においては、下部電極が
白金膜と導電性膜の２層構造となっている場合について
示したが、下部電極に少なくとも白金膜が形成されてい
れば、導電性膜１２はなくても構わない。また、白金膜
が含まれていれば、他の導電性膜を形成した３層以上の
積層構造であっても構わない。これらの場合でも同様の
効果が得られる。

【００５２】また、本実施例では平行平板キャパシタの
製造方法について示したが、情報蓄積用素子が王冠状，
フィン状の場合も同様に、下部電極を構成する白金膜１
３を形成した後、一度高温で熱処理をすることによっ
て、前記白金膜１３に凹凸を形成することができ、同様
の効果が得られる。

【００５３】

【発明の効果】本発明によれば、少なくとも白金膜と誘
電体膜とからなる情報蓄積用容量素子が、Ｓｉ基板と電
気的に接続している誘電体メモリにおいて、下部電極で
ある白金膜に凹凸（ヒロック）を設けることにより、誘
電体膜の表面積を増大させることができるので、情報蓄
積用容量素子の蓄積電荷量を凹凸がない場合よりも増加
させることができる。したがって、高集積化のために構
造が微細化されても、情報蓄積用容量素子の蓄積電荷量
を減少させることなく、安定に動作することができる誘
電体メモリが提供される。

【図面の簡単な説明】

【図１】本発明における第１の実施形態である誘電体メ
モリの要部の断面図である。

【図２】下部電極における白金膜の凹凸の形状の変形例
を示す図である。

【図３】本発明における第２の実施形態である誘電体メ
モリの要部の断面図である。

【図４】本発明における第３の実施形態である誘電体メ
モリ製造工程の一部を示す断面図である。

【図５】本発明における第３の実施形態である誘電体メ
モリ製造工程の一部を示す断面図である。

【図６】本発明における第３の実施形態である誘電体メ
モリ製造工程の一部を示す断面図である。

【図７】本発明における第３の実施形態による製造方法
で製造される誘電体メモリの主要部の構造を示す断面図
である。

【図８】ヒロック発生密度の熱処理温度依存性を示した
特性図である。

【符号の説明】

１…シリコン基板、２…素子分離膜、３…ゲート酸化
膜、４…ゲート電極、５，６…拡散層、７，９，１６…
絶縁膜、８…ビット線、１０…多結晶シリコン、１０ａ
…コンタクトホール、１１…ＭＯＳトランジスタ、１２
…導電性膜、１３…白金膜、１３ａ，１３ｂ…白金膜の
凹凸（ヒロック）、１４…誘電体膜、１５…上部電極、
１７…下部電極、１８…情報蓄積用容量素子、１９…下
部シリコン膜、２００…ボイド。

Claims (1)

【特許請求の範囲】
1. 【請求項１】白金膜を備えた下部電極と、該下部電極の
   前記白金膜上形成された誘電体膜と、該誘電体膜上に形
   成された上部電極とを有する情報蓄積用容量素子が、Ｓ
   ｉ基板と電気的に接続している誘電体メモリにおいて、
   前記白金膜が凹凸(ヒロック)を有することを特徴とする
   誘電体メモリ。