JPH10144623A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10144623A JPH10144623A JP8296520A JP29652096A JPH10144623A JP H10144623 A JPH10144623 A JP H10144623A JP 8296520 A JP8296520 A JP 8296520A JP 29652096 A JP29652096 A JP 29652096A JP H10144623 A JPH10144623 A JP H10144623A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【課題】絶縁膜に設けられたコンタクトホール内でシリ
コンとチタンシリサイド膜とがチタンシリサイド膜を介
して接続される半導体装置、およびその製造方法におい
て、チタンシリサイド膜の剥離を防止できるようにす
る。 【解決手段】絶縁膜４に設けたコンタクトホール５の内
部で、シリコン基板１の拡散層３ａと導電性膜８、或い
は多結晶シリコン１０と導電性膜８、或いはゲート電極
１２と導電性膜８が、チタンシリサイド膜６を介して接
続されている。チタンシリサイド膜６はチタン膜７とシ
リコンとのシリサイド反応を利用して形成される。そし
て、チタンシリサイド膜６の膜厚の上限、およびチタン
膜７の膜厚上限を、それぞれ導電性膜８の膜内部応力に
よって規定される値に設定する。
コンとチタンシリサイド膜とがチタンシリサイド膜を介
して接続される半導体装置、およびその製造方法におい
て、チタンシリサイド膜の剥離を防止できるようにす
る。 【解決手段】絶縁膜４に設けたコンタクトホール５の内
部で、シリコン基板１の拡散層３ａと導電性膜８、或い
は多結晶シリコン１０と導電性膜８、或いはゲート電極
１２と導電性膜８が、チタンシリサイド膜６を介して接
続されている。チタンシリサイド膜６はチタン膜７とシ
リコンとのシリサイド反応を利用して形成される。そし
て、チタンシリサイド膜６の膜厚の上限、およびチタン
膜７の膜厚上限を、それぞれ導電性膜８の膜内部応力に
よって規定される値に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体であるシリ
コンと導電性膜とがコンタクトホールを有する層間絶縁
膜を介して積層され、そのシリコンと導電性膜とがコン
タクトホール内部でシリサイドを介して接続されたシリ
サイドコンタクト構造に関し、特に、シリサイドとシリ
コンとの層間剥離を防止するのに好適な半導体装置、お
よびその製造方法に関する。
コンと導電性膜とがコンタクトホールを有する層間絶縁
膜を介して積層され、そのシリコンと導電性膜とがコン
タクトホール内部でシリサイドを介して接続されたシリ
サイドコンタクト構造に関し、特に、シリサイドとシリ
コンとの層間剥離を防止するのに好適な半導体装置、お
よびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置が高集積化、微細化さ
れてきており、半導体装置の各部分の性能の向上が強く
望まれている。例えば、高速な動作を実現するために、
導電性膜からなる金属配線と半導体であるシリコンと接
続部分のコンタクト抵抗の低減が望まれている。
れてきており、半導体装置の各部分の性能の向上が強く
望まれている。例えば、高速な動作を実現するために、
導電性膜からなる金属配線と半導体であるシリコンと接
続部分のコンタクト抵抗の低減が望まれている。
【０００３】シリコン基板の表面と金属配線とを電気的
に接続するコンタクト部分の抵抗を低減させる従来の技
術としては、特開平０７−７８８２１号公報に示されて
いるように、シリコン基板とその基板上に積層された金
属配線との間にチタンシリサイド膜を形成したものが知
られている。
に接続するコンタクト部分の抵抗を低減させる従来の技
術としては、特開平０７−７８８２１号公報に示されて
いるように、シリコン基板とその基板上に積層された金
属配線との間にチタンシリサイド膜を形成したものが知
られている。
【０００４】
【発明が解決しようとする課題】シリコンと金属との界
面にチタンシリサイド膜を形成することによって低いコ
ンタクト抵抗を得るためには、チタンシリサイド（Ｔｉ
ＳｉＸ，Ｘ≦２）膜の膜厚をある程度厚くする必要があ
ることが経験的に知られている。これに反し、チタンシ
リサイド膜の膜厚が厚いほど、チタンシリサイド膜とシ
リコンとの界面で剥離が生じ易くなると言う問題があ
る。これは、上記チタンシリサイド膜は、シリコン上に
チタン膜を堆積した後に熱処理してシリコンとチタンと
を反応させることにより形成するため、その反応の際に
生じる膜の体積変化によって膜内部に応力が発生するた
めである。
面にチタンシリサイド膜を形成することによって低いコ
ンタクト抵抗を得るためには、チタンシリサイド（Ｔｉ
ＳｉＸ，Ｘ≦２）膜の膜厚をある程度厚くする必要があ
ることが経験的に知られている。これに反し、チタンシ
リサイド膜の膜厚が厚いほど、チタンシリサイド膜とシ
リコンとの界面で剥離が生じ易くなると言う問題があ
る。これは、上記チタンシリサイド膜は、シリコン上に
チタン膜を堆積した後に熱処理してシリコンとチタンと
を反応させることにより形成するため、その反応の際に
生じる膜の体積変化によって膜内部に応力が発生するた
めである。
【０００５】このチタンシリサイド膜内部に発生した応
力により、チタンシリサイド膜とシリコンとの界面近傍
にも高い応力が発生するが、その応力は、チタンシリサ
イド膜の膜厚が厚いほど、またチタンシリサイド膜に接
する導電性膜の膜内部応力（導電性膜の成膜後に発生す
る内部応力）が高いほど大きくなる。そして、上記チタ
ンシリサイド膜とシリコンとの界面近傍に発生する大き
な応力が、チタンシリサイド膜の剥離の原因となってい
る。
力により、チタンシリサイド膜とシリコンとの界面近傍
にも高い応力が発生するが、その応力は、チタンシリサ
イド膜の膜厚が厚いほど、またチタンシリサイド膜に接
する導電性膜の膜内部応力（導電性膜の成膜後に発生す
る内部応力）が高いほど大きくなる。そして、上記チタ
ンシリサイド膜とシリコンとの界面近傍に発生する大き
な応力が、チタンシリサイド膜の剥離の原因となってい
る。
【０００６】つまり、チタンシリサイド膜はその膜厚が
厚いほど剥離しやすく、半導体装置の高集積化や微細化
を図る上での支障となっている。
厚いほど剥離しやすく、半導体装置の高集積化や微細化
を図る上での支障となっている。
【０００７】本発明の目的は、絶縁膜に設けられたコン
タクトホール内でシリコンと導電性膜とがチタンシリサ
イド膜を介して接続される場合において、チタンシリサ
イド膜の剥離を防止することができる半導体装置、およ
びその製造方法を提供することである。
タクトホール内でシリコンと導電性膜とがチタンシリサ
イド膜を介して接続される場合において、チタンシリサ
イド膜の剥離を防止することができる半導体装置、およ
びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、シリコン層と導電性膜とが絶縁膜
を介して積層され、その絶縁膜にコンタクトホールが設
けられ、そのコンタクトホールの内部で前記シリコン層
と導電性膜とがチタンシリサイド膜を介して接続されて
いる半導体装置において、前記チタンシリサイド膜の厚
さの上限を、成膜後における前記導電性膜の膜内部応力
に対応して規定される値としたことを特徴とする半導体
装置が提供される。
め、本発明によれば、シリコン層と導電性膜とが絶縁膜
を介して積層され、その絶縁膜にコンタクトホールが設
けられ、そのコンタクトホールの内部で前記シリコン層
と導電性膜とがチタンシリサイド膜を介して接続されて
いる半導体装置において、前記チタンシリサイド膜の厚
さの上限を、成膜後における前記導電性膜の膜内部応力
に対応して規定される値としたことを特徴とする半導体
装置が提供される。
【０００９】上記のように構成した本発明においては、
チタンシリサイド膜の膜厚と、そのチタンシリサイド膜
に接する導電性膜の膜内部応力との相関関係を考慮し
て、チタンシリサイド膜の厚さの上限を、導電性膜の膜
内部応力に対応して規定される値となるようにする。つ
まり、チタンシリサイド膜の厚さを、剥離させないよう
な導電性膜の膜内部応力に応じた値とする。これによ
り、チタンシリサイド膜とシリコンとの界面近傍に発生
する応力を低下させることができ、チタンシリサイド膜
の剥離を防止することが可能となる。
チタンシリサイド膜の膜厚と、そのチタンシリサイド膜
に接する導電性膜の膜内部応力との相関関係を考慮し
て、チタンシリサイド膜の厚さの上限を、導電性膜の膜
内部応力に対応して規定される値となるようにする。つ
まり、チタンシリサイド膜の厚さを、剥離させないよう
な導電性膜の膜内部応力に応じた値とする。これによ
り、チタンシリサイド膜とシリコンとの界面近傍に発生
する応力を低下させることができ、チタンシリサイド膜
の剥離を防止することが可能となる。
【００１０】ここで、上記のような半導体装置において
好ましくは、前記シリコン層は、前記絶縁膜および導電
性膜が積層される半導体装置のシリコン基板をなす。
好ましくは、前記シリコン層は、前記絶縁膜および導電
性膜が積層される半導体装置のシリコン基板をなす。
【００１１】また、コンタクトホ−ル内部における上記
シリコン基板の上方に多結晶シリコン層が堆積され、前
記チタンシリサイド膜がその多結晶シリコン層と導電性
膜との間に形成されているようにしてもよい。
シリコン基板の上方に多結晶シリコン層が堆積され、前
記チタンシリサイド膜がその多結晶シリコン層と導電性
膜との間に形成されているようにしてもよい。
【００１２】また上記半導体装置において、前記シリコ
ン基板上に多結晶シリコンからなるゲ−ト電極が設けら
れ、前記コンタクトホ−ルがそのゲ−ト電極の上面に設
けられているようにしてもよい。
ン基板上に多結晶シリコンからなるゲ−ト電極が設けら
れ、前記コンタクトホ−ルがそのゲ−ト電極の上面に設
けられているようにしてもよい。
【００１３】さらに本発明によれば、ＭＯＳトランジス
タの上部に情報蓄積用容量素子を配置したスタックド・
キャパシタ構造のメモリセルを備え、上記ＭＯＳトラン
ジスタの拡散層とビット線とを接続するコンタクトホ−
ル内部に多結晶シリコン層を堆積させるとともに、周辺
回路のＭＯＳトランジスタの拡散層に接続される電気配
線と前記ビット線とが同一のＷ／ＴｉＮ／Ｔｉの配線層
で構成されており、上記ビット線および電気配線がチタ
ンシリサイド膜を介して前記多結晶シリコン層および周
辺回路の拡散層にそれぞれ接続されている半導体装置に
おいて、前記チタンシリサイド膜の厚さの上限を、成膜
後における前記導電性膜の膜内部応力に対応して規定さ
れる値としたことを特徴とする半導体装置が提供され
る。
タの上部に情報蓄積用容量素子を配置したスタックド・
キャパシタ構造のメモリセルを備え、上記ＭＯＳトラン
ジスタの拡散層とビット線とを接続するコンタクトホ−
ル内部に多結晶シリコン層を堆積させるとともに、周辺
回路のＭＯＳトランジスタの拡散層に接続される電気配
線と前記ビット線とが同一のＷ／ＴｉＮ／Ｔｉの配線層
で構成されており、上記ビット線および電気配線がチタ
ンシリサイド膜を介して前記多結晶シリコン層および周
辺回路の拡散層にそれぞれ接続されている半導体装置に
おいて、前記チタンシリサイド膜の厚さの上限を、成膜
後における前記導電性膜の膜内部応力に対応して規定さ
れる値としたことを特徴とする半導体装置が提供され
る。
【００１４】また、上記のような半導体装置では、チタ
ンシリサイド膜の厚さｔ（ｎｍ）の上限を、成膜後にお
ける導電性膜の膜内部応力σ（ＭＰａ）により、 ｔ＝１５０−０．０３σ で規定される値とするのが好ましい。
ンシリサイド膜の厚さｔ（ｎｍ）の上限を、成膜後にお
ける導電性膜の膜内部応力σ（ＭＰａ）により、 ｔ＝１５０−０．０３σ で規定される値とするのが好ましい。
【００１５】さらに、前記コンタクトホールの穴径の上
限は、０．４μｍとするのが好ましい。
限は、０．４μｍとするのが好ましい。
【００１６】また、前述の目的を達成するため、シリコ
ン基板上に絶縁膜を設け、その絶縁膜にコンタクトホー
ルを開き、少なくともそのコンタクトホールの内部に前
記シリコン基板に当接するようにチタン膜を堆積させ、
そのチタン膜に当接するように導電性膜を堆積させた後
に、前記チタン膜および導電性膜を堆積させたシリコン
基板を熱処理し、前記チタン膜とシリコン基板との間の
シリサイド反応によってチタンシリサイド膜を形成する
半導体装置の製造方法において、前記チタン膜の厚さの
上限を、成膜後における前記導電性膜の膜内部応力に対
応して規定される値としたことを特徴とする半導体装置
の製造方法が提供される。
ン基板上に絶縁膜を設け、その絶縁膜にコンタクトホー
ルを開き、少なくともそのコンタクトホールの内部に前
記シリコン基板に当接するようにチタン膜を堆積させ、
そのチタン膜に当接するように導電性膜を堆積させた後
に、前記チタン膜および導電性膜を堆積させたシリコン
基板を熱処理し、前記チタン膜とシリコン基板との間の
シリサイド反応によってチタンシリサイド膜を形成する
半導体装置の製造方法において、前記チタン膜の厚さの
上限を、成膜後における前記導電性膜の膜内部応力に対
応して規定される値としたことを特徴とする半導体装置
の製造方法が提供される。
【００１７】このような本発明の半導体装置の製造方法
においては、チタン膜の膜厚と、その導電性膜の膜内部
応力との相関関係を考慮して、チタン膜の厚さの上限
を、導電性膜の膜内部応力に対応して規定される値とな
るようにする。つまり、チタン膜の厚さを、チタンシリ
サイド膜に剥離を生じさせないような導電性膜の膜内部
応力に応じた値とする。これにより、チタンシリサイド
膜とシリコンとの界面近傍に発生する応力を剥離発生応
力値以下にすることができ、チタンシリサイド膜の剥離
を防止することが可能となる。
においては、チタン膜の膜厚と、その導電性膜の膜内部
応力との相関関係を考慮して、チタン膜の厚さの上限
を、導電性膜の膜内部応力に対応して規定される値とな
るようにする。つまり、チタン膜の厚さを、チタンシリ
サイド膜に剥離を生じさせないような導電性膜の膜内部
応力に応じた値とする。これにより、チタンシリサイド
膜とシリコンとの界面近傍に発生する応力を剥離発生応
力値以下にすることができ、チタンシリサイド膜の剥離
を防止することが可能となる。
【００１８】上記のような半導体装置の製造方法では、
チタン膜の厚さｙ（ｎｍ）の上限を、成膜後における導
電性膜の膜内部応力σ（ＭＰａ）により、 ｙ＝６０−０．０１２σ で規定される値とするのが好ましい。
チタン膜の厚さｙ（ｎｍ）の上限を、成膜後における導
電性膜の膜内部応力σ（ＭＰａ）により、 ｙ＝６０−０．０１２σ で規定される値とするのが好ましい。
【００１９】また、本発明の半導体装置の製造方法にお
いても、前記コンタクトホールの穴径の上限を、０．４
μｍとするのが好ましい。
いても、前記コンタクトホールの穴径の上限を、０．４
μｍとするのが好ましい。
【００２０】
【発明の実施の形態】以下、本発明の第１の実施形態に
ついて図１から図５を参照しながら説明する。図１およ
び図２は、それぞれ、本実施形態の半導体装置における
コンタクト構造（コンタクトホール近傍の構造）及びそ
の製造方法を示す図である。
ついて図１から図５を参照しながら説明する。図１およ
び図２は、それぞれ、本実施形態の半導体装置における
コンタクト構造（コンタクトホール近傍の構造）及びそ
の製造方法を示す図である。
【００２１】本半導体装置は、図１に示すように、シリ
コン基板１と、シリコン基板１上に形成されたゲート酸
化膜１１及びゲート電極１２と、シリコン基板１表面に
形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４
にはコンタクトホール５が設けられている。また、シリ
コン基板１上には素子分離領域２、拡散層３ａ，３ｂが
形成され、コンタクトホール５内面、コンタクトホール
５底面の拡散層３ａ表面、および絶縁膜４の表面にはチ
タン膜７および導電性膜８が形成されている。さらにコ
ンタクトホール５内部では、拡散層３ａとチタン膜７と
の間にチタンシリサイド膜６が形成され、拡散層３ａと
導電性膜（例えばＴｉＮ膜など）８とがチタンシリサイ
ド膜６を介して接続された構成となっている。
コン基板１と、シリコン基板１上に形成されたゲート酸
化膜１１及びゲート電極１２と、シリコン基板１表面に
形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４
にはコンタクトホール５が設けられている。また、シリ
コン基板１上には素子分離領域２、拡散層３ａ，３ｂが
形成され、コンタクトホール５内面、コンタクトホール
５底面の拡散層３ａ表面、および絶縁膜４の表面にはチ
タン膜７および導電性膜８が形成されている。さらにコ
ンタクトホール５内部では、拡散層３ａとチタン膜７と
の間にチタンシリサイド膜６が形成され、拡散層３ａと
導電性膜（例えばＴｉＮ膜など）８とがチタンシリサイ
ド膜６を介して接続された構成となっている。
【００２２】図１に示した半導体装置のコンタクト構造
は、図２に示す製造方法により製造される。すなわち、 （１）シリコン基板１上に素子分離領域２を形成し、シ
リコン基板１の露出部にゲート酸化膜１１及びゲート電
極１２を形成する。次に、ゲート電極１２と素子分離領
域２をマスクにしてシリコン基板１に不純物を注入し、
拡散層３ａ，３ｂを形成する。この様子を図２（ａ）に
断面図で示す。
は、図２に示す製造方法により製造される。すなわち、 （１）シリコン基板１上に素子分離領域２を形成し、シ
リコン基板１の露出部にゲート酸化膜１１及びゲート電
極１２を形成する。次に、ゲート電極１２と素子分離領
域２をマスクにしてシリコン基板１に不純物を注入し、
拡散層３ａ，３ｂを形成する。この様子を図２（ａ）に
断面図で示す。
【００２３】（２）上記のような各素子を形成したシリ
コン基板１上面に、例えば酸化シリコンからなる絶縁膜
４を形成する。そして、絶縁膜４にコンタクトホール５
を設ける。この様子を図２（ｂ）に断面図で示す。な
お、コンタクトホール５の穴径の上限は０．４μｍとす
ることが好ましい。
コン基板１上面に、例えば酸化シリコンからなる絶縁膜
４を形成する。そして、絶縁膜４にコンタクトホール５
を設ける。この様子を図２（ｂ）に断面図で示す。な
お、コンタクトホール５の穴径の上限は０．４μｍとす
ることが好ましい。
【００２４】（３）絶縁膜４上面、コンタクトホール５
内部の絶縁膜４の側壁、およびコンタクトホール底面の
拡散層３ａ上面に接するようにチタン膜７を堆積し、さ
らにこのチタン膜７に接するように導電性膜８を堆積す
る。この様子を図２（ｃ）に断面図で示す。
内部の絶縁膜４の側壁、およびコンタクトホール底面の
拡散層３ａ上面に接するようにチタン膜７を堆積し、さ
らにこのチタン膜７に接するように導電性膜８を堆積す
る。この様子を図２（ｃ）に断面図で示す。
【００２５】（４）上記の後、熱処理を行ってチタン膜
７と拡散層３ａのシリコンとをシリサイド反応させ、チ
タン膜７と拡散層３ａの界面にチタンシリサイド膜６を
形成する。この様子を図２（ｄ）に断面図で示す。な
お、シリサイド反応をさせるための熱処理温度は、５５
０℃以上であることが好ましい。
７と拡散層３ａのシリコンとをシリサイド反応させ、チ
タン膜７と拡散層３ａの界面にチタンシリサイド膜６を
形成する。この様子を図２（ｄ）に断面図で示す。な
お、シリサイド反応をさせるための熱処理温度は、５５
０℃以上であることが好ましい。
【００２６】上記（１）から（４）の工程の後、所望の
工程（図示は省略した）を行うことにより半導体装置が
完成される。例えば、一層目の配線および絶縁膜を形成
した後、必要に応じて二層目以降の配線および絶縁膜の
形成が行われ、ＭＯＳトランジスタ構造等が完成する。
工程（図示は省略した）を行うことにより半導体装置が
完成される。例えば、一層目の配線および絶縁膜を形成
した後、必要に応じて二層目以降の配線および絶縁膜の
形成が行われ、ＭＯＳトランジスタ構造等が完成する。
【００２７】但し、半導体装置の製造手順は、上記の説
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使
用することが可能である。
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使
用することが可能である。
【００２８】ここで、チタン膜７の膜厚ｙ（ｎｍ）の上
限は、チタン膜７に接する導電性膜８の膜内部応力σ
（ＭＰａ）を用いて、 ｙ＝６０−０．０１２σ で規定される値とする。例えば、導電性膜８が１０００
ＭＰａの膜内部応力（引張り応力）を持つ場合には、チ
タン膜７の厚さを約５０ｎｍ以下とする。この厚さ５０
ｎｍ以下のチタン膜７をシリサイド反応させることによ
り、チタンシリサイド６の膜厚は１２５ｎｍ以下とな
る。これは、理論的に、チタン膜７の厚さを１とする
と、厚さ約２．３のシリコンが消費され、厚さ約２．５
のチタンシリサイド膜６が形成されるからである。
限は、チタン膜７に接する導電性膜８の膜内部応力σ
（ＭＰａ）を用いて、 ｙ＝６０−０．０１２σ で規定される値とする。例えば、導電性膜８が１０００
ＭＰａの膜内部応力（引張り応力）を持つ場合には、チ
タン膜７の厚さを約５０ｎｍ以下とする。この厚さ５０
ｎｍ以下のチタン膜７をシリサイド反応させることによ
り、チタンシリサイド６の膜厚は１２５ｎｍ以下とな
る。これは、理論的に、チタン膜７の厚さを１とする
と、厚さ約２．３のシリコンが消費され、厚さ約２．５
のチタンシリサイド膜６が形成されるからである。
【００２９】次に、本実施形態の作用効果を、図３〜図
５を参照しながら説明する。図３はシリサイド反応に伴
うチタンシリサイド膜６の膜内部応力（実験における測
定値）を示す図である。図３からわかるように、熱処理
温度が５５０℃以上になると、膜内部応力が急激に増加
する。これは、５５０℃以上でシリサイド反応が生じる
ためであり、チタンシリサイド膜６内部には最大で１０
００ＭＰａの引張り応力が発生することが、実験的に明
らかである。
５を参照しながら説明する。図３はシリサイド反応に伴
うチタンシリサイド膜６の膜内部応力（実験における測
定値）を示す図である。図３からわかるように、熱処理
温度が５５０℃以上になると、膜内部応力が急激に増加
する。これは、５５０℃以上でシリサイド反応が生じる
ためであり、チタンシリサイド膜６内部には最大で１０
００ＭＰａの引張り応力が発生することが、実験的に明
らかである。
【００３０】図４は、図３より求められた発生応力の最
大値１０００ＭＰａと、コンタクト構造を考慮し、有限
要素法によって、チタンシリサイドとシリコンの界面に
発生する応力（せん断応力）を解析した結果を示す図で
ある。図４からわかるように、チタンシリサイド膜６の
膜厚増加に伴い、またチタンシリサイド膜６に接する導
電性膜８の内部応力の増加に伴い、界面に発生する応力
は増加する。チタンシリサイド膜６の剥離を生じさせな
いためには、上記界面に発生する応力が剥離発生の臨界
応力値以下になるように、チタンシリサイド膜６の膜厚
及び導電性膜８の膜内部応力を設計（規定）すればよ
い。
大値１０００ＭＰａと、コンタクト構造を考慮し、有限
要素法によって、チタンシリサイドとシリコンの界面に
発生する応力（せん断応力）を解析した結果を示す図で
ある。図４からわかるように、チタンシリサイド膜６の
膜厚増加に伴い、またチタンシリサイド膜６に接する導
電性膜８の内部応力の増加に伴い、界面に発生する応力
は増加する。チタンシリサイド膜６の剥離を生じさせな
いためには、上記界面に発生する応力が剥離発生の臨界
応力値以下になるように、チタンシリサイド膜６の膜厚
及び導電性膜８の膜内部応力を設計（規定）すればよ
い。
【００３１】図５は、チタンシリサイド膜６の剥離を生
じさせないためのチタンシリサイド膜６の膜厚と導電性
膜（ＴｉＮ膜）８の膜内部応力との関係を示す図であ
る。図５からわかるように、導電性膜８の膜内部応力が
小さいほど、剥離の生じないチタンシリサイド膜６の限
界の膜厚は厚くなる。この時、チタンシリサイド膜６の
限界膜厚ｔ（ｎｍ）と、導電性膜８の膜内部応力σ（Ｍ
Ｐａ）との関係は、 ｔ＝１５０−０．０３σ で示されることが実験及び解析により明らかになった。
このことから、チタン膜７からチタンシリサイド膜６へ
の反応を考慮すると、堆積させるチタン膜７の膜厚ｙ
（ｎｍ）と導電性膜の膜内部応力σ（ＭＰａ）との関係
は、前述のように、 ｙ＝６０−０．０１２σ で示されることになる。つまり、チタンシリサイド膜６
の剥離を防止するためには、シリコン上（拡散層３ａ
上）に堆積させるチタン膜７の膜厚ｙの上限を、導電性
膜８の内部応力σ（ＭＰａ）に応じて上式で決定される
値とする必要がある。また、導電性膜８の膜内部応力
は、たとえばＸ線回折を用いて結晶格子の歪み（すなわ
ち結晶の格子定数）を測定することにより容易に求める
ことができる。
じさせないためのチタンシリサイド膜６の膜厚と導電性
膜（ＴｉＮ膜）８の膜内部応力との関係を示す図であ
る。図５からわかるように、導電性膜８の膜内部応力が
小さいほど、剥離の生じないチタンシリサイド膜６の限
界の膜厚は厚くなる。この時、チタンシリサイド膜６の
限界膜厚ｔ（ｎｍ）と、導電性膜８の膜内部応力σ（Ｍ
Ｐａ）との関係は、 ｔ＝１５０−０．０３σ で示されることが実験及び解析により明らかになった。
このことから、チタン膜７からチタンシリサイド膜６へ
の反応を考慮すると、堆積させるチタン膜７の膜厚ｙ
（ｎｍ）と導電性膜の膜内部応力σ（ＭＰａ）との関係
は、前述のように、 ｙ＝６０−０．０１２σ で示されることになる。つまり、チタンシリサイド膜６
の剥離を防止するためには、シリコン上（拡散層３ａ
上）に堆積させるチタン膜７の膜厚ｙの上限を、導電性
膜８の内部応力σ（ＭＰａ）に応じて上式で決定される
値とする必要がある。また、導電性膜８の膜内部応力
は、たとえばＸ線回折を用いて結晶格子の歪み（すなわ
ち結晶の格子定数）を測定することにより容易に求める
ことができる。
【００３２】ところで、チタンシリサイド膜を介した導
電性膜とシリコンとのコンタクト抵抗は、チタンシリサ
イド膜の膜厚が２０ｎｍ以下になると上昇することが経
験的に確認されており、そのためにチタンシリサイド膜
６の膜厚を２０ｎｍ以上とする必要がある。チタンシリ
サイド膜６の膜厚が２０ｎｍの場合、剥離を生じさせな
い導電性膜８の膜内部応力は図５より４３００ＭＰａと
なり、従って低コンタクト抵抗で、かつ剥離が生じるこ
とのないコンタクト構造を実現するためには、導電性膜
８の内部応力は４３００ＭＰａ以下でなければならない
ことになる。特に、低抵抗化を促進するためには、導電
性膜８の膜内部応力σを１０００ＭＰａ以下とし、堆積
させるチタン膜７の膜厚を５０ｎｍ程度として、形成す
るチタンシリサイド膜６の膜厚を１２５ｎｍ程度確保す
ることが好ましい。
電性膜とシリコンとのコンタクト抵抗は、チタンシリサ
イド膜の膜厚が２０ｎｍ以下になると上昇することが経
験的に確認されており、そのためにチタンシリサイド膜
６の膜厚を２０ｎｍ以上とする必要がある。チタンシリ
サイド膜６の膜厚が２０ｎｍの場合、剥離を生じさせな
い導電性膜８の膜内部応力は図５より４３００ＭＰａと
なり、従って低コンタクト抵抗で、かつ剥離が生じるこ
とのないコンタクト構造を実現するためには、導電性膜
８の内部応力は４３００ＭＰａ以下でなければならない
ことになる。特に、低抵抗化を促進するためには、導電
性膜８の膜内部応力σを１０００ＭＰａ以下とし、堆積
させるチタン膜７の膜厚を５０ｎｍ程度として、形成す
るチタンシリサイド膜６の膜厚を１２５ｎｍ程度確保す
ることが好ましい。
【００３３】以上のような本実施形態によれば、チタン
膜７およびチタンシリサイド膜６の厚さの上限を、導電
性膜８の膜内部応力に対応して規定される値となるよう
にするので、チタンシリサイド膜６とシリコン基板１上
の拡散層３ａとの界面近傍に発生する応力を剥離発生応
力値以下にすることができ、従ってチタンシリサイド膜
６の剥離を防止することができる。
膜７およびチタンシリサイド膜６の厚さの上限を、導電
性膜８の膜内部応力に対応して規定される値となるよう
にするので、チタンシリサイド膜６とシリコン基板１上
の拡散層３ａとの界面近傍に発生する応力を剥離発生応
力値以下にすることができ、従ってチタンシリサイド膜
６の剥離を防止することができる。
【００３４】なお、上記では、シリサイド反応に使用さ
れなかった未反応のチタン膜７が導電性膜８とチタンシ
リサイド膜６の間に存在している場合を説明したが、必
ずしも未反応のチタン膜が存在する必要はなく、全ての
チタン膜をシリサイド反応に使用してチタンシリサイド
膜６と導電性膜８とが直接接するような構成としても構
わない。さらに、チタン膜７としては、チタン以外の成
分を含有するものであってもよい。
れなかった未反応のチタン膜７が導電性膜８とチタンシ
リサイド膜６の間に存在している場合を説明したが、必
ずしも未反応のチタン膜が存在する必要はなく、全ての
チタン膜をシリサイド反応に使用してチタンシリサイド
膜６と導電性膜８とが直接接するような構成としても構
わない。さらに、チタン膜７としては、チタン以外の成
分を含有するものであってもよい。
【００３５】次に、本発明の第２の実施形態について図
６から図８を参照しながら説明する。図６および図７
は、それぞれ、本実施形態の半導体装置におけるコンタ
クト構造（コンタクトホール近傍の構造）及びその製造
方法を示す図であり、図８は図６の変形例である。但
し、簡単のため、図６から図８において、図１および図
２と同等の部材には同じ符号を付してある。
６から図８を参照しながら説明する。図６および図７
は、それぞれ、本実施形態の半導体装置におけるコンタ
クト構造（コンタクトホール近傍の構造）及びその製造
方法を示す図であり、図８は図６の変形例である。但
し、簡単のため、図６から図８において、図１および図
２と同等の部材には同じ符号を付してある。
【００３６】本半導体装置は、図６に示すように、シリ
コン基板１と、シリコン基板１上に形成されたゲート酸
化膜１１及びゲート電極１２と、シリコン基板１表面に
形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４
にはコンタクトホール５が設けられている。また、シリ
コン基板１上には素子分離領域２、拡散層３ａ，３ｂが
形成され、コンタクトホール５内部の拡散層３ａ上に多
結晶シリコン１０が堆積され、コンタクトホール５内
面、コンタクトホール５底面の多結晶シリコン１０表
面、および絶縁膜４の表面にはチタン膜７および導電性
膜８が形成されている。さらにコンタクトホール５内部
では、多結晶シリコン１０とチタン膜７との間にチタン
シリサイド膜６が形成され、多結晶シリコン１０と導電
性膜８とがチタンシリサイド膜６を介して接続された構
成となっている。
コン基板１と、シリコン基板１上に形成されたゲート酸
化膜１１及びゲート電極１２と、シリコン基板１表面に
形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４
にはコンタクトホール５が設けられている。また、シリ
コン基板１上には素子分離領域２、拡散層３ａ，３ｂが
形成され、コンタクトホール５内部の拡散層３ａ上に多
結晶シリコン１０が堆積され、コンタクトホール５内
面、コンタクトホール５底面の多結晶シリコン１０表
面、および絶縁膜４の表面にはチタン膜７および導電性
膜８が形成されている。さらにコンタクトホール５内部
では、多結晶シリコン１０とチタン膜７との間にチタン
シリサイド膜６が形成され、多結晶シリコン１０と導電
性膜８とがチタンシリサイド膜６を介して接続された構
成となっている。
【００３７】図６に示した半導体装置のコンタクト構造
は、図７に示す製造方法により製造される。すなわち、 （５）シリコン基板１上に素子分離領域２を形成し、シ
リコン基板１の露出部にゲート酸化膜１１及びゲート電
極１２を形成する。次に、ゲート電極１２と素子分離領
域２をマスクにしてシリコン基板１に不純物を注入し、
拡散層３ａ，３ｂを形成する。この様子を図７（ａ）に
断面図で示す。
は、図７に示す製造方法により製造される。すなわち、 （５）シリコン基板１上に素子分離領域２を形成し、シ
リコン基板１の露出部にゲート酸化膜１１及びゲート電
極１２を形成する。次に、ゲート電極１２と素子分離領
域２をマスクにしてシリコン基板１に不純物を注入し、
拡散層３ａ，３ｂを形成する。この様子を図７（ａ）に
断面図で示す。
【００３８】（６）上記のような各素子を形成したシリ
コン基板１上面に、例えば酸化シリコンからなる絶縁膜
４を形成し、絶縁膜４にコンタクトホール５を設ける。
そして、絶縁膜４上面、コンタクトホール５内部の絶縁
膜４側壁、およびコンタクトホール５底面の拡散層３ａ
上面に接するように、例えばＣＶＤ法（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長
法）により多結晶シリコン１０を堆積し、コンタクトホ
ール５内部を多結晶シリコンによって埋める。その後、
絶縁膜４上面に堆積した余分な多結晶シリコンをエッチ
ングなどによって除去する。この段階では、図７（ｂ）
に断面図で示すように、多結晶シリコン１０がコンタク
トホール５内部に堆積した状態となる。なお、コンタク
トホール５の穴径の上限は０．４μｍとすることが好ま
しい。
コン基板１上面に、例えば酸化シリコンからなる絶縁膜
４を形成し、絶縁膜４にコンタクトホール５を設ける。
そして、絶縁膜４上面、コンタクトホール５内部の絶縁
膜４側壁、およびコンタクトホール５底面の拡散層３ａ
上面に接するように、例えばＣＶＤ法（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長
法）により多結晶シリコン１０を堆積し、コンタクトホ
ール５内部を多結晶シリコンによって埋める。その後、
絶縁膜４上面に堆積した余分な多結晶シリコンをエッチ
ングなどによって除去する。この段階では、図７（ｂ）
に断面図で示すように、多結晶シリコン１０がコンタク
トホール５内部に堆積した状態となる。なお、コンタク
トホール５の穴径の上限は０．４μｍとすることが好ま
しい。
【００３９】（７）絶縁膜４上面、コンタクトホール５
内部の絶縁膜４の側壁、およびコンタクトホール底面の
多結晶シリコン１０上面に接するようにチタン膜７を堆
積し、さらにこのチタン膜７に接するように導電性膜８
を堆積する。この様子を図７（ｃ）に断面図で示す。
内部の絶縁膜４の側壁、およびコンタクトホール底面の
多結晶シリコン１０上面に接するようにチタン膜７を堆
積し、さらにこのチタン膜７に接するように導電性膜８
を堆積する。この様子を図７（ｃ）に断面図で示す。
【００４０】（８）上記の後、熱処理を行ってチタン膜
７と多結晶シリコン１０のシリコンとをシリサイド反応
させ、チタン膜７と多結晶シリコン１０の界面にチタン
シリサイド膜６を形成する。この様子を図７（ｄ）に断
面図で示す。なお、シリサイド反応をさせるための熱処
理温度は、５５０℃以上であることが好ましい。
７と多結晶シリコン１０のシリコンとをシリサイド反応
させ、チタン膜７と多結晶シリコン１０の界面にチタン
シリサイド膜６を形成する。この様子を図７（ｄ）に断
面図で示す。なお、シリサイド反応をさせるための熱処
理温度は、５５０℃以上であることが好ましい。
【００４１】上記（５）から（８）の工程の後、所望の
工程（図示は省略した）を行うことにより半導体装置が
完成される。例えば、一層目の配線および絶縁膜を形成
した後、必要に応じて二層目以降の配線および絶縁膜の
形成が行われ、ＭＯＳトランジスタ構造等が完成する。
工程（図示は省略した）を行うことにより半導体装置が
完成される。例えば、一層目の配線および絶縁膜を形成
した後、必要に応じて二層目以降の配線および絶縁膜の
形成が行われ、ＭＯＳトランジスタ構造等が完成する。
【００４２】但し、半導体装置の製造手順は、上記の説
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使
用することが可能である。
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使
用することが可能である。
【００４３】この時も、第１の実施形態と同様に、チタ
ン膜７の膜厚ｙ（ｎｍ）の上限を、チタン膜７に接する
導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（Ｍ
Ｐａ）を用いて、 ｙ＝６０−０．０１２σ で規定される値とし、また、この時のチタンシリサイド
膜６の膜厚ｔ（ｎｍ）の上限を、導電性膜８の膜内部応
力σ（ＭＰａ）を用いて、 ｔ＝１５０−０．０３σ で規定される値とする。
ン膜７の膜厚ｙ（ｎｍ）の上限を、チタン膜７に接する
導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（Ｍ
Ｐａ）を用いて、 ｙ＝６０−０．０１２σ で規定される値とし、また、この時のチタンシリサイド
膜６の膜厚ｔ（ｎｍ）の上限を、導電性膜８の膜内部応
力σ（ＭＰａ）を用いて、 ｔ＝１５０−０．０３σ で規定される値とする。
【００４４】本実施形態の変形例として、図８に示すよ
うな構成も実現可能である。即ち、図６に示した半導体
装置の導電性膜（例えばＴｉＮ膜など）８の上に、さら
にタングステン（Ｗ）膜９を積層し、チタン膜７、導電
性膜８、およびタングステン膜９によって３層構造の電
気配線１３を構成するようにしたものである。
うな構成も実現可能である。即ち、図６に示した半導体
装置の導電性膜（例えばＴｉＮ膜など）８の上に、さら
にタングステン（Ｗ）膜９を積層し、チタン膜７、導電
性膜８、およびタングステン膜９によって３層構造の電
気配線１３を構成するようにしたものである。
【００４５】以上のような本実施形態によれば、第１の
実施形態と同様の作用効果が得られ、チタンシリサイド
膜６の剥離を防止することができる。また、本実施形態
では、多結晶シリコン１０を堆積させる工程が必要にな
るものの、コンタクトホール５が多結晶シリコン１０で
埋められてその深さが浅くなり、次の工程であるチタン
膜７および導電性膜８の堆積が容易になるという効果も
得られる。
実施形態と同様の作用効果が得られ、チタンシリサイド
膜６の剥離を防止することができる。また、本実施形態
では、多結晶シリコン１０を堆積させる工程が必要にな
るものの、コンタクトホール５が多結晶シリコン１０で
埋められてその深さが浅くなり、次の工程であるチタン
膜７および導電性膜８の堆積が容易になるという効果も
得られる。
【００４６】なお、本実施形態においても、必ずしも未
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜６と導
電性膜８とが直接接するような構成としても構わない
し、チタン膜７がチタン以外の成分を含有していてもよ
い。
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜６と導
電性膜８とが直接接するような構成としても構わない
し、チタン膜７がチタン以外の成分を含有していてもよ
い。
【００４７】次に、本発明の第３の実施形態について図
９および図１０を参照しながら説明する。本実施形態
は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）トランジスタのゲート電極のコンタクト
構造に関するものであって、図９および図１０は、それ
ぞれ、本実施形態の半導体装置におけるコンタクト構造
（コンタクトホール近傍の構造）及びその製造方法を示
す図である。但し、簡単のため、図９および図１０にお
いて、図１および図２と同等の部材には同じ符号を付し
てある。
９および図１０を参照しながら説明する。本実施形態
は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）トランジスタのゲート電極のコンタクト
構造に関するものであって、図９および図１０は、それ
ぞれ、本実施形態の半導体装置におけるコンタクト構造
（コンタクトホール近傍の構造）及びその製造方法を示
す図である。但し、簡単のため、図９および図１０にお
いて、図１および図２と同等の部材には同じ符号を付し
てある。
【００４８】本半導体装置は、図９に示すように、シリ
コン基板１と、シリコン基板１上に形成されたゲート酸
化膜１１及びゲート電極１２と、シリコン基板１表面に
形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４
のゲート電極１２上にはコンタクトホール５が設けられ
ている。また、コンタクトホール５内面、コンタクトホ
ール５底面のゲート電極１２表面、および絶縁膜４の表
面にはチタン膜７および導電性膜８が形成されている。
さらにコンタクトホール５内部では、拡散層３ａとチタ
ン膜７との間にチタンシリサイド膜６が形成され、ゲー
ト電極１２と導電性膜（例えばＴｉＮ膜など）８とがチ
タンシリサイド膜６を介して接続された構成となってい
る。
コン基板１と、シリコン基板１上に形成されたゲート酸
化膜１１及びゲート電極１２と、シリコン基板１表面に
形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４
のゲート電極１２上にはコンタクトホール５が設けられ
ている。また、コンタクトホール５内面、コンタクトホ
ール５底面のゲート電極１２表面、および絶縁膜４の表
面にはチタン膜７および導電性膜８が形成されている。
さらにコンタクトホール５内部では、拡散層３ａとチタ
ン膜７との間にチタンシリサイド膜６が形成され、ゲー
ト電極１２と導電性膜（例えばＴｉＮ膜など）８とがチ
タンシリサイド膜６を介して接続された構成となってい
る。
【００４９】図９に示した半導体装置のコンタクト構造
は、図１０に示す製造方法により製造される。すなわ
ち、 （９）シリコン基板１上に約１５ｎｍの厚さのシリコン
酸化膜を形成し、続いてシリコン酸化膜上にＣＶＤ法等
により多結晶シリコン膜を形成し、フォトリソグラフィ
ー法でレジストパターンを形成し、そのレジストパター
ンをマスクにしてドライエッチング法により多結晶シリ
コン膜とシリコン酸化膜をパターン化してゲ−ト酸化膜
１１及び多結晶シリコンよりなるゲート電極１２を形成
する。この様子を図１０（ａ）に断面図で示す。
は、図１０に示す製造方法により製造される。すなわ
ち、 （９）シリコン基板１上に約１５ｎｍの厚さのシリコン
酸化膜を形成し、続いてシリコン酸化膜上にＣＶＤ法等
により多結晶シリコン膜を形成し、フォトリソグラフィ
ー法でレジストパターンを形成し、そのレジストパター
ンをマスクにしてドライエッチング法により多結晶シリ
コン膜とシリコン酸化膜をパターン化してゲ−ト酸化膜
１１及び多結晶シリコンよりなるゲート電極１２を形成
する。この様子を図１０（ａ）に断面図で示す。
【００５０】（１０）シリコン基板１上面に、例えば酸
化シリコンからなる絶縁膜４を形成する。そして、絶縁
膜４にゲート電極１２まで達するコンタクトホール５を
設ける。この様子を図１０（ｂ）に断面図で示す。な
お、コンタクトホール５の穴径の上限は０．４μｍとす
ることが好ましい。
化シリコンからなる絶縁膜４を形成する。そして、絶縁
膜４にゲート電極１２まで達するコンタクトホール５を
設ける。この様子を図１０（ｂ）に断面図で示す。な
お、コンタクトホール５の穴径の上限は０．４μｍとす
ることが好ましい。
【００５１】（１１）絶縁膜４上面、コンタクトホール
５内部の絶縁膜４の側壁、およびコンタクトホール底面
のゲート電極１２上面に接するようにチタン膜７を堆積
し、さらにこのチタン膜７に接するように導電性膜８を
堆積する。この様子を図１０（ｃ）に断面図で示す。
５内部の絶縁膜４の側壁、およびコンタクトホール底面
のゲート電極１２上面に接するようにチタン膜７を堆積
し、さらにこのチタン膜７に接するように導電性膜８を
堆積する。この様子を図１０（ｃ）に断面図で示す。
【００５２】（１２）上記の後、熱処理を行ってチタン
膜７とゲート電極１２のシリコンとをシリサイド反応さ
せ、チタン膜７とゲート電極１２の界面にチタンシリサ
イド膜６を形成する。この様子を図１０（ｄ）に断面図
で示す。なお、シリサイド反応をさせるための熱処理温
度は、５５０℃以上であることが好ましい。
膜７とゲート電極１２のシリコンとをシリサイド反応さ
せ、チタン膜７とゲート電極１２の界面にチタンシリサ
イド膜６を形成する。この様子を図１０（ｄ）に断面図
で示す。なお、シリサイド反応をさせるための熱処理温
度は、５５０℃以上であることが好ましい。
【００５３】上記（９）から（１２）の工程の後、所望
の工程（図示は省略した）を行うことにより半導体装置
が完成される。例えば、一層目の配線および絶縁膜を形
成した後、必要に応じて二層目以降の配線および絶縁膜
の形成が行われ、ＭＯＳトランジスタ構造等が完成す
る。
の工程（図示は省略した）を行うことにより半導体装置
が完成される。例えば、一層目の配線および絶縁膜を形
成した後、必要に応じて二層目以降の配線および絶縁膜
の形成が行われ、ＭＯＳトランジスタ構造等が完成す
る。
【００５４】但し、半導体装置の製造手順は、上記の説
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使
用することが可能である。
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使
用することが可能である。
【００５５】この時も、第１の実施形態と同様に、チタ
ン膜７の膜厚ｙ（ｎｍ）の上限、およびチタンシリサイ
ド膜６の膜厚ｔ（ｎｍ）の上限を、チタン膜７に接する
導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（Ｍ
Ｐａ）を用いて、前述の式で規定される値とする。この
ような本実施形態によれば、第１の実施形態と同様の作
用効果が得られ、チタンシリサイド膜６の剥離を防止す
ることができる。
ン膜７の膜厚ｙ（ｎｍ）の上限、およびチタンシリサイ
ド膜６の膜厚ｔ（ｎｍ）の上限を、チタン膜７に接する
導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（Ｍ
Ｐａ）を用いて、前述の式で規定される値とする。この
ような本実施形態によれば、第１の実施形態と同様の作
用効果が得られ、チタンシリサイド膜６の剥離を防止す
ることができる。
【００５６】なお、本実施形態においても、必ずしも未
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜６と導
電性膜８とが直接接するような構成としても構わない
し、チタン膜７がチタン以外の成分を含有していてもよ
い。
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜６と導
電性膜８とが直接接するような構成としても構わない
し、チタン膜７がチタン以外の成分を含有していてもよ
い。
【００５７】次に、本発明の第４の実施形態について図
１１および図１２を参照しながら説明する。本実施形態
は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）トランジスタのゲート電極のコンタクト
構造に関するものであって、図１１および図１２は、そ
れぞれ、本実施形態の半導体装置におけるコンタクト構
造（コンタクトホール近傍の構造）及びその製造方法を
示す図である。但し、簡単のため、図１１および図１２
において、図１および図２と同等の部材には同じ符号を
付してある。
１１および図１２を参照しながら説明する。本実施形態
は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）トランジスタのゲート電極のコンタクト
構造に関するものであって、図１１および図１２は、そ
れぞれ、本実施形態の半導体装置におけるコンタクト構
造（コンタクトホール近傍の構造）及びその製造方法を
示す図である。但し、簡単のため、図１１および図１２
において、図１および図２と同等の部材には同じ符号を
付してある。
【００５８】本半導体装置は、図１１に示すように、シ
リコン基板１と、シリコン基板１上に形成されたゲート
酸化膜１１及びゲート電極１２と、シリコン基板１表面
に形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜
４のゲート電極１２上にはコンタクトホール５が設けら
れている。また、コンタクトホール５内部のゲート電極
１２上に多結晶シリコン１０が堆積され、コンタクトホ
ール５内面、コンタクトホール５底面の多結晶シリコン
１０表面、および絶縁膜４の表面にはチタン膜７および
導電性膜８が形成されている。さらにコンタクトホール
５内部では、多結晶シリコン１０とチタン膜７との間に
チタンシリサイド膜６が形成され、多結晶シリコン１０
と導電性膜（例えばＴｉＮ膜など）８とがチタンシリサ
イド膜６を介して接続された構成となっている。
リコン基板１と、シリコン基板１上に形成されたゲート
酸化膜１１及びゲート電極１２と、シリコン基板１表面
に形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜
４のゲート電極１２上にはコンタクトホール５が設けら
れている。また、コンタクトホール５内部のゲート電極
１２上に多結晶シリコン１０が堆積され、コンタクトホ
ール５内面、コンタクトホール５底面の多結晶シリコン
１０表面、および絶縁膜４の表面にはチタン膜７および
導電性膜８が形成されている。さらにコンタクトホール
５内部では、多結晶シリコン１０とチタン膜７との間に
チタンシリサイド膜６が形成され、多結晶シリコン１０
と導電性膜（例えばＴｉＮ膜など）８とがチタンシリサ
イド膜６を介して接続された構成となっている。
【００５９】図１１に示した半導体装置のコンタクト構
造は、図１２に示す製造方法により製造される。すなわ
ち、 （１３）シリコン基板１上に約１５ｎｍの厚さのシリコ
ン酸化膜を形成し、続いてシリコン酸化膜上にＣＶＤ法
等により多結晶シリコン膜を形成し、フォトリソグラフ
ィー法でレジストパターンを形成し、そのレジストパタ
ーンをマスクにしてドライエッチング法により多結晶シ
リコン膜とシリコン酸化膜をパターン化してゲ−ト酸化
膜１１及び多結晶シリコンよりなるゲート電極１２を形
成する。この様子を図１２（ａ）に断面図で示す。
造は、図１２に示す製造方法により製造される。すなわ
ち、 （１３）シリコン基板１上に約１５ｎｍの厚さのシリコ
ン酸化膜を形成し、続いてシリコン酸化膜上にＣＶＤ法
等により多結晶シリコン膜を形成し、フォトリソグラフ
ィー法でレジストパターンを形成し、そのレジストパタ
ーンをマスクにしてドライエッチング法により多結晶シ
リコン膜とシリコン酸化膜をパターン化してゲ−ト酸化
膜１１及び多結晶シリコンよりなるゲート電極１２を形
成する。この様子を図１２（ａ）に断面図で示す。
【００６０】（１４）シリコン基板１上面に、例えば酸
化シリコンからなる絶縁膜４を形成し、絶縁膜４にゲー
ト電極１２まで達するコンタクトホール５を設ける。そ
して、絶縁膜４上面、コンタクトホール５内部の絶縁膜
４側壁、およびコンタクトホール５底面の拡散層３ａ上
面に接するように、例えばＣＶＤ法により多結晶シリコ
ン１０を堆積し、コンタクトホール５内部を多結晶シリ
コンによって埋める。その後、絶縁膜４上面に堆積した
余分な多結晶シリコンをエッチングなどによって除去す
る。この段階では、図１２（ｂ）に断面図で示すよう
に、多結晶シリコン１０がコンタクトホール５内部に堆
積した状態となる。なお、コンタクトホール５の穴径の
上限は０．４μｍとすることが好ましい。
化シリコンからなる絶縁膜４を形成し、絶縁膜４にゲー
ト電極１２まで達するコンタクトホール５を設ける。そ
して、絶縁膜４上面、コンタクトホール５内部の絶縁膜
４側壁、およびコンタクトホール５底面の拡散層３ａ上
面に接するように、例えばＣＶＤ法により多結晶シリコ
ン１０を堆積し、コンタクトホール５内部を多結晶シリ
コンによって埋める。その後、絶縁膜４上面に堆積した
余分な多結晶シリコンをエッチングなどによって除去す
る。この段階では、図１２（ｂ）に断面図で示すよう
に、多結晶シリコン１０がコンタクトホール５内部に堆
積した状態となる。なお、コンタクトホール５の穴径の
上限は０．４μｍとすることが好ましい。
【００６１】（１５）絶縁膜４上面、コンタクトホール
５内部の絶縁膜４の側壁、およびコンタクトホール底面
の多結晶シリコン１０上面に接するようにチタン膜７を
堆積し、さらにこのチタン膜７に接するように導電性膜
８を堆積する。この様子を図１２（ｃ）に断面図で示
す。
５内部の絶縁膜４の側壁、およびコンタクトホール底面
の多結晶シリコン１０上面に接するようにチタン膜７を
堆積し、さらにこのチタン膜７に接するように導電性膜
８を堆積する。この様子を図１２（ｃ）に断面図で示
す。
【００６２】（１６）上記の後、熱処理を行ってチタン
膜７と多結晶シリコン１０のシリコンとをシリサイド反
応させ、チタン膜７と多結晶シリコン１０の界面にチタ
ンシリサイド膜６を形成する。この様子を図１２（ｄ）
に断面図で示す。なお、シリサイド反応をさせるための
熱処理温度は、５５０℃以上であることが好ましい。
膜７と多結晶シリコン１０のシリコンとをシリサイド反
応させ、チタン膜７と多結晶シリコン１０の界面にチタ
ンシリサイド膜６を形成する。この様子を図１２（ｄ）
に断面図で示す。なお、シリサイド反応をさせるための
熱処理温度は、５５０℃以上であることが好ましい。
【００６３】上記（１３）から（１６）の工程の後、所
望の工程（図示は省略した）を行うことにより半導体装
置が完成される。例えば、一層目の配線および絶縁膜を
形成した後、必要に応じて二層目以降の配線および絶縁
膜の形成が行われ、ＭＯＳトランジスタ構造等が完成す
る。
望の工程（図示は省略した）を行うことにより半導体装
置が完成される。例えば、一層目の配線および絶縁膜を
形成した後、必要に応じて二層目以降の配線および絶縁
膜の形成が行われ、ＭＯＳトランジスタ構造等が完成す
る。
【００６４】但し、半導体装置の製造手順は、上記の説
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使
用することが可能である。
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使
用することが可能である。
【００６５】この時も、第１の実施形態と同様に、チタ
ン膜７の膜厚ｙ（ｎｍ）の上限、およびチタンシリサイ
ド膜６の膜厚ｔ（ｎｍ）の上限を、チタン膜７に接する
導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（Ｍ
Ｐａ）を用いて、前述の式で規定される値とする。この
ような本実施形態によれば、第１の実施形態と同様の作
用効果が得られ、チタンシリサイド膜６の剥離を防止す
ることができる。また、本実施形態では、多結晶シリコ
ン１０を堆積させる工程が必要になるものの、コンタク
トホール５が多結晶シリコン１０で埋められてその深さ
が浅くなり、次の工程であるチタン膜７および導電性膜
８の堆積が容易になるという効果も得られる。
ン膜７の膜厚ｙ（ｎｍ）の上限、およびチタンシリサイ
ド膜６の膜厚ｔ（ｎｍ）の上限を、チタン膜７に接する
導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（Ｍ
Ｐａ）を用いて、前述の式で規定される値とする。この
ような本実施形態によれば、第１の実施形態と同様の作
用効果が得られ、チタンシリサイド膜６の剥離を防止す
ることができる。また、本実施形態では、多結晶シリコ
ン１０を堆積させる工程が必要になるものの、コンタク
トホール５が多結晶シリコン１０で埋められてその深さ
が浅くなり、次の工程であるチタン膜７および導電性膜
８の堆積が容易になるという効果も得られる。
【００６６】なお、本実施形態においても、必ずしも未
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜６と導
電性膜８とが直接接するような構成としても構わない
し、チタン膜７がチタン以外の成分を含有していてもよ
い。
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜６と導
電性膜８とが直接接するような構成としても構わない
し、チタン膜７がチタン以外の成分を含有していてもよ
い。
【００６７】本発明の第５の実施形態について図１３を
参照しながら説明する。本実施形態は、ＤＲＡＭを形成
した半導体基板の主要部（メモリアレイおよび周辺回路
の一部）のコンタクト構造に関するものであり、第１の
実施形態および第２の実施形態の両方の構成を有する実
施形態である。
参照しながら説明する。本実施形態は、ＤＲＡＭを形成
した半導体基板の主要部（メモリアレイおよび周辺回路
の一部）のコンタクト構造に関するものであり、第１の
実施形態および第２の実施形態の両方の構成を有する実
施形態である。
【００６８】図１３に示すシリコン基板１０１の主面に
は、メモリアレイ１００Ａ（図の中央より右側）および
周辺回路領域１００Ｂ（図の中央より左側）が形成され
ている。メモリアレイ１００Ａのアクティブ領域には複
数のＤＲＡＭのメモリセルが形成されており、各メモリ
セルは１個のメモリ選択用ＭＯＳトランジスタＱｔとそ
の上部に配置された１個の情報蓄積用容量素子Ｃとで構
成されている。すなわち、メモリセル１００Ａは、メモ
リ選択用ＭＯＳトランジスタＱｔの上部に情報蓄積用容
量素子Ｃを配置したスタックド・キャパシタ構造で構成
されており、それぞれのＭＯＳトランジスタＱｔはフィ
−ルド酸化膜１０２によって素子分離されている。
は、メモリアレイ１００Ａ（図の中央より右側）および
周辺回路領域１００Ｂ（図の中央より左側）が形成され
ている。メモリアレイ１００Ａのアクティブ領域には複
数のＤＲＡＭのメモリセルが形成されており、各メモリ
セルは１個のメモリ選択用ＭＯＳトランジスタＱｔとそ
の上部に配置された１個の情報蓄積用容量素子Ｃとで構
成されている。すなわち、メモリセル１００Ａは、メモ
リ選択用ＭＯＳトランジスタＱｔの上部に情報蓄積用容
量素子Ｃを配置したスタックド・キャパシタ構造で構成
されており、それぞれのＭＯＳトランジスタＱｔはフィ
−ルド酸化膜１０２によって素子分離されている。
【００６９】メモリセル１００Ａにおけるメモリセル選
択用ＭＯＳトランジスタＱｔは、ゲ−ト酸化膜１１１、
ゲ−ト電極１１２ａ、および一対の拡散層１０３ａ，１
０３ｂ（ソ−ス、ドレイン領域）で構成されている。ゲ
−ト電極１１２ａは、例えば多結晶シリコン膜からな
り、ワ−ド線ＷＬと一体に構成されている。
択用ＭＯＳトランジスタＱｔは、ゲ−ト酸化膜１１１、
ゲ−ト電極１１２ａ、および一対の拡散層１０３ａ，１
０３ｂ（ソ−ス、ドレイン領域）で構成されている。ゲ
−ト電極１１２ａは、例えば多結晶シリコン膜からな
り、ワ−ド線ＷＬと一体に構成されている。
【００７０】周辺回路領域１００Ｂのアクティブ領域に
は複数のＭＯＳトランジスタＱ１，Ｑ２，…が形成され
ている。このＤＲＡＭの周辺回路領域１００Ｂは、ｎチ
ャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトラ
ンジスタとを組み合わせたＣＭＯＳ回路で構成されてい
てもよい。周辺回路領域１００ＢのＭＯＳトランジスタ
Ｑ１，Ｑ２，…はゲ−ト酸化膜１１１、ゲ−ト電極１１
２ｂ、および一対の拡散層１０３ｃ，１０３ｄ（ソ−
ス、ドレイン領域）で構成されている。
は複数のＭＯＳトランジスタＱ１，Ｑ２，…が形成され
ている。このＤＲＡＭの周辺回路領域１００Ｂは、ｎチ
ャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトラ
ンジスタとを組み合わせたＣＭＯＳ回路で構成されてい
てもよい。周辺回路領域１００ＢのＭＯＳトランジスタ
Ｑ１，Ｑ２，…はゲ−ト酸化膜１１１、ゲ−ト電極１１
２ｂ、および一対の拡散層１０３ｃ，１０３ｄ（ソ−
ス、ドレイン領域）で構成されている。
【００７１】メモリセル１００ＡにおけるＭＯＳトラン
ジスタＱｔのゲ−ト電極１１２ａと、周辺回路領域１０
０ＢのＭＯＳトランジスタＱ１，Ｑ２，…のゲ−ト電極
１１２ｂの上部および側壁には、それぞれの酸化シリコ
ン膜１０５が形成されている。また、メモリセル選択用
のＭＯＳトランジスタＱｔを覆う酸化シリコン膜１０５
の上部には情報蓄積用容量素子Ｃが形成されており、情
報蓄積用容量素子Ｃは、メモリセル選択用ＭＯＳトラン
ジスタＱｔの一方の拡散層１０３ａに接続されている。
そして、メモリセル１００Ａの情報蓄積用容量素子Ｃ、
および周辺回路領域１００ＢのＭＯＳトランジスタＱ
１，Ｑ２，…の上部全面には、例えばＢＰＳＧ（Ｂｏｒ
ｏｎ ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜等の絶縁膜１０４がそれぞれ形成され
ている。
ジスタＱｔのゲ−ト電極１１２ａと、周辺回路領域１０
０ＢのＭＯＳトランジスタＱ１，Ｑ２，…のゲ−ト電極
１１２ｂの上部および側壁には、それぞれの酸化シリコ
ン膜１０５が形成されている。また、メモリセル選択用
のＭＯＳトランジスタＱｔを覆う酸化シリコン膜１０５
の上部には情報蓄積用容量素子Ｃが形成されており、情
報蓄積用容量素子Ｃは、メモリセル選択用ＭＯＳトラン
ジスタＱｔの一方の拡散層１０３ａに接続されている。
そして、メモリセル１００Ａの情報蓄積用容量素子Ｃ、
および周辺回路領域１００ＢのＭＯＳトランジスタＱ
１，Ｑ２，…の上部全面には、例えばＢＰＳＧ（Ｂｏｒ
ｏｎ ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜等の絶縁膜１０４がそれぞれ形成され
ている。
【００７２】メモリセル選択用ＭＯＳトランジスタＱｔ
の他方の拡散層１０３ｂ上方においては、絶縁膜１０４
にコンタクトホ−ル２０１が開孔し、このコンタクトホ
−ル２０１内部には多結晶シリコン１１０が埋め込まれ
ており、拡散層１０３ｂには、コンタクトホ−ル２０１
内の多結晶シリコン１１０を介してビット線ＢＬが接続
されている。
の他方の拡散層１０３ｂ上方においては、絶縁膜１０４
にコンタクトホ−ル２０１が開孔し、このコンタクトホ
−ル２０１内部には多結晶シリコン１１０が埋め込まれ
ており、拡散層１０３ｂには、コンタクトホ−ル２０１
内の多結晶シリコン１１０を介してビット線ＢＬが接続
されている。
【００７３】周辺回路領域１００Ｂにおいては、ＭＯＳ
トランジスタＱ１の一方の拡散層１０３ｃ上方における
絶縁膜１０４にはコンタクトホ−ル２０２が開孔し、こ
のコンタクトホ−ル２０２を介してビット線ＢＬが接続
されている。また、ＭＯＳトランジスタＱ１の他方の拡
散層１０３ｄ上方における絶縁膜１０４にコンタクトホ
−ル２０３が開孔し、このコンタクトホ−ル２０３を介
して第１層目の配線１１３ａが接続されている。さら
に、ＭＯＳトランジスタＱ２の拡散層１０３ｃ上方にお
ける絶縁膜１０４にはコンタクトホ−ル２０４が開孔
し、このコンタクトホ−ル２０４を介して第１層目の配
線１１３ａが接続され、かつＭＯＳトランジスタＱ２の
拡散層１０３ｄ上方における絶縁膜１０４にはコンタク
トホ−ル２０５が開孔し、このコンタクトホ−ル２０５
を介して第１層目の配線１１３ｂが接続されている。
トランジスタＱ１の一方の拡散層１０３ｃ上方における
絶縁膜１０４にはコンタクトホ−ル２０２が開孔し、こ
のコンタクトホ−ル２０２を介してビット線ＢＬが接続
されている。また、ＭＯＳトランジスタＱ１の他方の拡
散層１０３ｄ上方における絶縁膜１０４にコンタクトホ
−ル２０３が開孔し、このコンタクトホ−ル２０３を介
して第１層目の配線１１３ａが接続されている。さら
に、ＭＯＳトランジスタＱ２の拡散層１０３ｃ上方にお
ける絶縁膜１０４にはコンタクトホ−ル２０４が開孔
し、このコンタクトホ−ル２０４を介して第１層目の配
線１１３ａが接続され、かつＭＯＳトランジスタＱ２の
拡散層１０３ｄ上方における絶縁膜１０４にはコンタク
トホ−ル２０５が開孔し、このコンタクトホ−ル２０５
を介して第１層目の配線１１３ｂが接続されている。
【００７４】上述のビット線ＢＬ、および第１層目の配
線１１３ａ，１１３ｂは、下層側から順に、Ｔｉ膜１０
７、ＴｉＮ膜１０８、Ｗ膜１０９を積層した構造となっ
ており、これらは同一構造の配線層である。
線１１３ａ，１１３ｂは、下層側から順に、Ｔｉ膜１０
７、ＴｉＮ膜１０８、Ｗ膜１０９を積層した構造となっ
ており、これらは同一構造の配線層である。
【００７５】メモリセル１００Ａにおいて、メモリセル
選択用ＭＯＳトランジスタＱｔの拡散層１０３ｂ上方に
おける多結晶シリコン１１０と、ビット線ＢＬの一部を
構成するＴｉ膜１０７との界面にはチタンシリサイド層
１０６ａが形成されている。また、周辺回路領域１００
ＢのＭＯＳトランジスタＱ１，Ｑ２，…の拡散層１０３
ｃ，１０３ｄと、ビット線ＢＬまたは第１層目の配線１
１３ａ，１１３ｂの一部を構成するＴｉ膜１０７との界
面にはチタンシリサイド層１０６ｂが形成されている。
選択用ＭＯＳトランジスタＱｔの拡散層１０３ｂ上方に
おける多結晶シリコン１１０と、ビット線ＢＬの一部を
構成するＴｉ膜１０７との界面にはチタンシリサイド層
１０６ａが形成されている。また、周辺回路領域１００
ＢのＭＯＳトランジスタＱ１，Ｑ２，…の拡散層１０３
ｃ，１０３ｄと、ビット線ＢＬまたは第１層目の配線１
１３ａ，１１３ｂの一部を構成するＴｉ膜１０７との界
面にはチタンシリサイド層１０６ｂが形成されている。
【００７６】上記のような本実施形態においても、第１
の実施形態と同様に、Ｔｉ膜１０７の膜厚ｙ（ｎｍ）の
上限、およびチタンシリサイド膜１０６ａ，１０６ｂの
膜厚ｔ（ｎｍ）の上限を、ＴｉＮ膜（導電性膜）８の膜
内部応力σ（ＭＰａ）を用いて、前述の式で規定される
値とする。このような本実施形態によれば、第１および
第２の実施形態と同様の作用効果が得られ、チタンシリ
サイド膜１０６ａ，１０６ｂの剥離を防止することがで
きる。
の実施形態と同様に、Ｔｉ膜１０７の膜厚ｙ（ｎｍ）の
上限、およびチタンシリサイド膜１０６ａ，１０６ｂの
膜厚ｔ（ｎｍ）の上限を、ＴｉＮ膜（導電性膜）８の膜
内部応力σ（ＭＰａ）を用いて、前述の式で規定される
値とする。このような本実施形態によれば、第１および
第２の実施形態と同様の作用効果が得られ、チタンシリ
サイド膜１０６ａ，１０６ｂの剥離を防止することがで
きる。
【００７７】
【発明の効果】本発明によれば、絶縁膜に設けたコンタ
クトホ−ル内部でシリコンと導電性膜とがチタンシリサ
イド膜を介して接続されている半導体装置において、チ
タンシリサイド膜の厚さの上限およびチタン膜の上限の
それぞれを、導電性膜の膜内部応力に対応して規定され
る値となるようにするので、シリコンとチタンシリサイ
ドの界面における剥離を防止することができ、またチタ
ンシリサイド膜の厚さの制御によってシリコンと導電性
膜とのコンタクト抵抗を低減することもできる。従っ
て、良好なコンタクト構造を有する半導体装置を提供す
ることができる。
クトホ−ル内部でシリコンと導電性膜とがチタンシリサ
イド膜を介して接続されている半導体装置において、チ
タンシリサイド膜の厚さの上限およびチタン膜の上限の
それぞれを、導電性膜の膜内部応力に対応して規定され
る値となるようにするので、シリコンとチタンシリサイ
ドの界面における剥離を防止することができ、またチタ
ンシリサイド膜の厚さの制御によってシリコンと導電性
膜とのコンタクト抵抗を低減することもできる。従っ
て、良好なコンタクト構造を有する半導体装置を提供す
ることができる。
【図１】本発明の第１の実施形態による半導体装置のコ
ンタクト構造（コンタクトホール近傍の構造）を示す断
面図である。
ンタクト構造（コンタクトホール近傍の構造）を示す断
面図である。
【図２】図１に示した半導体装置の製造方法を示す図で
ある。
ある。
【図３】シリサイド反応に伴うチタンシリサイド膜の膜
内部応力（実験における測定値）を示す図である。
内部応力（実験における測定値）を示す図である。
【図４】シリコン基板とチタンシリサイド膜の界面に発
生する界面応力と、導電性膜の内部応力との関係を示す
図である。
生する界面応力と、導電性膜の内部応力との関係を示す
図である。
【図５】剥離を生じさせないためのチタンシリサイド膜
の膜厚と、導電性膜（ＴｉＮ膜）の膜内部応力との関係
を示す図である。
の膜厚と、導電性膜（ＴｉＮ膜）の膜内部応力との関係
を示す図である。
【図６】本発明の第２の実施形態による半導体装置のコ
ンタクト構造（コンタクトホール近傍の構造）を示す断
面図である。
ンタクト構造（コンタクトホール近傍の構造）を示す断
面図である。
【図７】図６に示した半導体装置の製造方法を示す図で
ある。
ある。
【図８】図６の半導体装置の変形例を示す図である。
【図９】本発明の第３の実施形態による半導体装置のコ
ンタクト構造（コンタクトホール近傍の構造）を示す断
面図である。
ンタクト構造（コンタクトホール近傍の構造）を示す断
面図である。
【図１０】図９に示した半導体装置の製造方法を示す図
である。
である。
【図１１】本発明の第４の実施形態による半導体装置の
コンタクト構造（コンタクトホール近傍の構造）を示す
断面図である。
コンタクト構造（コンタクトホール近傍の構造）を示す
断面図である。
【図１２】図１１に示した半導体装置の製造方法を示す
図である。
図である。
【図１３】本発明の第５の実施形態による半導体装置を
示す断面図である。
示す断面図である。
１ シリコン基板 ２ 素子分離領域 ３ａ，３ｂ 拡散層 ４ 絶縁膜 ５ コンタクトホール ６ チタンシリサイド膜 ７ チタン膜 ８ 導電性膜（ＴｉＮ膜） ９ タングステン膜 １０ 多結晶シリコン １１ ゲート酸化膜 １２ ゲート電極 １３ 電気配線 １００Ａ メモリアレイ １００Ｂ 周辺回路領域 １０１ シリコン基板 １０２ フィ−ルド酸化膜 １０３ａ，１０３ｂ，１０３ｃ，１０３ｄ 拡散層 １０４ 絶縁膜 １０５ 酸化シリコン膜 １０６ａ，１０６ｂ チタンシリサイド膜 １０７ Ｔｉ膜 １０８ ＴｉＮ膜（導電性膜） １０９ Ｗ膜 １１０ 多結晶シリコン １１１ ゲート酸化膜 １１２ａ，１１２ｂ ゲート電極 １１３ａ，１１３ｂ 第１層目の配線 ２０１，２０２，２０３，２０４ コンタクトホール Ｑｔ （メモリ選択用）ＭＯＳトランジスタ Ｑ１，Ｑ２ ＭＯＳトランジスタ ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＷＬ ワ−ド線
フロントページの続き (72)発明者 三浦 英生 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内
Claims (10)
- 【請求項１】 シリコン層と導電性膜とが絶縁膜を介し
て積層され、前記絶縁膜にコンタクトホールが設けら
れ、前記コンタクトホールの内部で前記シリコン層と前
記導電性膜とがチタンシリサイド膜を介して接続されて
いる半導体装置において、前記チタンシリサイド膜の厚
さの上限を、成膜後における前記導電性膜の膜内部応力
に対応して規定される値としたことを特徴とする半導体
装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記シリコン層は、前記絶縁膜および前記導電性膜が積層
される半導体装置のシリコン基板をなすことを特徴とす
る半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、前
記コンタクトホ−ル内部における前記シリコン基板の上
方に多結晶シリコン層が堆積され、前記チタンシリサイ
ド膜は前記多結晶シリコン層と前記導電性膜との間に形
成されていることを特徴とする半導体装置。 - 【請求項４】 請求項２および３のうちいずれか１項記
載の半導体装置において、前記シリコン基板上に多結晶
シリコンからなるゲ−ト電極が設けられ、前記コンタク
トホ−ルは前記ゲ−ト電極の上面に設けられていること
を特徴とする半導体装置。 - 【請求項５】 ＭＯＳトランジスタの上部に情報蓄積用
容量素子を配置したスタックド・キャパシタ構造のメモ
リセルを備え、前記ＭＯＳトランジスタの拡散層とビッ
ト線とを接続するコンタクトホ−ル内部に多結晶シリコ
ン層を堆積させるとともに、周辺回路のＭＯＳトランジ
スタの拡散層に接続される電気配線と前記ビット線とが
同一のＷ／ＴｉＮ／Ｔｉの配線層で構成されており、前
記ビット線および前記電気配線がチタンシリサイド膜を
介して前記多結晶シリコン層および前記周辺回路の拡散
層にそれぞれ接続されている半導体装置において、前記
チタンシリサイド膜の厚さの上限を、成膜後における前
記導電性膜の膜内部応力に対応して規定される値とした
ことを特徴とする半導体装置。 - 【請求項６】 請求項１から５のうちいずれか１項記載
の半導体装置において、前記チタンシリサイド膜の厚さ
ｔ（ｎｍ）の上限が、成膜後における前記導電性膜の膜
内部応力σ（ＭＰａ）により、 ｔ＝１５０−０．０３σ で規定される値であることを特徴とする半導体装置。 - 【請求項７】 請求項１から６のうちいずれか１項記載
の半導体装置において、前記コンタクトホールの穴径の
上限が０．４μｍであることを特徴とする半導体装置。 - 【請求項８】 シリコン基板上に絶縁膜を設け、前記絶
縁膜にコンタクトホールを開き、少なくとも前記コンタ
クトホールの内部に前記シリコン基板に当接するように
チタン膜を堆積させ、前記チタン膜に当接するように導
電性膜を堆積させた後に、前記チタン膜および前記導電
性膜を堆積させた前記シリコン基板を熱処理し、前記チ
タン膜と前記シリコン基板との間のシリサイド反応によ
ってチタンシリサイド膜を形成する半導体装置の製造方
法において、前記チタン膜の厚さの上限を、成膜後にお
ける前記導電性膜の膜内部応力に対応して規定される値
としたことを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、前記チタン膜の厚さｙ（ｎｍ）の上限が、成膜
後における前記導電性膜の膜内部応力σ（ＭＰａ）によ
り、 ｙ＝６０−０．０１２σ で規定される値であることを特徴とする半導体装置の製
造方法。 - 【請求項１０】 請求項８および９のうちいずれか１項
記載の半導体装置の製造方法において、前記コンタクト
ホールの穴径の上限が０．４μｍであることを特徴とす
る半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29652096A JP3679527B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体装置およびその製造方法 |
| US08/964,457 US6969671B2 (en) | 1995-11-14 | 1997-11-04 | Semiconductor integrated device and method of fabrication thereof |
| TW086116486A TW417177B (en) | 1996-11-08 | 1997-11-05 | Semiconductor device with silicide contact structure and method for producing the same |
| KR1019970058777A KR100274852B1 (ko) | 1996-11-08 | 1997-11-07 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29652096A JP3679527B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144623A true JPH10144623A (ja) | 1998-05-29 |
| JP3679527B2 JP3679527B2 (ja) | 2005-08-03 |
Family
ID=17834606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29652096A Expired - Lifetime JP3679527B2 (ja) | 1995-11-14 | 1996-11-08 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3679527B2 (ja) |
| KR (1) | KR100274852B1 (ja) |
| TW (1) | TW417177B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472754B2 (en) | 2000-03-31 | 2002-10-29 | Hitachi, Ltd. | Semiconductor device with improved arrangements to avoid breakage of tungsten interconnector |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456577B1 (ko) * | 2002-01-10 | 2004-11-09 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 그 제조 방법 |
| US9209175B2 (en) | 2013-07-17 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices having epitaxy regions with reduced facets |
| KR20220041860A (ko) | 2019-07-30 | 2022-04-01 | 주식회사 다이셀 | 단량체, 포토레지스트용 수지, 포토레지스트용 수지 조성물 및 패턴 형성 방법 |
-
1996
- 1996-11-08 JP JP29652096A patent/JP3679527B2/ja not_active Expired - Lifetime
-
1997
- 1997-11-05 TW TW086116486A patent/TW417177B/zh not_active IP Right Cessation
- 1997-11-07 KR KR1019970058777A patent/KR100274852B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472754B2 (en) | 2000-03-31 | 2002-10-29 | Hitachi, Ltd. | Semiconductor device with improved arrangements to avoid breakage of tungsten interconnector |
| US6617691B2 (en) | 2000-03-31 | 2003-09-09 | Hitachi, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW417177B (en) | 2001-01-01 |
| KR100274852B1 (ko) | 2001-02-01 |
| JP3679527B2 (ja) | 2005-08-03 |
| KR19980042202A (ko) | 1998-08-17 |
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