JPH10144623A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
コンとチタンシリサイド膜とがチタンシリサイド膜を介
して接続される半導体装置、およびその製造方法におい
て、チタンシリサイド膜の剥離を防止できるようにす
る。 【解決手段】絶縁膜4に設けたコンタクトホール5の内
部で、シリコン基板1の拡散層3aと導電性膜8、或い
は多結晶シリコン10と導電性膜8、或いはゲート電極
12と導電性膜8が、チタンシリサイド膜6を介して接
続されている。チタンシリサイド膜6はチタン膜7とシ
リコンとのシリサイド反応を利用して形成される。そし
て、チタンシリサイド膜6の膜厚の上限、およびチタン
膜7の膜厚上限を、それぞれ導電性膜8の膜内部応力に
よって規定される値に設定する。
Description
コンと導電性膜とがコンタクトホールを有する層間絶縁
膜を介して積層され、そのシリコンと導電性膜とがコン
タクトホール内部でシリサイドを介して接続されたシリ
サイドコンタクト構造に関し、特に、シリサイドとシリ
コンとの層間剥離を防止するのに好適な半導体装置、お
よびその製造方法に関する。
れてきており、半導体装置の各部分の性能の向上が強く
望まれている。例えば、高速な動作を実現するために、
導電性膜からなる金属配線と半導体であるシリコンと接
続部分のコンタクト抵抗の低減が望まれている。
に接続するコンタクト部分の抵抗を低減させる従来の技
術としては、特開平07−78821号公報に示されて
いるように、シリコン基板とその基板上に積層された金
属配線との間にチタンシリサイド膜を形成したものが知
られている。
面にチタンシリサイド膜を形成することによって低いコ
ンタクト抵抗を得るためには、チタンシリサイド(Ti
SiX,X≦2)膜の膜厚をある程度厚くする必要があ
ることが経験的に知られている。これに反し、チタンシ
リサイド膜の膜厚が厚いほど、チタンシリサイド膜とシ
リコンとの界面で剥離が生じ易くなると言う問題があ
る。これは、上記チタンシリサイド膜は、シリコン上に
チタン膜を堆積した後に熱処理してシリコンとチタンと
を反応させることにより形成するため、その反応の際に
生じる膜の体積変化によって膜内部に応力が発生するた
めである。
力により、チタンシリサイド膜とシリコンとの界面近傍
にも高い応力が発生するが、その応力は、チタンシリサ
イド膜の膜厚が厚いほど、またチタンシリサイド膜に接
する導電性膜の膜内部応力(導電性膜の成膜後に発生す
る内部応力)が高いほど大きくなる。そして、上記チタ
ンシリサイド膜とシリコンとの界面近傍に発生する大き
な応力が、チタンシリサイド膜の剥離の原因となってい
る。
厚いほど剥離しやすく、半導体装置の高集積化や微細化
を図る上での支障となっている。
タクトホール内でシリコンと導電性膜とがチタンシリサ
イド膜を介して接続される場合において、チタンシリサ
イド膜の剥離を防止することができる半導体装置、およ
びその製造方法を提供することである。
め、本発明によれば、シリコン層と導電性膜とが絶縁膜
を介して積層され、その絶縁膜にコンタクトホールが設
けられ、そのコンタクトホールの内部で前記シリコン層
と導電性膜とがチタンシリサイド膜を介して接続されて
いる半導体装置において、前記チタンシリサイド膜の厚
さの上限を、成膜後における前記導電性膜の膜内部応力
に対応して規定される値としたことを特徴とする半導体
装置が提供される。
チタンシリサイド膜の膜厚と、そのチタンシリサイド膜
に接する導電性膜の膜内部応力との相関関係を考慮し
て、チタンシリサイド膜の厚さの上限を、導電性膜の膜
内部応力に対応して規定される値となるようにする。つ
まり、チタンシリサイド膜の厚さを、剥離させないよう
な導電性膜の膜内部応力に応じた値とする。これによ
り、チタンシリサイド膜とシリコンとの界面近傍に発生
する応力を低下させることができ、チタンシリサイド膜
の剥離を防止することが可能となる。
好ましくは、前記シリコン層は、前記絶縁膜および導電
性膜が積層される半導体装置のシリコン基板をなす。
シリコン基板の上方に多結晶シリコン層が堆積され、前
記チタンシリサイド膜がその多結晶シリコン層と導電性
膜との間に形成されているようにしてもよい。
ン基板上に多結晶シリコンからなるゲ−ト電極が設けら
れ、前記コンタクトホ−ルがそのゲ−ト電極の上面に設
けられているようにしてもよい。
タの上部に情報蓄積用容量素子を配置したスタックド・
キャパシタ構造のメモリセルを備え、上記MOSトラン
ジスタの拡散層とビット線とを接続するコンタクトホ−
ル内部に多結晶シリコン層を堆積させるとともに、周辺
回路のMOSトランジスタの拡散層に接続される電気配
線と前記ビット線とが同一のW/TiN/Tiの配線層
で構成されており、上記ビット線および電気配線がチタ
ンシリサイド膜を介して前記多結晶シリコン層および周
辺回路の拡散層にそれぞれ接続されている半導体装置に
おいて、前記チタンシリサイド膜の厚さの上限を、成膜
後における前記導電性膜の膜内部応力に対応して規定さ
れる値としたことを特徴とする半導体装置が提供され
る。
ンシリサイド膜の厚さt(nm)の上限を、成膜後にお
ける導電性膜の膜内部応力σ(MPa)により、 t=150−0.03σ で規定される値とするのが好ましい。
限は、0.4μmとするのが好ましい。
ン基板上に絶縁膜を設け、その絶縁膜にコンタクトホー
ルを開き、少なくともそのコンタクトホールの内部に前
記シリコン基板に当接するようにチタン膜を堆積させ、
そのチタン膜に当接するように導電性膜を堆積させた後
に、前記チタン膜および導電性膜を堆積させたシリコン
基板を熱処理し、前記チタン膜とシリコン基板との間の
シリサイド反応によってチタンシリサイド膜を形成する
半導体装置の製造方法において、前記チタン膜の厚さの
上限を、成膜後における前記導電性膜の膜内部応力に対
応して規定される値としたことを特徴とする半導体装置
の製造方法が提供される。
においては、チタン膜の膜厚と、その導電性膜の膜内部
応力との相関関係を考慮して、チタン膜の厚さの上限
を、導電性膜の膜内部応力に対応して規定される値とな
るようにする。つまり、チタン膜の厚さを、チタンシリ
サイド膜に剥離を生じさせないような導電性膜の膜内部
応力に応じた値とする。これにより、チタンシリサイド
膜とシリコンとの界面近傍に発生する応力を剥離発生応
力値以下にすることができ、チタンシリサイド膜の剥離
を防止することが可能となる。
チタン膜の厚さy(nm)の上限を、成膜後における導
電性膜の膜内部応力σ(MPa)により、 y=60−0.012σ で規定される値とするのが好ましい。
いても、前記コンタクトホールの穴径の上限を、0.4
μmとするのが好ましい。
ついて図1から図5を参照しながら説明する。図1およ
び図2は、それぞれ、本実施形態の半導体装置における
コンタクト構造(コンタクトホール近傍の構造)及びそ
の製造方法を示す図である。
コン基板1と、シリコン基板1上に形成されたゲート酸
化膜11及びゲート電極12と、シリコン基板1表面に
形成された絶縁膜(層間絶縁膜)4とを備え、絶縁膜4
にはコンタクトホール5が設けられている。また、シリ
コン基板1上には素子分離領域2、拡散層3a,3bが
形成され、コンタクトホール5内面、コンタクトホール
5底面の拡散層3a表面、および絶縁膜4の表面にはチ
タン膜7および導電性膜8が形成されている。さらにコ
ンタクトホール5内部では、拡散層3aとチタン膜7と
の間にチタンシリサイド膜6が形成され、拡散層3aと
導電性膜(例えばTiN膜など)8とがチタンシリサイ
ド膜6を介して接続された構成となっている。
は、図2に示す製造方法により製造される。すなわち、 (1)シリコン基板1上に素子分離領域2を形成し、シ
リコン基板1の露出部にゲート酸化膜11及びゲート電
極12を形成する。次に、ゲート電極12と素子分離領
域2をマスクにしてシリコン基板1に不純物を注入し、
拡散層3a,3bを形成する。この様子を図2(a)に
断面図で示す。
コン基板1上面に、例えば酸化シリコンからなる絶縁膜
4を形成する。そして、絶縁膜4にコンタクトホール5
を設ける。この様子を図2(b)に断面図で示す。な
お、コンタクトホール5の穴径の上限は0.4μmとす
ることが好ましい。
内部の絶縁膜4の側壁、およびコンタクトホール底面の
拡散層3a上面に接するようにチタン膜7を堆積し、さ
らにこのチタン膜7に接するように導電性膜8を堆積す
る。この様子を図2(c)に断面図で示す。
7と拡散層3aのシリコンとをシリサイド反応させ、チ
タン膜7と拡散層3aの界面にチタンシリサイド膜6を
形成する。この様子を図2(d)に断面図で示す。な
お、シリサイド反応をさせるための熱処理温度は、55
0℃以上であることが好ましい。
工程(図示は省略した)を行うことにより半導体装置が
完成される。例えば、一層目の配線および絶縁膜を形成
した後、必要に応じて二層目以降の配線および絶縁膜の
形成が行われ、MOSトランジスタ構造等が完成する。
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、DRAM(Dynamic
Random Access Memory)、SR
AM(Static Random Access M
emory)、或いはマイコン等にその半導体装置を使
用することが可能である。
限は、チタン膜7に接する導電性膜8の膜内部応力σ
(MPa)を用いて、 y=60−0.012σ で規定される値とする。例えば、導電性膜8が1000
MPaの膜内部応力(引張り応力)を持つ場合には、チ
タン膜7の厚さを約50nm以下とする。この厚さ50
nm以下のチタン膜7をシリサイド反応させることによ
り、チタンシリサイド6の膜厚は125nm以下とな
る。これは、理論的に、チタン膜7の厚さを1とする
と、厚さ約2.3のシリコンが消費され、厚さ約2.5
のチタンシリサイド膜6が形成されるからである。
5を参照しながら説明する。図3はシリサイド反応に伴
うチタンシリサイド膜6の膜内部応力(実験における測
定値)を示す図である。図3からわかるように、熱処理
温度が550℃以上になると、膜内部応力が急激に増加
する。これは、550℃以上でシリサイド反応が生じる
ためであり、チタンシリサイド膜6内部には最大で10
00MPaの引張り応力が発生することが、実験的に明
らかである。
大値1000MPaと、コンタクト構造を考慮し、有限
要素法によって、チタンシリサイドとシリコンの界面に
発生する応力(せん断応力)を解析した結果を示す図で
ある。図4からわかるように、チタンシリサイド膜6の
膜厚増加に伴い、またチタンシリサイド膜6に接する導
電性膜8の内部応力の増加に伴い、界面に発生する応力
は増加する。チタンシリサイド膜6の剥離を生じさせな
いためには、上記界面に発生する応力が剥離発生の臨界
応力値以下になるように、チタンシリサイド膜6の膜厚
及び導電性膜8の膜内部応力を設計(規定)すればよ
い。
じさせないためのチタンシリサイド膜6の膜厚と導電性
膜(TiN膜)8の膜内部応力との関係を示す図であ
る。図5からわかるように、導電性膜8の膜内部応力が
小さいほど、剥離の生じないチタンシリサイド膜6の限
界の膜厚は厚くなる。この時、チタンシリサイド膜6の
限界膜厚t(nm)と、導電性膜8の膜内部応力σ(M
Pa)との関係は、 t=150−0.03σ で示されることが実験及び解析により明らかになった。
このことから、チタン膜7からチタンシリサイド膜6へ
の反応を考慮すると、堆積させるチタン膜7の膜厚y
(nm)と導電性膜の膜内部応力σ(MPa)との関係
は、前述のように、 y=60−0.012σ で示されることになる。つまり、チタンシリサイド膜6
の剥離を防止するためには、シリコン上(拡散層3a
上)に堆積させるチタン膜7の膜厚yの上限を、導電性
膜8の内部応力σ(MPa)に応じて上式で決定される
値とする必要がある。また、導電性膜8の膜内部応力
は、たとえばX線回折を用いて結晶格子の歪み(すなわ
ち結晶の格子定数)を測定することにより容易に求める
ことができる。
電性膜とシリコンとのコンタクト抵抗は、チタンシリサ
イド膜の膜厚が20nm以下になると上昇することが経
験的に確認されており、そのためにチタンシリサイド膜
6の膜厚を20nm以上とする必要がある。チタンシリ
サイド膜6の膜厚が20nmの場合、剥離を生じさせな
い導電性膜8の膜内部応力は図5より4300MPaと
なり、従って低コンタクト抵抗で、かつ剥離が生じるこ
とのないコンタクト構造を実現するためには、導電性膜
8の内部応力は4300MPa以下でなければならない
ことになる。特に、低抵抗化を促進するためには、導電
性膜8の膜内部応力σを1000MPa以下とし、堆積
させるチタン膜7の膜厚を50nm程度として、形成す
るチタンシリサイド膜6の膜厚を125nm程度確保す
ることが好ましい。
膜7およびチタンシリサイド膜6の厚さの上限を、導電
性膜8の膜内部応力に対応して規定される値となるよう
にするので、チタンシリサイド膜6とシリコン基板1上
の拡散層3aとの界面近傍に発生する応力を剥離発生応
力値以下にすることができ、従ってチタンシリサイド膜
6の剥離を防止することができる。
れなかった未反応のチタン膜7が導電性膜8とチタンシ
リサイド膜6の間に存在している場合を説明したが、必
ずしも未反応のチタン膜が存在する必要はなく、全ての
チタン膜をシリサイド反応に使用してチタンシリサイド
膜6と導電性膜8とが直接接するような構成としても構
わない。さらに、チタン膜7としては、チタン以外の成
分を含有するものであってもよい。
6から図8を参照しながら説明する。図6および図7
は、それぞれ、本実施形態の半導体装置におけるコンタ
クト構造(コンタクトホール近傍の構造)及びその製造
方法を示す図であり、図8は図6の変形例である。但
し、簡単のため、図6から図8において、図1および図
2と同等の部材には同じ符号を付してある。
コン基板1と、シリコン基板1上に形成されたゲート酸
化膜11及びゲート電極12と、シリコン基板1表面に
形成された絶縁膜(層間絶縁膜)4とを備え、絶縁膜4
にはコンタクトホール5が設けられている。また、シリ
コン基板1上には素子分離領域2、拡散層3a,3bが
形成され、コンタクトホール5内部の拡散層3a上に多
結晶シリコン10が堆積され、コンタクトホール5内
面、コンタクトホール5底面の多結晶シリコン10表
面、および絶縁膜4の表面にはチタン膜7および導電性
膜8が形成されている。さらにコンタクトホール5内部
では、多結晶シリコン10とチタン膜7との間にチタン
シリサイド膜6が形成され、多結晶シリコン10と導電
性膜8とがチタンシリサイド膜6を介して接続された構
成となっている。
は、図7に示す製造方法により製造される。すなわち、 (5)シリコン基板1上に素子分離領域2を形成し、シ
リコン基板1の露出部にゲート酸化膜11及びゲート電
極12を形成する。次に、ゲート電極12と素子分離領
域2をマスクにしてシリコン基板1に不純物を注入し、
拡散層3a,3bを形成する。この様子を図7(a)に
断面図で示す。
コン基板1上面に、例えば酸化シリコンからなる絶縁膜
4を形成し、絶縁膜4にコンタクトホール5を設ける。
そして、絶縁膜4上面、コンタクトホール5内部の絶縁
膜4側壁、およびコンタクトホール5底面の拡散層3a
上面に接するように、例えばCVD法(Chemica
l Vapor Deposition;化学気相成長
法)により多結晶シリコン10を堆積し、コンタクトホ
ール5内部を多結晶シリコンによって埋める。その後、
絶縁膜4上面に堆積した余分な多結晶シリコンをエッチ
ングなどによって除去する。この段階では、図7(b)
に断面図で示すように、多結晶シリコン10がコンタク
トホール5内部に堆積した状態となる。なお、コンタク
トホール5の穴径の上限は0.4μmとすることが好ま
しい。
内部の絶縁膜4の側壁、およびコンタクトホール底面の
多結晶シリコン10上面に接するようにチタン膜7を堆
積し、さらにこのチタン膜7に接するように導電性膜8
を堆積する。この様子を図7(c)に断面図で示す。
7と多結晶シリコン10のシリコンとをシリサイド反応
させ、チタン膜7と多結晶シリコン10の界面にチタン
シリサイド膜6を形成する。この様子を図7(d)に断
面図で示す。なお、シリサイド反応をさせるための熱処
理温度は、550℃以上であることが好ましい。
工程(図示は省略した)を行うことにより半導体装置が
完成される。例えば、一層目の配線および絶縁膜を形成
した後、必要に応じて二層目以降の配線および絶縁膜の
形成が行われ、MOSトランジスタ構造等が完成する。
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、DRAM(Dynamic
Random Access Memory)、SR
AM(Static Random Access M
emory)、或いはマイコン等にその半導体装置を使
用することが可能である。
ン膜7の膜厚y(nm)の上限を、チタン膜7に接する
導電性膜8(例えばTiN膜など)の膜内部応力σ(M
Pa)を用いて、 y=60−0.012σ で規定される値とし、また、この時のチタンシリサイド
膜6の膜厚t(nm)の上限を、導電性膜8の膜内部応
力σ(MPa)を用いて、 t=150−0.03σ で規定される値とする。
うな構成も実現可能である。即ち、図6に示した半導体
装置の導電性膜(例えばTiN膜など)8の上に、さら
にタングステン(W)膜9を積層し、チタン膜7、導電
性膜8、およびタングステン膜9によって3層構造の電
気配線13を構成するようにしたものである。
実施形態と同様の作用効果が得られ、チタンシリサイド
膜6の剥離を防止することができる。また、本実施形態
では、多結晶シリコン10を堆積させる工程が必要にな
るものの、コンタクトホール5が多結晶シリコン10で
埋められてその深さが浅くなり、次の工程であるチタン
膜7および導電性膜8の堆積が容易になるという効果も
得られる。
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜6と導
電性膜8とが直接接するような構成としても構わない
し、チタン膜7がチタン以外の成分を含有していてもよ
い。
9および図10を参照しながら説明する。本実施形態
は、MOS(Metal Oxide Semicon
ductor)トランジスタのゲート電極のコンタクト
構造に関するものであって、図9および図10は、それ
ぞれ、本実施形態の半導体装置におけるコンタクト構造
(コンタクトホール近傍の構造)及びその製造方法を示
す図である。但し、簡単のため、図9および図10にお
いて、図1および図2と同等の部材には同じ符号を付し
てある。
コン基板1と、シリコン基板1上に形成されたゲート酸
化膜11及びゲート電極12と、シリコン基板1表面に
形成された絶縁膜(層間絶縁膜)4とを備え、絶縁膜4
のゲート電極12上にはコンタクトホール5が設けられ
ている。また、コンタクトホール5内面、コンタクトホ
ール5底面のゲート電極12表面、および絶縁膜4の表
面にはチタン膜7および導電性膜8が形成されている。
さらにコンタクトホール5内部では、拡散層3aとチタ
ン膜7との間にチタンシリサイド膜6が形成され、ゲー
ト電極12と導電性膜(例えばTiN膜など)8とがチ
タンシリサイド膜6を介して接続された構成となってい
る。
は、図10に示す製造方法により製造される。すなわ
ち、 (9)シリコン基板1上に約15nmの厚さのシリコン
酸化膜を形成し、続いてシリコン酸化膜上にCVD法等
により多結晶シリコン膜を形成し、フォトリソグラフィ
ー法でレジストパターンを形成し、そのレジストパター
ンをマスクにしてドライエッチング法により多結晶シリ
コン膜とシリコン酸化膜をパターン化してゲ−ト酸化膜
11及び多結晶シリコンよりなるゲート電極12を形成
する。この様子を図10(a)に断面図で示す。
化シリコンからなる絶縁膜4を形成する。そして、絶縁
膜4にゲート電極12まで達するコンタクトホール5を
設ける。この様子を図10(b)に断面図で示す。な
お、コンタクトホール5の穴径の上限は0.4μmとす
ることが好ましい。
5内部の絶縁膜4の側壁、およびコンタクトホール底面
のゲート電極12上面に接するようにチタン膜7を堆積
し、さらにこのチタン膜7に接するように導電性膜8を
堆積する。この様子を図10(c)に断面図で示す。
膜7とゲート電極12のシリコンとをシリサイド反応さ
せ、チタン膜7とゲート電極12の界面にチタンシリサ
イド膜6を形成する。この様子を図10(d)に断面図
で示す。なお、シリサイド反応をさせるための熱処理温
度は、550℃以上であることが好ましい。
の工程(図示は省略した)を行うことにより半導体装置
が完成される。例えば、一層目の配線および絶縁膜を形
成した後、必要に応じて二層目以降の配線および絶縁膜
の形成が行われ、MOSトランジスタ構造等が完成す
る。
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、DRAM(Dynamic
Random Access Memory)、SR
AM(Static Random Access M
emory)、或いはマイコン等にその半導体装置を使
用することが可能である。
ン膜7の膜厚y(nm)の上限、およびチタンシリサイ
ド膜6の膜厚t(nm)の上限を、チタン膜7に接する
導電性膜8(例えばTiN膜など)の膜内部応力σ(M
Pa)を用いて、前述の式で規定される値とする。この
ような本実施形態によれば、第1の実施形態と同様の作
用効果が得られ、チタンシリサイド膜6の剥離を防止す
ることができる。
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜6と導
電性膜8とが直接接するような構成としても構わない
し、チタン膜7がチタン以外の成分を含有していてもよ
い。
11および図12を参照しながら説明する。本実施形態
は、MOS(Metal Oxide Semicon
ductor)トランジスタのゲート電極のコンタクト
構造に関するものであって、図11および図12は、そ
れぞれ、本実施形態の半導体装置におけるコンタクト構
造(コンタクトホール近傍の構造)及びその製造方法を
示す図である。但し、簡単のため、図11および図12
において、図1および図2と同等の部材には同じ符号を
付してある。
リコン基板1と、シリコン基板1上に形成されたゲート
酸化膜11及びゲート電極12と、シリコン基板1表面
に形成された絶縁膜(層間絶縁膜)4とを備え、絶縁膜
4のゲート電極12上にはコンタクトホール5が設けら
れている。また、コンタクトホール5内部のゲート電極
12上に多結晶シリコン10が堆積され、コンタクトホ
ール5内面、コンタクトホール5底面の多結晶シリコン
10表面、および絶縁膜4の表面にはチタン膜7および
導電性膜8が形成されている。さらにコンタクトホール
5内部では、多結晶シリコン10とチタン膜7との間に
チタンシリサイド膜6が形成され、多結晶シリコン10
と導電性膜(例えばTiN膜など)8とがチタンシリサ
イド膜6を介して接続された構成となっている。
造は、図12に示す製造方法により製造される。すなわ
ち、 (13)シリコン基板1上に約15nmの厚さのシリコ
ン酸化膜を形成し、続いてシリコン酸化膜上にCVD法
等により多結晶シリコン膜を形成し、フォトリソグラフ
ィー法でレジストパターンを形成し、そのレジストパタ
ーンをマスクにしてドライエッチング法により多結晶シ
リコン膜とシリコン酸化膜をパターン化してゲ−ト酸化
膜11及び多結晶シリコンよりなるゲート電極12を形
成する。この様子を図12(a)に断面図で示す。
化シリコンからなる絶縁膜4を形成し、絶縁膜4にゲー
ト電極12まで達するコンタクトホール5を設ける。そ
して、絶縁膜4上面、コンタクトホール5内部の絶縁膜
4側壁、およびコンタクトホール5底面の拡散層3a上
面に接するように、例えばCVD法により多結晶シリコ
ン10を堆積し、コンタクトホール5内部を多結晶シリ
コンによって埋める。その後、絶縁膜4上面に堆積した
余分な多結晶シリコンをエッチングなどによって除去す
る。この段階では、図12(b)に断面図で示すよう
に、多結晶シリコン10がコンタクトホール5内部に堆
積した状態となる。なお、コンタクトホール5の穴径の
上限は0.4μmとすることが好ましい。
5内部の絶縁膜4の側壁、およびコンタクトホール底面
の多結晶シリコン10上面に接するようにチタン膜7を
堆積し、さらにこのチタン膜7に接するように導電性膜
8を堆積する。この様子を図12(c)に断面図で示
す。
膜7と多結晶シリコン10のシリコンとをシリサイド反
応させ、チタン膜7と多結晶シリコン10の界面にチタ
ンシリサイド膜6を形成する。この様子を図12(d)
に断面図で示す。なお、シリサイド反応をさせるための
熱処理温度は、550℃以上であることが好ましい。
望の工程(図示は省略した)を行うことにより半導体装
置が完成される。例えば、一層目の配線および絶縁膜を
形成した後、必要に応じて二層目以降の配線および絶縁
膜の形成が行われ、MOSトランジスタ構造等が完成す
る。
明に限定されるものではなく、配線層の数も一層に限定
されるものではない。また、DRAM(Dynamic
Random Access Memory)、SR
AM(Static Random Access M
emory)、或いはマイコン等にその半導体装置を使
用することが可能である。
ン膜7の膜厚y(nm)の上限、およびチタンシリサイ
ド膜6の膜厚t(nm)の上限を、チタン膜7に接する
導電性膜8(例えばTiN膜など)の膜内部応力σ(M
Pa)を用いて、前述の式で規定される値とする。この
ような本実施形態によれば、第1の実施形態と同様の作
用効果が得られ、チタンシリサイド膜6の剥離を防止す
ることができる。また、本実施形態では、多結晶シリコ
ン10を堆積させる工程が必要になるものの、コンタク
トホール5が多結晶シリコン10で埋められてその深さ
が浅くなり、次の工程であるチタン膜7および導電性膜
8の堆積が容易になるという効果も得られる。
反応のチタン膜が存在する必要はなく、全てのチタン膜
をシリサイド反応に使用してチタンシリサイド膜6と導
電性膜8とが直接接するような構成としても構わない
し、チタン膜7がチタン以外の成分を含有していてもよ
い。
参照しながら説明する。本実施形態は、DRAMを形成
した半導体基板の主要部(メモリアレイおよび周辺回路
の一部)のコンタクト構造に関するものであり、第1の
実施形態および第2の実施形態の両方の構成を有する実
施形態である。
は、メモリアレイ100A(図の中央より右側)および
周辺回路領域100B(図の中央より左側)が形成され
ている。メモリアレイ100Aのアクティブ領域には複
数のDRAMのメモリセルが形成されており、各メモリ
セルは1個のメモリ選択用MOSトランジスタQtとそ
の上部に配置された1個の情報蓄積用容量素子Cとで構
成されている。すなわち、メモリセル100Aは、メモ
リ選択用MOSトランジスタQtの上部に情報蓄積用容
量素子Cを配置したスタックド・キャパシタ構造で構成
されており、それぞれのMOSトランジスタQtはフィ
−ルド酸化膜102によって素子分離されている。
択用MOSトランジスタQtは、ゲ−ト酸化膜111、
ゲ−ト電極112a、および一対の拡散層103a,1
03b(ソ−ス、ドレイン領域)で構成されている。ゲ
−ト電極112aは、例えば多結晶シリコン膜からな
り、ワ−ド線WLと一体に構成されている。
は複数のMOSトランジスタQ1,Q2,…が形成され
ている。このDRAMの周辺回路領域100Bは、nチ
ャネル型MOSトランジスタとpチャネル型MOSトラ
ンジスタとを組み合わせたCMOS回路で構成されてい
てもよい。周辺回路領域100BのMOSトランジスタ
Q1,Q2,…はゲ−ト酸化膜111、ゲ−ト電極11
2b、および一対の拡散層103c,103d(ソ−
ス、ドレイン領域)で構成されている。
ジスタQtのゲ−ト電極112aと、周辺回路領域10
0BのMOSトランジスタQ1,Q2,…のゲ−ト電極
112bの上部および側壁には、それぞれの酸化シリコ
ン膜105が形成されている。また、メモリセル選択用
のMOSトランジスタQtを覆う酸化シリコン膜105
の上部には情報蓄積用容量素子Cが形成されており、情
報蓄積用容量素子Cは、メモリセル選択用MOSトラン
ジスタQtの一方の拡散層103aに接続されている。
そして、メモリセル100Aの情報蓄積用容量素子C、
および周辺回路領域100BのMOSトランジスタQ
1,Q2,…の上部全面には、例えばBPSG(Bor
on doped Phospho Silicate
Glass)膜等の絶縁膜104がそれぞれ形成され
ている。
の他方の拡散層103b上方においては、絶縁膜104
にコンタクトホ−ル201が開孔し、このコンタクトホ
−ル201内部には多結晶シリコン110が埋め込まれ
ており、拡散層103bには、コンタクトホ−ル201
内の多結晶シリコン110を介してビット線BLが接続
されている。
トランジスタQ1の一方の拡散層103c上方における
絶縁膜104にはコンタクトホ−ル202が開孔し、こ
のコンタクトホ−ル202を介してビット線BLが接続
されている。また、MOSトランジスタQ1の他方の拡
散層103d上方における絶縁膜104にコンタクトホ
−ル203が開孔し、このコンタクトホ−ル203を介
して第1層目の配線113aが接続されている。さら
に、MOSトランジスタQ2の拡散層103c上方にお
ける絶縁膜104にはコンタクトホ−ル204が開孔
し、このコンタクトホ−ル204を介して第1層目の配
線113aが接続され、かつMOSトランジスタQ2の
拡散層103d上方における絶縁膜104にはコンタク
トホ−ル205が開孔し、このコンタクトホ−ル205
を介して第1層目の配線113bが接続されている。
線113a,113bは、下層側から順に、Ti膜10
7、TiN膜108、W膜109を積層した構造となっ
ており、これらは同一構造の配線層である。
選択用MOSトランジスタQtの拡散層103b上方に
おける多結晶シリコン110と、ビット線BLの一部を
構成するTi膜107との界面にはチタンシリサイド層
106aが形成されている。また、周辺回路領域100
BのMOSトランジスタQ1,Q2,…の拡散層103
c,103dと、ビット線BLまたは第1層目の配線1
13a,113bの一部を構成するTi膜107との界
面にはチタンシリサイド層106bが形成されている。
の実施形態と同様に、Ti膜107の膜厚y(nm)の
上限、およびチタンシリサイド膜106a,106bの
膜厚t(nm)の上限を、TiN膜(導電性膜)8の膜
内部応力σ(MPa)を用いて、前述の式で規定される
値とする。このような本実施形態によれば、第1および
第2の実施形態と同様の作用効果が得られ、チタンシリ
サイド膜106a,106bの剥離を防止することがで
きる。
クトホ−ル内部でシリコンと導電性膜とがチタンシリサ
イド膜を介して接続されている半導体装置において、チ
タンシリサイド膜の厚さの上限およびチタン膜の上限の
それぞれを、導電性膜の膜内部応力に対応して規定され
る値となるようにするので、シリコンとチタンシリサイ
ドの界面における剥離を防止することができ、またチタ
ンシリサイド膜の厚さの制御によってシリコンと導電性
膜とのコンタクト抵抗を低減することもできる。従っ
て、良好なコンタクト構造を有する半導体装置を提供す
ることができる。
ンタクト構造(コンタクトホール近傍の構造)を示す断
面図である。
ある。
内部応力(実験における測定値)を示す図である。
生する界面応力と、導電性膜の内部応力との関係を示す
図である。
の膜厚と、導電性膜(TiN膜)の膜内部応力との関係
を示す図である。
ンタクト構造(コンタクトホール近傍の構造)を示す断
面図である。
ある。
ンタクト構造(コンタクトホール近傍の構造)を示す断
面図である。
である。
コンタクト構造(コンタクトホール近傍の構造)を示す
断面図である。
図である。
示す断面図である。
Claims (10)
- 【請求項1】 シリコン層と導電性膜とが絶縁膜を介し
て積層され、前記絶縁膜にコンタクトホールが設けら
れ、前記コンタクトホールの内部で前記シリコン層と前
記導電性膜とがチタンシリサイド膜を介して接続されて
いる半導体装置において、前記チタンシリサイド膜の厚
さの上限を、成膜後における前記導電性膜の膜内部応力
に対応して規定される値としたことを特徴とする半導体
装置。 - 【請求項2】 請求項1記載の半導体装置において、前
記シリコン層は、前記絶縁膜および前記導電性膜が積層
される半導体装置のシリコン基板をなすことを特徴とす
る半導体装置。 - 【請求項3】 請求項2記載の半導体装置において、前
記コンタクトホ−ル内部における前記シリコン基板の上
方に多結晶シリコン層が堆積され、前記チタンシリサイ
ド膜は前記多結晶シリコン層と前記導電性膜との間に形
成されていることを特徴とする半導体装置。 - 【請求項4】 請求項2および3のうちいずれか1項記
載の半導体装置において、前記シリコン基板上に多結晶
シリコンからなるゲ−ト電極が設けられ、前記コンタク
トホ−ルは前記ゲ−ト電極の上面に設けられていること
を特徴とする半導体装置。 - 【請求項5】 MOSトランジスタの上部に情報蓄積用
容量素子を配置したスタックド・キャパシタ構造のメモ
リセルを備え、前記MOSトランジスタの拡散層とビッ
ト線とを接続するコンタクトホ−ル内部に多結晶シリコ
ン層を堆積させるとともに、周辺回路のMOSトランジ
スタの拡散層に接続される電気配線と前記ビット線とが
同一のW/TiN/Tiの配線層で構成されており、前
記ビット線および前記電気配線がチタンシリサイド膜を
介して前記多結晶シリコン層および前記周辺回路の拡散
層にそれぞれ接続されている半導体装置において、前記
チタンシリサイド膜の厚さの上限を、成膜後における前
記導電性膜の膜内部応力に対応して規定される値とした
ことを特徴とする半導体装置。 - 【請求項6】 請求項1から5のうちいずれか1項記載
の半導体装置において、前記チタンシリサイド膜の厚さ
t(nm)の上限が、成膜後における前記導電性膜の膜
内部応力σ(MPa)により、 t=150−0.03σ で規定される値であることを特徴とする半導体装置。 - 【請求項7】 請求項1から6のうちいずれか1項記載
の半導体装置において、前記コンタクトホールの穴径の
上限が0.4μmであることを特徴とする半導体装置。 - 【請求項8】 シリコン基板上に絶縁膜を設け、前記絶
縁膜にコンタクトホールを開き、少なくとも前記コンタ
クトホールの内部に前記シリコン基板に当接するように
チタン膜を堆積させ、前記チタン膜に当接するように導
電性膜を堆積させた後に、前記チタン膜および前記導電
性膜を堆積させた前記シリコン基板を熱処理し、前記チ
タン膜と前記シリコン基板との間のシリサイド反応によ
ってチタンシリサイド膜を形成する半導体装置の製造方
法において、前記チタン膜の厚さの上限を、成膜後にお
ける前記導電性膜の膜内部応力に対応して規定される値
としたことを特徴とする半導体装置の製造方法。 - 【請求項9】 請求項8記載の半導体装置の製造方法に
おいて、前記チタン膜の厚さy(nm)の上限が、成膜
後における前記導電性膜の膜内部応力σ(MPa)によ
り、 y=60−0.012σ で規定される値であることを特徴とする半導体装置の製
造方法。 - 【請求項10】 請求項8および9のうちいずれか1項
記載の半導体装置の製造方法において、前記コンタクト
ホールの穴径の上限が0.4μmであることを特徴とす
る半導体装置の製造方法。
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Cited By (1)
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- 1996-11-08 JP JP29652096A patent/JP3679527B2/ja not_active Expired - Lifetime
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- 1997-11-05 TW TW086116486A patent/TW417177B/zh not_active IP Right Cessation
- 1997-11-07 KR KR1019970058777A patent/KR100274852B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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