JP2003158242A

JP2003158242A - 半導体装置およびその製造方法

Info

Publication number: JP2003158242A
Application number: JP2001354029A
Authority: JP
Inventors: Takeshi Ogishi; 毅大岸
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-11-20
Filing date: 2001-11-20
Publication date: 2003-05-30

Abstract

(57)【要約】【課題】ＤＲＡＭとＥＥＰＲＯＭの各構成部品を同一
層で形成することにより製造工程の簡略化、歩留りの向
上、製造コストの削減を図る。【解決手段】同一の半導体基板１１上にＤＲＡＭとロ
ジック素子とを搭載する半導体装置において、半導体基
板１１上にＥＥＰＲＯＭを備え、ＥＥＰＲＯＭのフロー
ティングゲートは第１フローティングゲート５３とこれ
にコンタクト５８を介して接続される第２フローティン
グゲート５９との２層からなり、第１フローティングゲ
ート５３とＤＲＡＭのワード線３３、第２フローティン
グゲート５９とＤＲＡＭのキャパシタのストレージノー
ド３９、ＤＲＡＭのビット線３７とＥＥＰＲＯＭのビッ
ト線５７、ＤＲＡＭのキャパシタのプレート電極４１と
ＥＥＰＲＯＭのコントロールゲート（ワード線）６１と
が、それぞれ同一層で形成されているものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはダイナミックランダムア
クセスメモリ（以下ＤＲＡＭという）とロジック素子と
を混載する基板にＥＥＰＲＯＭを搭載する半導体装置お
よびその製造方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩに対する高機能化、高性能
化等の要求から、高集積ロジックＬＳＩに大規模ＤＲＡ
ＭやＳＲＡＭを混載した、いわゆるシステムＬＳＩの開
発、製品化が行われている。一般に、このようなメモリ
混載ロジックＬＳＩにおいては、特にＤＲＡＭセルの形
成のために、複雑なプロセスを必要とし、通常のロジッ
クＬＳＩに比較しておよそ１．５倍〜２倍の工程数を必
要としている。一方、今後さらにＬＳＩの高機能化が進
展すると、各種プログラムや外部制御機器に対するファ
ームウエア等を格納するための不揮発性メモリである電
気的消去・書きこみ可能なリードオンメモリ〔以下ＥＥ
ＰＲＯＭという、ＥＥＰＲＯＭはElectrically Erasabl
e Programmable Read On Memory）の略〕の混載が有望
である。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
ＥＥＰＲＯＭを上記ＤＲＡＭ混載ロジックＬＳＩに搭載
のため、汎用のＥＥＰＲＯＭセルを形成する場合、さら
なる工程数の増加を招き、製造歩留りの低下、コストが
増大するという課題が生じる。

【０００４】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【０００５】本発明の半導体装置は、同一基板上にＤＲ
ＡＭとロジック素子とを搭載する半導体装置において、
前記基板上にＥＥＰＲＯＭを備え、前記ＥＥＰＲＯＭの
フローティングゲートは第１フローティングゲートとこ
の第１フローティングゲートにコンタクトを介して接続
する第２フローティングゲートの２層からなり、第１フ
ローティングゲートとＤＲＡＭのワード線とが同一層で
形成され、第２フローティングゲートとＤＲＡＭのキャ
パシタのストレージノードとが同一層で形成されている
ものである。またＤＲＡＭのビット線とＥＥＰＲＯＭの
ビット線とが同一層で形成されている。またＤＲＡＭの
キャパシタのプレート電極とＥＥＰＲＯＭのワード線と
が同一層で形成されているものである。

【０００６】上記半導体装置では、第１フローティング
ゲートとＤＲＡＭのワード線とが同一層で形成されてい
ること、第２フローティングゲートとＤＲＡＭのキャパ
シタのストレージノードとが同一層で形成されているこ
とにより、同一層で形成されているものは同一工程で形
成することが可能になるので、ＥＥＰＲＯＭ専用の工程
を少なくすることができる。その結果、工程数が削減で
き、それにより製造歩留りが向上し、コストが削減され
るようになる。またＤＲＡＭのビット線とＥＥＰＲＯＭ
のビット線とが同一層で形成されていることにより、ま
たＤＲＡＭのキャパシタのプレート電極とＥＥＰＲＯＭ
のワード線とが同一層で形成されていることにより、上
記同様の結果が得られる。

【０００７】本発明の半導体装置の製造方法は、同一基
板上にダイナミックランダムアクセスメモリとロジック
素子とを搭載する半導体装置の製造方法において、前記
基板上に電気的消去・書きこみ可能なリードオンメモリ
を形成する際に、前記電気的消去・書きこみ可能なリー
ドオンメモリのフローティングゲートは第１フローティ
ングゲートと前記第１フローティングゲートにコンタク
トを介して接続する第２フローティングゲートの２層で
形成し、前記第１フローティングゲートと前記ダイナミ
ックランダムアクセスメモリのワード線とを同一層で形
成し、前記第２フローティングゲートと前記ダイナミッ
クランダムアクセスメモリのキャパシタのストレージノ
ードとを同一層で形成する。また前記ダイナミックラン
ダムアクセスメモリのビット線と前記電気的消去・書き
こみ可能なリードオンメモリのビット線とを同一層で形
成する。また前記ダイナミックランダムアクセスメモリ
のキャパシタのプレート電極と前記電気的消去・書きこ
み可能なリードオンメモリのワード線とを同一層で形成
する。

【０００８】上記半導体装置の製造方法では、第１フロ
ーティングゲートとＤＲＡＭのワード線とを同一層で形
成すること、第２フローティングゲートとＤＲＡＭのキ
ャパシタのストレージノードとを同一層で形成すること
により、同一層で形成するものは同一工程で形成するこ
とが可能になるので、ＥＥＰＲＯＭ専用の工程を少なく
することができる。その結果、工程数が削減でき、それ
により製造歩留りの向上が図れ、コストの削減が可能に
なる。またＤＲＡＭのビット線とＥＥＰＲＯＭのビット
線とを同一層で形成することにより、またＤＲＡＭのキ
ャパシタのプレート電極とＥＥＰＲＯＭのワード線とを
同一層で形成することにより、上記同様の結果を得るこ
とができる。

【０００９】

【発明の実施の形態】本発明の半導体装置に係る第１の
実施の形態を、図１、図４の概略構成断面図および図
２、図３のセルレイアウト図によって説明する。図１〜
図４では、同一半導体基板にＤＲＡＭとＮＯＲ型ＥＥＰ
ＲＯＭとを搭載した半導体装置の一例を示す。なお、概
略構成断面図は、各セルレイアウト図におけるＡ−Ａ’
線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図、Ｄ−
Ｄ’線断面図を示す。また、上記Ａ−Ａ’線断面、Ｂ−
Ｂ’線断面、Ｃ−Ｃ’線断面、Ｄ−Ｄ’線断面は各図共
通の位置である。さらに、セルレイアウト図と概略構成
断面図との縮尺は一致させていない。

【００１０】図１〜図３に示すように、半導体基板１１
には、ＤＲＡＭセル領域１２およびＥＥＰＲＯＭセル領
域１３を分離する素子分離領域１４が、例えば酸化シリ
コン膜で３００ｎｍの厚さに形成されている。この素子
分離領域１４は、例えば、既知のＳＴＩ（Shallow Tren
ch Isolation）技術もしくは選択酸化（いわゆるＬＯＣ
ＯＳ：Local Oxidation of Silicon）技術を用いて形成
されるものである。

【００１１】上記素子分離領域１４は、Ｔ字形に形成さ
れるもので一行毎にｘ方向に半ピッチずつずらした状態
に形成されるＤＲＡＭセル領域のアクティブ領域３１を
分離する素子分離領域１４と、ＥＥＰＲＯＭセル領域の
格子状に形成されるアクティブ領域５１を分離する素子
分離領域１４とで構成されている。したがって、ＥＥＰ
ＲＯＭセル領域１３の素子分離領域１４はマトリックス
状に形成されている。

【００１２】なお、図４の概略構成断面図に示すよう
に、半導体基板１１のＤＲＡＭセル領域１２にはＮウエ
ル１５が形成され、その中の上部にＰウエル１６が形成
されている。ＥＥＰＲＯＭセル領域１３にはＮウエル１
７が形成され、その中の上部にＰウエル１８が形成され
ている。周辺ＣＭＯＳ領域１９にはＮウエル２０が形成
され、その中の上部にＰウエル２１が形成され、さらに
Ｐウエル２２、Ｎウエル２３が形成されている。このよ
うに、いわゆるトリプルウエル構造とすることによっ
て、異電圧電源の混在を可能にし、ノイズ防止を図って
いる。

【００１３】また、図１〜図３に示すように、ＤＲＡＭ
セル領域１２の各アクティブ領域３１上にはゲート絶縁
膜３２が形成されているとともに、ＥＥＰＲＯＭセル領
域１３の各アクティブ領域５１にはトンネル絶縁膜５２
が形成されている。上記ゲート絶縁膜３２およびトンネ
ル絶縁膜５２は、例えば酸化シリコン膜で形成され、そ
の厚さは５ｎｍ〜１３ｎｍのうちの適切なる膜厚の形成
されている。

【００１４】ここでは、工程数削減の観点からは、熱酸
化工程によってＤＲＡＭセル領域およびＥＥＰＲＯＭセ
ル領域の上記酸化シリコン膜は共通に９ｎｍの厚さに形
成されることが望ましいが、ＤＲＡＭおよびＥＥＰＲＯ
Ｍの特性の要求から、膜厚の共通化が困難である場合に
は、ＤＲＡＭおよびＥＥＰＲＯＭの各特性に合った膜厚
の熱酸化膜を用いることもできる。

【００１５】上記半導体基板１１上のＤＲＡＭセル領域
１２には上記ゲート絶縁膜３２を介して、各アクティブ
領域３１の両側を横断するように、ワード線（ゲート電
極も含む）３３が形成されている。一方、半導体基板１
１のＥＥＰＲＯＭセル領域１３には、図面ｙ方向に形成
されているアクティブ領域５１間において図面ｘ方向に
形成されているアクティブ領域５１を横断する状態に、
上記トンネル絶縁膜５２を介して第１フローティングゲ
ート５３が形成されている。

【００１６】上記ワード線３３の各両側における各アク
ティブ領域３１には、例えばｎ型の不純物としてリンイ
オンをイオン注入してなるＤＲＡＭセルトランジスタの
ソース・ドレイン領域３４が形成されている。したがっ
て、一つのアクティブ領域３１に二つのアクセストラン
ジスタが形成されている。また上記第１フローティング
ゲート５３の各両側における各アクティブ領域５１に
は、例えばｎ型の不純物としてリンイオンをイオン注入
してなるＥＥＰＲＯＭセルトランジスタのソース・ドレ
イン領域５４が形成されている。

【００１７】ここでは、工程削減の観点からは、ＤＲＡ
Ｍセル領域１２、ＥＥＰＲＯＭセル領域１３に、共通に
ソース・ドレイン領域３４、５４が形成されている。こ
れを形成するイオン注入では、リンイオンを用い、例え
ば、エネルギーを１０ｋｅＶ〜５０ｋｅＶに設定し、ド
ーズ量を１×１０¹³〜１×１０¹⁵ｃｍ^-2に設定すること
が望ましい。しかしながら、ＤＲＡＭ、ＥＥＰＲＯＭの
それぞれの特性要求から、共通化が困難な場合には、そ
れぞれ選択的にｎ型不純物を注入することにより、それ
ぞれに最適なエネルギー、ドーズ量にて、ＤＲＡＭセル
のソース・ドレイン領域３４およびＥＥＰＲＯＭセルの
ソース・ドレイン領域５４を構成することもできる。

【００１８】上記半導体基板１１上には、上記ワード線
３３および上記第１フローティングゲート５３を覆う第
１層間絶縁膜７１が形成されている。この第１の層間絶
縁膜７１は、例えば多結晶シリコンの直接熱酸化膜を１
０ｎｍ程度の厚さに形成した上で、テトラエトキシシラ
ン（ＴＥＯＳ）やオゾン（Ｏ³）ガス等を原料ガスに用
いたＣＶＤ酸化膜を１００ｎｍ程度の厚さに堆積し、さ
らにＣＶＤ酸化膜にホウ素、リンをそれぞれ２wt.％〜
７wt.％程度添加したＣＶＤＢＰＳＧ（ホウ素リンシリ
ケートガラス）膜を例えば６００ｎｍの厚さに成膜した
後、熱処理によりＢＰＳＧ膜をリフローし、エッチバッ
クや化学的機械研磨等によって、２００ｎｍ程度の薄膜
化を行って表面を平坦化したものからなる。

【００１９】さらに、上記ＤＲＡＭセル領域１２の上記
第１層間絶縁膜７１には、上記アクティブ領域３１（ソ
ース・ドレイン領域３４ａ）に達する接続孔７２が形成
されている。上記接続孔７２は、各アクティブ領域３１
に着目して、一つのアクティブ領域３１を横切るワード
線３３、３３間に形成されている。また、ＥＥＰＲＯＭ
セル領域１３の上記第１層間絶縁膜７１には、上記第１
フローティングゲート５３、５３間に、上記アクティブ
領域５１（ＥＥＰＲＯＭのセルトランジスタのドレイン
拡散層５４ａ）に達する接続孔７３が形成されている。
上記第１フローティングゲート５３、５３間とは、図面
ｙ方向に形成されているアクティブ領域５１、５１間に
おいて図面ｘ方向に形成されているアクティブ領域５１
を横断する状態に形成されている第１フローティングゲ
ート５３、５３間のことである。

【００２０】上記各接続孔７２、７３内には、導電膜が
埋め込まれていている。すなわち、上記ＤＲＡＭセル領
域１２の各接続孔７２内には、上記導電膜からなるもの
でアクティブ領域３１に接続するコンタクト（接続用プ
ラグ）３６が形成されている。またＥＥＰＲＯＭセル領
域１３の各接続孔７３内には、上記導電膜からなるもの
でアクティブ領域５１（ドレイン拡散層５４ａ）に接続
するコンタクト（接続用プラグ）５６が形成されてい
る。

【００２１】上記ＤＲＡＭセル領域１２の上記第１層間
絶縁膜７１上には、上記コンタクト３６に接続されるビ
ット線３７が、図面ｘ方向に形成されている。上記ＥＥ
ＰＲＯＭセル領域１３の上記第１層間絶縁膜７１上に
は、上記コンタクト５６に接続されるビット線５７が、
図面ｘ方向に形成されている。上記各ビット線３７、５
７は、例えば、バリア層および金属層を順に積層してな
る。上記バリア層は、例えばスパッタリングによって、
例えば窒化チタンを５０ｎｍ程度の厚さに堆積して形成
されている。上記金属層は、例えばスパッタリングによ
って、例えばタングステンを１５０ｎｍ程度の厚さに堆
積して形成されている。

【００２２】上記第１層間絶縁膜７１上には、上記ビッ
ト線３７、ビット線５７を覆う第２層間絶縁膜７４が形
成されている。この第２層間絶縁膜７４は、例えばテト
ラエトキシシラン（ＴＥＯＳ）を原料ガスに用いたプラ
ズマＣＶＤ法によって、酸化膜を６００ｎｍ程度に堆積
することで形成した後、エッチバックもしくは化学的機
械研磨によって、例えば２００ｎｍ程度の厚さを薄膜化
して表面を平坦化したものからなる。

【００２３】上記ビット線３７、３７間におけるＤＲＡ
Ｍセル領域１２の上記第２層間絶縁膜７４および第１層
間絶縁膜７１には、アクセストランジスタのソース・ド
レイン３４の他方に接続する接続孔７５が形成されてい
る。それとともに、上記ビット線５７、５７間における
ＥＥＰＲＯＭセル領域１３の上記第２層間絶縁膜７４お
よび第１層間絶縁膜７１には、各第１フローティングゲ
ート５３に接続する接続孔７６が形成されている。

【００２４】上記ＤＲＡＭセル領域１２の各接続孔７５
内には、アクセストランジスタの他方のソース・ドレイ
ン３４（３４ｂ）に接続するコンタクト（接続用プラ
グ）３８が形成されている。それとともに、ＥＥＰＲＯ
Ｍセル領域１３の各接続孔７６内には、各第１フローテ
ィングゲート５３に接続するコンタクト（接続用プラ
グ）５８が形成されている。上記コンタクト３８，５８
は、例えばリンを添加したアモルファスシリコン、もし
くはリンを添加した多結晶シリコンからなる。

【００２５】上記ＤＲＡＭセル領域１２における上記第
２層間絶縁膜７４上には、上記各コンタクト３８に接続
するストレージノード３９が形成されている。それとと
もに、上記ＥＥＰＲＯＭセル領域１３の上記第２層間絶
縁膜７４上には、上記各コンタクト５８に接続する第２
フローティングゲート５９が、図面ｘ方向に形成されて
いる。この第２フローティングゲート５９の形成方向
は、前記ビット線５７と同様の方向である。このよう
に、アクティブ領域５１および第１フローティングゲー
ト５３、コンタクト５８および第２フローティングゲー
ト５９で構成されるスタック構造のゲートによって、Ｅ
ＥＰＲＯＭのセルトランジスタが構成されている。上記
ストレージノード３９および上記第２フローティングゲ
ート５９は、例えば、２００ｎｍ程度の厚さのリン添加
アモルファスシリコンもしくはリン添加多結晶シリコン
で形成されている。

【００２６】上記ＤＲＡＭセル領域１２の上記第２層間
絶縁膜７４上には、各ストレージノード３９を覆う状態
にＤＲＡＭのキャパシタ絶縁膜４０が形成されている。
それとともに、上記ＥＥＰＲＯＭセル領域１３の上記第
２層間絶縁膜７４上には、各第２フローティングゲート
５９を覆う状態に、上記キャパシタ絶縁膜４０と同一層
の絶縁膜からなるインターポリ絶縁膜６０が形成されて
いる。上記キャパシタ絶縁膜４０およびインターポリ絶
縁膜６０は、例えば、ストレージノード３９および第２
フローティングゲート５９の表面を４ｎｍ程度の厚さに
熱酸化して酸化膜を形成した後、ジクロロシラン（Ｓｉ
₂Ｈ₂Ｃｌ₂）を主原料ガスとしたＣＶＤ法によって窒
化シリコンを例えば５ｎｍ程度の厚さに堆積して窒化シ
リコン膜を形成し、さらに窒化シリコンの熱酸化膜を４
ｎｍ程度の厚さに形成して構成される、いわゆるＯＮＯ
膜からなる。

【００２７】上記ＤＲＡＭセル領域１２における上記第
２層間絶縁膜７４上には、各ストレージノード３９を覆
う状態にキャパシタ絶縁膜４０を介してプレート電極４
１が形成されている。それとともに、ＥＥＰＲＯＭセル
領域１３における第２層間絶縁膜７４上には、上記第２
フローティングゲート５９を横断する状態に、上記イン
ターポリ絶縁膜６０を介してコントロールゲート６１が
形成されている。なお図面では、コントロールゲート６
１は前記第１フローティングゲート５３、コンタクト５
８上方に位置するように形成される。上記プレート電極
４１およびコントロールゲート６１は、例えばシランガ
ス、フォスフィン等を原料ガスに用いたＣＶＤ法によっ
て、リン添加アモルファスシリコンもしくはリン添加多
結晶シリコンを２００ｎｍ程度の厚さに堆積して形成さ
れる。

【００２８】図示はしないが、さらに必要に応じて、配
線、層間絶縁膜等が形成されていてもよい。

【００２９】上記半導体装置では、ＤＲＡＭのアクティ
ブ領域３１とＥＥＰＲＯＭのアクティブ領域５１、ＤＲ
ＡＭのゲート絶縁膜３２とＥＥＰＲＯＭのトンネル絶縁
膜５２、ＤＲＡＭのワード線３３とＥＥＰＲＯＭの第１
フローティングゲート５３、ＤＲＡＭのソース・ドレイ
ン３４とＥＥＰＲＯＭのソース・ドレイン５４、ＤＲＡ
Ｍのコンタクト３６とＥＥＰＲＯＭのコンタクト５６、
ＤＲＡＭのビット線３７とＥＥＰＲＯＭのビット線５
７、ＤＲＡＭのコンタクト３８とＥＥＰＲＯＭのコンタ
クト５８、ＤＲＡＭのキャパシタのストレージノード３
９とＥＥＰＲＯＭの第２フローティングゲート５９、Ｄ
ＲＡＭのキャパシタ絶縁膜４０とＥＥＰＲＯＭのインタ
ーポリ絶縁膜６０、ＤＲＡＭのキャパシタのプレート電
極４１とＥＥＰＲＯＭのコントロールゲート（ワード
線）６１のそれぞれが同一層で形成されていることによ
り、同一層で形成されているものは同一工程で形成する
ことが可能になるので、ＤＲＡＭの製造工程でＥＥＰＲ
ＯＭを形成することができる。その結果、工程数が削減
でき、それにより製造歩留りが向上し、コストが削減さ
れるようになる。

【００３０】次に、本発明の半導体装置の製造方法に係
る第１の実施の形態を、図５〜図２１によって説明す
る。なお、概略構成断面図は、各セルレイアウト図にお
けるＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線
断面図、Ｄ−Ｄ’線断面図を示す。また、上記Ａ−Ａ’
線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面、Ｄ−Ｄ’線
断面は各図共通の位置である。さらに、セルレイアウト
図と概略構成断面図との縮尺は一致させていない。

【００３１】図５のセルレイアウト図および概略構成断
面図に示すように、例えば、既知のＳＴＩ（Shallow Tr
ench Isolation）技術もしくは選択酸化（いわゆるＬＯ
ＣＯＳ：Local Oxidation of Silicon）技術を用いて、
半導体基板１１にＤＲＡＭセル領域およびＥＥＰＲＯＭ
セル領域の各セル領域を分離する素子分離領域１４を、
例えば酸化シリコン膜で３００ｎｍの厚さに形成する。

【００３２】すなわち、図５のセルレイアウト図に示す
ように、この素子分離領域１４は、Ｔ字形に形成される
もので一行毎にｘ方向に半ピッチずつずらした状態に形
成されるＤＲＡＭセル領域のアクティブ領域３１を分離
する素子分離領域１４と、ＥＥＰＲＯＭセル領域の格子
状に形成されるアクティブ領域５１を分離する素子分離
領域１４とが形成される。したがって、ＥＥＰＲＯＭセ
ル領域の素子分離領域１４はマトリックス状に形成され
る。

【００３３】前記図４の概略構成断面図に示すように、
リソグラフィー技術を用いてマスクを形成した後、その
マスクを用いたイオン注入技術、および上記マスクを除
去した後に行う熱処理（熱拡散技術）によって、ＤＲＡ
Ｍセル領域１２にはＮウエル１５を形成しその中の上部
にＰウエル１６を形成し、ＥＥＰＲＯＭセル領域１３に
はＮウエル１７を形成しその中の上部にＰウエル１８を
形成し、周辺ＣＭＯＳ領域１９にはＮウエル２０を形成
しその中の上部にＰウエル２１を形成し、さらにＰウエ
ル２２、Ｎウエル２３を形成する。このように、いわゆ
るトリプルウエル構造とすることによって、異電圧電源
の混在を可能にし、ノイズ防止が図られる。

【００３４】次に図６の概略構成断面図に示すように、
例えば熱酸化法によって、ＤＲＡＭセル領域１２の各ア
クティブ領域３１にゲート絶縁膜３２を形成するととも
に、ＥＥＰＲＯＭセル領域１３の各アクティブ領域５１
にトンネル絶縁膜５２を形成する。上記ゲート絶縁膜３
２およびトンネル絶縁膜５２は、例えば酸化シリコン膜
で形成され、その厚さは５ｎｍ〜１３ｎｍのうちの適切
なる膜厚の形成される。

【００３５】ここでは、工程数削減の観点からは、熱酸
化工程によってＤＲＡＭセル領域１２およびＥＥＰＲＯ
Ｍセル領域１３の上記酸化シリコン膜は共通に９ｎｍの
厚さに形成されることが望ましいが、ＤＲＡＭおよびＥ
ＥＰＲＯＭの特性の要求から、膜厚の共通化が困難であ
る場合には、熱酸化と、リソグラフィーによるマスク形
成および同マスクを用いた酸化膜の選択除去技術とを用
いて、ＤＲＡＭおよびＥＥＰＲＯＭの各特性に合った膜
厚の熱酸化膜を形成してもよい。

【００３６】次いで、ゲート絶縁膜３２およびトンネル
絶縁膜５２上に、ＤＲＡＭセルのゲート（ワード線）お
よびＥＥＰＲＯＭセルのフローティングゲートとなる導
電層９１を、同時に、例えば多結晶シリコンを１５０ｎ
ｍの厚さに堆積して形成する。この多結晶シリコンの堆
積では化学的気相成長（以下ＣＶＤという、ＣＶＤはCh
emical Vapor Deposition の略）法を用いる。

【００３７】図７のセルレイアウト図および概略構成断
面図に示すように、ＤＲＡＭセル領域１２およびＥＥＰ
ＲＯＭセル領域１３に共通に、リソグラフィー技術によ
るマスク形成およびこのマスクを用いたエッチング技術
によって、半導体基板１１上のＤＲＡＭセル領域１２に
は、ゲート絶縁膜３２を介して、各アクティブ領域３１
（図５参照）の両側を横断するように、ワード線３３を
形成する。一方、半導体基板１１のＥＥＰＲＯＭセル領
域１３には、図面ｙ方向に形成されているアクティブ領
域５１（図５参照）間において図面ｘ方向に形成されて
いるアクティブ領域５１（図５参照）を横断する状態
に、トンネル絶縁膜５２を介して第１フローティングゲ
ート５３を形成する。上記エッチングでは、例えば臭化
水素（ＨＢｒ）ガス等のガスプラズマによるプラズマエ
ッチングを用いる。

【００３８】図８の概略構成断面図に示すように、ワー
ド線３３、第１フローティングゲート５３、素子分離領
域１４等をマスクにして、各アクティブ領域３１、５１
に、例えばｎ型の不純物としてリンイオンをイオン注入
し、ＤＲＡＭセル領域１２のアクティブ領域３１にはＤ
ＲＡＭセルトランジスタのソース・ドレイン領域３４を
形成し、ＥＥＰＲＯＭのアクティブ領域１３にはＥＥＰ
ＲＯＭセルトランジスタのソース・ドレイン領域５４を
形成する。

【００３９】ここでは、工程削減の観点からは、ＤＲＡ
Ｍセル領域１２、ＥＥＰＲＯＭセル領域１３に、共通に
ソース・ドレイン領域３４、５４を形成する。このイオ
ン注入では、リンイオンを用い、例えば、エネルギーを
１０ｋｅＶ〜５０ｋｅＶに設定し、ドーズ量を１×１０
¹³〜１×１０¹⁵ｃｍ^-2に設定することが望ましい。しか
しながら、ＤＲＡＭ、ＥＥＰＲＯＭのそれぞれの特性要
求から、共通化が困難な場合には、リソグラフィー技術
によるマスクの形成技術を用いて、それぞれ選択的にｎ
型不純物を注入することにより、それぞれに最適なエネ
ルギー、ドーズ量にて、ＤＲＡＭセルのソース・ドレイ
ン領域３４およびＥＥＰＲＯＭセルのソース・ドレイン
領域５４を形成することもできる。

【００４０】図９の概略構成断面図に示すように、上記
半導体基板１１上に、上記ワード線３３および第１フロ
ーティングゲート５３を覆う第１層間絶縁膜７１を形成
する。この第１の層間絶縁膜７１は、例えば多結晶シリ
コンの直接熱酸化膜を１０ｎｍ程度の厚さに形成した上
で、テトラエトキシシラン（ＴＥＯＳ）やオゾン
（Ｏ ³）ガス等を原料ガスに用いたＣＶＤ酸化膜を１０
０ｎｍ程度の厚さに堆積し、さらにＣＶＤ酸化膜にホウ
素、リンをそれぞれ２wt.％〜７wt.％程度添加したＣＶ
ＤＢＰＳＧ（ホウ素リンシリケートガラス）膜を例えば
６００ｎｍの厚さに成膜した後、熱処理によりＢＰＳＧ
膜をリフローし、エッチバックや化学的機械研磨等によ
って、２００ｎｍ程度の薄膜化を行って表面を平坦化す
る。

【００４１】図１０のセルレイアウト図および概略構成
断面図に示すように、リソグラフィー技術によりマスク
形成とそのマスクを用いたエッチング技術を用いて、上
記ＤＲＡＭセル領域の第１層間絶縁膜７１に、アクティ
ブ領域３１（ソース・ドレイン領域３４ａ）に達する接
続孔７２を形成する。この接続孔７２は各アクティブ領
域３１に着目して、一つのアクティブ領域３１（図５参
照）を横切るワード線３３、３３間（図７参照）に形成
されている。それと同時に、ＥＥＰＲＯＭセル領域１３
の第１層間絶縁膜７１に、アクティブ領域５１（ＥＥＰ
ＲＯＭのセルトランジスタのドレイン拡散層５４ａ）に
達する接続孔７３を形成する。この接続孔７３は、図面
ｙ方向に形成されているアクティブ領域５１間において
図面ｘ方向に形成されているアクティブ領域５１を横断
する状態に形成されている第１フローティングゲート５
３、５３間に形成される。このエッチングでは、例えば
Ｃ ₄Ｆ₈、酸素（Ｏ₂）等のガスプラズマによるプラズ
マエッチングにより行う。

【００４２】次いで、図１１の概略構成断面図および前
記図１０のセルレイアウト図に示すように、上記各接続
孔７２、７３を埋め込むように、導電膜を形成する。こ
の導電膜は、例えばリンを添加したアモルファスシリコ
ン、もしくはリンを添加した多結晶シリコンからなり、
６００ｎｍ程度の厚さに形成される。その後、上記第１
層間絶縁膜７１上の導電膜の余剰部分を、例えば化学的
機械研磨もしくはエッチバックにより除去し、上記ＤＲ
ＡＭセル領域１２の各接続孔７２内にアクティブ領域３
１のソース・ドレイン領域３４ａに接続するコンタクト
（接続用プラグ）３６を形成する。それと同時に、ＥＥ
ＰＲＯＭセル領域１３の各接続孔７３内にアクティブ領
域５１のドレイン拡散層５４ａに接続するコンタクト
（接続用プラグ）５６を形成する。

【００４３】次いで、図１２の概略構成断面図に示すよ
うに、ＤＲＡＭセル領域１２およびＥＥＰＲＯＭセル領
域１３における第１層間絶縁膜７１上に上記コンタクト
３６、５６を覆うようにビット線を形成するための導電
膜９２を、バリア層および金属層を順に形成して構成す
る。上記バリア層は、例えばスパッタリングによって、
例えば窒化チタンを５０ｎｍ程度の厚さに堆積して形成
する。上記金属層は、例えばスパッタリングによって、
例えばタングステンを１５０ｎｍ程度の厚さに堆積して
形成する。

【００４４】次いで、図１３のセルレイアウト図および
概略構成断面図に示すように、リソグラフィー技術によ
るマスク形成とそのマスクを用いたエッチング技術を用
いて、上記導電膜９２を加工し、ＤＲＡＭセル領域１２
における上記第１層間絶縁膜７１上に、上記コンタクト
３６に接続されるビット線３７を図面ｘ方向に形成す
る。それと同時に、ＥＥＰＲＯＭセル領域１３における
上記第１層間絶縁膜７１上に、上記コンタクト５６に接
続されるビット線５７を図面ｘ方向に形成する。上記エ
ッチングは、例えば、サルファーヘキサフルオライド
（ＳＦ₆）を主成分とするガスプラズマによるプラズマ
エッチングによって行う。

【００４５】図１４の概略構成断面図に示すように、上
記第１層間絶縁膜７１上に、上記ビット線３６、ビット
線５６を覆う第２層間絶縁膜７４を形成する。この第２
層間絶縁膜７４は、例えばテトラエトキシシラン（ＴＥ
ＯＳ）を原料ガスに用いたプラズマＣＶＤ法によって、
酸化膜を６００ｎｍ程度に堆積することで形成した後、
エッチバックもしくは化学的機械研磨によって、例えば
２００ｎｍ程度の厚さを薄膜化して表面を平坦化する。

【００４６】次いで、図１５のセルレイアウト図および
概略構成断面図に示すように、リソグラフィー技術によ
りマスク形成とそのマスクを用いたエッチング技術を用
いて、上記ビット線３６、５６間（図１４参照）におけ
るＤＲＡＭセル領域１２の上記第２層間絶縁膜７４およ
び第１層間絶縁膜７１に、ソース・ドレイン領域３４ｂ
に接続する接続孔７５を形成する。それと同時に、上記
ビット線５６、５６間（図１４参照）におけるＥＥＰＲ
ＯＭセル領域１３の上記第２層間絶縁膜７４および第１
層間絶縁膜７１に、各第１フローティングゲート５３に
接続する接続孔７６を形成する。このエッチングでは、
例えばＣ₄Ｆ₈、酸素（Ｏ₂）等のガスプラズマによる
プラズマエッチングにより行う。

【００４７】次いで、図１６の概略構成断面図および前
記図１５のセルレイアウト図に示すように、上記各接続
孔７５、７６を埋め込むように、導電膜を形成する。こ
の導電膜は、例えばリンを添加したアモルファスシリコ
ン、もしくはリンを添加した多結晶シリコンからなり、
６００ｎｍ程度の厚さに形成される。その後、上記第２
層間絶縁膜７４上の導電膜の余剰部分を、例えば化学的
機械研磨もしくはエッチバックにより除去し、上記ＤＲ
ＡＭセル領域１２の各接続孔７５内にアクセストランジ
スタのソース・ドレイン領域３４ｂに接続するコンタク
ト（接続用プラグ）３８を形成する。それと同時に、Ｅ
ＥＰＲＯＭセル領域１３の各接続孔７６内に各第１フロ
ーティングゲート５３に接続するコンタクト（接続用プ
ラグ）５８を形成する。

【００４８】次いで、図１７の概略構成断面図に示すよ
うに、ＤＲＡＭセル領域１２およびＥＥＰＲＯＭセル領
域１３の第２層間絶縁膜７４上に、上記コンタクト３
８、５８を覆うように、ストレージノードおよび第２フ
ローティングゲートを形成するための導電膜９３を形成
する。上記導電膜９３は、例えばシランガス、フォスフ
ィン等を原料ガスに用いたＣＶＤ法によって、リン添加
アモルファスシリコンもしくはリン添加多結晶シリコン
を２００ｎｍ程度の厚さに堆積して形成する。

【００４９】次いで、図１８のセルレイアウト図および
概略構成断面図に示すように、リソグラフィー技術によ
るマスク形成およびこのマスクを用いたエッチング技術
によって、ＤＲＡＭセル領域１２における上記第２層間
絶縁膜７４上に、上記各コンタクト３８に接続するスト
レージノード３９を形成する。それと同時に、ＥＥＰＲ
ＯＭセル領域１３の上記第２層間絶縁膜７４上に、上記
各コンタクト５８に接続する第２フローティングゲート
５９を、図面ｘ方向に形成する。この形成方向は、前記
ビット線５７と同様の方向である。

【００５０】このように、ソース・ドレイン領域５４お
よび第１フローティングゲート５３、コンタクト５８お
よび第２フローティングゲート５９で構成されるスタッ
ク構造のゲートによって、ＥＥＰＲＯＭのセルトランジ
スタが構成される。上記エッチングでは、例えば臭化水
素（ＨＢｒ）ガス等のガスプラズマによるプラズマエッ
チングを用いる。

【００５１】次いで、図１９の概略構成断面図に示すよ
うに、上記第２層間絶縁膜７４上に、ＤＲＡＭセル領域
１２の各ストレージノード３９およびＥＥＰＲＯＭセル
領域１３の第２フローティングゲート５９を覆う状態
に、ＤＲＡＭセル領域１２のキャパシタ絶縁膜４０を形
成するとともに、このキャパシタ絶縁膜４０と同一層の
絶縁膜で、ＥＥＰＲＯＭセル領域１３のインターポリ絶
縁膜６０を形成する。上記キャパシタ絶縁膜４０および
インターポリ絶縁膜６０は、ストレージノード３９およ
び第２フローティングゲート５９の表面を４ｎｍ程度の
厚さに熱酸化して酸化膜を形成した後、ジクロロシラン
（Ｓｉ₂Ｈ₂Ｃｌ₂）を主原料ガスとしたＣＶＤ法によ
って窒化シリコンを例えば５ｎｍ程度の厚さに堆積して
窒化シリコン膜を形成し、さらに窒化シリコンの熱酸化
膜を４ｎｍ程度の厚さに形成して構成される、いわゆる
ＯＮＯ膜からなる。

【００５２】次いで、図２０の概略構成断面図に示すよ
うに、上記キャパシタ絶縁膜４０およびインターポリ絶
縁膜６０を覆う状態に、ＤＲＡＭセル領域１２のプレー
ト電極およびＥＥＰＲＯＭセル領域１３のコントロール
ゲート（ワード線）となる導電膜９４を形成する。上記
導電膜９４は、例えばシランガス、フォスフィン等を原
料ガスに用いたＣＶＤ法によって、リン添加アモルファ
スシリコンもしくはリン添加多結晶シリコンを２００ｎ
ｍ程度の厚さに堆積して形成する。

【００５３】次いで、図２１のセルレイアウト図および
概略構成断面図に示すように、リソグラフィー技術によ
るマスク形成およびこのマスクを用いたエッチング技術
によって上記導電膜９４を加工し、ＤＲＡＭセル領域１
２における第２層間絶縁膜７４上に、各ストレージノー
ド３９を覆う状態にキャパシタ絶縁膜４０を介してプレ
ート電極４１を形成する。このプレート電極４１はＤＲ
ＡＭセル領域１２の全面に形成されていて良い。それと
同時に、ＥＥＰＲＯＭセル領域１３における第２層間絶
縁膜７４上に、上記第２フローティングゲート５９を横
断する状態に、上記インターポリ絶縁膜６０を介してコ
ントロールゲート（ワード線）６１を形成する。なお、
コントロールゲート６１は前記第１フローティングゲー
ト５３、コンタクト５８上方に位置するように形成され
る。上記エッチングでは、例えば臭化水素（ＨＢｒ）ガ
ス等のガスプラズマによるプラズマエッチングを用い
る。

【００５４】以上、説明したような工程を経た後、図示
はしないが、さらに必要な配線、層間絶縁膜等の形成を
行う。これらの工程は、通常のＬＳＩ製造工程と同様に
行う。

【００５５】以上のような工程を経ることにより、ＥＥ
ＰＲＯＭセルの形成をＤＲＡＭセルの形成と共通の工程
によって行うことが可能となる。その結果、ＤＲＡＭ混
載ロジックＬＳＩへのＥＥＰＲＯＭ搭載の際、ＥＥＰＲ
ＯＭセル形成のために独自の追加工程を行う必用が無く
なり、工程数の削減が図れる。

【００５６】なお、上記第１の実施の形態は、ＣＯＢ
（Capacitor Over Bitline）構造を有するＤＲＡＭセル
について示したものであり、例えばＣＵＢ（Capacitor
UnderBitline）構造を有するＤＲＡＭセルにおいても、
同様にＤＲＡＭセルとＥＥＰＲＯＭセルとの共通化が可
能である。

【００５７】次に、本発明の半導体装置に係る第２の実
施の形態を、図２２の概略構成断面図によって説明す
る。なお、Ｅ−Ｅ’線断面図、Ｆ−Ｆ’線断面図、Ｇ−
Ｇ’線断面図、Ｈ−Ｈ’線断面図は、後述する図２４〜
図２７のセルレイアウト図におけるＥ−Ｅ’線断面、Ｆ
−Ｆ’線断面、Ｇ−Ｇ’線断面、Ｈ−Ｈ’線断面に相当
する。また、この概略構成断面図と図２４〜図２７のセ
ルレイアウト図の縮尺は一致させていない。

【００５８】図２２に示すように、第１層間絶縁膜７１
より下層側は、前記第１の実施の形態と同様の構成であ
る。すなわち、半導体基板１１には、ＤＲＡＭセル領域
１２およびＥＥＰＲＯＭセル領域１３を分離する素子分
離領域１４が形成されている。上記素子分離領域１４に
よって分離されるＤＲＡＭセル領域１２のアクティブ領
域３１およびＥＥＰＲＯＭセル領域１３のアクティブ領
域５１のセルレイアウトは第１の実施の形態と同様であ
る。

【００５９】また第１の実施の形態と同様に、前記図４
の概略構成断面図に示すように、半導体基板１１のＤＲ
ＡＭセル領域１２にはＮウエル１５を形成しその中の上
部にＰウエル１６を形成し、ＥＥＰＲＯＭセル領域１３
にはＮウエル１７を形成しその中の上部にＰウエル１８
を形成し、周辺ＣＭＯＳ領域１９にはＮウエル２０を形
成しその中の上部にＰウエル２１を形成し、さらにＰウ
エル２２、Ｎウエル２３が形成されている。

【００６０】また、図２２に示すように、ＤＲＡＭセル
領域１２のゲート絶縁膜３２、ワード線３３、ソース・
ドレイン領域３４、ＥＥＰＲＯＭセル領域１３のトンネ
ル絶縁膜５２、第１フローティングゲート５３、ソース
・ドレイン領域５４は、前記第１の実施の形態と同様の
断面構成およびセルレイアウトとなっている。

【００６１】上記半導体基板１１上には、上記ワード線
３３および上記第１フローティングゲート５３を覆う第
１層間絶縁膜７１が形成されている。この第１の層間絶
縁膜７１は、前記第１の実施の形態と同様のものからな
る。

【００６２】上記ＤＲＡＭセル領域１２の第１層間絶縁
膜７１には、ソース・ドレイン領域３４ｂに接続する接
続孔８１が形成されている。それとともに、上記ＥＥＰ
ＲＯＭセル領域１３の第１層間絶縁膜７１には、各第１
フローティングゲート５３に接続する接続孔８２が形成
されている。上記ＤＲＡＭセル領域１２の各接続孔７５
内には、アクセストランジスタの他方のソース・ドレイ
ン３４（３４ｂ）に接続するコンタクト（接続用プラ
グ）３８が形成されている。それとともに、ＥＥＰＲＯ
Ｍセル領域１３の各接続孔８２内には、各第１フローテ
ィングゲート５３に接続するコンタクト（接続用プラ
グ）５８が形成されている。上記コンタクト３８，５８
は、前記第１の実施の形態と同様のセルレイアウト構成
で形成されている。

【００６３】上記ＤＲＡＭセル領域１２における上記第
１層間絶縁膜７１上には、上記各コンタクト３８に接続
するストレージノード３９が形成されている。このスト
レージノード３９には、ビット線３７が接続されるコン
タクト３６を形成する領域に開口部４２が形成されてい
る。それとともに、上記ＥＥＰＲＯＭセル領域１３の上
記第１層間絶縁膜７１上には、上記各コンタクト５８に
接続する第２フローティングゲート５９が形成されてい
る。

【００６４】さらに上記ＤＲＡＭセル領域１２の上記第
１層間絶縁膜７１上には、各ストレージノード３９を覆
う状態にＤＲＡＭのキャパシタ絶縁膜４０が形成されて
いる。それとともに、上記ＥＥＰＲＯＭセル領域１３の
上記第１層間絶縁膜７１上には、各第２フローティング
ゲート５９を覆う状態に、上記キャパシタ絶縁膜４０と
同一層の絶縁膜からなるインターポリ絶縁膜６０が形成
されている。

【００６５】さらに上記ＤＲＡＭセル領域１２における
上記第１層間絶縁膜７１上には、各ストレージノード３
９を覆う状態にキャパシタ絶縁膜４０を介してプレート
電極４１が形成されている。それとともに、ＥＥＰＲＯ
Ｍセル領域１３における第２層間絶縁膜７４上には、上
記第２フローティングゲート５９を横断する状態に、上
記インターポリ絶縁膜６０を介してコントロールゲート
６１が形成されている。

【００６６】上記ストレージノード３９、上記第２フロ
ーティングゲート５９、上記コントロールゲート（ワー
ド線）６１は、前記第１の実施の形態と同様なセルレイ
アウトで形成されている。また、上記プレート電極４
１、基本的には前記第１の実施の形態と同様なセルレイ
アウトで形成されているが、ソース・ドレイン領域３４
ａとビット線３７とを接続するコンタクト３６の形成領
域には形成されていない。すなわち、プレート電極４１
には、コンタクト３６の形成領域に開口部４２が形成さ
れている。

【００６７】さらに、上記第１層間絶縁膜７１上には、
上記プレート電極４１、コントロールゲート６１等を覆
う第２層間絶縁膜７４が形成されている。上記ＤＲＡＭ
セル領域１２の第２層間絶縁膜７４および第１層間絶縁
膜７１には、上記アクティブ領域３１（ソース・ドレイ
ン領域３４ａ）に達する接続孔８３が形成されている。
また、ＥＥＰＲＯＭセル領域１３の上記第２層間絶縁膜
７４および第１層間絶縁膜７１には、上記第１フローテ
ィングゲート５３、５３間に、上記アクティブ領域５１
（ＥＥＰＲＯＭのセルトランジスタのドレイン拡散層５
４ａ）に達する接続孔８４が形成されている。

【００６８】上記各接続孔８３、８４内には、導電膜が
埋め込まれていている。すなわち、上記ＤＲＡＭセル領
域１２の各接続孔８３内には、上記導電膜からなるもの
でアクティブ領域３１に接続するコンタクト（接続用プ
ラグ）３６が形成されている。またＥＥＰＲＯＭセル領
域１３の各接続孔８４内には、上記導電膜からなるもの
でアクティブ領域５１（ドレイン拡散層５４ａ）に接続
するコンタクト（接続用プラグ）５６が形成されてい
る。上記コンタクト３６、５６のセルレイアウトは前記
第１の実施の形態と同様である

【００６９】上記ＤＲＡＭセル領域１２の上記第２層間
絶縁膜７４上には、上記コンタクト３６に接続されるビ
ット線３７が形成されている。上記ＥＥＰＲＯＭセル領
域１３の上記第２層間絶縁膜７４上には、上記コンタク
ト５６に接続されるビット線５７が形成されている。上
記各ビット線３７、５７は、前記第１の実施の形態と同
様の構成、セルレイアウト形成されている。

【００７０】上記第２の実施の形態における半導体装置
では、第１の実施の形態と同様に、ＤＲＡＭのアクティ
ブ領域３１とＥＥＰＲＯＭのアクティブ領域５１、ＤＲ
ＡＭのゲート絶縁膜３２とＥＥＰＲＯＭのトンネル絶縁
膜５２、ＤＲＡＭのワード線３３とＥＥＰＲＯＭの第１
フローティングゲート５３、ＤＲＡＭのソース・ドレイ
ン３４とＥＥＰＲＯＭのソース・ドレイン５４、ＤＲＡ
Ｍのコンタクト３６とＥＥＰＲＯＭのコンタクト５６、
ＤＲＡＭのビット線３７とＥＥＰＲＯＭのビット線５
７、ＤＲＡＭのコンタクト３８とＥＥＰＲＯＭのコンタ
クト５８、ＤＲＡＭのキャパシタのストレージノード３
９とＥＥＰＲＯＭの第２フローティングゲート５９、Ｄ
ＲＡＭのキャパシタ絶縁膜４０とＥＥＰＲＯＭのインタ
ーポリ絶縁膜６０、ＤＲＡＭのキャパシタのプレート電
極４１とＥＥＰＲＯＭのコントロールゲート（ワード
線）６１のそれぞれが同一層で形成されていることによ
り、同一層で形成されているものは同一工程で形成する
ことが可能になるので、ＤＲＡＭの製造工程でＥＥＰＲ
ＯＭを形成することができる。その結果、工程数が削減
でき、それにより製造歩留りが向上し、コストが削減さ
れるようになる。

【００７１】次に、本発明の半導体装置の製造方法に係
る第２の実施の形態として、ＣＵＢ構造を有するＤＲＡ
ＭにＥＥＰＲＯＭを搭載する一例を、図２３の概略構成
断面図および図２４〜図２７のセルレイアウト図によっ
て説明する。この第２の実施の形態では、上記説明した
第１の実施の形態とは、ＤＲＡＭのキャパシタとビット
線とを形成する層が異なり、またＥＥＰＲＯＭの第２フ
ローティングゲートとコントロールゲートとビット線と
を形成する層が異なるものである。なお、概略構成断面
図は、各セルレイアウト図におけるＥ−Ｅ’線断面図、
Ｆ−Ｆ’線断面図、Ｇ−Ｇ’線断面図、Ｈ−Ｈ’線断面
図を示す。また、上記Ｅ−Ｅ’線断面、Ｆ−Ｆ’線断
面、Ｇ−Ｇ’線断面、Ｈ−Ｈ’線断面は各図共通の位置
である。さらに、セルレイアウト図と概略構成断面図と
の縮尺は一致させていない。

【００７２】図２３に示すように、前記第１層間絶縁膜
７１の形成工程までは、前記第１の実施の形態と同様の
工程で行う。その後、リソグラフィー技術によりマスク
形成とそのマスクを用いたエッチング技術を用いて、Ｄ
ＲＡＭセル領域１２の第１層間絶縁膜７１に、ＤＲＡＭ
のアクセストランジスタのソース・ドレイン領域３４ｂ
に接続する接続孔８１を形成する。それと同時に、ＥＥ
ＰＲＯＭセル領域１３の上記第１層間絶縁膜７１に、各
第１フローティングゲート５３に接続する接続孔８２を
形成する。このエッチングでは、例えばＣ₄Ｆ₈、酸素
（Ｏ₂）等のガスプラズマによるプラズマエッチングに
より行う。

【００７３】次いで、上記各接続孔８１、８２を埋め込
むように、導電膜を形成する。この導電膜は、例えばリ
ンを添加したアモルファスシリコン、もしくはリンを添
加した多結晶シリコンからなり、６００ｎｍ程度の厚さ
に形成される。その後、上記第１層間絶縁膜７１上の導
電膜の余剰部分を、例えば化学的機械研磨もしくはエッ
チバックにより除去し、上記ＤＲＡＭセル領域１２の各
接続孔８１内にアクセストランジスタのソース・ドレイ
ン領域３４ｂに接続するコンタクト（接続用プラグ）３
８を形成する。それと同時に、ＥＥＰＲＯＭセル領域１
３の各接続孔８２内に各第１フローティングゲート５３
に接続するコンタクト（接続用プラグ）５８を形成す
る。

【００７４】次いで、ＤＲＡＭセル領域１２およびＥＥ
ＰＲＯＭセル領域１３の第１層間絶縁膜７１上に、上記
コンタクト３８、５８を覆うように、ストレージノード
および第２フローティングゲートを形成するための導電
膜を形成する。上記導電膜は、例えばシランガス、フォ
スフィン等を原料ガスに用いたＣＶＤ法によって、リン
添加アモルファスシリコンもしくはリン添加多結晶シリ
コンを２００ｎｍ程度の厚さに堆積して形成する。

【００７５】次いで、図２３の概略構成断面図および図
２４のセルレイアウト図に示すように、リソグラフィー
技術によるマスク形成およびこのマスクを用いたエッチ
ング技術によって上記導電膜を加工し、ＤＲＡＭセル領
域１２における上記第１層間絶縁膜７１上に、上記各コ
ンタクト３８に接続するストレージノード３９を形成す
る。それと同時に、ＥＥＰＲＯＭセル領域１３の上記第
１層間絶縁膜７１上に、上記各コンタクト５８に接続す
る第２フローティングゲート５９を、図面ｘ方向に形成
する。このように、ソース・ドレイン領域５４および第
１フローティングゲート５３、コンタクト５８および第
２フローティングゲート５９で構成されるスタック構造
のゲートによって、ＥＥＰＲＯＭのセルトランジスタが
構成される。上記エッチングでは、例えば臭化水素（Ｈ
Ｂｒ）ガス等のガスプラズマによるプラズマエッチング
を用いる。

【００７６】次いで、上記第１層間絶縁膜７１上に、Ｄ
ＲＡＭセル領域１２の各ストレージノード３９およびＥ
ＥＰＲＯＭセル領域１３の第２フローティングゲート５
９を覆う状態に、ＤＲＡＭセル領域１２のキャパシタ絶
縁膜４０を形成するとともに、このキャパシタ絶縁膜４
０と同一層の絶縁膜で、ＥＥＰＲＯＭセル領域１３のイ
ンターポリ絶縁膜６０を形成する。上記キャパシタ絶縁
膜４０およびインターポリ絶縁膜６０は、ストレージノ
ード３９および第２フローティングゲート５９の表面を
４ｎｍ程度の厚さに熱酸化して酸化膜を形成した後、ジ
クロロシラン（Ｓｉ₂Ｈ₂Ｃｌ₂）を主原料ガスとした
ＣＶＤ法によって窒化シリコンを例えば５ｎｍ程度の厚
さに堆積して窒化シリコン膜を形成し、さらに窒化シリ
コンの熱酸化膜を４ｎｍ程度の厚さに形成して構成され
る、いわゆるＯＮＯ膜からなる。

【００７７】次いで、上記キャパシタ絶縁膜４０および
インターポリ絶縁膜６０を覆う状態に、ＤＲＡＭセル領
域１２のプレート電極およびＥＥＰＲＯＭセル領域１３
のコントロールゲートとなる導電膜を形成する。この導
電膜は、例えばシランガス、フォスフィン等を原料ガス
に用いたＣＶＤ法によって、リン添加アモルファスシリ
コンもしくはリン添加多結晶シリコンを２００ｎｍ程度
の厚さに堆積して形成する。

【００７８】さらに図２３の概略構成断面図および図２
５のセルレイアウト図に示すように、ＤＲＡＭセルおよ
びＥＥＰＲＯＭセルに共通に、リソグラフィー技術によ
るマスク形成およびこのマスクを用いたエッチング技術
によって、ＤＲＡＭセル領域１２における第１層間絶縁
膜７１上に、各ストレージノード３９を覆う状態にキャ
パシタ絶縁膜４０を介してプレート電極４１を形成す
る。このようにして、ストレージノード３９、キャパシ
タ絶縁膜４０およびプレート電極４１によってＤＲＡＭ
のキャパシタが構成される。それと同時に、ＥＥＰＲＯ
Ｍセル領域１３における第１層間絶縁膜７１上に、上記
第２フローティングゲート５９を横断する状態に、上記
インターポリ絶縁膜６０を介してコントロールゲート
（ワード線）６１を形成する。なお図面では、コントロ
ールゲート６１は前記第１フローティングゲート５３、
コンタクト５８上方に位置するように形成される。上記
エッチングでは、例えば臭化水素（ＨＢｒ）ガス等のガ
スプラズマによるプラズマエッチングを用いる。

【００７９】次いで、上記第１層間絶縁膜７１上に、上
記プレート電極４１、コントロールゲート６１等を覆う
第２層間絶縁膜７４を形成する。この第２の層間絶縁膜
７４は、例えばテトラエトキシシラン（ＴＥＯＳ）を原
料ガスに用いたプラズマＣＶＤ法によって、酸化膜を６
００ｎｍ程度に堆積することで形成した後、エッチバッ
クもしくは化学的機械研磨によって、例えば２００ｎｍ
程度の厚さを薄膜化して表面を平坦化する。

【００８０】次いで、図２３の概略構成断面図および図
２６のセルレイアウト図に示すように、リソグラフィー
技術によりマスク形成とそのマスクを用いたエッチング
技術を用いて、ＤＲＡＭセル領域１２の各アクティブ領
域３１に着目して、一つのアクティブ領域３１を横切る
ワード線３３、３３間における第２層間絶縁膜７４およ
び第１層間絶縁膜７１に、ソース・ドレイン領域３４ａ
に達する接続孔８３を形成する。それと同時に、図面ｙ
方向に形成されているアクティブ領域５１間において図
面ｘ方向に形成されているアクティブ領域５１を横断す
る状態に形成されている第１フローティングゲート５
３、５３間におけるＥＥＰＲＯＭセル領域１３の第２層
間絶縁膜７４および第１層間絶縁膜７１に、ＥＥＰＲＯ
Ｍのセルトランジスタのドレイン拡散層５４ａに達する
接続孔８４を形成する。このエッチングでは、例えばＣ
₄Ｆ₈、酸素（Ｏ₂）等のガスプラズマによるプラズマ
エッチングにより行う。

【００８１】次いで、上記各接続孔８３、８４を埋め込
むように、導電膜を形成する。この導電膜は、例えばリ
ンを添加したアモルファスシリコン、もしくはリンを添
加した多結晶シリコンからなり、６００ｎｍ程度の厚さ
に形成される。その後、上記第２層間絶縁膜７４上の導
電膜の余剰部分を、例えば化学的機械研磨もしくはエッ
チバックにより除去し、上記ＤＲＡＭセル領域１２の各
接続孔８３内にソース・ドレイン領域３４ｂに接続する
コンタクト（接続用プラグ）３８を形成する。それと同
時に、ＥＥＰＲＯＭセル領域の各接続孔８４内にＥＥＰ
ＲＯＭのセルトランジスタのドレイン拡散層５４ａに接
続するコンタクト（接続用プラグ）５８を形成する。

【００８２】次いで、ＤＲＡＭセル領域１２およびＥＥ
ＰＲＯＭセル領域１３における、第２層間絶縁膜７４上
に上記コンタクト３８、５８を覆うようにビット線を形
成するための導電膜を、バリア層および金属層を順に形
成して構成する。上記バリア層は、例えばスパッタリン
グによって、例えば窒化チタンを５０ｎｍ程度の厚さに
堆積して形成する。上記金属層は、例えばスパッタリン
グによって、例えばタングステンを１５０ｎｍ程度の厚
さに堆積して形成する。

【００８３】次いで、図２３の概略構成断面図および図
２７のセルレイアウト図に示すように、リソグラフィー
技術によるマスク形成とそのマスクを用いたエッチング
技術を用いて、上記導電膜を加工し、ＤＲＡＭセル領域
１２における上記第２層間絶縁膜７４上に、上記コンタ
クト３８に接続されるビット線３７を図面ｘ方向に形成
する。それと同時に、ＥＥＰＲＯＭセル領域１３におけ
る上記第２層間絶縁膜７４上に、上記コンタクト５８に
接続されるビット線５７を図面ｘ方向に形成する。上記
エッチングは、例えば、サルファーヘキサフルオライド
（ＳＦ₆）を主成分とするガスプラズマによるプラズマ
エッチングによって行う。

【００８４】上記説明したように、各層における各構成
部品のパターンレイアウトは、前記第１の実施の形態と
同様である。

【００８５】上記第２の実施の形態では、前記第１の実
施の形態と同様に、ＤＲＡＭ製造工程とＥＥＰＲＯＭ製
造工程の共通化を図ることが可能になる。

【００８６】上記第１、第２の実施の形態では、ＥＥＰ
ＲＯＭはＮＯＲ型セルについて示したが、ＮＡＮＤ型セ
ルについても、上記第１、第２の実施の形態と同様にセ
ル形成の共通化が可能である。

【００８７】次に、本発明の半導体装置およびその製造
方法に係る第３の実施の形態として、ＥＥＰＲＯＭセル
がＮＡＮＤ型のものについて、図２８〜図３４の概略構
成断面図によって説明する。この第３の実施の形態で
は、ＤＲＡＭは前記第１の実施の形態と同様の構成を成
し、ＥＥＰＲＯＭセルのフローティングゲートパターン
にＮＡＮＤ型ＥＥＰＲＯＭに用いられる選択トランジス
タ形成部に対応した若干のパターン変更を行うだけで、
前記第１、第２の実施の形態で説明したＮＯＲ型ＥＥＰ
ＲＯＭセルにおける場合と同様なるＤＲＡＭ製造工程と
の共通化を図ることが可能になる。すなわち、製造工程
は、前記第１、第２の実施の形態と同様であるので、こ
こでは、各セルについて、以下に説明する。

【００８８】図２８のセルレイアウト図に示すように、
ＤＲＡＭセル領域のアクティブ領域３１は第１の実施の
形態と同様である。ＥＥＰＲＯＭセル領域１３のアクテ
ィブ領域５１は、格子状に形成されているが、第１の実
施の形態と比較して、図面ｙ方向のアクティブライン５
１ｙが少なくなっている。

【００８９】図２９のセル図に示すように、ＤＲＡＭセ
ル領域１２のワード線（ゲート電極）３３は第１の実施
の形態と同様である。一方、ＥＥＰＲＯＭセル領域１３
は、図面ｘ方向に形成されているアクティブ領域５１ｘ
を横断する状態に、トンネル絶縁膜（図示せず）を介し
て第１フローティングゲート５３が形成されている。た
だし、第１の実施の形態と異なるのは、第１フローティ
ングゲート５３は、図面ｙ方向において、２本毎に連続
して形成されている点である。すなわち、５３ｙａ１、
５３ｙａ２が連続して形成され、５３ｙｂ１、５３ｙｂ
２がＸ方向に形成されている１本のアクティブ領域５１
ｘのみを横切るように形成されている。

【００９０】図３０のセルレイアウト図に示すように、
上記ＤＲＡＭセル領域１２のアクティブ領域３１に接続
するもので第１層間絶縁膜（図示せず）に形成されるコ
ンタクト３６は、第１の実施の形態と同様である。一
方、ＥＥＰＲＯＭセル領域１３における第１層間絶縁膜
（図示せず）には、上記連続して形成されている２本の
第１フローティングゲート５３ｙａ１、５３ｙａ２間の
一つに、ｘ方向に形成されたアクティブ領域５１ｘ（Ｅ
ＥＰＲＯＭのセルトランジスタのドレイン拡散層５４
ａ）に接続するコンタクト５６が形成されている。

【００９１】図３１のセルレイアウト図に示すように、
ＤＲＡＭセル領域１２におけるビット線３７と、ＥＥＰ
ＲＯＭセル領域１３におけるビット線５７とは、第１の
実施の形態と同様のパターンであり、上記コンタクト３
６、５６に接続するように形成位置も同様である。

【００９２】図３２のセルレイアウト図に示すように、
ＤＲＡＭセル領域１２における上記第２層間絶縁膜（図
示せず）および第１層間絶縁膜（図示せず）に形成され
るものでアクティブ領域３１に接続されるコンタクト３
８と、ＥＥＰＲＯＭセル領域１３における上記第２層間
絶縁膜（図示せず）および第１層間絶縁膜（図示せず）
に形成されるもので第１フローティングゲート５３に接
続されるコンタクト５８とは、第１の実施の形態と同様
のパターンである。

【００９３】図３３のセルレイアウト図に示すように、
ＤＲＡＭセル領域１２におけるストレージノード３９は
前記第１の実施の形態と同様である。一方、ＥＥＰＲＯ
Ｍセル領域１３における第２フローティングゲート５９
は、第１の実施の形態のパターンに対して、連続して形
成されている２本の第１フローティングゲート５３ｙ
ａ、５３ｙａ上方において図面ｙ方向に接続されてい
る。

【００９４】図３４のセルレイアウト図に示すように、
ＤＲＡＭセル領域１２におけるプレート電極４１と、Ｅ
ＥＰＲＯＭセル領域１３におけるコントロールゲート
（ワード線）６１とは、第１の実施の形態と同様のパタ
ーンである。

【００９５】上記説明したように、第３の実施の形態に
おいても、ＤＲＡＭの製造工程でＥＥＰＲＯＭの各構成
部品を形成することができる。

【００９６】

【発明の効果】以上、説明したように本発明の半導体装
置の構成によれば、第１フローティングゲートとＤＲＡ
Ｍのワード線とが同一層で形成されており、第２フロー
ティングゲートとＤＲＡＭのキャパシタのストレージノ
ードとが同一層で形成されていることから、この構成を
採ることによって、同一層で形成されているものは同一
工程で形成することができる。よって、ＤＲＡＭ製造工
程とＥＥＰＲＯＭ製造工程との共通化を図ることができ
るので、工程数が削減でき、それにより製造歩留りが向
上し、コストが削減できる。またＤＲＡＭのビット線と
ＥＥＰＲＯＭのビット線とが同一層で形成されているこ
とにより、またＤＲＡＭのキャパシタのプレート電極と
ＥＥＰＲＯＭのワード線とが同一層で形成されているこ
とによっても、上記同様の結果が得られる。

【００９７】本発明の半導体装置の製造方法によれば、
第１フローティングゲートとＤＲＡＭのワード線とを同
一層で形成すること、第２フローティングゲートとＤＲ
ＡＭのキャパシタのストレージノードとを同一層で形成
するので、同一層で形成するものは同一工程で形成する
ことができる。よって、ＤＲＡＭ製造工程とＥＥＰＲＯ
Ｍ製造工程との共通化を図ることができるので、工程数
が削減でき、それにより製造歩留りの向上が図れ、コス
トの削減ができる。またＤＲＡＭのビット線とＥＥＰＲ
ＯＭのビット線とを同一層で形成することにより、また
ＤＲＡＭのキャパシタのプレート電極とＥＥＰＲＯＭの
ワード線とを同一層で形成することによっても、上記同
様の結果を得ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置に係る第１の実施の形態を
示す概略構成断面図である。

【図２】本発明の半導体装置に係る第１の実施の形態を
示すセルレイアウト図である。

【図３】本発明の半導体装置に係る第１の実施の形態を
示すセルレイアウト図である。

【図４】本発明の半導体装置に係る第１の実施の形態を
示す概略構成断面図である。

【図５】本発明の半導体装置の製造方法に係る第１の実
施の形態を示すセルレイアウト図および概略構成断面図
である。

【図６】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す概略構成断面図である。

【図７】本発明の半導体装置の製造方法に係る第１の実
施の形態を示すセルレイアウト図および概略構成断面図
である。

【図８】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す概略構成断面図である。

【図９】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す概略構成断面図である。

【図１０】本発明の半導体装置の製造方法に係る第１の
実施の形態を示すセルレイアウト図および概略構成断面
図である。

【図１１】本発明の半導体装置の製造方法に係る第１の
実施の形態を示す概略構成断面図である。

【図１２】本発明の半導体装置の製造方法に係る第１の
実施の形態を示す概略構成断面図である。

【図１３】本発明の半導体装置の製造方法に係る第１の
実施の形態を示すセルレイアウト図および概略構成断面
図である。

【図１４】本発明の半導体装置の製造方法に係る第１の
実施の形態を示す概略構成断面図である。

【図１５】本発明の半導体装置の製造方法に係る第１の
実施の形態を示すセルレイアウト図および概略構成断面
図である。

【図１６】本発明の半導体装置の製造方法に係る第１の
実施の形態を示す概略構成断面図である。

【図１７】本発明の半導体装置の製造方法に係る第１の
実施の形態を示す概略構成断面図である。

【図１８】本発明の半導体装置の製造方法に係る第１の
実施の形態を示すセルレイアウト図および概略構成断面
図である。

【図１９】本発明の半導体装置の製造方法に係る第１の
実施の形態を示す概略構成断面図である。

【図２０】本発明の半導体装置の製造方法に係る第１の
実施の形態を示す概略構成断面図である。

【図２１】本発明の半導体装置の製造方法に係る第１の
実施の形態を示すセルレイアウト図および概略構成断面
図である。

【図２２】本発明の半導体装置に係る第２の実施の形態
を示す概略構成断面図である。

【図２３】本発明の半導体装置の製造方法に係る第２の
実施の形態を示す概略構成断面図である。

【図２４】本発明の半導体装置の製造方法に係る第２の
実施の形態を示すセルレイアウト図である。

【図２５】本発明の半導体装置の製造方法に係る第２の
実施の形態を示すセルレイアウト図である。

【図２６】本発明の半導体装置の製造方法に係る第２の
実施の形態を示すセルレイアウト図である。

【図２７】本発明の半導体装置の製造方法に係る第２の
実施の形態を示すセルレイアウト図である。

【図２８】本発明の半導体装置およびその製造方法に係
る第３の実施の形態を示すセルレイアウト図である。

【図２９】本発明の半導体装置およびその製造方法に係
る第３の実施の形態を示すセルレイアウト図である。

【図３０】本発明の半導体装置およびその製造方法に係
る第３の実施の形態を示すセルレイアウト図である。

【図３１】本発明の半導体装置およびその製造方法に係
る第３の実施の形態を示すセルレイアウト図である。

【図３２】本発明の半導体装置およびその製造方法に係
る第３の実施の形態を示すセルレイアウト図である。

【図３３】本発明の半導体装置およびその製造方法に係
る第３の実施の形態を示すセルレイアウト図である。

【図３４】本発明の半導体装置およびその製造方法に係
る第３の実施の形態を示すセルレイアウト図である。

【符号の説明】

１１…半導体基板、１２…ＤＲＡＭセル領域、１３…Ｅ
ＥＰＲＯＭセル領域、３３…ワード線、３９…ストレー
ジノード、５３…第１フローティングゲート、５８…コ
ンタクト、５９…第２フローティングゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F083 AD22 AD48 AD49 AD56 EP04 EP09 EP23 EP42 EP55 EP76 EP77 GA28 JA22 JA39 JA40 LA12 LA16 LA21 MA06 MA17 MA20 NA01 NA02 NA03 PR03 PR21 PR22 PR39 PR40 PR43 PR47 PR48 PR52 PR53 ZA12 ZA14 5F101 BA16 BA17 BA23 BA36 BB05 BD02 BD24 BD34 BD36 BD37 BH02 BH14 BH21

Claims

【特許請求の範囲】

【請求項１】同一基板上にダイナミックランダムアク
セスメモリとロジック素子とを搭載する半導体装置にお
いて、前記基板上に電気的消去・書きこみ可能なリードオンメ
モリを備え、前記電気的消去・書きこみ可能なリードオンメモリのフ
ローティングゲートは第１フローティングゲートと前記
第１フローティングゲートにコンタクトを介して接続す
る第２フローティングゲートの２層からなり、前記第１フローティングゲートと前記ダイナミックラン
ダムアクセスメモリのワード線とが同一層で形成され、前記第２フローティングゲートと前記ダイナミックラン
ダムアクセスメモリのキャパシタのストレージノードと
が同一層で形成されていることを特徴とする半導体装
置。
【請求項２】前記ダイナミックランダムアクセスメモ
リのビット線と前記電気的消去・書きこみ可能なリード
オンメモリのビット線とが同一層で形成されていること
を特徴とする請求項１記載の半導体装置。
【請求項３】前記ダイナミックランダムアクセスメモ
リのキャパシタのプレート電極と前記電気的消去・書き
こみ可能なリードオンメモリのコントロールゲートとが
同一層で形成されていることを特徴とする請求項１記載
の半導体装置。
【請求項４】同一基板上にダイナミックランダムアク
セスメモリとロジック素子とを搭載する半導体装置の製
造方法において、前記基板上に電気的消去・書きこみ可能なリードオンメ
モリを形成する際に、前記電気的消去・書きこみ可能なリードオンメモリのフ
ローティングゲートは第１フローティングゲートと前記
第１フローティングゲートにコンタクトを介して接続す
る第２フローティングゲートの２層で形成し、前記第１フローティングゲートと前記ダイナミックラン
ダムアクセスメモリのワード線とを同一層で形成し、前記第２フローティングゲートと前記ダイナミックラン
ダムアクセスメモリのキャパシタのストレージノードと
を同一層で形成することを特徴とする半導体装置の製造
方法。
【請求項５】前記ダイナミックランダムアクセスメモ
リのビット線と前記電気的消去・書きこみ可能なリード
オンメモリのビット線とを同一層で形成することを特徴
とする請求項４記載の半導体装置の製造方法。
【請求項６】前記ダイナミックランダムアクセスメモ
リのキャパシタのプレート電極と前記電気的消去・書き
こみ可能なリードオンメモリのコントロールゲートとを
同一層で形成することを特徴とする請求項４記載の半導
体装置の製造方法。