JP2009218318A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】ビット線とソース線の両方を同じ方向に延在するように形成する場合であっても、メモリセルの小型化を実現し得る半導体記憶装置及びその製造方法を提供する。
【解決手段】第１の方向延在する第１のワード線１８ａ及び第２のワード線１８ｂと、第１の方向に交差する第２の方向に延在し、ソース領域２２ｂと平面視で重なり合い、第１の導体プラグ３０を介してソース領域に接続されたソース線３２と、第１のドレイン領域２２ａの上方に形成された第１の磁気抵抗効果素子４０ａと、第２のドレイン領域２２ｃの上方に形成された第２の磁気抵抗効果素子４０ｂと、ソース線よりも上層に形成され、第２の方向に延在し、第１の磁気抵抗効果素子及び第２の磁気抵抗効果素子に接続されたビット線７０とを有している。
【選択図】 図２

Description

本発明は、半導体記憶装置及びその製造方法に係り、特に小型化、高集積化を実現し得る半導体記憶装置及びその製造方法に関する。
近時、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。
かかるＭＲＡＭとして、スピン注入磁化反転（Spin Torque Transfer Magnetization Switching）方式のＭＲＡＭが注目されている。スピン注入磁化反転方式のＭＲＡＭでは、磁気抵抗効果素子として例えばＭＴＪ（Magnetic Tunnel Junction、磁気トンネル接合）素子が用いられる（非特許文献１）。
ＭＴＪ素子は、磁化自由層と磁化固定層との間にトンネルバリア層を挟んで構成された磁気抵抗効果素子である。
ＭＴＪ素子において、磁化自由層側から磁化固定層側に電流を流すと、磁化固定層のスピンと同じ向きのスピンを有する電子が、磁化自由層に注入される。このため、磁化自由層のスピンの向きと磁化固定層のスピンの向きとが同じになり、磁化自由層の磁気モーメントが平行となり、磁気トンネル接合の抵抗が比較的小さくなる。磁気トンネル接合の抵抗が比較的小さい状態は、例えばデータ“０”に関連付けられる。
一方、磁化固定層側から磁化自由層側に電流を流すと、磁化固定層のスピンと反対の向きのスピンを有する電子が、磁化固定層により反射され、磁化自由層に注入される。このため、磁化自由層のスピンの向きと磁化固定層のスピンの向きとが反対になり、磁化自由層の磁気モーメントが反平行となり、磁気トンネル接合の抵抗が比較的大きくなる。磁気トンネル接合の抵抗が比較的大きい状態は、例えばデータ“１”に関連付けられる。
ＭＴＪ素子を用いたＭＲＡＭにおいては、ＭＴＪ素子に流す電流の向きを変えることにより、ＭＴＪ素子に情報が書き込まれる。このため、ＭＴＪ素子を用いたＭＲＡＭにおいては、書き込み用の配線が２本必要となる。これら２本の書き込み用の配線のうちの一方はビット線であり、他方はソース線である。これらビット線及びソース線は、互いに同じ方向に延在するように形成される。
特開平９−１８６２５５号公報 特開平９−３２１１５２号公報 M. Hosomi et al., "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", IEEE international Electron Devices Meeting Technical Digest, 2005, pp. 459-462
しかしながら、ビット線とソース線との両方を同じ方向に延在するように単にレイアウトした場合には、ワード線の延在方向におけるメモリセルの寸法が比較的大きくなってしまう。
本発明の目的は、ビット線とソース線の両方を同じ方向に延在するように形成する場合であっても、メモリセルの小型化を実現し得る半導体記憶装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板に形成された素子領域内に形成されたソース領域と、前記ソース領域の一方の側における前記素子領域内に、前記ソース領域から離間して形成された第１のドレイン領域と、前記ソース領域と前記第１のドレイン領域との間の第１のチャネル領域上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記ソース領域の他方の側における前記素子領域内に、前記ソース領域から離間して形成された第２のドレイン領域と、前記ソース領域と前記第２のドレイン領域との間の第２のチャネル領域上に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第１のゲート電極を含み、第１の方向に延在する第１のワード線と、前記第２のゲート電極を含み、前記第１の方向に延在する第２のワード線と、前記第１の方向に交差する第２の方向に延在し、前記ソース領域と平面視で重なり合い、第１の導体プラグを介して前記ソース領域に接続されたソース線と、前記第１のドレイン領域の上方に形成され、第２の導体プラグを介して前記第１のドレイン領域に接続された第１の磁気抵抗効果素子と、前記第２のドレイン領域の上方に形成され、第３の導体プラグを介して前記第２のドレイン領域に接続された第２の磁気抵抗効果素子と、前記ソース線よりも上層に形成され、前記第２の方向に延在し、第４の導体プラグを介して前記第１の磁気抵抗効果素子に接続され、第５の導体プラグを介して前記第２の磁気抵抗効果素子に接続されたビット線とを有することを特徴とする半導体記憶装置が提供される。
また、本発明の他の観点によれば、半導体基板に素子領域を形成する工程と、前記素子領域のうちの第１のチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を含み、第１の方向に延在する第１のワード線と、前記素子領域のうちの第２のチャネル領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極を含み、前記第１の方向に延在する第２のワード線とを形成する工程と、前記第１のゲート電極と前記第２のゲート電極との間における前記素子領域内にソース領域を形成し、前記ソース領域の一方の側における前記素子領域内に、前記ソース領域から離間して第１のドレイン領域を形成し、前記ソース領域の他方の側における前記素子領域内に、前記ソース領域から離間して第２のドレイン領域を形成する工程と、前記第１の方向に交差する第２の方向に延在し、前記ソース領域と平面視で重なり合い、第１の導体プラグを介して前記ソース領域に接続されたソース線を形成する工程と、前記第１のドレイン領域の上方に、第２の導体プラグを介して前記第１のドレイン領域に接続された第１の磁気抵抗効果素子を形成し、前記第２のドレイン領域の上方に、第３の導体プラグを介して前記第２のドレイン領域に接続された第２の磁気抵抗効果素子を形成する工程と、前記第２の方向に延在し、第４の導体プラグを介して前記第１の磁気抵抗効果素子に接続され、第５の導体プラグを介して前記第２の磁気抵抗効果素子に接続されたビット線を、前記ソース線よりも上層に形成する工程とを有することを特徴とする半導体記憶装置の製造方法が提供される。
本発明によれば、ソース線が、第１のドレイン領域及び第２のドレイン領域に隣接し、ソース領域と平面視で重なり合うように形成されており、ビット線がソース線よりも上層に形成されている。このため、本発明によれば、ソース線とビット線の両方を同じ方向に延在するように形成する場合であっても、メモリセルの寸法を極めて小さくすることができる。このため、本発明によれば、半導体記憶装置の小型化、高集積化を実現することができる。
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその製造方法を図１乃至図１５を用いて説明する。図１は、本実施形態による半導体記憶装置を示す断面図である。図２は、本実施形態による半導体記憶装置を示す平面図である。なお、図１は、図２のＡ−Ａ′断面に対応している。図３は、本実施形態による半導体記憶装置を示す回路図である。図４は、本実施形態による半導体記憶装置の回路構成を示す概略図である。
（半導体記憶装置）
図１に示すように、例えばシリコン基板より成る半導体基板１０には、素子領域（活性領域）１２を画定する素子分離領域１４が形成されている。
半導体基板１０上には、Ｘ方向に延在する第１のワード線ＷＬ１が形成されている。第１のワード線ＷＬ１は、素子領域１２に交差するように形成されている。第１のワード線ＷＬ１は、第１のトランジスタ２４ａのゲート電極１８ａを含むものである。
また、半導体基板１０上には、Ｘ方向に延在する第２のワード線ＷＬ２が形成されている。第２のワード線ＷＬ２は、第１のワード線ＷＬ１と並行するように形成されている。第２のワード線ＷＬ２は、素子領域１２に交差するように形成されている。第２のワード線ＷＬ２は、ゲート電極１８ｂを含むものである。
ゲート電極１８ａ、１８ｂの側壁部分には、サイドウォール絶縁膜２０が形成されている。
第１のゲート電極１８ａの一方の側における素子領域１２には、ドレイン領域２２ａが形成されている。また、第１のゲート電極１８ｂの他方の側における素子領域１２には、ソース領域２２ｂが形成されている。ドレイン領域２２ａとソース領域２２ｂとの間の領域は、チャネル領域２３ａとなっている。
こうして、ゲート電極１８ａとドレイン領域２２ａとソース領域２２ｂとを有する第１のトランジスタ２４ａが構成されている。
第２のゲート電極１８ｂの一方の側における素子領域１２には、ソース領域２２ｂが形成されている。第１のトランジスタ２４ａのソース領域２２ｂと第２のトランジスタの２４ｂのソース領域２２ｂとは、共通のソース領域２２ｂにより構成されている。第２のゲート電極１８ｂの他方の側における素子領域１２には、ドレイン領域２２ｃが形成されている。ソース領域２２ｂとドレイン領域２２ｃとの間の領域は、チャネル領域２３ｂとなっている。
こうして、ゲート電極１８ｂとソース／ドレイン領域２２ｂ、２２ｃとを有する第２のトランジスタ２４ｂが構成されている。
素子領域１２は、図２に示すように、第１のトランジスタ２４ａのドレイン領域２２ａが形成される領域から第２のトランジスタ２４ｂのドレイン領域２２ｃが形成される領域に至る領域に形成されている。第２のトランジスタ２４ｂのドレイン領域２２ｃが形成される領域は、第１のトランジスタ２４ａのドレイン領域２２ａが形成される領域に対してＹ方向に位置している。なお、Ｙ方向は、Ｘ方向に対して垂直な方向である。
図２に示すように、チャネル領域２３ａは、Ｙ方向に対して斜めに形成されている。
また、ソース領域２２ｂは、第１のトランジスタ２４ａのドレイン領域２２ａ及び第２のトランジスタ２４ｂのドレイン領域２２ｃに対してＸ方向に偏倚している。
また、チャネル領域２３ｂは、Ｙ方向に対して斜めに形成されている。
このように、本実施形態では、ソース領域２２ｂが第１のドレイン領域２２ａ及び第２のドレイン領域２２ｃに対してＸ方向に偏倚するように、素子領域１２が屈曲している。
第１のトランジスタ２４ａのドレイン領域２２ａの幅と、第１のトランジスタ２４ａのチャネル領域２３ａの幅と、ソース領域２２ｂの幅と、第２のトランジスタ２４ｂのチャネル領域２３ｂの幅と、第２のトランジスタ２４ｂのドレイン領域２２ｃの幅とは、互いに等しく設定されている。即ち、本実施形態では、素子領域１２は均一な幅で形成されている。
第１のワード線１８ａ及び第２のワード線１８ｂが形成された半導体基板１０上には、例えばシリコン酸化膜より成る層間絶縁膜２６が形成されている。
層間絶縁膜２６には、第１のワード線１８ａと第２のワード線１８ｂとの間の素子領域１２に達するコンタクトホール２８が形成されている。かかるコンタクトホール２８には、導体プラグ３０が埋め込まれている。
層間絶縁膜２６上には、全体としてＹ方向に延在するようにソース線（ＳＬ）３２が形成されている。かかるソース線３２は、第１のトランジスタ２４ａのドレイン領域２２ａに隣接する領域と、第２のトランジスタ２４ｂのドレイン領域２２ｃに隣接する領域とを含む領域上に形成されている。
ソース線３２のうちのドレイン領域２２ａに隣接する部分は、第１のトランジスタ２４ａのドレイン領域２２ａに対してＸ方向に位置している。また、ソース線３２のうちのドレイン領域２２ｃに隣接する部分は、第２のトランジスタ２４ｂのドレイン領域２２ｃに対してＸ方向に位置している。
ソース線３２のうちの第１のワード線１８ａ上の部分は、Ｙ方向に対して斜めに形成されている。ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分は、第１のトランジスタ２４ａのドレイン領域２２ａ及び第２のトランジスタ２４ｂのドレイン領域２２ｂに対して、Ｘ方向と反対の方向に偏倚している。ソース線３２のうちの第２のワード線１８ｂ上の部分は、Ｙ方向に対して斜めに形成されている。このように、本実施形態では、ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分が、Ｘ方向と反対の方向に偏倚するように、ソース線３２が屈曲している。
素子領域１２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の部分はＸ方向に偏倚しており、ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分はＸ方向と反対の方向に偏倚しているため、素子領域１２とソース線３２とは、第１のワード線１８ａと第２のワード線１８ｂとの間の領域において平面視で互いに重なり合っている。素子領域１２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の部分と、ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分とは、導体プラグ３０により電気的に接続されている。
ソース線３２が形成された層間絶縁膜２６上には、例えばシリコン酸化膜より成る層間絶縁膜３４が形成されている。
層間絶縁膜２６、３４には、第１のトランジスタ２４ａのドレイン領域２２ａに達するコンタクトホール３６が形成されている。かかるコンタクトホール３６には、導体プラグ３８が埋め込まれている。
また、層間絶縁膜２６、３４には、第２のトランジスタ２４ｂのドレイン領域２２ｃに達するコンタクトホール３６が形成されている。かかるコンタクトホール３６には、導体プラグ３８が埋め込まれている。
導体プラグ３８が埋め込まれた層間絶縁膜３４上には、磁気抵抗効果素子（記憶素子）４０ａ、４０ｂ、より具体的には、磁気トンネル接合（Magnetic Tunnel Junction、ＭＴＪ）素子４０ａ、４０ｂが形成されている。かかる磁気抵抗効果素子４０ａ、４０ｂは、例えば、層間絶縁膜３４上に形成された下地層４２と、下地層４２上に形成された反強磁性層４４と、反強磁性層４４上に形成され、磁化方向が固定された磁化固定層（ピンド層）５２と、磁化固定層５２上に形成されたトンネルバリア層５４と、トンネルバリア層５４上に形成され、磁化方向が変化し得る磁化自由層（フリー層）５６と、磁化自由層５６上に形成されたキャップ層６２とを有している。
下地層４２としては、例えば膜厚１０ｎｍのＴａ層が用いられている。
反強磁性層４４としては、例えば膜厚１５ｎｍのＰｔＭｎ層が用いられている。
磁化固定層５２は、例えば、ＣｏＦｅ膜４６、Ｒｕ膜４８及びＣｏＦｅＢ膜５０を順次積層して成る積層膜により構成されている。ＣｏＦｅ膜４６の膜厚は、例えば１．７ｎｍとする。Ｒｕ膜４８の膜厚は、例えば０．６８ｎｍとする。ＣｏＦｅ膜５０の膜厚は、例えば２．２ｎｍとする。
トンネルバリア層５４としては、例えば膜厚１．２ｎｍのＭｇＯ膜が用いられている。
磁化自由層５６としては、例えば膜厚２ｎｍのＣｏＦｅＢ層が用いられている。
キャップ層６２は、例えば、Ｒｕ膜５８とＴａ膜６０とを順次積層して成る積層膜により構成されている。Ｒｕ膜５８の膜厚は、例えば１０ｎｍとする。Ｔａ膜６０の膜厚は、例えば３０ｎｍとする。
第１の記憶素子４０ａの下地層（下部電極）４２は、導体プラグ３６を介して第１のトランジスタ２４ａのドレイン拡散層２２ａに接続されている。
第２の記憶素子４０ｂの下地層（下部電極）４２は、導体プラグ３６を介して第２のトランジスタ２４ｂのドレイン拡散層２２ｃに接続されている。
第１のトランジスタ２４ａと第１の記憶素子４０ａとによりメモリセル７２が構成されている。また、第２のトランジスタ２４ｂと第２の記憶素子４０ｂとによりメモリセル７２が構成されている。
第１の記憶素子４０ａ及び第２の記憶素子４０ｂが形成された層間絶縁膜３４上には、例えばシリコン酸化膜より成る層間絶縁膜６４が形成されている。
層間絶縁膜６４には、第１の記憶素子４０ａのキャップ層（上部電極）６２に達するコンタクトホール６６が形成されている。また、層間絶縁膜６４には、第２の記憶素子４０ｂのキャップ層（上部電極）６２に達するコンタクトホール６６が形成されている。コンタクトホール６６内には、それぞれ導体プラグ６８が埋め込まれている。
導体プラグ６８が埋め込まれた層間絶縁膜６４上には、ビット線（ＢＬ）７０が形成されている。かかるビット線７０は、第１のトランジスタ２４ａのドレイン領域２２ａと第２のトランジスタ２４ｂのドレイン領域２２ｃとを含む領域上に形成されている。ビット線７０は、ソース線よりも上層に形成されている。ビット線７０は、Ｙ方向に延在するように形成されている。ビット線７０は、導体プラグ６８を介して第１の記憶素子４０ａの上部電極６２に電気的に接続されている。また、ビット線７０は、導体プラグ６８を介して第２の記憶素子４０ｂの上部電極６２に電気的に接続されている。
ソース線３２及びビット線７０は、図４に示すように、電圧印加回路７４にそれぞれ接続されている。電圧印加回路７４は、磁気抵抗効果素子４０ａ、４０ｂに情報を書き込む際に、ソース線３２とビット線７０との間に所定の電圧を印加する。また、電圧印加回路７４は、磁気抵抗効果素子４０ａ、４０ｂに書き込まれた情報を読み出す際に、ソース線３２とビット線７０との間に所定の電圧を印加する。
ビット線７０は、センスアンプ７６の一方の入力端子に接続されている。センスアンプ７６の他方の入力端子は、基準電位７８に接続されている。センスアンプ７６は、磁気抵抗効果素子４０ａ、４０ｂに書き込まれた情報に応じた信号を出力する。
図２２は、非特許文献１に記載されたメモリセルの概略図に基づいて一般的に考えられるメモリセルのレイアウトを示す平面図である。図２２では、ソース線１３２とビット線１７０とが同一の層に形成されている。図２２において、二点鎖線で囲まれた部分は、１つのメモリセル１７２のサイズを示している。ソース線１３２やビット線１７０の最小加工寸法をＦとすると、１つのメモリセル１７２のＸ方向の寸法は４Ｆとなっている。このように、ソース線１３２とビット線１７０とをＹ方向に延在するように単にレイアウトした場合には、１つのメモリセル１７２のＸ方向の寸法が比較的大きくなってしまうこととなる。
これに対し、図２において二点鎖線で囲まれた部分は、１つのメモリセル７２のサイズを示している。ソース線３２やビット線７０の最小加工寸法をＦとすると、本実施形態では、１つのメモリセル７２のＸ方向の寸法は２Ｆである。
このように、本実施形態によれば、ソース線３２とビット線７０の両方をＹ方向に延在するように形成する場合であっても、メモリセル７２のＸ方向の寸法を極めて小さくすることが可能となる。
（半導体記憶装置の動作）
次に、本実施形態による半導体記憶装置の動作を図１乃至図７を用いて説明する。
まず、メモリセルに“０”のデータを書き込む方法を図５を用いて説明する。図５は、磁気抵抗効果素子にデータを書き込む方法を示す概念図及びタイムチャート（その１）である。
メモリセルに“０”のデータを書き込む際には、図５（ｂ）に示すように、書き込み対象となるメモリセル７２（図３参照）に接続されたワード線（ＷＬ）１８ａ、１８ｂに電圧を印加する。これにより、書き込み対象となるメモリセル７２のトランジスタ２４ａ、２４ｂがオン状態となる。
次に、図５（ｂ）に示すように、書き込み対象となるメモリセル７２に接続されたビット線（ＢＬ）７０に所定の書き込み電圧Ｖｗｒｉｔｅを印加する。一方、書き込み対象となるメモリセル７２に接続されたソース線（ＳＬ）３２の電位は、０Ｖのままとする。これにより、図５（ａ）に示すように、磁化自由層５６側から磁化固定層５２側に電流が流れる。磁化自由層５６側から磁化固定層５２側に電流が流れると、磁化固定層５２のスピンと同じ向きのスピンを有する電子が、磁化自由層５６に注入される。そうすると、磁化自由層４０のスピンの向きと磁化固定層５２のスピンの向きとが同じになり、磁化自由層５６の磁気モーメントが平行となり、磁気抵抗効果素子４０の抵抗値が比較的小さくなる。磁気抵抗効果素子４０の抵抗値が比較的小さい状態は、例えばデータ“０”に関連付けられている。こうして、磁気抵抗効果素子４０に“０”のデータが書き込まれる。
次に、メモリセルに“１”のデータを書き込む方法を図６を用いて説明する。図６は、磁気抵抗効果素子にデータを書き込む方法を示す概念図及びタイムチャート（その２）である。
メモリセルに“１”のデータを書き込む際には、図６（ｂ）に示すように、書き込み対象となるメモリセル７２（図３参照）に接続されたワード線（ＷＬ）１８ａ、１８ｂに電圧を印加する。これにより、書き込み対象となるメモリセル７２のトランジスタ２４ａ、２４ｂがオン状態となる。
次に、図６（ｂ）に示すように、書き込み対象となるメモリセル７２に接続されたソース線（ＳＬ）３２に所定の書き込み電圧Ｖｗｒｉｔｅを印加する。ここでは、例えばソース線（ＳＬ）３２に所定の大きさの正の電圧を印加する。一方、書き込み対象となるメモリセル７２に接続されたビット線（ＢＬ）７０の電位は、０Ｖのまま維持される。これにより、図６（ａ）に示すように、磁化固定層５２側から磁化自由層５６側に電流が流れる。磁化固定層４２側から磁化自由層５６側に電流が流れると、磁化固定層５２のスピンと反対の向きのスピンを有する電子が、磁化固定層５２により反射され、磁化自由層５６に注入される。そうすると、磁化自由層５６のスピンの向きと磁化固定層５２のスピンの向きとが反対になり、磁化自由層５６の磁気モーメントが反平行となり、磁気抵抗効果素子４０の抵抗値が比較的大きくなる。磁気抵抗効果素子４０の抵抗値が比較的大きい状態は、例えばデータ“１”に関連付けられている。こうして、磁気抵抗効果素子４０に“１”のデータが書き込まれる。
次に、メモリセルに書き込まれたデータの読み出し方法を図７を用いて説明する。図７は、磁気抵抗効果素子に書き込まれたデータを読み出す方法を示す概念図及びタイムチャートである。
メモリセルに書き込まれたデータを読み出す際には、図７（ｂ）に示すように、読み出し対象となるメモリセル７２（図３参照）に接続されたワード線（ＷＬ）１８ａ、１８ｂに電圧を印加する。これにより、読み出し対象となるメモリセル７２のトランジスタ２４ａ、２４ｂがオン状態となる。
次に、図７（ｂ）に示すように、読み出し対象となるメモリセル７２に接続されたビット線（ＢＬ）７０に所定の読み出し電圧Ｖｒｅａｄを印加する。読み出し電圧Ｖｒｅａｄの大きさは、磁気抵抗効果素子４０にデータを書き込むための書き込み電圧Ｖｗｒｉｔｅより低い電圧とする。一方、読み出し対象となるメモリセル７２に接続されたソース線（ＳＬ）３２の電位は、０Ｖのまま維持される。そうすると、磁気抵抗効果素子４０の抵抗値に応じた信号がセンスアンプ７６から出力される。メモリセル７２に“０”のデータが書き込まれている場合には、例えば比較的大きいレベルの信号がセンスアンプ７６から出力される。一方、メモリセル７２に“１”のデータのデータが書き込まれている場合には、例えば比較的小さいレベルの信号がセンスアンプ７６から出力される。こうして、メモリセル７２に書き込まれているデータが読み出される。
（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置の製造方法を図８乃至図１５を用いて説明する。図８乃至図１５は、本実施形態による半導体記憶装置の製造方法を示す工程図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３、図１４（ａ）及び図１５（ａ）は、断面図である。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１４（ｂ）及び図１５（ｂ）は、平面図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１４（ａ）及び図１５（ａ）は、それぞれ図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１４（ｂ）及び図１５（ｂ）のＡ−Ａ′線断面図である。
まず、図８に示すように、例えばシリコン基板より成る半導体基板１０に、素子領域（活性領域）１２を画定する素子分離領域１４を形成する。素子分離領域１４を形成する際には、ソース領域２２ｂが形成される領域が、第１のドレイン領域２２ａが形成される領域及び第２のドレイン領域２２ｂが形成される領域に対してＸ方向に偏倚するように、素子分離領域１４を形成する。
次に、全面に、熱酸化法により、ゲート絶縁膜１６を形成する。
次に、全面に、ＣＶＤ法により、ポリシリコン膜を形成する。
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、第１のトランジスタ２４ａのゲート電極１８ａを含む第１のワード線ＷＬ１が形成される。また、第２のトランジスタ２４ｂのゲート電極１８ｂを含む第２のワード線ＷＬ２が形成される。第１のワード線ＷＬ１及び第２のワード線ＷＬ２は、Ｘ方向に延在するように形成される。
次に、第１のゲート電極１８ａ及び第２のゲート電極１８ｂをマスクとして、素子領域１２にドーパント不純物を導入する。これにより、第１のトランジスタ２４ａのゲート電極１８ａの一方の側の素子領域１２に、ドレイン領域２２ａが形成される。また、第１のトランジスタ２４ａのゲート電極１８ａの他方の側の素子領域１２に、ソース領域２２ｂが形成される。また、第２のトランジスタ２４ｂのゲート電極１８ｂの一方の側の素子領域１２に、ソース領域２２ｂが形成される。また、第２のトランジスタ２４ｂのゲート電極１８ｂの他方の側の素子領域１２に、ドレイン領域２２ｃが形成される。ソース領域２２ｂは、第１のトランジスタ２４ａのソース領域２２ｂと第２のトランジスタ２４ｂのソース領域２２ｂとを兼ねるものである（図９参照）。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜２６を形成する。
次に、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜２６の表面を平坦化する。
次に、ソース領域２２ｂに達するコンタクトホールを形成する。
次に、全面に、例えばスパッタリング法によりバリアメタル（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、タングステン膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜２６の表面が露出するまでタングステン膜及びバリアメタルを研磨する。これにより、コンタクトホール２８内にタングステンより成る導体プラグ３０が埋め込まれる（図１０参照）。
次に、例えばスパッタリング法により、アルミニウム膜を形成する。
次に、フォトリソグラフィ技術を用い、アルミニウム膜をパターニングする。これにより、アルミニウムより成るソース線３２が形成される。ソース線３２を形成する際には、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間の領域上において、ソース線３２がＸ方向と反対の方向に偏倚するように、ソース線３２を形成する。即ち、ソース線３２の一部が、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間の領域上においてソース領域２２ｂと重なるように、ソース線３２を形成する。ソース線３２は、導体プラグ３０を介してソース領域２２ｂに電気的に接続される（図１１参照）。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜３４を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜３４の表面を平坦化する。
次に、フォトリソグラフィ技術を用い、第１のトランジスタ２４ａのドレイン領域２２ａに達するコンタクトホール３６と、第２のトランジスタ２４ｂのドレイン領域２２ｃに達するコンタクトホール３６とを、層間絶縁膜２６、３４に形成する。
次に、全面に、例えばスパッタリング法により、バリアメタルを形成する。
次に、全面に、例えばＣＶＤ法により、タングステン膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜３４の表面が露出するまでタングステン膜及びバリアメタルを研磨する。これにより、コンタクトホール３６内にタングステンより成る導体プラグ３８が埋め込まれる（図１２参照）。
次に、全面に、例えばスパッタリング法により、例えば膜厚１０ｎｍのＴａ膜より成る下地層４２を形成する。かかる下地層４２は、磁気抵抗効果素子４０ａ、４０ｂの下部電極となるものである。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
次に、全面に、例えばスパッタリング法により、例えば膜厚１５ｎｍのＰｔＭｎ膜より成る反強磁性層４４を形成する。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
次に、全面に、例えばスパッタリング法により、例えば膜厚１．７ｎｍのＣｏＦｅ膜より成る強磁性層４６を形成する。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
次に、全面に、例えばスパッタリング法により、例えば膜厚０．６８ｎｍのＲｕ膜より成る強磁性層４８を形成する。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
次に、全面に、例えばスパッタリング法により、例えば膜厚２．２ｎｍのＣｏＦｅＢ膜より成る強磁性層５０を形成する。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
こうして、ＣｏＦｅ膜より成る強磁性層４６と、Ｒｕ膜より成る強磁性層４８と、ＣｏＦｅＢ膜より成る強磁性層５０とにより、磁化固定層（ピンド層）５２が形成される。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
次に、全面に、例えばスパッタリング法により、例えば膜厚１．２ｎｍのＭｇＯ膜より成るトンネルバリア層５４を形成する。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
次に、全面に、例えばスパッタリング法により、例えば膜厚２ｎｍのＣｏＦｅＢ膜より成る強磁性層５６を形成する。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。これにより、強磁性層より成る磁化自由層（フリー層）５６が形成される。
次に、全面に、例えばスパッタリング法により、例えば膜厚１０ｎｍのＲｕ膜５８を形成する。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
次に、全面に、例えばスパッタリング法により、例えば膜厚３０ｎｍのＴａ膜６０を形成する。成膜室内の圧力は、例えば１×１０−７Ｔｏｒｒ程度とする。スパッタリングガスとしては、例えばＡｒガスを用いる。成膜温度は、例えば室温とする。
こうして、Ｒｕ膜５８とＴａ膜６０との積層膜より成るキャップ層６２が形成される（図１３参照）。
次に、全面に、スピンコート法により、フォトレジスト膜を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。こうして、磁気抵抗効果素子４０ａ、４０ｂの平面形状のフォトレジスト膜が形成される。
次に、フォトレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により、Ｔａ膜６０をエッチングする。エッチングガスとしては、ＣＦ４ガスとＡｒガスとの混合ガスを用いる。
次に、フォトレジスト膜をマスクとして、ＲＩＥ法により、Ｒｕ膜５８、磁化自由層５６、トンネルバリア層５４、磁化固定層５２及び反強磁性層４４をエッチングする。エッチングガスとしては、ＣＯガスとＮＨ３ガスとの混合ガスを用いる。
次に、フォトレジスト膜をマスクとして、ＲＩＥ法により、下地層４２をエッチングする。エッチングガスとしては、ＣＦ４ガスとＡｒガスとの混合ガスを用いる。
こうして、下地層４２、反強磁性層４４、磁化固定層５２、トンネルバリア層５４、磁化自由層５６及びキャップ層６２より成る磁気抵抗効果素子４０ａ、４０ｂが形成される。より具体的には、磁気トンネル接合（ＭＴＪ、Magnetic Tunnel Junction）素子４０ａ、４０ｂが形成される（図１４参照）。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜６４を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜６４の表面を平坦化する。
次に、フォトリソグラフィ技術を用い、磁気抵抗効果素子４０ａ、４０ｂのキャップ層（上部電極）６２に達するコンタクトホール６６を形成する。
次に、全面に、例えばスパッタリング法により、バリアメタル（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、タングステン膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜６２の表面が露出するまでタングステン膜及びバリアメタルを研磨する。これにより、コンタクトホール６６内にタングステンより成る導体プラグ６８が埋め込まれる。
次に、例えばスパッタリング法により、アルミニウム膜を形成する。
次に、フォトリソグラフィ技術を用い、アルミニウム膜をパターニングする。これにより、アルミニウムより成るビット線７０が形成される。ビット線７０を形成する際には、Ｙ方向に延在するようにビット線７０を形成する。ビット線７０は、導体プラグ６８を介して磁気抵抗効果素子４０ａ、４０ｂに接続される。
こうして本実施形態による半導体記憶装置が製造される。
このように、本実施形態では、ソース線３２が、ドレイン領域２２ａ及びドレイン領域２２ｃに隣接し、ソース領域２２ｂと平面視で重なり合うように形成されており、ビット線７０がソース線３２よりも上層に形成されている。より具体的には、ソース領域２２ｂがドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に偏倚しており、ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分がＸ方向と反対の方向に偏倚している。このため、ソース線３２のうちのＸ方向と反対の方向に偏倚した部分とソース領域２２ｂとが、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間において導体プラグ３０により互いに接続される。このため、本実施形態によれば、ソース線３２とビット線７０の両方をＹ方向に延在するように形成する場合であっても、メモリセル７２のＸ方向の寸法を極めて小さくすることができ、半導体記憶装置の小型化、高集積化を実現することが可能となる。
［第２実施形態］
本発明の第２実施形態による半導体記憶装置を図１６を用いて説明する。図１６は、本実施形態による半導体記憶装置を示す平面図である。図１乃至図１５に示す第１実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置は、第１のトランジスタ２４ａのチャネル領域２３ａ及び第２のトランジスタ２４ｂのチャネル領域２３ｂがＹ方向に沿って形成されていることに主な特徴がある。
図１６に示すように、第１のトランジスタ２４ａのチャネル領域２３ａは、Ｙ方向に沿って形成されている。ソース領域２２ｂは、第１のトランジスタ２４ａのドレイン領域２２ａ及び第２のトランジスタ２４ｂのドレイン領域２２ｂに対してＸ方向に偏倚している。第２のトランジスタ２４ｂのチャネル領域２３ｂは、Ｙ方向に沿って形成されている。
第１のトランジスタ２４ａのドレイン領域２２ａの幅と、第１のトランジスタ２４ａのチャネル領域２３ａの幅と、ソース領域２２ｃの幅と、第２のトランジスタ２４ｂのチャネル領域２３ｂの幅と、第２のトランジスタ２４ｂのドレイン領域２２ｃの幅とは、互いに等しく設定されている。
素子領域１２には、第１のワード線１８ａと第２のワード線１８ｂとの間の領域において切り欠き部（凹部）８０が形成されている。本実施形態において、かかる切り欠き部８０を素子領域１２に形成するのは、Ｘ方向に隣接する素子領域１２どうしの間隔を最小加工寸法Ｆだけ確保しつつ、メモリセル７２のＸ方向の寸法を小さくするためである。
ソース線３２のうちの第１のワード線１８ａ上の部分は、Ｙ方向に対して斜めに形成されている。ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分は、Ｘ方向と反対の方向に偏倚している。ソース線３２のうちの第２のワード線１８ｂ上の部分は、Ｙ方向に対して斜めに形成されている。即ち、本実施形態では、ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分が、Ｘ方向と反対の方向に偏倚するように、ソース線３２が屈曲している。ソース線３２は、第１のワード線１８ａと第２のワード線１８ｂとの間の領域において、ソース領域２２ｂと平面視で重なり合っている。
ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分とソース領域２２ｂとは、導体プラグ３０により接続されている。
図１６において二点鎖線で囲まれた部分は、１つのメモリセル７２のサイズを示している。ソース線３２やビット線７０の最小加工寸法をＦとすると、本実施形態では、１つのメモリセル７２のＸ方向の寸法は２Ｆである。このように、本実施形態においても、メモリセルのサイズを極めて小さくすることができる。
こうして本実施形態による半導体記憶装置が構成されている。
このように、本実施形態においても、ソース線３２が、ドレイン領域２２ａ及びドレイン領域２２ｃに隣接し、且つ、ソース領域２２ｂと平面視で重なり合うように形成されており、ビット線７０がソース線３２よりも上層に形成されている。このため、ソース線３２のうちのＸ方向と反対の方向に偏倚した部分とソース領域２２ｂとが、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間において導体プラグ３０により互いに接続される。このため、本実施形態によれば、ソース線３２とビット線７０の両方をＹ方向に延在するように形成する場合であっても、メモリセル７２のＸ方向の寸法を極めて小さくすることができ、半導体記憶装置の小型化、高集積化を実現することが可能となる。
［第３実施形態］
本発明の第３実施形態による半導体記憶装置を図１７を用いて説明する。図１７は、本実施形態による半導体記憶装置を示す平面図である。図１乃至図１６に示す第１又は第２実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置は、ソース領域２２ｂがドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に突出しており、ソース線３２の一部が第１のワード線ＷＬ１と第２のワード線ＷＬ２との間の領域上においてＸ方向と反対の方向に突出していることに主な特徴がある。
図１７に示すように、ソース領域２２は、第１のワード線１８ａと第２のワード線１８ｂとの間において、Ｘ方向に突出する突出部８２を有している。ソース領域２２の突出部８２のＸ方向の寸法は、ソース線３２やビット線７０の最小加工寸法をＦとすると、Ｆ／２となっている。ソース領域２２ｂの幅は、第１のトランジスタ２４ａのドレイン領域２２ａの幅より広くなっている、また、ソース領域２２ｂの幅は、第２のトランジスタ２４ｂのドレイン領域２２ｃの幅より広くなっている。本実施形態では、図１６に示すような切り欠き部（凹部）８０は素子領域１２に形成されていない。
ソース線３２は、第１のワード線１８ａと第２のワード線１８ｂとの間の領域上において、Ｘ方向と反対の方向に突出する突出部８４を有している。ソース線３２の突出部８４のＸ方向の寸法は、ソース線３２やビット線７０の最小加工寸法をＦとすると、Ｆ／２となっている。第１のワード線１８ａと第２のワード線１８ｂとの間の領域上におけるソース線３２の幅は、第１のトランジスタ２４ａのドレイン領域２２ａに隣接する領域上におけるソース線３２の幅より広くなっている。また、第１のワード線１８ａと第２のワード線１８ｂとの間の領域上におけるソース線３２の幅は、第２のトランジスタ２４ｂのドレイン領域２２ｃに隣接する領域上におけるソース線３２の幅より広くなっている。
素子領域１２のうちの突出部８２を含む部分とソース線３２のうちの突出部８４を含む部分とは、導体プラグ３０により互いに接続されている。
図１７において二点鎖線で囲まれた部分は、１つのメモリセル７２のサイズを示している。ソース線３２やビット線７０の最小加工寸法をＦとすると、本実施形態では、１つのメモリセル７２のＸ方向の寸法は２．５Ｆである。このように、本実施形態においても、図２２に示すようにレイアウトした場合と比較して、メモリセル７２のサイズを小さくすることができる。
こうして本実施形態による半導体記憶装置が構成されている。
このように、本実施形態では、ソース領域２２ｂがドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に突出しており、第１のワード線１８ａと第２のワード線１８ｂとの間の領域上においてソース線３２がＸ方向と反対の方向に突出している。このため、本実施形態では、ソース領域２２ｂのうちの突出部８２を含む部分と、ソース線３２のうちの突出部８４を含む部分とが、第１のワード線１８ａと第２のワード線１８ｂとの間において導体プラグ３０により互いに接続される。このため、本実施形態によっても、メモリセル７２のＸ方向の寸法を比較的小さくすることができ、半導体記憶装置の小型化、高集積化を実現することが可能となる。
［第４実施形態］
本発明の第４実施形態による半導体記憶装置を図１８を用いて説明する。図１８は、本実施形態による半導体記憶装置を示す平面図である。図１乃至図１７に示す第１乃至第３実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置は、ソース領域２２ｂがドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に突出しており、ソース線３２の一部が第１のワード線１８ａと第２のワード線１８ｂとの間の領域上においてＸ方向に対して反対の方向に偏倚していることに主な特徴がある。
図１８に示すように、ソース領域２２ｂは、第１のトランジスタ２４ａのドレイン領域２２ａ及び第２のトランジスタ２４ｂのドレイン領域２２ｂに対してＸ方向に突出する突出部８２を有している。ソース領域２２ｂの突出部８２のＸ方向の寸法は、ソース線３２やビット線７０の最小加工寸法をＦとすると、Ｆ／２となっている。
ソース線３２のうちの第１のワード線１８ａ上の部分は、Ｙ方向に対して斜めに形成されている。ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分は、Ｘ方向と反対の方向に偏倚している。ソース線３２のうちの第２のワード線１８ｂ上の部分は、Ｙ方向に対して斜めに形成されている。このように、本実施形態では、ソース線３２のうちの第１のワード線１８ａと第２のワード線１８ｂとの間の領域上の部分が、Ｘ方向と反対の方向に偏倚するように、ソース線３２が屈曲している。
ソース領域２２ｂのうちの突出部８２を含む部分と、ソース線３２のうちのＸ方向と反対の方向に偏倚した部分とは、導体プラグ３０により互いに接続されている。
図１８において二点鎖線で囲まれた部分は、１つのメモリセルのサイズを示している。ソース線やビット線の最小加工寸法をＦとすると、本実施形態では、１つのメモリセル７２のＸ方向の寸法は２．５Ｆである。このように、本実施形態においても、メモリセル７２のサイズを比較的小さくすることができる。
こうして本実施形態による半導体記憶装置が構成されている。
このように、本実施形態では、素子領域１２が第１のワード線１８ａと第２のワード線１８ｂとの間においてＸ方向に突出する突出部８２を有しており、第１のワード線１８ａと第２のワード線１８ｂとの間の領域上においてソース線３２がＸ方向と反対の方向に偏倚している。このため、本実施形態によれば、素子領域１２のうちの突出部８２と、ソース線のうちのＸ方向と反対の方向に偏倚した部分とが、第１のワード線１８ａと第２のワード線１８ｂとの間において導体プラグ３０により互いに接続される。このため、本実施形態によっても、メモリセルのＸ方向の寸法を比較的小さくすることができ、半導体記憶装置の小型化、高集積化を実現することが可能となる。
［第５実施形態］
本発明の第５実施形態による半導体記憶装置を図１９を用いて説明する。図１９は、本実施形態による半導体記憶装置を示す平面図である。図１乃至図１８に示す第１乃至第４実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置は、ソース領域２２ｂがドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に偏倚しており、ソース線３２の一部が第１のワード線１８ａと第２のワード線１８ｂとの間の領域上においてＸ方向に対して反対の方向に突出していることに主な特徴がある。
図１９に示すように、第１のトランジスタ２４ａのチャネル領域２３ａは、Ｙ方向に対して斜めに形成されている。ソース領域２２ｂは、第１のトランジスタ２４ａのドレイン領域２２ａ及び第２のトランジスタ２４ｂのドレイン領域２２ｂに対してＸ方向に偏倚している。第２のトランジスタ２４ｂのチャネル領域２３ｂは、Ｙ方向に対して斜めに形成されている。このように、本実施形態では、ソース領域２２ｂがドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に偏倚するように、素子領域１２が屈曲している。
ソース線３２は、第１のワード線１８ａと第２のワード線１８ｂとの間の領域上において、Ｘ方向と反対の方向に突出する突出部８４を有している。
ソース線３２のうちの突出部８４を含む部分とソース領域２２ｂとは、導体プラグ３０により互いに接続されている。
図１９において二点鎖線で囲まれた部分は、１つのメモリセル７２のサイズを示している。ソース線３２やビット線７０の最小加工寸法をＦとすると、１つのメモリセル７２のＸ方向の寸法は２．５Ｆである。このように、本実施形態においても、メモリセルのサイズを比較的小さくすることができる。
こうして本実施形態による半導体記憶装置が構成されている。
このように、本実施形態では、ソース領域２２ｂがドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に偏倚しており、ソース線３２が、第１のワード線１８ａと第２のワード線１８ｂとの間の領域上において、Ｘ方向と反対の方向に突出した突出部８４を有している。このため、本実施形態によれば、ソース線３２のうちの突出部８４を含む部分と、ソース領域２２ｂとが、第１のワード線１８ａと第２のワード線１８ｂとの間において導体プラグ３０により互いに接続される。このため、本実施形態によっても、メモリセル７２のＸ方向の寸法を比較的小さくすることができ、半導体記憶装置の小型化、高集積化を実現することが可能となる。
［第６実施形態］
本発明の第６実施形態による半導体記憶装置を図２０を用いて説明する。図２０は、本実施形態による半導体記憶装置を示す平面図である。図１乃至図１９に示す第１乃至第５実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置は、素子領域１２がＹ方向に延在するように直線状に形成されており、ソース線３２の一部が、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間の領域において、Ｘ方向に対して反対の方向に大きく突出していることに主な特徴がある。
図２０に示すように、素子領域１２は、Ｙ方向に延在するように直線状に形成されている。即ち、素子領域１２の平面形状は矩形になっている。ソース領域２２ｂは、図１７に示すような突出部８２を有していない。本実施形態では、ソース領域２２ｂは、ドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に偏倚していない。
ソース線３２は、第１のワード線１８ａと第２のワード線１８ｂとの間の領域上において、Ｘ方向に対して反対の方向に大きく突出する突出部８６を有している。ソース線３２及びビット線７０の最小加工寸法をＦとすると、突出部８６のＸ方向の寸法はＦとなっている。
ソース領域２２ｂと、ソース線３２のうちの突出部８４とは、導体プラグ３０を介して互いに接続されている。かかる導体プラグ３０の中心は、第１のトランジスタ２４ａのドレイン領域２２ａに接続された導体プラグ３８の中心と第２のトランジスタ２４ｂのドレイン領域２２ｃに接続された導体プラグ３８の中心とを結ぶ直線上に位置している。
図２０において二点鎖線で囲まれた部分は、１つのメモリセル７２のサイズを示している。ソース線３２やビット線７０の最小加工寸法をＦとすると、本実施形態では、１つのメモリセル７２のＸ方向の寸法は３Ｆとなっている。このように、本実施形態においても、メモリセル７２のＸ方向の寸法を比較的小さくすることができる。
こうして本実施形態による半導体記憶装置が構成されている。
このように、本実施形態では、ソース線３２が、第１のワード線１８ａと第２のワード線１８ｂとの間の領域上において、Ｘ方向と反対の方向に大きく突出する突出部８６を有している。このため、本実施形態によれば、ソース線３２の突出部８６とソース領域２２ｂとが、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間において導体プラグ３０により互いに接続される。このため、本実施形態によっても、メモリセル７２のＸ方向の寸法を比較的小さくすることができ、半導体記憶装置の小型化、高集積化を実現することが可能となる。
［第７実施形態］
本発明の第７実施形態による半導体記憶装置を図２１を用いて説明する。図２１は、本実施形態による半導体記憶装置を示す平面図である。図１乃至図２０に示す第１乃至第５実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置は、ソース線３２がＹ方向に延在するように直線状に形成されており、素子領域１２が、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間において、Ｘ方向に大きく突出していることに主な特徴がある。
図２１に示すように、ソース領域２２ｂは、第１のトランジスタ２４ａのドレイン領域２２ａ及び第２のトランジスタ２４ｂのドレイン領域２２ｃに対して、Ｘ方向に大きく突出する突出部８８を有している。ソース線３２やビット線７０の最小加工寸法をＦとすると、突出部８８のＸ方向の寸法はＦとなっている。
ソース線３２は、Ｙ方向に延在するように直線状に形成されている。ソース線３２には、図１７に示すような突出部８４は形成されていない。本実施形態では、ソース線３２は、Ｘ方向と反対の方向に偏倚する部分を有していない。
素子領域１２のうちの突出部８８と、ソース線３２のうちの第１のワード線ＷＬ１と第２のワード線ＷＬ２との間の部分とは、導体プラグ３０を介して互いに接続されている。かかる導体プラグ３０の中心は、ソース線３２の長手方向の中心線上に位置している。
図２１において二点鎖線で囲まれた部分は、１つのメモリセル７２のサイズを示している。ソース線３２やビット線７０の最小加工寸法をＦとすると、本実施形態では、１つのメモリセル７２のＸ方向の寸法は３Ｆとなっている。このように、本実施形態においても、メモリセル７２のＸ方向の寸法を比較的小さくすることができる。
こうして本実施形態による半導体記憶装置が構成されている。
このように、本実施形態では、ソース領域２２ｂがドレイン領域２２ａ及びドレイン領域２２ｃに対してＸ方向に大きく突出する突出部８８を有している。このため、本実施形態によれば、ドレイン領域２２ｂの突出部８８とソース線３２とが、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間において導体プラグ３０により互いに接続される。このため、本実施形態によっても、メモリセル７２のＸ方向の寸法を比較的小さくすることができ、半導体記憶装置の小型化、高集積化を実現することが可能となる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、磁気抵抗効果素子４０ａ、４０ｂとしてＭＴＪ素子を用いる場合を例に説明したが、磁気抵抗効果素子４０ａ、４０ｂはＭＴＪ素子に限定されるものではない。他のあらゆる磁気抵抗効果素子を適宜用いることが可能である。
また、上記実施形態では、記憶素子４０ａ、４０ｂとして磁気抵抗効果素子を用いる場合を例に説明したが、記憶素子４０ａ、４０ｂは磁気抵抗効果素子に限定されるものではない。本発明の原理は、ソース線とビット線とが同じ方向に延在するあらゆる半導体記憶装置に適用することが可能である。
また、上記実施形態では、第１層目の金属配線層にソース線３２を形成し、第２層目の金属配線層にビット線７０を形成する場合を例に説明したが、これに限定されるものではない。例えば、ソース線３２を第２層目以降の金属配線層に形成してもよいし、ビット線７０を第３層目以降の金属配線層に形成してもよい。
以上詳述した通り、本発明の特徴をまとめると以下のようになる。
（付記１）
半導体基板に形成された素子領域内に形成されたソース領域と、
前記ソース領域の一方の側における前記素子領域内に、前記ソース領域から離間して形成された第１のドレイン領域と、
前記ソース領域と前記第１のドレイン領域との間の第１のチャネル領域上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記ソース領域の他方の側における前記素子領域内に、前記ソース領域から離間して形成された第２のドレイン領域と、
前記ソース領域と前記第２のドレイン領域との間の第２のチャネル領域上に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第１のゲート電極を含み、第１の方向に延在する第１のワード線と、
前記第２のゲート電極を含み、前記第１の方向に延在する第２のワード線と、
前記第１の方向に交差する第２の方向に延在し、前記ソース領域と平面視で重なり合い、第１の導体プラグを介して前記ソース領域に接続されたソース線と、
前記第１のドレイン領域の上方に形成され、第２の導体プラグを介して前記第１のドレイン領域に接続された第１の磁気抵抗効果素子と、
前記第２のドレイン領域の上方に形成され、第３の導体プラグを介して前記第２のドレイン領域に接続された第２の磁気抵抗効果素子と、
前記ソース線よりも上層に形成され、前記第２の方向に延在し、第４の導体プラグを介して前記第１の磁気抵抗効果素子に接続され、第５の導体プラグを介して前記第２の磁気抵抗効果素子に接続されたビット線と
を有することを特徴とする半導体記憶装置。
（付記２）
付記１記載の半導体記憶装置において、
前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して、前記第１の方向に偏倚しており、
前記ソース線は、前記第１の方向と反対の方向に偏倚した偏倚部を含み、
前記ソース領域と前記ソース線のうちの前記偏倚部とが、前記第１の導体プラグにより互いに接続されている
ことを特徴とする半導体記憶装置。
（付記３）
付記２記載の半導体記憶装置において、
前記第１のチャネル領域は、前記第２の方向に対して斜めに形成されており、
前記第２のチャネル領域は、前記第２の方向に対して斜めに形成されており、
前記ソース線のうちの前記第１のワード線上の部分は、前記第２の方向に対して斜めに形成されており、
前記ソース線のうちの前記第２のワード線上の部分は、前記第２の方向に対して斜めに形成されている
ことを特徴とする半導体記憶装置。
（付記４）
付記２記載の半導体記憶装置において、
前記第１のチャネル領域は、前記第２の方向に沿って形成されており、
前記第２のチャネル領域は、前記第２の方向に沿って形成されており、
前記ソース線のうちの前記第１のワード線上の部分は、前記第２の方向に対して斜めに形成されており、
前記ソース線のうちの前記第２のワード線上の部分は、前記第２の方向に対して斜めに形成されている
ことを特徴とする半導体記憶装置。
（付記５）
付記１記載の半導体記憶装置において、
前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して、前記第１の方向に突出する第１の突出部を含み、
前記ソース線は、前記第１の方向と反対の方向に突出する第２の突出部を含み、
前記ソース領域のうちの前記第１の突出部を含む部分と前記ソース線のうちの前記第２の突出部を含む部分とが、前記第１の導体プラグにより互いに接続されている
ことを特徴とする半導体記憶装置。
（付記６）
付記１記載の半導体記憶装置において、
前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して、前記第１の方向に突出する突出部を含み、
前記ソース線は、前記第１の方向と反対の方向に偏倚した偏倚部を含み、
前記ソース領域のうちの前記突出部を含む部分と前記ソース線のうちの前記偏倚部とが、前記第１の導体プラグにより互いに接続されている
ことを特徴とする半導体記憶装置。
（付記７）
付記６記載の半導体記憶装置において、
前記第１のチャネル領域は、前記第２の方向に対して斜めに形成されており、
前記第２のチャネル領域は、前記第２の方向に対して斜めに形成されている
ことを特徴とする半導体記憶装置。
（付記８）
付記１記載の半導体記憶装置において、
前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して前記第１の方向に偏倚しており、
前記ソース線は、前記第１の方向と反対の方向に突出する突出部を含み、
前記ソース領域と前記ソース線のうちの前記突出部を含む部分とが、前記第１の導体プラグにより互いに接続されている
ことを特徴とする半導体記憶装置。
（付記９）
付記８記載の半導体記憶装置において、
前記第１のチャネル領域は、前記第２の方向に対して斜めに形成されており、
前記第２のチャネル領域は、前記第２の方向に対して斜めに形成されている
ことを特徴とする半導体記憶装置。
（付記１０）
付記１記載の半導体記憶装置において、
前記ソース線は、前記第１の方向と反対の方向に突出する突出部を含み、
前記ソース領域と前記ソース線のうちの前記第１の突出部とが、前記第１の導体プラグにより互いに接続されている
ことを特徴とする半導体記憶装置。
（付記１１）
付記１記載の半導体記憶装置において、
前記ソース領域は、前記第１の方向に突出する第１の突出部を含み、
前記ソース領域のうちの前記第１の突出部と前記ソース線とが、前記第１の導体プラグにより互いに接続されている
ことを特徴とする半導体記憶装置。
（付記１２）
付記１乃至１１のいずれか１項に記載の半導体記憶装置において、
前記第１の磁気抵抗効果素子は、第１の磁気トンネル接合素子であり、
前記第２の磁気抵抗効果素子は、第２の磁気トンネル接合素子である
ことを特徴とする半導体記憶装置。
（付記１３）
付記１２記載の半導体記憶装置において、
前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子は、反強磁性層と磁化固定層とトンネルバリア層と磁化自由層との積層体である
ことを特徴とする半導体記憶装置。
（付記１４）
付記１３記載の半導体記憶装置において、
前記反強磁性層は、ＰｔＭｎ層を含み、
前記磁化固定層は、ＣｏＦｅ膜とＲｕ膜とＣｏＦｅＢ膜との積層体を含み、
前記トンネルバリア層は、ＭｇＯ膜を含み、
前記磁化自由層は、ＣｏＦｅＢ層を含む
ことを特徴とする半導体記憶装置。
（付記１５）
付記１乃至１４のいずれかに記載の半導体記憶装置において、
前記ソース線と前記ビット線にそれぞれ接続される電圧印加回路を更に有する
ことを特徴とする半導体記憶装置。
（付記１６）
付記１乃至１５のいずれかに記載の半導体記憶装置において、
前記ビット線に接続されるセンスアンプを更に有する
ことを特徴とする半導体記憶装置。
（付記１７）
半導体基板に素子領域を形成する工程と、
前記素子領域のうちの第１のチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を含み、第１の方向に延在する第１のワード線と、前記素子領域のうちの第２のチャネル領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極を含み、前記第１の方向に延在する第２のワード線とを形成する工程と、
前記第１のゲート電極と前記第２のゲート電極との間における前記素子領域内にソース領域を形成し、前記ソース領域の一方の側における前記素子領域内に、前記ソース領域から離間して第１のドレイン領域を形成し、前記ソース領域の他方の側における前記素子領域内に、前記ソース領域から離間して第２のドレイン領域を形成する工程と、
前記第１の方向に交差する第２の方向に延在し、前記ソース領域と平面視で重なり合い、第１の導体プラグを介して前記ソース領域に接続されたソース線を形成する工程と、
前記第１のドレイン領域の上方に、第２の導体プラグを介して前記第１のドレイン領域に接続された第１の磁気抵抗効果素子を形成し、前記第２のドレイン領域の上方に、第３の導体プラグを介して前記第２のドレイン領域に接続された第２の磁気抵抗効果素子を形成する工程と、
前記第２の方向に延在し、第４の導体プラグを介して前記第１の磁気抵抗効果素子に接続され、第５の導体プラグを介して前記第２の磁気抵抗効果素子に接続されたビット線を、前記ソース線よりも上層に形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
（付記１８）
付記１７記載の半導体記憶装置の製造方法において、
前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して、前記第１の方向に偏倚しており、
前記ソース線は、前記第１の方向と反対の方向に偏倚した偏倚部を含み、
前記ソース領域と前記ソース線のうちの前記偏倚部とが、前記第１の導体プラグにより互いに接続されている
ことを特徴とする半導体記憶装置の製造方法。
（付記１９）
付記１８記載の半導体記憶装置の製造方法において、
前記第１のチャネル領域は、前記第２の方向に対して斜めに形成されており、
前記第２のチャネル領域は、前記第２の方向に対して斜めに形成されており、
前記ソース線のうちの前記第１のワード線上の部分は、前記第２の方向に対して斜めに形成されており、
前記ソース線のうちの前記第２のワード線上の部分は、前記第２の方向に対して斜めに形成されている
ことを特徴とする半導体記憶装置の製造方法。
（付記２０）
付記１７乃至１９のいずれか１項に記載の半導体記憶装置の製造方法において、
前記第１の磁気抵抗効果素子は、第１の磁気トンネル接合素子であり、
前記第２の磁気抵抗効果素子は、第２の磁気トンネル接合素子である
ことを特徴とする半導体記憶装置の製造方法。
本発明の第１実施形態による半導体記憶装置を示す断面図である。 本発明の第１実施形態による半導体記憶装置を示す平面図である。 本発明の第１実施形態による半導体記憶装置を示す回路図である。 本発明の第１実施形態による半導体記憶装置の回路構成を示す概略図である。 磁気抵抗効果素子にデータを書き込む方法を示す概念図及びタイムチャート（その１）である。 磁気抵抗効果素子にデータを書き込む方法を示す概念図及びタイムチャート（その２）である。 磁気抵抗効果素子に書き込まれたデータを読み出す方法を示す概念図及びタイムチャートである。 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程図（その１）である。 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程図（その２）である。 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程図（その３）である。 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程図（その４）である。 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程図（その５）である。 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程図（その６）である。 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程図（その７）である。 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程図（その８）である。 本発明の第２実施形態による半導体記憶装置を示す平面図である。 本発明の第３実施形態による半導体記憶装置を示す平面図である。 本発明の第４実施形態による半導体記憶装置を示す平面図である。 本発明の第５実施形態による半導体記憶装置を示す平面図である。 本発明の第６実施形態による半導体記憶装置を示す平面図である。 本発明の第７実施形態による半導体記憶装置を示す平面図である。 非特許文献１に記載されたメモリセルの概略図に基づいて一般的に考えられるメモリセルのレイアウトを示す平面図である。
符号の説明
１０…半導体基板
１２…素子領域（活性領域）
１４…素子分離領域
１６…ゲート絶縁膜
１８ａ…第１のトランジスタ
１８ｂ…第２のトランジスタ
２０…サイドウォール絶縁膜
２２ａ…ドレイン領域
２２ｂ…ソース領域
２２ｃ…ドレイン領域
２３ａ、２３ｂ…チャネル領域
２４ａ…第１のトランジスタ
２４ｂ…第２のトランジスタ
２６…層間絶縁膜
２８…コンタクトホール
３０…導体プラグ
３２…ソース線
３４…層間絶縁膜
３６…コンタクトホール
３８…導体プラグ
４０、４０ａ、４０ｂ…磁気抵抗効果素子
４２…下地層
４４…反強磁性層
４６…ＣｏＦｅ膜、強磁性層
４８…Ｒｕ膜、強磁性層
５０…ＣｏＦｅＢ膜、強磁性層
５２…磁化固定層
５４…トンネルバリア層
５６…磁化自由層
５８…Ｒｕ膜
６０…Ｔａ膜
６２…キャップ層
６４…層間絶縁膜
６６…コンタクトホール
６８…導体プラグ
７０…ビット線
７２…メモリセル
７４…電圧印加回路
７６…センスアンプ
７８…基準電位
８０…切り欠き部、凹部
８２…突出部
８４…突出部
８６…突出部
８８…突出部
１３２…ソース線
１７０…ビット線
１７２…メモリセル

Claims (10)

  1. 半導体基板に形成された素子領域内に形成されたソース領域と、
    前記ソース領域の一方の側における前記素子領域内に、前記ソース領域から離間して形成された第１のドレイン領域と、
    前記ソース領域と前記第１のドレイン領域との間の第１のチャネル領域上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
    前記ソース領域の他方の側における前記素子領域内に、前記ソース領域から離間して形成された第２のドレイン領域と、
    前記ソース領域と前記第２のドレイン領域との間の第２のチャネル領域上に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、
    前記第１のゲート電極を含み、第１の方向に延在する第１のワード線と、
    前記第２のゲート電極を含み、前記第１の方向に延在する第２のワード線と、
    前記第１の方向に交差する第２の方向に延在し、前記ソース領域と平面視で重なり合い、第１の導体プラグを介して前記ソース領域に接続されたソース線と、
    前記第１のドレイン領域の上方に形成され、第２の導体プラグを介して前記第１のドレイン領域に接続された第１の磁気抵抗効果素子と、
    前記第２のドレイン領域の上方に形成され、第３の導体プラグを介して前記第２のドレイン領域に接続された第２の磁気抵抗効果素子と、
    前記ソース線よりも上層に形成され、前記第２の方向に延在し、第４の導体プラグを介して前記第１の磁気抵抗効果素子に接続され、第５の導体プラグを介して前記第２の磁気抵抗効果素子に接続されたビット線と
    を有することを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して、前記第１の方向に偏倚しており、
    前記ソース線は、前記第１の方向と反対の方向に偏倚した偏倚部を含み、
    前記ソース領域と前記ソース線のうちの前記偏倚部とが、前記第１の導体プラグにより互いに接続されている
    ことを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記第１のチャネル領域は、前記第２の方向に対して斜めに形成されており、
    前記第２のチャネル領域は、前記第２の方向に対して斜めに形成されており、
    前記ソース線のうちの前記第１のワード線上の部分は、前記第２の方向に対して斜めに形成されており、
    前記ソース線のうちの前記第２のワード線上の部分は、前記第２の方向に対して斜めに形成されている
    ことを特徴とする半導体記憶装置。
  4. 請求項２記載の半導体記憶装置において、
    前記第１のチャネル領域は、前記第２の方向に沿って形成されており、
    前記第２のチャネル領域は、前記第２の方向に沿って形成されており、
    前記ソース線のうちの前記第１のワード線上の部分は、前記第２の方向に対して斜めに形成されており、
    前記ソース線のうちの前記第２のワード線上の部分は、前記第２の方向に対して斜めに形成されている
    ことを特徴とする半導体記憶装置。
  5. 請求項１記載の半導体記憶装置において、
    前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して、前記第１の方向に突出する第１の突出部を含み、
    前記ソース線は、前記第１の方向と反対の方向に突出する第２の突出部を含み、
    前記ソース領域のうちの前記第１の突出部を含む部分と前記ソース線のうちの前記第２の突出部を含む部分とが、前記第１の導体プラグにより互いに接続されている
    ことを特徴とする半導体記憶装置。
  6. 請求項１記載の半導体記憶装置において、
    前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して、前記第１の方向に突出する突出部を含み、
    前記ソース線は、前記第１の方向と反対の方向に偏倚した偏倚部を含み、
    前記ソース領域のうちの前記突出部を含む部分と前記ソース線のうちの前記偏倚部とが、前記第１の導体プラグにより互いに接続されている
    ことを特徴とする半導体記憶装置。
  7. 請求項１記載の半導体記憶装置において、
    前記ソース領域は、前記第１のドレイン領域及び前記第２のドレイン領域に対して前記第１の方向に偏倚しており、
    前記ソース線は、前記第１の方向と反対の方向に突出する突出部を含み、
    前記ソース領域と前記ソース線のうちの前記突出部を含む部分とが、前記第１の導体プラグにより互いに接続されている
    ことを特徴とする半導体記憶装置。
  8. 請求項１記載の半導体記憶装置において、
    前記ソース線は、前記第１の方向と反対の方向に突出する突出部を含み、
    前記ソース領域と前記ソース線のうちの前記第１の突出部とが、前記第１の導体プラグにより互いに接続されている
    ことを特徴とする半導体記憶装置。
  9. 請求項１記載の半導体記憶装置において、
    前記ソース領域は、前記第１の方向に突出する第１の突出部を含み、
    前記ソース領域のうちの前記第１の突出部と前記ソース線とが、前記第１の導体プラグにより互いに接続されている
    ことを特徴とする半導体記憶装置。
  10. 半導体基板に素子領域を形成する工程と、
    前記素子領域のうちの第１のチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を含み、第１の方向に延在する第１のワード線と、前記素子領域のうちの第２のチャネル領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極を含み、前記第１の方向に延在する第２のワード線とを形成する工程と、
    前記第１のゲート電極と前記第２のゲート電極との間における前記素子領域内にソース領域を形成し、前記ソース領域の一方の側における前記素子領域内に、前記ソース領域から離間して第１のドレイン領域を形成し、前記ソース領域の他方の側における前記素子領域内に、前記ソース領域から離間して第２のドレイン領域を形成する工程と、
    前記第１の方向に交差する第２の方向に延在し、前記ソース領域と平面視で重なり合い、第１の導体プラグを介して前記ソース領域に接続されたソース線を形成する工程と、
    前記第１のドレイン領域の上方に、第２の導体プラグを介して前記第１のドレイン領域に接続された第１の磁気抵抗効果素子を形成し、前記第２のドレイン領域の上方に、第３の導体プラグを介して前記第２のドレイン領域に接続された第２の磁気抵抗効果素子を形成する工程と、
    前記第２の方向に延在し、第４の導体プラグを介して前記第１の磁気抵抗効果素子に接続され、第５の導体プラグを介して前記第２の磁気抵抗効果素子に接続されたビット線を、前記ソース線よりも上層に形成する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
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