JP2011258829A - 抵抗変化型メモリデバイス - Google Patents

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Abstract

【課題】セルあたりの単位面積を縮小可能で配線加工における歩留り低下を防止可能なセルアレイ構成を提案する。
【解決手段】メモリセルアレイ１において、ワード線ＷＬが隣接して配置された２つのメモリセルでビット線コンタクトＢＬＣが共有されてメモリセル対が構成されている。隣接する２つのビット線に接続された全てのメモリセル対が対応するソース線ＳＬに個別のソース線コンタクトＳＬＣを介して接続されている。そして、ソース線ＳＬが、ビット線ＢＬより大きなピッチでビット線ＢＬより上層の配線層から形成されている。
【選択図】図１２

Description

本発明は、アクセストランジスタと可変抵抗素子が直列接続されたメモリセルを有する抵抗変化型メモリデバイスに関する。
ビット線にプリチャージ電圧を印加し、その放電速度の違いを読み出す不揮発性メモリデバイスが知られている。
かかる読み出し方法が適用可能な不揮発性半導体メモリデバイスの代表的なものとして、（フラッシュ）ＥＥＰＲＰＭが存在する。
一方で、ＦＧ型の（フラッシュ）ＥＥＰＲＯＭを置き換えるために、データ書き換えが高速な不揮発性メモリデバイスとして、抵抗変化型メモリデバイスが注目されている。
抵抗変化型メモリデバイスとして、可変抵抗素子Ｒｃｅｌｌ内の導電膜に導電性イオンを入出力させたときの抵抗変化を記憶状態に対応させる、いわゆるＲＲＡＭが知られている（例えば、非特許文献１，２参照）。
ＲＲＡＭのメモリセルは、ビット線とソース線（プレート線ともいう）との間に、アクセストランジスタと可変抵抗素子が直列接続されて各メモリセルが構成されている。
特に非特許文献２には、ビット線とソース線のそれぞれをマルチプレクサ（ＭＵＸ）で切り替えることで配線負荷が小さく高速なデータの書き込みと消去が可能なデバイス構成が開示されている。
Ｋ． Ａｒａｔａｎｉ， ｅｔｃ． "Ａ Ｎｏｖｅｌ Ｒｅｓｉｓｔａｎｃｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｈｉｇｈ Ｓｃａｌａｂｉｌｉｔｙ ａｎｄ Ｎａｎｏｓｅｃｏｎｄ Ｓｗｉｔｈｉｎｇ"， Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ＩＥＤＭ ２００７， ｐｐ．７８３−７８６ Ｓｈｙｈ−Ｓｈｙｕａｎ Ｓｈｅｕ， ｅｔｃ． "Ａ ５ｎｓ Ｆａｓｔ Ｗｒｉｔｅ Ｍｕｌｔｉ−ｌｅｂｅｌ Ｎｏｎ−Ｖｏｌａｔｉｌｅ １ Ｋ ｂｉｔｓ ＲＲＡＭ ｍｅｍｏｒｙ ｗｉｔｈ Ａｄｖａｎｃｅ Ｗｒｉｔｅ Ｓｃｈｅｍ"，２００９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．８２−８３
非特許文献１に記載のＲＲＡＭは、可変抵抗素子の第１電極がアクセストランジスタを介して比較的負荷の軽いビット線に接続され、ビット線の電圧が高速に変化する。
ところが、可変抵抗素子の第２電極はプレート線に接続され、プレート線は行方向と列方向の複数のメモリセルと共有している。そのためプレート線は負荷が大きく、高速な電圧変化ができない。
よって、ランダムアクセス動作に不向きである。
一方、非特許文献２に記載のＲＲＡＭは、この点を改善し、可変抵抗素子の第２電極を列方向のソース線で駆動する構成が開示されている。
上記非特許文献１，２の何れにおいて、セルあたりの単位面積を縮小可能な具体的な多層配線層の用い方ならびに配線を含むレイアウトについて開示されていない。
特に、ビット線を最小加工寸法Ｆで加工する必要があるが、更にソース線も同様にＦで加工すると、インテグレーション難易度が高く歩留まりが低下する。抵抗変化型メモリデバイスにおいて、この歩留まり低下を防止することが可能な多層配線層の用い方ならびに配線を含むレイアウトは未だに提案されていない。
本発明は、メモリセルあたりの単位面積を縮小可能で配線加工における歩留り低下を防止可能な抵抗変化型メモリデバイスを提供するものである。
本発明に関わる抵抗変化型メモリデバイスは、メモリセルアレイと、複数のビット線と、複数のソース線と、複数のワード線を備える。
前記メモリセルアレイは、アクセストランジスタと可変抵抗素子が直列接続された電流経路を備える複数のメモリセルが２次元配置されている。
前記複数のビット線は、前記電流経路の一端を接続する。
前記複数のソース線は、前記電流経路の他端を接続する。
前記複数のワード線は、前記アクセストランジスタの導通と非導通を制御する。
前記ワード線が隣接して配置された２つのメモリセルでビット線コンタクトが共有されてメモリセル対が構成されている。
隣接する２つの前記ビット線に接続された全ての前記メモリセル対が対応する前記ソース線に個別のソース線コンタクトを介して接続されている。
そして、前記ソース線が、前記ビット線より大きなピッチで前記ビット線より上層の配線層から形成されている。
本発明では好適に、前記隣接する２つのビット線に対し前記メモリセル対が列方向で交互に接続されている。
あるいは好適に、前記メモリセルアレイは、奇数番目の前記ビット線に接続された前記メモリセル対と、偶数番目の前記ビット線に接続された前記メモリセル対とで、異なるワード線で選択されるメモリセル対の配置となっている。
また、他の好適な態様としては、前記隣接する２つのビット線の各々に対し全てのワード線で選択可能な数の前記メモリセル対が接続されている。
上記構成によれば、各メモリセル対内で、２つのメモリセルでビット線コンタクトが共有されている。そのため、ビット線コンタクトを接続するビット線を、ある階層（例えば第１層目）の配線層で形成した場合、ソース線は、このビット線を形成している階層の配線層（例えば、第１層目の配線層）より上層の配線層で形成されている。各ソース線は、ソース線コンタクトを接続するが、このソース線コンタクトを避けて下層側のビット線を配線する必要がある。
本発明では、ビット線コンタクトが２つのメモリセルで共有されているため、各ビット線によって電気的に接続すべきコンタクトの数が削減され、その分、ビット線の配線の自由度が高い。このビット線コンタクトの共有と、ビット線とソース線を異なる配線層で形成したことによって、メモリセルあたりの単位面積が小さい。
また、ビット線コンタクトを共有する２つのメモリセル（メモリセル対）が異なるワード線に接続されている。このため、好適な例のように、異なるワード線による選択と非選択の制御（アクセストランジスタの制御）が可能である。
さらに、ビット線に比べて上層のソース線の配線ピッチが緩和されているため、配線形成時の歩留まりが低下することを防止している。
本発明によれば、メモリセルあたりの単位面積を縮小可能で配線加工における歩留り低下を防止可能な抵抗変化型メモリデバイスを提供することができる。
第１〜第２の実施形態ならびに変形例に共通なメモリセルの等価回路図である。 隣接する２つのメモリセル部分のデバイス断面構造図である。 可変抵抗素子の断面と動作を示す図である。 第１〜第２の実施形態に共通なＩＣチップ（メモリデバイス）のブロック図である。 Ｘセレクタの回路図である。 Ｙセレクタの回路図である。 ＷＬドライバユニット２つ分の回路図である。 ＣＳＷドライバユニットの回路図である。 第１の実施形態に関わるメモリセルアレイの等価回路図である。 第１の実施形態に関わるメモリセルアレイの形成途中の平面図である。 図１０に続くメモリセルアレイの形成途中の平面図である。 図１１に続くメモリセルアレイの形成途中の平面図である。 第１および第２の実施形態に関わるメモリセルの斜視図である。 ソース線の加工形状の変形例１を示す平面図である。 ソース線コンタクトとソースとの重ね幅の変形例２を示す模式断面図である。 第１の実施形態に関わるＢＬドライバおよびＳＬドライバの要部を示す回路図である。 第１の実施形態に関わる動作波形図である。 第１の実施形態に関わる他の動作波形図である。 第１の実施形態に関わる他の動作波形図である。 第１の実施形態に関わる他の動作波形図である。 第２の実施形態に関わるメモリセルアレイの等価回路図である。 第２の実施形態に関わるメモリセルアレイの形成途中の平面図である。 図２２に続くメモリセルアレイの形成途中の平面図である。 図２３に続くメモリセルアレイの形成途中の平面図である。 ソース線の加工形状の変形例３を示す平面図である。 第２の実施形態に関わるＢＬドライバおよびＳＬドライバの要部を示す回路図である。 第２の実施形態に関わる動作波形図である。 第２の実施形態に関わる他の動作波形図である。 第２の実施形態に関わる他の動作波形図である。 第２の実施形態に関わる他の動作波形図である。 イネーブル信号を発生する回路部（制御回路１１内）の回路図である。
本発明の実施形態を、図面を参照して以下の手順で説明する。
１．第１の実施の形態：メモリセル対の行方向と列方向の互い違いの配置。
２．第２の実施の形態：メモリセル対の行列配置。
＜１．第１の実施の形態＞
［メモリセル構成］
図１（Ａ）と図１（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図１（Ａ）は書き込み電流Ｉｗ、図１（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、“可変抵抗素子Ｒｃｅｌｌ”としての１つの可変抵抗素子Ｒｃｅｌｌと、１つのアクセストランジスタＡＴとを有する。
可変抵抗素子Ｒｃｅｌｌの一端がソース線ＳＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートがワード線ＷＬに、それぞれ接続されている。
図２に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図２は模式断面図であり、斜線を付していない。また、特に言及しない図２の空白部分は絶縁膜で充填され、あるいは他の部分（の一部）を構成する。
図２に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。
より詳細には、アクセストランジスタＡＴのソース（Ｓ）とドレイン（Ｄ）となる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここでは、ゲート電極が行方向（図２の横方向）に配線されたワード線ＷＬを構成し、ワード線ＷＬの手前側（図２の紙面に垂直な方向の手前側）にドレイン（Ｄ）となる不純物領域が配置され、（紙面）奥側にソース（Ｓ）となる不純物領域が配置されている。
ドレイン（Ｄ）は２つのメモリセルで共有され、共有ビット線コンタクトＢＬＣ１２を介して、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。
なお、共有ビット線コンタクトＢＬＣ１２は、図２の紙面奥側のアクセストランジスタＡＴ１と、紙面手前側のアクセストランジスタＡＴ２という、ビット線方向に隣接する２つのアクセストランジスタで共有されている。
共有ビット線コンタクトＢＬＣを有するメモリセル対とは異なる２つのメモリセル対が、共有ビット線コンタクトＢＬＣを挟んでワード線方向の一方と他方に配置されている。図２に示す２つのソース（Ｓ）は、この異なる２つのメモリセル対が有するソース不純物領域を表している。
各ソース（Ｓ）上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられることでソース線コンタクトＳＬＣが形成されている。ソース線コンタクトＳＬＣの上に、可変抵抗素子Ｒｃｅｌｌが形成されている。可変抵抗素子Ｒｃｅｌｌを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変抵抗素子Ｒｃｅｌｌが形成されている。
可変抵抗素子Ｒｃｅｌｌは、下部電極１０１と、ソース線ＳＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成（積層体）になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ，ＳｉＯ２，Ｇｄ２Ｏ３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素を用いてもよい。また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つと組み合わされる元素は、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、“イオン供給層”として形成されている。
図２には、異なるソース線ＳＬに接続された２つの可変抵抗素子Ｒｃｅｌｌを図示している。ここで、ビット線ＢＬと同じ方向に隣接するメモリセルの記憶層（絶縁体１０２）、イオン供給層（導体膜１０３）およびソース線ＳＬは、それぞれが同じ層で形成されている。また、別の構成として、ソース線ＳＬはビット線方向のメモリセル間で共有され、記憶層とイオン供給層はメモリセルごとに独立して形成される。
なお、本実施形態においてソース線ＳＬは、ビット線ＢＬより上層の配線層で形成されていればよい。ここでは、ビット線ＢＬが第１層目の配線層（１Ｍ）で形成され、ソース線ＳＬが４〜５層目の配線層で形成されている。ただし、ソース線ＳＬは、本例では第２層目の配線層（２Ｍ）以上の配線層から形成されていればよい。
図３に、可変抵抗素子Ｒｃｅｌｌの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図３は、一例として、絶縁体膜１０２がＳｉＯ２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Ｃｕ−Ｔｅ ｂａｓｅｄ）から形成されている場合を示している。
図３（Ａ）では、絶縁体膜１０２側を負極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（ソース線ＳＬ）とに印加する。例えば、ビット線ＢＬを０［Ｖ］で接地し、ソース線ＳＬに、例えば＋３［Ｖ］を印加する。
すると、導体膜１０３に含まれるＣｕ，Ａｇ，Ｚｒ，Ａｌが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図３（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）という。
これとは逆に図３（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を負極側とする電圧を下部電極１０１と上部電極（ソース線ＳＬ）とに印加する。例えば、ソース線ＳＬを０［Ｖ］で接地し、ビット線ＢＬに、例えば＋１．７［Ｖ］を印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）という。リセットでは、図３（Ｂ）に示す向きの消去電流Ｉｅが流れる。
なお、以下、セットは“導電性イオンを絶縁体膜に十分注入すること”を言い、リセットは“導電性イオンを絶縁体膜から十分に引き抜くこと”をいう。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
以下の説明では、絶縁体膜１０２の絶縁性が低下して可変抵抗素子Ｒｃｅｌｌ全体の抵抗値が十分なレベルまで下がった場合をデータの“書き込み”（セット）に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変抵抗素子Ｒｃｅｌｌ全体の抵抗値が十分なレベルまで上がった場合をデータの“消去”（リセット）に対応させる。
ここで、図１に示す可変抵抗素子Ｒｃｅｌｌの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。
上述したセットとリセットを繰り返すことにより、可変抵抗素子Ｒｃｅｌｌの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、可変抵抗素子Ｒｃｅｌｌは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される“記憶層”とみなすことができる。
この可変抵抗素子Ｒｃｅｌｌを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とを有して構成される。
［ＩＣチップ構成］
図４に、ＩＣチップのブロック図を示す。
図解されている半導体メモリデバイスは、図１〜図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｍ＋１）個、列（カラム）方向に（Ｎ＋１）個、配置しているメモリセルアレイ１を有する。半導体メモリデバイスは、メモリセルアレイ１と、その周辺回路を同一半導体チップに集積化したものである。ここで“Ｎ”と“Ｍ”は比較的大きな自然数であり、その具体的値は任意に設定される。
メモリセルアレイ１において、ロウ方向に並ぶ（Ｍ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのドレイン同士をそれぞれ共通接続する（Ｍ＋１）本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ＞が、ロウ方向に所定間隔で配置されている。（Ｍ＋１）本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ＞は、メモリセルアレイ１の外部に引き出されている。
可変抵抗素子ＲｃｅｌｌのアクセストランジスタＡＴと反対側のノードをカラム方向に共通接続するソース線ＳＬが（Ｍ／２）本、ロウ方向に所定間隔で配置されている。（Ｍ／２）本のソース線ＳＬは、メモリセルアレイ１の外部に引き出されている。
周辺回路は、図４に示すように、Ｘ（アドレス）デコーダとＹ（アドレス）デコーダを兼ねるプリデコーダ（ＰＲＥ−ＤＥＣ）３、ＷＬドライバ（ＷＬ ＤＲＶ．）４、カラムスイッチ５、ＣＳＬドライバ６を含む。周辺回路は、Ｉ／Ｏバッファ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）９を含む。周辺回路は、書き込み・消去ドライバ（以下、ＢＬドライバ（ＢＬ ＤＲＶ．）１０と呼ぶ）、制御回路１１、ソース線ドライバ（ＳＬ ＤＲＶ．）１２を含む。
なお、センスアンプ等の読出し系の回路、書き込み禁止等を行うロジックブロック、電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は、図４において図示を省略している。
プリデコーダ３は、入力されるアドレス信号（Ａｄｄｒｅｓｓ）をＸアドレス信号とＹアドレス信号とに分離する。プリデコーダ３は、Ｘアドレス信号Ｘ＿ＳＥＬをＸデコード部によりデコードし、Ｙアドレス信号をＹデコード部によりデコードする。
プリデコーダ３内のＸデコード部は、Ｘセレクタ（不図示）を基本単位として構成されている。Ｘデコード部は、プリデコーダ３から入力するＸアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ＿ＳＥＬをＷＬドライバ４に送る回路である。Ｘセレクタの詳細は後述する。
プリデコーダ３のＹデコード部は、Ｙセレクタ（不図示）を基本単位として構成されている。Ｙデコード部は、入力するＹアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ＿ＳＥＬをＣＳＬドライバ６に送る回路である。Ｙセレクタの詳細は後述する。
ＷＬドライバ４は、ワード線ＷＬごとのＷＬドライバユニット（不図示）を（Ｎ＋１）個含む。各ＷＬドライバユニットの出力に、（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞のうち、対応する１本のワード線が接続されている。プリデコーダ３のＸデコード部から入力されるＸセレクト信号Ｘ＿ＳＥＬに応じて、ＷＬドライバユニットの１つが選択される。ＷＬドライバユニットは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニットの詳細は後述する。
ＣＳＬドライバ６は、ＣＳＷドライバユニットを基本単位として構成されている。ＣＳＬドライバ６は、カラムスイッチ５を制御するための配線として、カラム選択線ＣＳＬ＜０＞とその反転信号線／ＣＳＬ＜０＞，・・・，カラム選択線ＣＳＬ＜Ｍ／２＞とその反転信号線／ＣＳＬ＜Ｍ／２＞を駆動する回路である。なお、ＣＳＷドライバユニットの詳細は後述する。
カラムスイッチ５は、例えば、ＮＭＯＳトランジスタ（ＰＭＯＳトランジスタでも可）単独、あるいは、図４に示すトランスファーゲートで構成されるスイッチ５１の集合である。ここでは各スイッチ５１がビット線ＢＬやソース線ＳＬごとに接続され、これが全部で（Ｍ＋１＋Ｍ／２）個存在する。
以下、カラムスイッチ５を構成する各スイッチが、トランスファーゲートであるとする。
ビット線ＢＬに対応したカラムスイッチ５のトランスファーゲートは、ビット線ＢＬとグローバルビット線との接続を制御する。
より詳細には、偶数アドレスのビット線ＢＬ＜０＞，ＢＬ＜２＞，…（以下、偶数ビット線と呼ぶ）は、対応するトランスファーゲートによって偶数グローバルビット線ＧＢＬ＿Ｅｖｅｎとの接続が制御される。同様に、奇数アドレスのビット線ＢＬ＜１＞，ＢＬ＜３＞，…（以下、奇数ビット線と呼ぶ）は、対応するトランスファーゲートによって奇数グローバルビット線ＧＢＬ＿Ｏｄｄとの接続が制御される。
ＢＬドライバ１０はＩ／Ｏバッファ９に接続され、外部からのデータをＩ／Ｏバッファ９から入力し、入力データに応じてグローバルビット線（ＧＢＬ＿Ｅｖｅｎ，ＧＢＬ＿Ｏｄｄ）を制御する。
ＳＬドライバ１２は、Ｉ／Ｏバッファ９に接続され、外部からのデータをＩ／Ｏバッファ９から入力し、入力データに応じてグローバルビット線（ＧＢＬ＿Ｅｖｅｎ，ＧＢＬ＿Ｏｄｄ）を制御する。
ＢＬドライバ１０とＳＬドライバ１２の制御時に、制御回路１１からの各種イネーブル信号（ＥｖｅｎＥｎ，ＯｄｄＥｎ，ＷＥｎ）が用いられる。
制御回路１１は、書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて動作する。
制御回路１１には、以下の５つの機能を備える。
（１）ＷＬ選択イネーブル信号ＷＬＥＮをＷＬドライバ４内の個々のＷＬドライバユニットに与えるワード線制御の機能。
（２）ＣＳＬドライバ６を、プリデコーダ３を経由して（または直接）制御し、これによりスイッチ５１を個別に導通または非導通とする機能。
（３）書き込みまたは消去時に、ＢＬドライバ１０に、偶数列イネーブル信号（ＥｖｅｎＥｎ）と奇数列イネーブル信号（ＯｄｄＥｎ）を与えて動作電圧の供給（大きさと向き）を制御する機能。
（４）不図示のセンスアンプ等の読出し系回路やインヒビットを制御する機能。
なお、制御回路１１により出力される各種制御信号は、符号のみ図４に示し、レベル変化の詳細は後述する。
［制御系回路］
つぎに、プリデコーダ３のＸデコード部の基本構成であるＸセレクタと、プリデコーダ３のＹダコード部の基本構成であるＹセレクタとを説明する。続いて、ＷＬドライバ４の基本構成であるＷＬドライバユニットを説明する。
図５に、Ｘセレクタ２０の回路例を示す。
図５に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０，Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ＿ＳＥＬ０〜Ｘ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図５は２ビットデコードの例であるが、Ｘデコード部は、その入力されるＸアドレス信号のビット数に応じて、図５の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
図６に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０，Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ＿ＳＥＬ０〜Ｙ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図６は２ビットデコードの例であるが、プリデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図６の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
図７は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数（Ｎ＋１）だけ設けられている。
この（Ｎ＋１）個のＷＬドライバユニット４Ａは、図５に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはＷＬ＜１＞を活性化する。
図７に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥＮが入力され、他方入力にＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはＷＬ＜１＞が活性化または非活性となる。
図７に示すＷＬ選択イネーブル信号ＷＬＥＮは図４の制御回路１１で発生され、ロウデコーダ４に与えられる。
図８に、ＣＳＬドライバユニット６Ａの２つ分の回路例を示す。
図解されているＣＳＬドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＣＳＬイネーブル信号ＣＳＬＥＮが入力され、他方入力に図６に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１が入力される。このＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１とＣＳＬイネーブル信号ＣＳＬＥＮがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたカラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の電位が活性レベル（本例ではハイレベル）に遷移する。
カラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の電位は、図４に示すように対応するスイッチ５１（トランスファーゲートのＮＭＯＳトランジスタ）のゲートに入力されている。なお、カラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の反転信号は、ナンド回路ＮＡＮＤ１２とインバータＩＮＶ２１との接続ノードから取り出され、トランスファーゲートのＰＭＯＳトランジスタのゲートに入力される。
図８に示すＣＳＬイネーブル信号ＣＳＬＥＮは図４の制御回路１１で発生し、ＣＳＬドライバ６に与えられる。
［セルアレイ構成］
図９に、第１の実施形態に関わるメモリセルアレイ１の等価回路図を示す。図９では、メモリセルアレイ１の一部のみ示す。
図９に図解するメモリセルアレイ１は、アクセストランジスタＡＴと可変抵抗素子Ｒｃｅｌｌが直列接続された電流経路を備えるメモリセルＭＣが２次元配置されている。
より詳細には、隣接する２本のワード線ＷＬ＜ｅｖｅｎ＞とＷＬ＜ｏｄｄ＞とにそれぞれ接続され、同じメモリセル列に属する２つのメモリセルＭＣで共有ビット線コンタクトＢＬＣが共有されて、メモリセル対が構成されている。
メモリセル対は、行方向と列方向で互い違いに配置される。これにより、奇数番目のビット線ＢＬ＜ｏｄｄ＞に接続されたメモリセル対と、偶数番目のビット線ＢＬ＜ｅｖｅｎ＞に接続されたメモリセル対とで、異なるワード線で選択されるメモリセル対の配置となっている。
例えば、図９で破線で囲むＡ領域内のメモリセルに着目する。共有ビット線コンタクトＢＬＣ２３＿１を有するビット線対と、共有ビット線コンタクトＢＬＣ４５＿１を有するビット線対は、隣接するメモリセル列に配置されている。そのため、共有ビット線コンタクトＢＬＣ２３＿１を有するビット線対は奇数ビット線ＢＬ＜ｏｄｄ１＞に接続され、共有ビット線コンタクトＢＬＣ４５＿１を有するビット線対は偶数ビット線ＢＬ＜ｅｖｅｎ１＞に接続されている。また、この２つのメモリセル対は、ワード線対（ＷＬ＜２＞，ＷＬ＜３＞）とワード線対（ＷＬ＜４＞，ＷＬ＜５＞）といった異なるワード線対で制御される。
このことは、Ａ領域内の他の２つのメモリセル列でも同様である。また、Ａ領域以外の行方向および列方向の他のメモリセル対（隣の２つのメモリセル列）でも同様である。
本構成例における１つのメモリセルは、図１３に示すように、アクセストランジスタＡＴのドレイン（領域）Ｄに対し、共有ビット線コンタクトＢＬＣを介して第１層目の配線層（１Ｍ）で形成されたビット線ＢＬが接続されている。アクセストランジスタＡＴのソース（領域）Ｓに対し、ソース線コンタクトＳＬＣを介して第２層目の配線層（２Ｍ）として形成されたソース線ＳＬが接続されている。
この斜視図からわかるように、可変抵抗素子Ｒｃｅｌｌは、ソース線コンタクトＳＬＣの位置に配置されているとみなしてよい。
図１０〜図１２に、形成途中の平面図を示す。これらの平面図は、図９のＡ領域に対応する。
図１０は、拡散層（ソースＳやドレインＤ）から共有ビット線コンタクトＢＬＣの形成までを示す平面図である。
図１０に示すように、トランジスタ対ごとの活性領域ＡＲが列方向に長い矩形状に形成されて行方向と列方向のそれぞれで互い違いに配置されている。行方向の１列おきに離間した複数の活性領域ＡＲに対し、互いに離間したワード線対が交差（本例では直交）している。この関係は、Ａ領域内の他の行、さらにはＡ領域以外の不図示のメモリセルアレイ領域でも同様である。
ワード線対を構成する２本のワード線（ＷＬ＜２＞とＷＬ＜３＞）の間に、一列おきに位置する活性領域ＡＲの中央部にそれぞれ、共有ビット線コンタクトＢＬＣ２３＿１とＢＬＣ２３＿２とが配置されている。同様に、他のワード線対を構成する２本のワード線（ＷＬ＜４＞とＷＬ＜５＞）の間に、一列おきに位置する活性領域ＡＲの中央部にそれぞれ、共有ビット線コンタクトＢＬＣ４５＿１とＢＬＣ４５＿２とが配置されている。
各活性領域ＡＲの両端部付近にソース線コンタクトＳＬＣが配置されている。異なるワード線対に含まれ互いに隣接する２本のワード線間（例えば、ＷＬ＜３＞とＷＬ＜４＞、あるいはＷＬ＜５＞とＷＬ＜６＞との間）に延在した活性領域ＡＲの部分に対し、ＢＬＣの２倍（単位面積あたり）のＳＬＣが配置されている。
図１１は、図１０の状態からビット線ＢＬを形成し、さらにソース線コンタクトＳＬＣを形成した後の平面図である。
４本のビット線、すなわちＢＬ＜ｅｖｅｎ１＞、ＢＬ＜ｏｄｄ１＞、ＢＬ＜ｅｖｅｎ２＞、ＢＬ＜ｏｄｄ２＞は、ソース線コンタクトＳＬＣを避けて蛇行している。そして、各ビット線は、ソース線コンタクトＳＬＣが設けられている活性領域部分の間を通って同一のメモリセル列内の共有ビット線コンタクトＢＬＣを共通に接続している。
図１２は、図１１の状態からソース線コンタクトＳＬＣの上部に不図示の可変抵抗素子Ｒｃｅｌｌ（図１３参照）を形成し、さらにソース線コンタクトＳＬＣが埋め込まれた層間絶縁膜の上にソース線ＳＬを形成した後の平面図である。
本実施形態におけるソース線ＳＬは、２つのメモリセル列に対応した幅をもち、２つのメモリセル列内の全てのソース線コンタクトＳＬＣの上面を覆うように列方向に延びて配線されている。
なお、ワード線ＷＬやビット線ＢＬを最小加工寸法Ｆで形成した場合、ソース線ＳＬの幅（いわゆるライン）を２Ｆ、ソース線ＳＬ間の離間距離（いわゆるスペース）をＦで形成される。この場合、最小加工寸法をＦとすると、メモリセルあたりの単位面積は８Ｆ２となる。
［変形例１］
図１４に、ソース線ＳＬの加工形状の変形例を示す。
図１４に示すように、ソース線ＳＬの加工形状を、ソース線コンタクトＳＬＣの部分で広くし、その他の部分で細くしてもよい。この加工形状では、スペースの平均的な幅が広くなるため配線材料の抜け（エッチングされる部分の除去性）が向上し、その分、歩留まりがよいという利点がある。
これにより、ソース線は、行方向のライン幅が行方向のライン間距離の２倍より小さい配線とすることができる。
［変形例２］
図１５に、ソース線コンタクトＳＬＣとソース線ＳＬとの重ね幅の変形例を示す。
図１５に示すように、ソース線コンタクトＳＬＣの上面をソース線ＳＬで完全に覆わなくても記憶特性に支障がない場合がある。図１５では図示を省略した可変抵抗素子Ｒｃｅｌｌの構造にもよるが、ソース線コンタクトＳＬＣの径より可変抵抗素子Ｒｃｅｌｌの経を小さくすることが可能である。
これにより、ソース線は、行方向のライン幅が行方向のライン間距離の２倍より小さい配線とすることができる。
［駆動回路と動作例］
図１６に、メモリセルアレイ１に接続されたＢＬドライバ１０およびＳＬドライバ１２の要部回路を示す。
図１６に図解する駆動回路（１０，１２）は、５つのナンド回路ＮＡＮＤ９，１０，１８〜２０と、１つのノア回路ＮＯＲと、４つのインバータＩＮＶ１７〜２０とを含む。
図４のＩ／Ｏバッファ９から送られてきたデータＤ＜０＞とＤ＜１＞がそれぞれ、ナンド回路ＮＡＮＤ９とＮＡＮＤ１０の一方入力に与えられる。ナンド回路ＮＡＮＤ９の他方入力に偶数列イネーブル信号（ＥｖｅｎＥｎ）が与えられ、ナンド回路ＮＡＮＤ１０の他方入力に奇数列イネーブル信号（ＯｄｄＥｎ）が与えられる。
ナンド回路ＮＡＮＤ９とＮＡＮＤ１０の各出力から、ノア回路ＮＯＲが中間データＤ＜０１＞を発生する。ノア回路ＮＯＲの出力はナンド回路ＮＡＮＤ２０の一方入力に接続されている。また、ノア回路ＮＯＲの出力はインバータＩＮＶ１７を通してナンド回路ＮＡＮＤ１８とＮＡＮＤ１９の第１入力に接続されている。ナンド回路ＮＡＮＤ１８の第２入力に偶数列イネーブル信号（ＥｖｅｎＥｎ）が与えられ、ナンド回路ＮＡＮＤ１９の第２入力に奇数列イネーブル信号（ＯｄｄＥｎ）が与えられる。ナンド回路ＮＡＮＤ１８およびＮＡＮＤ１９の第３入力、ならびにナンド回路ＮＡＮＤ２０の他方入力に書き込みイネーブル信号（ＷＥｎ）が与えられる。
ナンド回路ＮＡＮＤ１８の反転出力でビット線ＢＬ＜０＞が駆動され、ナンド回路ＮＡＮＤ２０の反転出力でソース線ＳＬ＜０＞が駆動され、ナンド回路ＮＡＮＤ１９の反転出力でビット線ＢＬ＜１＞が駆動される。
図１７〜図２０に、ワード線ＷＬ＜０＞とＷＬ＜２＞を駆動して図１６のメモリセルＭＣ１とＭＣ２に対し、それぞれ、セット動作とリセット動作の波形図を示す。
図１６の駆動回路では、Ｄ＜０＞＝Ｈの場合（図１７（Ｅ））、セット動作がイネーブルとなり、Ｄ＜１＞＝Ｌの場合（図１８（Ｅ））、リセット動作がイネーブルとなる。更に偶数ビット線選択時に偶数列イネーブル信号（ＥｖｅｎＥｎ）＝Ｈとなり、奇数ビット線選択時は奇数列イネーブル信号（ＯｄｄＥｎ）＝Ｈとなる。
メモリセルＭＣ１をセットにする場合（図１７）、まず初めにワード線ＷＬ＜０＞が選択される。ワード線ＷＬ＜０＞が選択されるということはビット線＜０＞側のメモリセルが選択され、ビット線＜１＞側のメモリセルは非選択になるということである。ワード線ＷＬ＜０＞をＨに立ち上げた状態で（図１７（Ａ））、書き込みイネーブル信号（ＷＥｎ）のパルスを発行する。このとき、ソース線＜０＞とビット線＜０＞はＤ＜０＞に応じて反転する。ビット線＜１＞は非動作である。ワード線ＷＬ＜０＞＝Ｈの状態で、ソース線＜０＞＝Ｈ、ビット線＜０＞＝Ｌとなるため、メモリセルＲ＜０＞に電流Ｉ＜０＞がセット方向に流れてセット動作が実行される。このときビット線＜１＞を選択するワード線ＷＬはオフなので、ビット線＜１＞に接続されるメモリセルへのディスターブは発生しない。
メモリセルＭＣ１をリセットする場合（図１８）、Ｄ＜０＞をＬとして上記と動作を実行する。これにより、メモリセルＭＣ１に図１６に示す向きと反対の向きで電流Ｉ＜０＞が流れ、リセット動作が実行される。
一方、メモリセルＭＣ２をセットする場合（図１９）、偶数列イネーブル信号（ＥｖｅｎＥｎ）＝Ｌ、奇数列イネーブル信号（ＯｄｄＥｎ）＝Ｈとして上記と同様な動作を実行する。
さらに、メモリセルＭＣ２をリセットする場合（図２０）、（ＥｖｅｎＥｎ）＝Ｌ、（ＯｄｄＥｎ）＝Ｈとしたまま、Ｄ＜０＞＝Ｌを入力する。
本実施形態では、ビット線コンタクトＢＬＣが共有され、奇数選択と偶数選択が任意のワード線を用いて実行できるメモリセルアレイを実現できる。また、セルサイズ縮小のためビット線ＢＬを最小加工寸法Ｆで加工した場合、その上層のソース線ＳＬの配線ピッチ最小加工寸法Ｆより大きくしてインテグレーション難易度を緩和し、配線形成時の歩留まり低下を防止できる。
また、ソース線とビット線がともにライン加工されているため負荷が軽く高速動作に適している。
以上より、高速で高い歩留まりを有し、メモリセルあたりの単位面積が８Ｆ２程度にまで縮小した微細メモリセルを有する抵抗変化型メモリデバイスが実現できる。
なお、変形例１，２等を用いることにより、ライン＆スペースが１：１に近づくようにソース線ＳＬの幅をより小さくでき、これにより歩留まりのさらなる向上が達成できる。
＜２．第２の実施形態＞
図２１に、第２の実施形態に関わるメモリセルアレイ１の等価回路図を示す。
図２１に図解するメモリセルアレイ１は、図９と比較すると、共有ビット線コンタクトを有するメモリセル対が行列状に２倍の密度で敷き詰められている。
そして、このメモリセル対は、隣接するビット線の各々に対して全てのワード線で選択可能に接続されている。また、メモリセルアレイ１は、奇数番目のビット線ＢＬ＜１＞，ＢＬ＜３＞，…に接続されたメモリセル対と、偶数番目のビット線ＢＬ＜０＞，ＢＬ＜２＞，…に接続されたメモリセル対とで、同じワード線で選択されるメモリセル対の配置となっている。
このメモリセルの配置では、最小加工寸法をＦとすると、メモリセルあたりの単位面積は６Ｆ２となる。
図２２〜図２４に、形成途中の平面図を示す。これらの平面図は、図２１のＢ領域に対応する。
図２２は、拡散層（ソース（領域）Ｓやドレイン（領域）Ｄ）から共有ビット線コンタクトＢＬＣの形成までを示す平面図である。
図２２に示すように、トランジスタ対ごとの活性領域ＡＲが列方向に長い矩形状に形成されて行列状に配置されている。行方向の複数の活性領域ＡＲに対し、互いに離間したワード線対が交差（本例では直交）している。この関係は、Ｂ領域内の他の行、さらにはＢ領域以外の不図示のメモリセルアレイ領域でも同様である。
ワード線対を構成する２本のワード線（ＷＬ＜１＞とＷＬ＜２＞）の間に位置する活性領域ＡＲの中央部にそれぞれ、共有ビット線コンタクトＢＬＣ０１＿１，ＢＬＣ０１＿２，ＢＬＣ０１＿３，ＢＬＣ０１＿４とが配置されている。同様に、他のワード線対を構成する２本のワード線（ＷＬ＜３＞とＷＬ＜４＞）の間に位置する活性領域ＡＲの中央部にそれぞれ、共有ビット線コンタクトＢＬＣ２３＿１，ＢＬＣ２３＿２，ＢＬＣ２３＿３，ＢＬＣ２３＿４が配置されている。
各活性領域ＡＲの両端部付近にソース線コンタクトＳＬＣが配置されている。このため、異なるワード線対に含まれ互いに隣接する２本のワード線間（例えば、ＷＬ＜１＞とＷＬ＜２＞との間）に延在した活性領域ＡＲの部分に対し、ビット線コンタクトＢＬＣの２倍の数（単位面積あたり）のソース線コンタクトＳＬＣが配置されている。
図２３は、図２２の状態からビット線ＢＬを形成し、さらにソース線コンタクトＳＬＣを形成した後の平面図である。
４本のビット線、すなわちＢＬ＜０＞〜ＢＬ＜３＞は、ソース線コンタクトＳＬＣを避けて蛇行している。そして、ソース線コンタクトＳＬＣが設けられている活性領域部分の間を通って同一のメモリセル列内の共有ビット線コンタクトＢＬＣを共通接続している。
図２４は、図２３の状態からソース線コンタクトＳＬＣの上部に不図示の可変抵抗素子Ｒｃｅｌｌ（図１３参照）を形成し、さらにソース線コンタクトＳＬＣが埋め込まれた層間絶縁膜の上にソース線ＳＬを形成した後の平面図である。
本実施形態におけるソース線ＳＬは、２つのメモリセル列に対応した幅をもち、２つのメモリセル列内の全てのソース線コンタクトＳＬＣの上面を覆うように列方向に延びて配線されている。
なお、ワード線ＷＬやビット線ＢＬを最小加工寸法Ｆで形成した場合、ソース線ＳＬの幅（いわゆるライン）を２Ｆ、ソース線ＳＬ間の離間距離（いわゆるスペース）をＦで形成される。この場合、最小加工寸法をＦとすると、メモリセルあたりの単位面積は４Ｆ２となる。
［変形例３］
図２５に、ソース線ＳＬの加工形状の変形例を示す。
図２５に示すように、ソース線ＳＬの加工形状を、ソース線コンタクトＳＬＣの部分で広くし、その他の部分で細くしてもよい。この加工形状では、スペースの平均的な幅が広くなるため配線材料の抜け（除去部分の除去性）が向上し、その分、歩留まりがよいという利点がある。
これにより、ソース線は、行方向のライン幅が行方向のライン間距離の２倍より小さい配線とすることができる。
［駆動回路と動作例］
図２６に、メモリセルアレイ１に接続されたＢＬドライバ１０およびＳＬドライバ１２の要部回示路を示す。
図２６に図解する駆動回路（１０，１２）は、図１６の構成に、さらに、ナンド回路ＮＡＮＤ２１とＮＡＮＤ２２を追加している。また、インバータＩＮＶ１８に代えてノア回路ＮＯＲ１を設け、インバータＩＮＶ１９に代えてノア回路ＮＯＲ２を設けている。
図２７〜図３０に、ワード線ＷＬ＜０＞とＷＬ＜２＞を駆動して図１６のメモリセルＭＣ１とＭＣ２に対し、それぞれ、セット動作とリセット動作の波形図を示す。
動作は、第１の実施形態と同じであるため、説明を省略する。
図３１に、第１および第２の実施形態に用いることができるイネーブル信号の発生回路部を示す。
この回路部は、入力Ｘ０を２つのインバータＩＮＶ３０とＩＮＶ３１を通すことにより、インバータＩＮＶ３０の出力から奇数列イネーブル信号（ＯｄｄＥｎ）を、インバータＩＮＶ３１の出力から偶数列イネーブル信号（ＥｖｅｎＥｎ）を得る。
１…メモリセルアレイ、３…プリデコーダ、５…カラムスイッチ、６…ＣＳＬドライバ、９…Ｉ／Ｏバッファ、１０…ＢＬドライバ、１１…制御回路、１２…ＳＬドライバ、２０…Ｘセレクタ、３０…Ｙセレクタ、５１…スイッチ、１０１…下部電極、１０２…絶縁体膜、１０３…導体膜、Ｒｃｅｌｌ…可変抵抗素子、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＡＴ…アクセストランジスタ、ＢＬＣ…共有ビット線コンタクト、ＳＬＣ…ソース線コンタクト。

Claims (13)

  1. アクセストランジスタと可変抵抗素子が直列接続された電流経路を備える複数のメモリセルが２次元配置されたメモリセルアレイと、
    前記電流経路の一端を接続する複数のビット線と、
    前記電流経路の他端を接続する複数のソース線と、
    前記アクセストランジスタの導通と非導通を制御する複数のワード線と、
    を備え、
    前記ワード線が隣接して配置された２つのメモリセルでビット線コンタクトが共有されてメモリセル対が構成され、
    隣接する２つの前記ビット線に接続された全ての前記メモリセル対が対応する前記ソース線に個別のソース線コンタクトを介して接続され、
    前記ソース線が、前記ビット線より大きなピッチで前記ビット線より上層の配線層から形成されている
    抵抗変化型メモリデバイス。
  2. 前記隣接する２つのビット線に対し前記メモリセル対が列方向で交互に接続されている
    請求項１に記載の抵抗変化型メモリデバイス。
  3. 前記メモリセルアレイは、奇数番目の前記ビット線に接続された前記メモリセル対と、偶数番目の前記ビット線に接続された前記メモリセル対とで、異なるワード線で選択されるメモリセル対の配置となっている
    請求項１または２に記載の抵抗変化型メモリデバイス。
  4. 前記メモリセル対ごとの活性領域が列方向に長い矩形状に形成されて行方向と列方向のそれぞれで互い違いに配置され、
    行方向の１列おきに離間した複数の前記活性領域に対し、互いに離間したワード線対が交差し、当該活性領域に対するワード線対の交差が列方向に繰り返され、
    前記ワード線対を構成する２本のワード線の間に一列おきに位置する活性領域の中央部に共有された前記ビット線コンタクトが配置され、
    異なる前記ワード線対に含まれ互いに隣接する２本のワード線間に延在した前記活性領域の部分に対し、前記ビット線コンタクトの２倍の数の前記ソース線コンタクトが配置され、
    列ごとの前記ビット線コンタクトを共通接続する前記ビット線が、前記ソース線コンタクトが配置された前記活性領域の部分の間を通って蛇行して配線され、
    前記ビット線より幅広で上層の配線層からなる前記ソース線は、２列のメモリセル配列における前記ソース線コンタクトの全てを共通に接続して列方向に配線されている
    請求項１〜３に記載の抵抗変化型メモリデバイス。
  5. 前記隣接する２つのビット線の各々に対し全てのワード線で選択可能な数の前記メモリセル対が接続されている
    請求項１に記載の抵抗変化型メモリデバイス。
  6. 前記メモリセルアレイは、奇数番目の前記ビット線に接続された前記メモリセル対と、偶数番目の前記ビット線に接続された前記メモリセル対とで、同じワード線で選択されるメモリセル対の配置となっている
    請求項５に記載の抵抗変化型メモリデバイス。
  7. 前記メモリセル対ごとの活性領域が列方向に長い矩形状に形成されて行列状に配置され、
    行方向に離間した複数の前記活性領域に対し、互いに離間したワード線対が交差し、当該活性領域に対するワード線対の交差が列方向に繰り返され、
    前記ワード線対を構成する２本のワード線の間に位置する活性領域の中央部に共有された前記ビット線コンタクトが配置され、
    異なる前記ワード線対に含まれ互いに隣接する２本のワード線間に延在した前記活性領域の部分に対し、前記ビット線コンタクトの２倍の数の前記ソース線コンタクトが配置され、
    列ごとの前記ビット線コンタクトを共通接続する前記ビット線が、前記ソース線コンタクトが配置された前記活性領域の部分の間を通って蛇行して配線され、
    前記ビット線より幅広で上層の配線層からなる前記ソース線は、２列のメモリセル配列における前記ソース線コンタクトの全てを共通に接続して列方向に配線されている
    請求項５または６に記載の抵抗変化型メモリデバイス。
  8. 前記ソース線は、行方向のライン幅が行方向のライン間距離の２倍より小さい配線である
    請求項１〜７の何れかに記載の抵抗変化型メモリデバイス。
  9. 前記ソース線コンタクトのコンタクトプラグとソース線との間に前記可変抵抗素子が配置されている
    請求項１〜８の何れかに記載の抵抗変化型メモリデバイス。
  10. 前記ソース線は、前記可変抵抗素子の抵抗変化層の一部にエッジが重なるライン幅を有する
    請求項９に記載の抵抗変化型メモリデバイス。
  11. 前記ソース線は、前記２列のメモリセル配列において、前記ソース線コンタクトと接続する部分に比べ当該部分の以外で幅が狭くなっている
    請求項４または７に記載の抵抗変化型メモリデバイス。
  12. 奇数行の前記メモリセルと偶数行の前記メモリセルとを独立に制御可能な駆動回路を有する
    請求項１〜１１の何れかに記載の抵抗変化型メモリデバイス。
  13. 前記可変抵抗素子は、印加電圧の向きにより書き込み情報の論理が異なる抵抗変化型記憶素子である
    請求項１〜１２の何れかに記載の抵抗変化型メモリデバイス。
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