CN105321949B

CN105321949B - 存储单元结构及其形成方法

Info

Publication number: CN105321949B
Application number: CN201410298606.8A
Authority: CN
Inventors: 叶润林; 河壬喆
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2014-06-27
Filing date: 2014-06-27
Publication date: 2018-03-30
Anticipated expiration: 2034-06-27
Also published as: CN105321949A

Abstract

本发明提供了一种存储单元结构及其形成方法，其中，该存储单元结构包括一基底、一第一掺杂区、一第二掺杂区、一第一栅极、一第一字线、一阻抗层以及一导电层。第一及第二掺杂区形成在基底之中。第一栅极形成在基底之上，并与第一及第二掺杂区构成一第一晶体管。第一字线电连接第一栅极。第一字线沿一第一方向延伸，再往一第二方向延伸。第一方向不同于该第二方向。阻抗层电连接第一掺杂区。导电层具有一第一源极线以及一位线。第一源极线电连接第二掺杂区。位线电连接阻抗层。本发明提高了晶体管的效率，进而提升了可变电阻式随机存取存储器的良率与效能。

Description

存储单元结构及其形成方法

技术领域

本发明是有关于一种存储单元结构，特别是有关于一种可变电阻式随机存取存储器(Resistive RAM)的存储单元结构。

背景技术

存储器主要可分为非易失性存储器(Non-Volatile memory)以及易失性存储器(Volatile memory)。目前最常见的非易失性存储器为快闪存储器(Flash memory)。但快闪存储器具有高操作电压以及低操作速度的缺点。

目前已有许多新式非易失性存储器材料和装置正被积极研发中。新式非易失性存储器装置例如包括磁随机存取存储器(MRAM)、相变化存储器(PCM)、和电阻式随机存取存储器(RRAM)。其中，电阻式非易失性存储器具有功率消耗低、操作电压低、写入抹除时间短、耐久度长、存储时间长、非破坏性读取、多状态存储、装置工艺简单及可微缩性等优点。然而，可变电阻式存储器的良率与效能仍需进一步提升。

发明内容

本发明要解决的技术问题是提供一种存储单元结构及其形成方法，改善现有技术中可变电阻式存储器的良率与效能低下的问题。

本发明提供一种存储单元结构，包括一基底、一第一掺杂区、一第二掺杂区、一第一栅极、一第一字线、一阻抗层以及一导电层。第一掺杂区形成在基底之中。第二掺杂区形成在基底之中。第一栅极形成在基底之上，并与第一及第二掺杂区构成一第一晶体管。第一字线电连接第一栅极。第一字线沿一第一方向延伸，再往一第二方向延伸。第一方向不同于该第二方向。阻抗层电连接第一掺杂区。导电层具有一第一源极线以及一位线。第一源极线电连接第二掺杂区。位线电连接阻抗层，其中该第一及第二掺杂区沿一第三方向延伸，该第三方向不同于该第一及第二方向。

本发明另提供一种存储单元的形成方法，包括在一基底中形成一第一掺杂区以及一第二掺杂区；在基底上形成一第一栅极，其中第一栅极与第一及第二掺杂区构成一第一晶体管；电连接一第一字线与第一栅极，其中第一字线往一第一方向延伸，再往一第二方向延伸；以及在基底上形成一阻抗层，阻抗层电连接该第一掺杂区，其中第一及第二掺杂区沿一第三方向延伸，第三方向不同于第一及第二方向。

本发明提供了一种存储单元结构及其形成方法，提高了晶体管的效率，进而提升了可变电阻式存储器的良率与效能。

为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1为本发明的存储装置的示意图。

图2为本发明的存储单元的一可能等效电路图。

图3为本发明的存储单元的结构俯视图。

图4a为图3里的字线的示意图。

图4b为图3里的主动区的示意图。

图5为图3的A-A’剖面示意图。

图6为本发明的随机存取存储器阵列的俯视图。

图7为本发明的存储单元形成方法的流程图。

符号说明：

100：存储装置；

110：行解码器；

130：存储单元阵列；

140：源极解码器；

WL0～WLn：字线；

RA：行地址；

BL0～BLn：位线；

CA：列地址；

SL0～SLp：源极线；

200：存储单元；

R：电阻；

TR0～TR3：晶体管；

V、H、D1～D5：方向；

310、320：主动区；

521～523：掺杂区；

510：基底；

531、532：栅极；

550：阻抗层；

561、563、564：插塞；

562：贯孔；

M1：导电层；

700：形成方法；

S710、S720、S730、S740、S750、S760：步骤。

具体实施方式

图1为本发明的存储装置的示意图。如图所示，存储装置100包括行解码器110、列解码器120、存储单元阵列130以及源极解码器140。在本实施例中，存储装置100为可变电阻式随机存取存储器(resistive RAM；RRAM)。通过设定存储单元阵列130里的存储单元的阻抗，便可将数据写入存储单元阵列130中。

行解码器110通过字线WL0～WLn耦接存储单元阵列130，并解码行地址RA，再根据解码结果致能相对应的字线。在一可能实施例中，行解码器110致能字线WL0～WLn的一者。在其它实施例中，行解码器110同时致能两相邻字线。

列解码器120通过位线BL0～BLm耦接存储单元阵列130，并对列地址CA进列解码，再根据解码结果致能相对应的位线。在一可能实施例中，列解码器120根据列地址CA，致能位线BL0～BLm的一者。

存储单元阵列130具有多个存储单元，这些存储单元以阵列方式排列，并根据字线WL0～WLn与位线BL0～BLm上的电平，进入一写入模式或是一读取模式。在写入模式下，存储单元阵列130记录源极线SL0～SLp上的数据。在读取模式下，存储单元阵列130提供数据予源极线SL0～SLp。在本实施例中，存储单元阵列130里的存储单元的阻抗值代表数据的数值。

源极解码器140通过源极线SL0～SLp耦接存储单元阵列130，用以撷取存储单元阵列130所存储的数据，或是将数据写入存储单元阵列130。在一可能实施例中，源极解码器140通过至少一源极线，读取一存储单元的阻抗。由于存储单元阵列130里的存储单元的结构均相同，故以下仅说明单一存储单元的电路架构。

图2为本发明的存储单元的一可能等效电路图。如图所示，存储单元200包括一电阻R以及晶体管TR0～TR3。电阻R耦接于位线BL0与晶体管TR0～TR3之间。通过控制电阻R的跨压，便可调整电阻R的阻抗。在一可能实施例中，当电阻R具有高阻抗值时，则表示存储单元200存储数据1；相反地，当电阻R具有低阻抗值时，则表示存储单元200存储数据0。

在本实施例中，晶体管TR0～TR3均为N型晶体管，但并非用以限制本发明。在其它实施例中，晶体管TR0～TR3的至少一者为N型或P型晶体管。如图所示，晶体管TR0与TR1的栅极耦接字线WL0，其漏极耦接电阻R。晶体管TR2与TR3的栅极耦接字线WL1，其漏极耦接电阻R。晶体管TR0与TR2的源极耦接源极线SL0。晶体管TR1与TR3的源极耦接源极线SL1。

在本实施例中，通过控制字线WL1及WL0的电平，便可导通晶体管TR0～TR3，再控制位线BL0及源极线SL0及SL1的电平，便可对电阻R的阻抗进行不同的操作，如初始化(forming)、设定(set)、重置(reset)、读取(read)或写入(write)操作。

本发明并不限定耦接到单一存储单元的字线及源极线的数量。在本实施例中，存储单元200具有两字线以及两源极线。在另一可能实施例中，存储单元200仅具有单一字线以及两源极线，或是仅具有单一源极线以及两字线。在其它实施例中，存储单元200可能仅具有单一源极线以及单一字线。

在本实施例中，由于存储单元200耦接两字线以及两源极线，故存储单元200具有四个晶体管。在另一可能实施例中，当存储单元200仅具有单一字线(如WL0)时，则存储单元200可能仅具有两个晶体管(如TR0、TR1)。同样地，若存储单元200仅具有单一源极线(如SL0)时，则存储单元200可能仅具有两个晶体管(如TR0、TR2)。在其它实施例中，若存储单元200仅具有单一字线(如WL0)及单一源极线(如SL0)时，则存储单元200可能仅具有单一晶体管(如TR0)。因此，存储单元200的晶体管数量根据字线及源极线的数量而决定。

图3为本发明的存储单元的结构俯视图。如图所示，位线BL0位于源极线SL0及SL1之间，并往方向V延伸。在本实施例中，方向V为垂直方向，而方向H指水平方向。另外，在本实施例中，主动区(Active Area；AA)310及320以X形状排列，其中主动区310为晶体管TR1及TR2的通道区，而主动区320为晶体管TR0及TR3的通道区。

如图所示，字线WL0及WL1并非笔直地持续往方向H延伸。在本实施例中，字线WL0及WL1蜿蜒地往方向H延伸。另外，位线BL并未持续重叠主动区310及320。在本实施例中，位线BL只有部分重叠主动区310及320的交错部分。

为清楚说明字线WL0及WL1及主动区310及320的延伸方式，图4a仅显示图3里的字线WL0及WL1，并且图4b仅显示图3里的主动区310及320。

请先参考图4a，字线WL0先往方向D1延伸，再往方向D3延伸，再继续往方向D1延伸，再往方向D2延伸，接着往方向D1延伸。另外，字线WL1先往方向D1延伸，再往方向D2延伸，再继续往方向D1延伸，再往方向D3延伸，接着往方向D1延伸。

在本实施例中，两相邻字线的方向顺序并不相同。举例而言，字线WL1的方向顺序为D1、D2、D1、D3、D1，而字线WL0的方向顺序为D1、D3、D1、D2、D1。在其它实施例中，两相邻字线的方向顺序可能相同。另外，在本实施例中，方向D1～D3均不相同。在一可能实施例中，方向D1相同于图3的方向H，并垂直图3的方向V。

另外，当字线往方向D2或D3延伸时，重叠主动区310或320的地方便可构成一晶体管。以图3为例，当字线WL0往方向D3延伸时，便可重叠主动区310。因此，晶体管TR1形成在字线WL0与主动区310重叠之处。同样地，晶体管TR0形成在字线WL0与主动区320重叠之处。晶体管TR2形成在字线WL1与主动区310重叠之处。晶体管TR3形成在字线WL1与主动区320重叠之处。

在其它实施例中，当存储单元仅具有单一晶体管(如TR0)，则可省略一源极线(如SL1)及一字线(如WL1)。若存储单元仅具有两晶体管(如TR0及TR2)时，则可省略源极线(如SL1)。若存储单元仅具有两晶体管(如TR0及TR1)时，则可省略字线(如WL1)。

请参考图4b，主动区310与320为X形状排列。在本实施例中，主动区310及320作为晶体管的漏极或源极。如图所示，主动区310往方向D4延伸，而主动区320往方向D5延伸。在一可能实施例中，方向D4相同于方向D2，而方向D5相同于方向D3。在其它实施例中，方向D1与D4的夹角不超过90度。同样地，方向D1与D5的夹角也不超过90度。在一可能实施例中，方向D1与D4的夹角为45度，而方向D1与D5的夹角亦为45度。由于方向D1与D4的夹角不超过90度，因此，晶体管TR0～TR3的通道可具有最长的宽度，因而提高晶体管的效率。

图5为图3的A-A’剖面示意图。如图所示，掺杂区521～523形成在基底510之中。栅极531及532形成在基底510之上。字线WL0电连接栅极531。字线WL1电连接栅极532。在本实施例中，栅极531与掺杂区521及522构成晶体管TR0，并且栅极532与掺杂区521及523构成晶体管TR3。请配合图3，在本实施例中，掺杂区521～523构成主动区320。请参考图4b，掺杂区521～523往方向D5延伸。

阻抗层(resistive layer)550电连接掺杂区521。在一可能实施例中，阻抗层550通过插塞(plug)563连接掺杂区521。在本实施例中，阻抗层550构成电阻R。利用控制位线BL0及掺杂区521的电压电平，便可调整阻抗层550的阻抗值。

导电层M1具有源极线SL0、SL1以及位线BL0。源极线SL0、SL1以及位线BL0各自独立。在本实施例中，源极线SL0通过插塞561电连接掺杂区522，而位线BL0通过贯孔(via)562电连接阻抗层550，源极线SL1通过插塞564电连接掺杂区523。

图6为本发明的随机存取存储器阵列的俯视图。如图所示，位线BL0～BL2平行源极线SL0～SL3，并且位线设置在两源极线之间。由于字线以弯曲的形状延伸，故可增加晶体管的通道宽度，因而提高晶体管的效率。

图7为本发明的存储单元形成方法700的流程图。本发明用以形成可变电阻式存储单元。首先，在一基底中形成一第一掺杂区以及一第二掺杂区(步骤S710)。接着，在基底上形成一第一栅极(步骤S720)。在本实施例中，第一栅极与第一及第二掺杂区可构成一第一晶体管。

在其它实施例中，步骤S710还形成一第三掺杂区在基底之中，并且步骤S720还形成一第二栅极在基底之上。因此，第二栅极与第一及第三掺杂区可形成一第二晶体管。

电连接一第一字线与第一栅极(步骤S730)。在本实施例中，第一字线往一第一方向(如图4a的D1)延伸，再往一第二方向(如图4a的D3)延伸。在本实施例中，第一方向不同于第二方向。在一可能实施例中，第一方向为水平方向，而第二方向并非水平方向。

在其它实施例中，第一及第二掺杂区沿一第三方向(如图4b的D5)延伸。第三方向不同于第一及第二方向。在一可能实施例中，第一及第三方向之间的角度不超过90度。举例而言，第一及第三方向之间的角度为45度。

在另一可能实施例中，第一字线往第二方向(如图4a的D3)延伸后，更往第一方向延伸，再往一第四方向延伸(如图4a的D2)。另外，在其它实施例中，步骤S730还电连接一第二字线与第二栅极。在一可能实施例中，第二字线往第一方向延伸，再往第四方向(如图4a的D2)延伸，再往第一方向延伸，再往第二方向延伸。

接着，在该基底上形成一阻抗层(步骤S740)。在本实施例中，阻抗层电连接第一掺杂区。通过供电予阻抗层，便可改变阻抗层的阻抗值。在一可能实施例中，当阻抗层具有高阻抗值时，表示存储单元存储数据1。相反地，当阻抗层具有低阻抗值时，表示存储单元存储数据0。

在其它实施例中，形成方法700包括步骤S750，用以形成一位线在基底上。在一可能实施例中，位线电连接阻抗层。在本实施例中，位线具有一第一部分以及一第二部分，其中第一部分重叠第一掺杂区，而第二部分未重叠第一掺杂区。换句话说，位线并未持续地重叠第一掺杂区。

在另一可能实施例中，形成方法700还形成一第一源极线(步骤S760)。在本实施例中，第一源极线及位线往一第五方向(如图3的V)延伸。在一可能实施例中，第五方向垂直第一方向。在其它实施例中，步骤S760还形成一第二源极线。在一可能实施例中，第二源极线电连接第三掺杂区。在另一可能实施例中，步骤S750所形成的位线位于第一及第二源极线之间。

除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利要求书所界定者为准。

Claims

1.一种存储单元结构，其特征在于，该存储单元结构包括：

一基底；

一第一掺杂区，形成在该基底之中；

一第二掺杂区，形成在该基底之中；

一第一栅极，形成在该基底之上，并与该第一及第二掺杂区构成一第一晶体管；

一第一字线，电连接该第一栅极，其中该第一字线沿一第一方向延伸，再往一第二方向延伸，再继续往该第一方向延伸，再往一第三方向延伸，接着往该第一方向延伸，该第一、第二及第三方向均不相同；

一阻抗层，电连接该第一掺杂区；以及

一导电层，具有一第一源极线以及一位线，该第一源极线电连接该第二掺杂区，该位线电连接该阻抗层，其中该第一及第二掺杂区沿一第四方向延伸，该第四方向不同于该第一及第二方向。

2.如权利要求1所述的存储单元结构，其特征在于，该第一及第四方向之间的角度不超过90度。

3.如权利要求2所述的存储单元结构，其特征在于，该第一及第四方向之间的角度为45度。

4.如权利要求1所述的存储单元结构，其特征在于，该位线具有一第一部分以及一第二部分，该第一部分重叠该第一掺杂区，该第二部分未重叠该第一掺杂区。

5.一种存储单元的形成方法，其特征在于，该形成方法包括：

在一基底中形成一第一掺杂区以及一第二掺杂区；

在该基底上形成一第一栅极，其中该第一栅极与该第一及第二掺杂区构成一第一晶体管；

电连接一第一字线与该第一栅极，其中该第一字线往一第一方向延伸，再往一第二方向延伸，再继续往该第一方向延伸，再往一第三方向延伸，接着往该第一方向延伸，该第一、第二及第三方向均不相同；以及

在该基底上形成一阻抗层，该阻抗层电连接该第一掺杂区，其中该第一及第二掺杂区沿一第四方向延伸，该第四方向不同于该第一及第二方向。

6.如权利要求5所述的存储单元的形成方法，其特征在于，该第一及第四方向之间的角度不超过90度。

7.如权利要求6所述的存储单元的形成方法，其特征在于，该第一及第四方向之间的角度为45度。

8.如权利要求5所述的存储单元的形成方法，其特征在于，该形成方法还包括：

形成一位线，该位线电连接该阻抗层，其中该位线具有一第一部分以及一第二部分，该第一部分重叠该第一掺杂区，该第二部分未重叠该第一掺杂区。

9.如权利要求8所述的存储单元的形成方法，其特征在于，该形成方法还包括：

形成一第一源极线；以及

令该第一源极线及该位线往一第五方向延伸，该第五方向垂直该第一方向。