CN1838320A - 非易失性半导体存储装置 - Google Patents

Abstract

本发明使从供给写入电流的写入电流源(4W)到内部数据线(IDL)、位线(BL)、源极线(SL)、基准电位结点(ND)的路径的除存储单元(MC)以外的电阻值一直恒定，并且在该电流路径中将存储单元和可变电流源之间的电阻值和从存储单元到基准电位结点之间的电阻值分别设定为500Ω以内。实现了改善数据写入/读出的可靠性的非易失性半导体存储装置。

Description

非易失性半导体存储装置

                      技术领域

本发明涉及非易失性半导体存储装置，尤其涉及改善相变存储器的写入/读出数据的可靠性用的结构，该相变存储器包含具有根据存储数据有选择地变为晶态(多晶态)或非晶态的数据存储部的存储单元。

                      背景技术

在便携设备的用途等中，广泛使用非易失性地存储信息的非易失性存储器。这种非易失性存储器除了有将电荷累积在多层栅极型晶体管的浮置栅极来累积信息的闪存之外，还有使用根据存储信息使存储元件的电阻值变化的电阻值变化型的存储单元的存储器。作为这种电阻值变化型存储器，已知有利用磁阻效应的磁存储器(MRAM)、利用由钙钛型氧化物的电压脉冲刺激引起的电阻变化的电阻RAM(RRAM)和利用通过热处理在结晶化(多晶)状态和非晶态之间变化且在各状态下电阻值不同的相变材料来作为存储元件的相变存储器(PCM：PhaseChange Memory)等。

在专利文献1(特开2003-298013号公报)中，公开了下述结构：为了使相变存储器中的相变材料元件低阻抗化，通过代替GST膜(Ge-Sb-Te膜)，将Sb-Te膜作为主要成分，并使Sb添加量为56％以上，从而使电阻率成为100Ωcm，实现细微化的单元。在该专利文献1中，还公开了：作为添加材料，可包含作为总量原子比为15％以下的In、Ag和Ge的情况。

在专利文献2(特开2004-186553号公报)中，公开了下述结构：在RRAM中，将源极线与字线平行配置，并在与位线正交的方向的存储单元中共用源极线。在该专利文献2中，展示了在行方向上邻接的两个可变电阻元件上公共设置存取(access)晶体管并扩大该存取晶体管的栅极宽度来谋求降低其导通电阻的结构。除此之外，在该专利文献2中，作为单位单元的结构，例示了与位线平行地配置源极线的结构。

在前述的专利文献1所示的结构中，通过选择相变材料元件的材料组成，实现了降低该相变材料元件的电阻值。根据专利文献1，在结晶化(晶质或多晶)状态和非晶态下，电阻值在10Ω和10KΩ的数量级间变化。通常，在通过电阻值来存储数据的存储单元之间，因制造工艺的偏差等，产生了电阻值的偏差，尤其在相变材料元件的情况下，由于利用了非晶态，所以其电阻值的偏差相当大。在上述的专利文献1中，关于这种电阻值的偏差问题没有进行任何考虑。

另外，通常，在这种相变存储器中，在内部进行同时读出多个比特的存储单元的数据。在进行这些的同时读出数据的存储单元共用源极线的结构的情况下，经这些选择存储单元并行流过读出电流，经共用源极线产生由读出电流引起的选择存储单元之间的相互干扰，有变得不能进行正确的读出的可能。例如，在将多个存储单元连接到共用源极线的情况下，通过电阻值最低的存储单元，在共用源极线上流过大的电流，当通过该电流源极线电位升高时，就限制了其他选择存储单元的读出电流，产生了存取时间变长或误读出的问题。

另外，如在前述的专利文献1中所公开的那样，为了在数据写入时使该晶态成为非晶态，在数据写入时和读出时经相同的电流路径流过一位以上不同的电流。因此，用于供给该大的写入电流用的写入电路系统的浮置电容与读出电流路径相关，产生了变得不能高速产生读出电流的变化的问题。

在专利文献2中，展示了下述结构：为了进行数据读出的高速化，将共用存取晶体管的电阻元件的一个设为低电阻状态和将另一个设为高电阻状态，来作为互补位线结构，并通过读出放大器来检测出互补数据。但是，这时，通过两个可变电阻元件，来存储1比特的数据，产生了存储容量降低的问题。

代替该互补位线结构，而考虑使用了下述方法的结构：对读出放大器耦合选择存储单元并进一步对该读出放大器供给对选择存储单元的参考数据(电流)。这种情况下，作为生成参考电流的元件，利用与正规(normal)存储单元具有相同结构的参考单元，通过该参考单元，生成与高电阻状态和低电阻状态之间的中间的电阻值状态对应的电流。在该结构的情况下，由于边给在数据线上存在的寄生电阻和寄生电容充电，边对正规存储单元和参考单元流过电流，所以即使在充电动作中，也可读出正规存储单元和参考单元的电流差，可以进行高速读出。这种情况下，作为参考单元，可以通过使用与存储单元相同结构和形状的单元来使温度特性等一致，抵消了由工作环境引起的电流变化，不需要对读出电路设置特性补偿电路，可以简化读出电路。

通常，参考单元与正规存储单元对齐排列地进行配置，选择同一行的正规存储单元和参考单元来将正规存储单元位线和参考单元位线连接到读出放大器。因此，选择参考单元的次数比选择正规存储单元的次数多。这种情况下，由于在参考单元中流过读出电流，所以通过该读出电流，产生相变材料元件的状态从非晶态渐渐变为晶态的读出干扰的可能性变高，产生变得不能生成正确的参考电流的问题。

在上述专利文献2中，仅考虑了降低存储单元中的存取晶体管的导通电阻的结构，没有考虑任何使用这种高电阻状态的参考单元来生成参考电流的读出部的结构。

另外，在数据读出时，为了判定选择存储单元的电阻值，向选择存储单元供给读出电流，与基准电压或基准电流进行比较后进行读出动作。向该选择存储单元供给的读出电流流过的电流路径是读出放大器(读出电路)-内部数据线-列(位线)选择栅极-位线-存储单元选择晶体管-存储单元电阻(相变材料元件)-源极线-接地电位(基准电位源)这样的路径。在该电流路径中，在内部数据线、位线和源极线的长度根据选择地址的位置(选择存储单元的位置)变化的情况下，由于读出电流路径的总电阻值变化，所以由此读出电流也变化，产生数据读出时对读出动作的裕量(margin)减少的问题，产生变得不能进行正确数据的高速读出的问题。

另外，在数据写入时，也同样，在选择存储单元上形成流过写入电流的写入电流路径。该写入电流路径是写入电流源-内部数据线-列选择门-位线-存储单元选择晶体管-存储单元(相变材料元件)-源极线-接地电位这样的路径。因此，这时若根据选择地址位置，该写入电流路径中包含的内部数据线、位线和源极线的长度变化，则该写入电流路径的总电阻值变化，由此写入电流值变化，产生数据写入动作时的裕量破坏、不能进行正确的高速写入的问题。

另外，在以多个比特为单位来进行数据的读出的情况下，在数据写入时也以多个比特为单位进行数据对存储单元的写入。在进行这些的同时选择的存储单元共用源极线的情况下，与读出时相同，在写入动作时，在选择存储单元之间也经由共用源极线产生相互干扰。例如，经电阻值最低的存储单元在共用源极线中流过大的写入电流，共用源极线的电位升高，限制了其他存储单元的写入电流，产生了写入误动作等。另外，写入电流变大，通过共用源极线的电阻，不能流过充分大的写入电流，有产生误写入的可能。

在上述的专利文献2中，没有考虑任何这种写入时和读出时的共用源极线中的源极电位的变动问题。另外，也没有考虑任何对应于选择存储单元位置的读出电流/写入电流的变化的问题。

                      发明内容

因此，本发明的目的是提供一种能够以高可靠度来进行数据的写入/读出的非易失性半导体存储装置。

本发明的另一目的是提供一种能够高速进行数据读出的相变存储器。

本发明的第1观点的非易失性半导体存储装置，具备：多个正规存储单元，排列成行列状，各自的电阻值通过热施加而可变并且通过该电阻值来存储信息；以及多个参考单元，与这些多个正规存储单元对齐排列(in alignment with)并至少排成一行。正规存储单元至少具有根据存储信息有选择地设定的第1电阻状态和第2低电阻状态。参考单元至少包含具有与正规存储单元的第1电阻状态对应的电阻值之外的电阻值的存储元件。

本发明的第1观点的非易失性半导体存储装置还具备：单元选择部分，根据地址信号来选择正规单元和参考单元；以及读出电路，比较流过所选择出的正规单元和参考单元的电流，检测该选择出的正规单元的存储信息。

本发明的第2观点的非易失性半导体存储装置，具备：多个存储单元，排列成行列状，各自的电阻值通过热施加而可变并且根据该电阻值来存储数据；电流供给部分，在数据写入时和数据读出时，向所述多个存储单元的选择出的存储单元供给发热用的写入电流或数据读出用的读出电流；多条位线，对应于存储单元列来进行配置，分别连接了对应列的存储单元；以及多条源极线，分别在数据写入模式时和数据读出模式时，经所述选择存储单元在其与对应的位线之间传送写入电流和读出电流。在连接在各源极线上的存储单元中，在数据写入时和数据读出时，选择一个存储单元，在各源极线中经一个存储单元流过电流。

另外，在写入电流流过的路径中，从写入电流源到选择存储单元的电流路径和从选择存储单元经源极线到基准电位源的电流路径各自的电阻值为500Ω以下。

本发明的第3观点的非易失性半导体存储装置，包括：多个存储单元，排列成行列状，各自的电阻值通过热施加而可变并且通过该电阻值来存储信息；写入电流供给单元，在数据写入时，将发热用的写入电流供给这多个存储单元的选择出的存储单元；多条位线，对应于存储单元列来进行配置，分别连接了对应列的存储单元；以及多条源极线，经选择存储单元在其与对应的位线之间流过写入电流。从写入电流源到位线、源极线及基准电位源的电流路径中的除存储单元以外的电阻值实质上一定，而与选择存储单元的位置无关。

在第1观点的非易失性半导体存储装置中，参考单元由与第1电阻状态对应的状态之外的状态的存储元件构成。因此，在该参考单元中，由于当其中读出电流流过的次数比正规的存储单元多的情况下，其状态变化的可能性小，所以可以防止读出干扰，可以正确地生成参考电流。

在第2观点的非易失性半导体存储装置中，另外，通过成为在数据写入时选择存储单元将1比特的存储单元连接到源极线的结构，从而写入电流仅经一个存储单元流过源极线，可以抑制写入电流的选择存储单元之间的相互干扰，可以正确且高速地进行数据的写入。另外，通过使写入电流路径的电阻值分别为500Ω以下，从而在电源电压为3V的情况下，向存储单元施加的电压为2V，可以向存储单元供给足够大小的电流，在低电源电压下也可以确实地进行数据的写入。

另外，在第3观点的非易失性半导体存储装置中，从写入电流源经数据线、位线和源极线流过写入电流的路径的、除存储单元以外的总电阻值实质上相同，而与选择地址的位置无关，可以抑制写入电流对选择存储单元在阵列内位置的依赖性，可以进行正确的写入，可以使写入裕量增大。

本发明的上述和其他的目的、特征、方面和优点可以从与附图相关来进行理解的涉及本发明的下述详细说明中变得清楚。

                     附图说明

图1是概略表示基于本发明实施方式1的非易失性半导体存储装置的主要部分结构的图。

图2是概略表示与图1所示的非易失性半导体存储装置的数据写入有关的部分结构的图。

图3是表示图2所示的写入系统在数据写入时的动作的信号波形的图。

图4是概略表示本发明实施方式1中的写入电流路径的电阻分布的图。

图5是用于说明图4所示结构的优点的图。

图6是概略表示本发明实施方式1中的写入系统的布线布局的图。

图7是示意性地表示图6所示的布线布局的电阻的电压分布的图。

图8是概略表示本发明实施方式1的变更例的结构的图。

图9是表示图8所示的非易失性半导体存储装置在数据读出时的信号波形的图。

图10是概略表示本发明实施方式1中的存储单元的平面布局的图。

图11是概略表示图10所示的平面布局的剖面结构的图。

图12是概略表示本发明实施方式2中的存储单元的阵列配置的图。

图13是概略表示图12所示的存储单元配置的平面布局的图。

图14是概略表示图13所示的平面布局的剖面结构的图。

图15是概略表示本发明实施方式2的变更例1的存储单元配置的图。

图16是表示图15所示的存储单元配置的电学等效电路的图。

图17是概略表示图15所示的存储单元配置中的阵列内电阻的分布的图。

图18是概略表示本发明实施方式2的变更例2的存储单元配置的图。

图19是表示图18所示的存储单元配置的电学等效电路的图。

图20是概略表示本发明实施方式2的变更例3的存储单元配置的图。

图21是概略表示图20所示的存储单元配置的阵列内的电学等效电路的图。

图22是概略表示基于本发明实施方式2的变更例3的存储单元配置中的半导体存储装置的主要部分结构的图。

图23是概略表示本发明实施方式2的变更例4的存储单元配置的图。

图24是概略表示沿图23的线24A-24A的剖面结构的图。

图25是概略表示沿图23所示的线25A-25A的剖面结构的图。

图26是表示图23所示的存储单元配置的电学等效电路的图。

图27是概略表示本发明实施方式2的变更例5的存储单元配置的图。

图28是概略表示沿图27所示的线28A-28A的剖面结构的图。

图29是概略表示沿图27所示的线29A-29A的剖面结构的图。

图30是概略表示本发明实施方式2的变更例6的存储单元配置的图。

图31是概略表示沿图30所示的线31A-31A的剖面结构的图。

图32是概略表示沿图30所示的线32A-32A的剖面结构的图。

图33是表示图30所示的存储单元配置的电学等效电路的图。

图34是概略表示本发明实施方式2的变更例7的存储单元配置的图。

图35是概略表示沿图34所示的线35A-35A的剖面结构的图。

图36是概略表示沿图34所示的线36A-36A的剖面结构的图。

图37是概略表示本发明实施方式2的变更例8的存储单元配置的图。

图38是概略表示图37所示的存储单元配置的平面布局的图。

图39是概略表示基于本发明实施方式3的非易失性半导体存储装置的主要部分结构的图。

图40是概略表示图39所示的非易失性半导体存储装置的写入电流路径的电阻分布的图。

图41是概略表示基于本发明实施方式4的存储单元的剖面结构的图。

图42A和42B是分别表示图41所示的存储单元结构的电学等效电路的图。

图43是概略表示本发明实施方式4的存储单元的第2剖面结构的图。

图44A和44B是表示图43所示的存储单元结构的电学等效电路的图。

图45是概略表示基于本发明实施方式4的存储单元结构的第3结构的图。

图46A和46B是表示图45所示的存储单元结构的电学等效电路的图。

图47是概略表示基于本发明实施方式4的存储单元结构的第4变更例的结构的图。

图48A和48B是表示图47所示的存储单元结构的电学等效电路的图。

图49是概略表示图48所示的存储单元结构的平面布局的图。

图50是概略表示基于本发明实施方式4的存储单元的第5变更例的剖面结构的图。

图51是表示图50所示的存储单元结构的电学等效电路的图。

图52是表示基于本发明实施方式4的存储单元的又一电学等效电路的图。

图53是概略表示基于本发明实施方式5的非易失性半导体存储装置的主要部分结构的图。

图54是表示图53所示的读出放大器电路的一例结构的图。

图55是概略表示基于本发明实施方式6的非易失性半导体存储装置的主要部分结构的图。

图56是概略表示基于本发明实施方式7的非易失性半导体存储装置的主要部分结构的图。

图57是表示基于本发明实施方式8的非易失性半导体存储装置的王要部分结构的图。

图58是表示图57所示的非易失性半导体存储装置在数据读出时的信号波形的图。

图59是表示图57所示的数据线切换电路的一例结构的图。

图60是表示图57所示的读出放大器电路的一例结构的图。

图61是表示图57所示的数据线均衡电路的一例结构的图。

图62是概略表示图57所示的参考单元的剖面结构的图。

图63是表示基于本发明实施方式9的非易失性半导体存储装置的主要部分结构的图。

图64是表示基于本发明实施方式10的非易失性半导体存储装置的主要部分结构的图。

图65是概略表示基于本发明实施方式11的非易失性半导体存储装置的阵列部结构的图。

图66是表示图65所示的参考单元的驱动电流与存储单元的存储数据的关系的图。

图67是概略表示基于本发明实施方式11的非易失性半导体存储装置的整体结构的图。

图68是表示图67所示的读出数据锁存器的一例结构的图。

图69是表示基于本发明实施方式12的参考单元的结构的图。

图70是概略表示图69所示的参考单元的剖面结构的图。

                    具体实施方式

【实施方式1】

图1是概略表示基于本发明实施方式1的非易失性半导体存储装置的主要部分结构的图。图1中，非易失性半导体存储装置包含存储单元MC排列成行列状的存储单元阵列1。在存储单元阵列1中，对应于存储单元MC的各行来配置字线WL，对应于存储单元列来配置位线BL。与位线BL相平行地对应于各位线来配置源极线SL。该源极线SL与沿存储单元阵列1的第1边并沿与位线BL和源极线SL正交的方向延伸配置的总源极线GSL耦合。总源极线GSL与接地结点(接地焊盘：基准电位源)耦合。存储单元MC其结构在后面进行说明，但其包含相变材料元件作为存储元件，根据写入电流将该相变材料元件设定为结晶化状态(晶态或多晶态)或非晶态。结晶化状态对应于低电阻状态，非晶态对应于高电阻状态。

非易失性半导体存储装置还包含：行选择电路2，根据来自未图示的地址输入电路的地址信号，将与存储单元阵列1的选择行对应的字线WL驱动为选择状态；列选择电路3，根据来自未图示的地址输入电路的列地址信号，选择与存储单元阵列1的选择列对应的位线BL；内部数据线IDL，在列选择电路3外部沿与字线WL的延伸方向相同的方向延伸配置；以及写入/读出电路4，向内部数据线IDL供给写入/读出电流。

在存储单元MC的选择时，从写入/读出电路4供给写入或读出电流I，并从通过列选择电路3选择出的位线BL经存储单元MC和源极线SL向总源极线GSL流过电流。

源极线SL与字线WL交叉，选择与该交叉部对应的存储单元MC。因此，对于一条源极线SL仅选择一个存储单元MC，仅流过写入/读出电流，可以防止数据写入/读出时源极线电位在选择存储单元之间的相互干扰。

使位线BL和源极线SL每单位长度的电阻值相等。另外，使内部数据线IDL和总源极线GSL的每单位长度的电阻值也分别相等。因此，若除去存储单元MC的电阻值，则经存储单元MC从写入/读出电路4向接地结点流过的电流路径中的总电阻值可以为恒定，而与存储单元MC在存储单元阵列1内的位置无关，可以抑制写入/读出电流对存储单元在阵列内位置的依赖性，可以实现正确的写入/读出。

图2是表示与图1所示的非易失性存储装置的数据写入有关的部分的一例结构的图。图2中，在存储单元阵列1内，代表性地表示了在位线BL1和源极线SL1之间配设的存储单元MC1和MC2。将存储单元MC1和MC2分别耦合到字线WL1和WL2。存储单元MC1和MC2具有相同结构，图2中对存储单元MC2的结构要素添加参考符号。该存储单元MC2包含由GST膜等硫族化物材料构成的相变材料元件PCE、在该相变材料元件PCE的写入时进行加热的加热层HT、在字线WL2的选择时将加热层HT电耦合到源极线SL1的存取晶体管AT。将这些相变材料元件PCE、加热层HT和存取晶体管AT串联连接到位线BL1和源极线SL1之间。存取晶体管AT作为一例，由N沟道MOS晶体管(绝缘栅型场效应晶体管)构成。

相变材料元件PCE可以是GST膜，也可使用(Ag)-In-Sb-Te类材料元件。另外，作为加热用的电阻元件(加热层HT)一般使用钨等的高熔点的耐火性金属。

写入/读出电路4包含在数据写入时供给写入电流的可变电流源4W。可变电流源4W包含接收根据写入数据有选择地生成的写入控制信号φ0和φ1的NOR门NG、使NOR门NG的输出信号反相的反相器IV、连接在电源结点和内部数据线IDL之间且将其栅极连接到内部结点ND0的P沟道MOS晶体管(绝缘栅型场效应晶体管)PT1、连接在电源结点和内部结点ND0之间且将其栅极连接到内部结点ND0的P沟道MOS晶体管PT2、当反相器IV的输出信号是L电平时将内部结点ND0耦合到电源结点的P沟道MOS晶体管PT3、根据写入控制信号φ0将电流从内部结点ND0向接地结点驱动的N沟道MOS晶体管NT1、以及根据写入控制信号φ1将电流从内部结点ND0向接地结点驱动的N沟道MOS晶体管NT2。

使MOS晶体管NT1的沟道宽度W1比MOS晶体管NT1的沟道宽度W2小，MOS晶体管NT1的电流驱动力比MOS晶体管NT1的电流驱动力大。写入控制信号φ0和φ1分别在写入数据“0”和“1”时被激活。

内部数据线IDL经响应于列选择信号CSL而有选择地导通的列选择门CSG耦合到位线BL1。

图3是表示图2所示的数据写入系统的动作的信号波形图。下面，参考图3来说明图2所示的数据写入系统的动作。

在数据写入前，写入控制信号φ0和φ1均为L电平，反相器IV的输出信号是L电平，内部结点ND0通过MOS晶体管PT3维持为电源电压电平。MOS晶体管PT1和PT2均处于截止状态。另外，由于写入控制信号φ0和φ1为L电平，所以MOS晶体管NT1和NT2也处于截止状态。

在数据写入时，将对应于选择行的字线WL向选择状态驱动。现在，考虑选择了字线WL2的状态。由此，在存储单元MC2中，存取晶体管AT为导通状态，形成了从位线BL1经存储单元MC2向源极线SL1流过电流的路径。将源极线SL1连接到总源极线GSL，并经该总源极线GSL耦合到接地结点(接地焊盘)。

接着，将列选择信号CSL向选择状态驱动，列选择门CSG变为接通状态，将内部数据线IDL耦合到位线BL1。在数据“0”写入时，驱动写入控制信号φ0。若写入控制信号φ0升高到H电平，则NOR门NG的输出信号变为L电平，由此，反相器IV的输出信号变为H电平，MOS晶体管PT3变为截止状态。另一方面，MOS晶体管NT1变为导通状态，内部结点ND0向接地结点进行电流放电。从MOS晶体管PT2供给MOS晶体管NT1的驱动电流。MOS晶体管PT2和PT1构成MOS晶体管PT2为主的电流镜电路，与MOS晶体管NT1驱动的电流对应的电流在图2中如粗线所示，从内部数据线IDL向位线BL1供给，流过存储单元MC2。该写入电流通过加热层HT来产生热，并使相变材料元件PCE产生相变。但是，该数据“0”写入时的写入电流其脉冲宽度较长此外电流量还较小，在通过加热层HT的发热非晶态的相变材料元件变为结晶化状态的情况下，通过之后的缓慢冷却，维持为结晶化状态。结晶化状态的存储单元根据写入电流来维持结晶化状态。

另一方面，在数据“1”写入时的写入控制信号φ1的情况下，MOS晶体管NT2为导通状态，供给大的写入电流，另外，由于其脉冲宽度比数据“0”写入时短，所以进行由加热层HT引起的相变材料元件的急剧加热和急剧冷却，该相变材料元件PCE通过急剧加热从结晶化状态变为非晶态。非晶态的存储单元同样通过急剧加热和冷却来维持非晶态。非晶态是高电阻状态，此外结晶化状态是低电阻状态，分别可以通过写入控制信号φ0和φ1，将数据“0”和“1”作为相变材料元件PCE的电阻值信息来进行存储。

高电阻状态通常电阻值为85KΩ到100KΩ左右，低电阻状态具有0.1KΩ到2.0KΩ左右的电阻值。这时，存储单元电流Icell(写入电流)在数据“0”写入时，是0.3mA左右，在数据“1”写入时，是0.75mA左右到1.0mA左右。

图4是概略表示该写入电流流过的路径的图。图4中，将来自可变电流源4W的写入电流Iw经内部数据线IDL供给位于选择列的位线BL。向位线BL供给的写入电流经存储单元MC流向对应的源极线SL。进一步，该源极线SL上的电流经总源极线GSL流向接地结点(接地焊盘)GND。相互平行配置内部数据线IDL和总源极线GSL，另外，相互平行地配置位线BL和源极线SL。使源极线SL和位线BL的每单位长度的电阻值相等，另外，使内部数据线IDL和总源极线GSL的每单位长度的电阻值也相等。

现在，对于存储单元MC，将从内部数据线IDL到位线的布线电阻设为RD，将位线BL的到存储单元MC的电阻设为RB，将从源极线SL到总源极线GSL的电阻设为RS，将从源极线SL到接地结点的总源极线GSL的电阻值设为RG。这时，用下式来表示写入电流Iw流过的电流路径的除存储单元MC的电阻值以外的总电阻值Rall：

Rall＝RD+RB+RS+RG

位线BL和SL相互平行地配置，位线BL和源极线SL的电阻的总和RB+RS始终恒定，而与选择行的位置无关。同样，内部数据线IDL和总源极线GSL的电阻的总和RD+RG也恒定，而与选择列的位置无关。因此，总电阻值Rall始终恒定，而与选择存储单元在存储单元阵列内的位置无关。

例如，在选择了离可变电流源4W最近的存储单元MCa的情况下，电阻RD+RB为最小值。这时，源极线SL和总源极线GSL的电阻的总和RS+RG为最大值。另外，在选择了在内部数据线IDL的终端且位线BL的终端上配置的存储单元MCb的情况下，位线电阻RB和内部数据线的布线电阻RD的总和为最大。这时，源极线SL和总源极线GSL的总计电阻RS+RG为最小值。

因此，在该存储单元阵列1中，可以使写入电流流过的路径的除存储单元的电阻值以外的总电阻值始终恒定，可以供给同样大小的写入电流Iw。另外，可变电流源4W不要求根据选择存储单元的位置来调节写入电流量，作为写入电流，仅仅要求根据写入数据来供给预定大小的写入电流，写入电流供给的控制变得容易。

另外，通过平行配置源极线SL和位线BL，即使在多个比特的数据写入时并行选择多条位线，也仅经一个存储单元向一条源极线SL流过写入电流，可以防止选择存储单元之间的写入电流的相互干扰。

现在，如图5所示，考虑源极线SL沿与位线BL正交的方向，即与字线WL平行地排列的状态。存储单元MC1和MC2的存取晶体管将栅极公共地连接到字线WL且将源极连接到源极线SL。将存储单元MC1和MC2的可变电阻元件分别连接到位线BL1和BL2。这里，可变电阻元件包含相变材料元件和加热层。将位线BL1经列选择门CSG1连接到内部数据线IDL，位线BL2经列选择门CSG2连接到内部数据线IDL。在位线BL2中存在寄生电容Cb。另外，内部数据线IDL在其一端上设置可变电流源4W。

现在，考虑向存储单元MC1供给写入电流Iw的状态。这时，从可变电流源4W经列选择门CSG1向存储单元MC1供给写入电流Iw。该写入电流Iw经存储单元MC1进一步流过源极线SL。在存储单元MC2中，根据字线WL的电位，存取晶体管为导通状态，源极线SL的电流进一步流过位线BL2来对该寄生电容Cb进行充电。

因此，在将通过同一字线选择的存储单元MC1和MC2公共连接到源极线SL的情况下，在向存储单元MC1的数据写入时，在非选择存储单元MC2中，流过写入电流，产生引起其结晶相(结晶化状态或非晶态)变化的写入干扰的情况。尤其，在存储单元MC2为非晶态的情况下，在从存储单元MC1流向源极线SL的电流小的情况下，通过缓慢冷却存储单元MC2的非晶态变为结晶化状态的可能性高。因此，通过平行配置位线BL和源极线SL可以消除这样沿与位线BL(BL1，BL2)正交的方向配置源极线SL的情况下的写入干扰的问题。即，由于将一个选择存储单元连接到源极线SL，在选择存储单元中仅形成对源极线的电流路径，所以可以消除这种写入干扰的问题。

图6是概略表示本发明实施方式1中的非易失性半导体存储装置的主要部分布局的图。图6中，内部数据线IDL由第2金属形成，将其一端耦合到写入/读出电路4。第2金属是多层金属布线中的第2金属布线层。位线BL也与内部数据线IDL相同，由第2金属形成。与该位线BL平行地配置由第1金属(第1层的金属布线)形成的源极线SL。

沿与位线BL和源极线SL交叉的方向，在这些第1和第2金属布线层下部配置由多晶硅形成的字线WL。字线WL构成存储单元MC的存取晶体管的栅极。

在字线WL与位线BL和源极线SL的交叉部配置存储单元MC。由于存储单元MC的区域与邻接存储单元共有邻接存储单元间分离区域，所以其比激活区域AR大。在激活区域AR内形成存取晶体管(未图示)。该存取晶体管经触点CNTb电连接到源极线SL。另一方面，与位线BL平行地形成相变材料元件PCE，未图示的上部电极经触点CNTa电连接到位线BL。

源极线SL连接到在存储单元阵列1的外部沿与字线WL同一方向延伸配置的总源极线GSL上。总源极线GSL与源极线SL同样，由第1金属形成。

经列选择门CSG来电连接内部数据线IDL和位线BL。将从写入/读出电路4到存储单元MC的写入电流路径的总电阻RD+RB设定为500Ω以下的值。同样，将从存储单元MC的源极线SL经总源极线GSL到接地结点的写入电流路径的总电阻RS+RG设置为500Ω以内。通过将对于这些选择存储单元MC的电阻RD+RB和RG+RS分别设定为500Ω以内，而得到下面的效果。

现在，如图7所示，考虑从可变电流源4W到存储单元MC的合计电阻RD+RB为0.5KΩ、存储单元MC为低电阻状态的Rcl＝2KΩ、从存储单元MC到接地结点的合计电阻RS+RG为0.5KΩ的状态。写入用的可变电流源4W的电源电压为3V。存储单元MC需要在高电阻状态的写入时供给1mA以上的电流。这时，在从可变电流源4W供给1mA的电流的情况下，在电阻RL+RB的路径上产生0.5V的压降，在存储单元MC中产生2V的压降。在电阻RS+RG的路径上产生0.5V的压降。在位线和源极线的电阻变大的情况下，为了将写入电流供给存储单元MC，在可变电流源4W中需要产生比3V更高的电压，其晶体管大小变大，另外，在低电源电压下进行动作变得困难。

因此，如该图7所示，通过将存储单元MC和可变电流源4W之间的电阻值和存储单元MC与接地结点之间的电阻值分别设定为500Ω(0.5KΩ)以下，由此可以使用3V的电源电压，充分地向存储单元MC供给需要的写入电流，可以正确地对存储单元MC供给写入电流，而不会增大可变电流源4W的规模。

如后所说明地，在向存储单元MC供给读出电流的情况下，流过存储单元MC的电流最多为10μA左右，其电流值与写入时的电流值相比充分小，可以防止产生选择存储单元的相变材料元件的相通过读出电流从非晶态向结晶化状态变化的读出干扰的问题。

【变更例1】

图8是概略表示本发明实施方式1的变更例的非易失性半导体存储装置的主要部分结构的图。在该图8所示的非易失性半导体存储装置中，在内部数据线IDL上，与供给写入电流的可变电流源4W并行地连接读出放大器4S。该图8所示的非易失性半导体存储装置的其他结构与图1和图2所示的非易失性半导体存储装置的结构相同，对相应的部分添加同一参考符号，并省略其详细说明。

读出放大器4S也可以是电压读出方式的读出放大器，另外，也可以是电流读出方式的读出放大器。在电压读出方式的情况下，将内部数据线的电压与参考电压比较来生成内部读出数据。另外，在电流读出方式的情况下，也可将流过内部数据线的存储单元电流与参考电流比较，来生成内部读出数据，也可通过电流放大来放大存储单元电流而生成内部读出数据，此外，也可将存储单元电流在内部转换为电压而生成内部读出数据。若是在数据读出时向存储单元供给电流的结构，则也可对读出放大器4S使用任何的结构。

将存储单元MC根据存储数据设定为高电阻状态(非晶态)或低电阻状态(多晶态)的任一种状态。读出放大器4S在数据读出时，经列选择电路3向选择列上的位线BL供给读出电流。因此，从该读出放大器4S供给的读出电流根据存储单元MC的电阻值有选择地向源极线SL放电，该内部数据线IDL的电压电平根据存储单元MC的存储数据变化。读出放大器4S在电压读出方式的情况下，比较这些参考电压，来生成内部读出数据DO。

图9是表示图8所示的非易失性半导体存储装置的数据读出时的动作的信号波形图。下面，参考图9，来简单说明该图8所示的非易失性半导体存储装置的数据读出时的动作。

在数据读出前，将内部读出数据线IDL预充电为预定的电压(电源电压电平)。将位线BL和源极线SL预充电为接地电压电平。

若开始存储器存取，则通过行选择电路2，将字线WL驱动为选择状态，另外，与其并行，将来自未图示的列译码器电路(包含于列选择电路3中)的列选择信号CSL驱动为选择状态，在列选择电路3中，对应的列选择门(CSG)导通，而将对应的位线BL电连接到内部读出数据线IDL。读出放大器4S在数据读出时，供给读出电流I。根据存储单元MC的存储数据(电阻值)，读出电流I经源极线SL向接地结点放电的速度不同。内部读出数据线IDL的电位在存储单元MC为低电阻状态时降低，另一方面，在存储单MC为高电阻状态的情况下，内部读出数据线IDL的电位稍微降低。

在读出放大器4S是电压读出方式的情况下，若经过预定时间，内部数据线IDL的电位充分变化，则读出放大器4S将内部数据线IDL上的电位与基准电压Vref比较，并根据比较结果来生成内部读出数据DO。

如该图8所示，在数据读出时，来自读出放大器4S的读出电流I也经位线BL、存储单元MC、源极线SL和总源极线GSL传送到接地结点。并列排列位线BL和源极线SL，沿与字线WL平行的方向配设内部数据线IDL和总源极线GSL。使位线BL和源极线SL的每单位长度的电阻值相等，另外，使总源极线GSL和内部数据线IDL的每单位长度的电阻值相等。由此，可以使该读出电流I流过的路径中除去存储单元的电阻之外的总电阻值相等，而与存储单元MC的存储单元阵列1内的位置无关，可以向读出电流路径供给恒定大小的读出电流，而与存储单元阵列1中的选择存储单元位置无关。

另外，这时，如图7所示，通过将存储单元MC与读出放大器4S之间的电阻RD+RB和存储单元MC与接地结点GND之间的电阻RS+RG分别设为0.5KΩ，即使在存储单元MC为低电阻状态(2KΩ)的情况下，也可以在低的电源电压下产生充分大小的读出电流(10μA左右)，可以进行正确的数据读出。

【变更例2】

图10是表示基于本发明实施方式1的存储单元布局的变更例的图。图10中，位线BL和源极线SL分别由第2金属布线和第1金属布线构成，相互平行地进行配设。第1金属布线和第2金属布线在多层布线结构中分别表示第1层的金属布线和第2层的金属布线。

沿与位线BL交叉的方向，以预定的间隔来配置字线WL1-WL4。与位线BL平行，分别接近于字线WL1和WL3形成相变材料元件PCE1和PCE2。将这些相变材料元件PCE1和PCE2分别经触点CNT11和CNT12连接到位线BL。

在触点CNT11和CNT12分别关于字线WL1和WL3点对称的位置上形成触点CNT21和CNT22。这些触点CNT21和CNT22电连接在激活区域AR上形成的杂质区域与源极线SL。另外，关于字线WL4，与触点CNT12对置且对应于源极线SL地形成触点CNT23。

在激活区域AR中，在字线WL1-WL4的下部不形成杂质区域，基板区域(没有明确表示)表面露出(进行阈值电压调整用的杂质注入)。

表示为在相变材料元件PCE1和PCE2与字线WL2和WL4之间设置间隔。但是，也可形成这些字线WL2和WL4，使其在平面图上看上去分别与相变元件PCE1和PCE2重合。

在该图10所示的结构中，存储单元MC由相变材料元件PCE1、字线WL1、触点CNT21和源极线SL形成。触点CNT22在字线WL3的选择时，形成对于邻接存储单元的相变材料元件PCE2的源极线SL的电流路径。

在字线WL2的选择时，从位线BL经相变元件PCE1和激活区域AR向触点CNT22流过电流，并进一步在源极线SL中流过电流。在该偶数字线WL2和WL4的选择时，在源极线SL上沿远离总源极线的方向暂时流过电流。因此，在该图10所示的结构中，作为激活区域AR沿列方向连续按带状形成的结构，也可以使用下述的结构：利用偶数字线WL2和WL4来作为元件分离用的场极板(field plate)线，从而防止经激活区域AR在列方向上连续经过多个存储单元流过电流。

在图10所示结构的情况下，在奇数字线的选择时，由虚线所示的写入电流始终从位线BL向总源极线流向右方。例如，在相变材料元件PCE2的选择时，选择字线WL3，从位线BL经相变材料元件PCE2、有效区域AR、触点CNT22和源极线SL流过电流。字线WL2为非选择状态，在字线WL2下部不形成沟道，从而截止了电流路径。

在选择了字线WL1的情况下，从相变材料元件PCE1经触点CNT21向源极线SL流过电流。因此，在使一条字线为选择状态的结构中，能够始终在电流流过的路径中，消除位线电阻的作用部分和源极线电阻的作用部分重合的部分，可以正确地使位线BL和源极线SL的总电阻值为恒定，而与选择存储单元位置无关。

图11是概略表示与图10所示的存储单元布局对应的剖面结构的图。在该图11所示的剖面结构中，在图10所示的布局所示的结构中，如前所述，将2条字线同时驱动为选择状态，并利用两个存取晶体管来流过写入/读出电流。

即，在基板区域SUB表面相隔间隔来形成杂质区域IMP11-IMP15。杂质区域IMP11经触点CNT21连接到源极线SL。杂质区域IMP12经低电阻性电极和加热层HT耦合到相变材料元件PCE1。该相变材料元件PCE1经未图示的上部电极和触点CNT11连接到位线BL。杂质区域IMP13经触点CNT22耦合到源极线SL。杂质区域IMP14经低电阻性电极和加热层HT连接到相变材料元件PCE2。相变材料元件PCE2经触点CNT12连接到位线BL。

杂质区域IMP15经触点CNT23连接到源极线SL。在杂质区域IMP11和IMP12之间自匹配地形成字线WL1。在杂质区域IMP12和IMP13中，同样自匹配地形成字线WL2。与杂质区域IMP13和IMP14自匹配地形成字线WL3。对于字线WL4，自匹配地形成杂质区域IMP14和IMP15。

在字线WL2的选择时，在基板区域SUB表面形成沟道，将该沟道与杂质区域IMP12和IMP13相连，并从位线BL经触点CNT22向源极线SL流过电流。同样，在字线WL4的选择时，也形成沟道来相互电连接杂质区域IMP14和IMP15。即，通过邻接的两条字线共用相变材料元件PCE，在单元选择时，同时选择其间夹着相变材料元件PCE的字线的组。因此，即使存取晶体管的大小(沟道宽度)小，对于相变材料元件PCE1来说，也可以通过同时选择字线WL1和WL2来使电流路径变宽。由此，在流过来自位线BL的写入电流的路径中，可以确保对源极线SL放出足够大小的写入电流的路径，可以正确地将相变材料元件PCE1设定为与存储信息对应的电阻状态。

另外，在数据读出时，可以根据存储数据将来自位线的读出电流充分地放电到源极线SL，可以正确进行对应于存储数据的数据的读出。同样，在字线WL3和WL4选择时，可以并行形成经杂质区域IMP14和IMP15的向源极线SL的电流路径和经杂质区域IMP14和IMP13的对源极线SL的电流路径。因此，对于相变材料元件PCE2，在通过同时选择字线WL3和WL4，减少了晶体管大小(沟道宽度)的情况下，也可经杂质区域IMP13和IMP15将足够大小的写入/读出电流驱动到源极线SL。

通过利用图11所示的存储单元的布局来并行选择两条邻接字线，始终在元件的细微化中，可以对源极线形成具有足够大小的电流驱动力的电流路径。另外，通过利用图10和图11所示的结构，可以使在位线和源极线SL中流过的电流的方向大致相同，在各存储单元中，可以可靠地使写入电流路径的电长度(电阻值)恒定。

另外，在图10所示布局的结构中，在将奇数字线用于存储单元行选择，将偶数字线用作场极板线的情况下，为了进行更可靠的电流路径的截止，可以在字线WL2与杂质区域IMP12和IMP13两者之间形成间隙区域，另外，也可在字线WL4与杂质区域IMP14和IMP15之间形成间隙区域。另外，也可代替此，对字线WL2和WL4仅形成对于分别电连接了相变材料元件PCE1和PCE2的杂质区域IMP12和IMP14的沟道截止区域。另外，进而也可代替此，字线WL2仅对杂质区域IMP12和IMP13的一个形成间隙区域，另外，字线WL4也可仅在其与杂质区域IMP14和IMP15的一个之间形成间隙区域。

在字线WL2和WL4中形成间隙区域的方法是通过仅对字线WL2和WL4形成字线的侧壁(侧壁绝缘膜)，自匹配地进行杂质注入而形成杂质区域，从而可以以侧壁为掩模来形成间隙区域。在所有字线WL1-WL4上形成了侧壁的情况下，字线WL2和WL4的侧壁变厚。

如上所述，根据本发明的实施方式1，平行排列源极线和位线，且沿与这些位线和源极线正交的方向排列总源极线和内部数据线，可以使写入电流和读出电流的路径中的除存储单元之外的电阻值相等，而与存储单元阵列内的选择存储单元的位置无关，从而可以减少写入数据和读出电流的存储单元阵列内的选择存储单元位置的依赖性。

另外，通过将存储单元MC与写入/读出电路之间的电阻值和存储单元MC与接地结点之间的电阻值分别设为0.5KΩ以下，从而可以在低电源电压下供给足够大小的写入和读出电流。

【实施方式2】

图12是表示基于本发明实施方式2的非易失性半导体存储装置的阵列部结构的图。在图12中，配置位线BL1-BL4，对应于位线BL1和BL2之间来并行配设源极线SL1，对应于位线BL3和BL4在其之间并行配置源极线SL2。位线BL1-BL4分别经列选择门CSG1-CSG4耦合到内部写入数据线WDB(包含于内部数据线IDL中)。

将源极线SL1和SL2公共连接到总源极线GSL。将存储单元MC11、MC12、...连接到位线BL1，将存储单元MC21、MC22...连接到位线BL2，将存储单元MC31、MC32、...连接到位线BL3，将存储单元MC41、MC42...连接到位线BL4。

通过连接在位线BL1和BL2上的存储单元来共用源极线SL1。即，将连接在位线BL1和BL2上的存储单元的存取晶体管AT公共连接到源极线SL1。同样，将连接在位线BL3和BL4上的存储单元的存取晶体管AT公共连接到源极线SL2。

与实施方式1相同，使位线BL1-BL4和源极线SL1-SL2的每单位长度的电阻值相等，另外，使内部写入数据线WDB和总源极线GSL的每单位长度的电阻值也相等。

将可变电流源4W连接到内部写入数据线WDB。可变电流源4W和总源极线GSL的接地结点的位置关系与实施方式1的情况相同。

因此，在该图12所示的结构中，写入电流流过的路径中的总电阻值与实施方式1相同，对于所有的存储单元，除存储单元本身的电阻之外均相同。

另外，分别对两条邻接位线公共设置源极线SL1和SL2，在行方向(字线延伸方向)上邻接的存储单元的存取晶体管AT可以经公共的触点连接到源极线，可以减少存储单元MC(MC11、MC12、...MC41、MC42、...)的布局面积。

另外，仅要求对两列的存储单元分别配置一条源极线SL和SL2，可以缓和源极线的间距条件，可以具有裕量地配置源极线和存储单元。由此，可以增大掩模定位偏离等的裕量，可以改善成品率。

图13是概略表示图12所示的存储单元阵列的平面布局的图。图13中，表示4比特的存储单元的平面布局。

图13中，与位线BLa和BLb(BL1、BL2或BL3、BL4)平行地将例如由GCT膜形成的矩形形状的相变材料元件PCE分别公共地设置在2比特的存储单元中。位线BLa和相变材料元件PCE经触点CNT1来进行连接，另外，位线BLb也经对应的相变材料元件PCE和触点CNT1来进行电连接。在这些4比特的存储单元上公共形成横向H字型的激活区域AR。在存储单元阵列中，沿行方向和列方向重复配置该激活区域AR。

该激活区域AR包含与位线BLa和BLb平行的区域、以及连通位线BLa和BLb之间的区域的区域。激活区域AR经触点CNT2与和位线BLa和BLb平行配设的源极线SL进行电连接。在该触点CNT2的外侧且相变材料元件PCE内部沿位线BLa和BLb与源极线SL交叉的方向来配设字线WLa和WLb。

在图13所示的布局中，仅设置一个将4比特的存储单元连接到公共的源极线SL的触点CNT2，与将源极线触点设置在各个存储单元的情况相比可以减少存储单元的占有面积。

另外，在从位线BLa向源极线SL流过电流时，存在该源极线电流分流而充电位线BLb的寄生电容的情况，但是位线寄生电容充分小(例如使连接到一条位线上的存储单元的数目比连接到一条字线上的存储单元(相变元件)的数目少从而降低位线寄生电容)，几乎不产生由寄生电容的充电引起的位线BLb的电位变化，在邻接位线BLb中几乎不产生干扰。

图14是概略表示图13所示的4比特存储单元中的2比特的存储单元的剖面结构的图。图14中，位线BL(BLa或BLb)经触点CNT1耦合到相变材料元件PCE。在相变材料元件PCE下部对应于触点CNT1来设置加热层HT。该加热层HT经低电阻性的电极层(导电栓)REL，来分别连接到在基板区域SUB表面形成的杂质区域IMP1和IMP3上。在杂质区域IMP1和IMP3之间的基板区域表面上形成杂质区域IMP2。杂质区域IMP2经触点CNT2连接到源极线SL。

源极线SL与位线BL平行地配置，在不同的位置上进行配置并沿列方向延伸，使其与加热层HT和低电阻性电极层REL不冲突。在杂质区域IMP1和IMP2之间的基板区域表面上配设字线WLb，在杂质区域IMP2和IMP3之间的基板区域表面上配设字线WLa。

在该图14所示的结构中，作为一例，由第2金属布线来形成位线BL，由第1金属线来形成源极线SL，由多晶硅来构成字线WLa和WLb。

如图14所示，在2比特的存储单元共用相变材料元件PCE的情况下，即使对2比特的存储单元连续形成相变材料元件PCE，通过加热层HT，也仅在其接近部分根据存储数据产生相变，其热不传送向邻接比特。因此，各个存储单元正确地根据写入电流来形成对应于存储数据的晶相(电阻状态)。另外，相变材料元件PCE若是非晶态，则电阻值高，防止了写入/读出电流分流到邻接存储单元的相变元件部。

如图12所示，在由邻接列的存储单元共用源极线的情况下，在选择了一个字线WL(WL1、WL2、...)的情况下，例如，仅选择对共用源极线的存储单元设置的两条位线(BL1、BL2或BL3、BL4)的一方(多比特数据写入的情况下)。由此，可以实现多比特数据的并行写入，而不会产生数据的冲突。即，作为一例，通过将列选择信号CSL1和CSL2的一个驱动为选择状态，将列选择信号CSL3和CSL4的一个驱动为选择状态，从而可以写入2比特数据(写入数据线WDB是2比特宽度)。

另外，也可代替此，在即使在源极线SL中经2比特的存储单元供给写入/读出电流，也能充分抑制其上升的情况下，在将共用源极线的位线连接到不同的数据线的结构的情况下，向各位线供给对应于存储数据的写入电流，另外，在数据读出时也可供给读出电流。

另外，在该图12所示的结构中，读出放大器同样经列选择门(CSG1-CSG4)分别耦合到位线。在可变电流源4W和读出放大器上也可公共地设置内部数据线IDL。另外，也可分别设置写入数据线WDB和传送读出放大器的读出电流的内部读出数据线。

【变更例1】

图15是概略表示本发明实施方式2的存储单元的配置的变更例1的平面布局的图。在前面的图13所示的存储单元的配置中，沿行方向和列方向重复配置横向H字型的激活区域AR。因此，对4比特的存储单元分别配置激活区域AR，在行和列方向上，以4比特的存储单元为单位来分离激活区域AR。另一方面，在基于图15所示的变更例1的存储单元的配置中，在激活区域ARA的结构中，沿行方向(字线延伸方向)连续延伸地形成源极杂质区域。在列方向(位线延伸方向)上，仅对2比特的存储单元连续形成激活区域ARA，并以2比特的存储器为单位来进行分离。即，在该图15所示的存储单元的配置中，图13所示的横向H字型的激活区域进一步沿行方向连续地连接该源极杂质区域。相变元件PCE经触点CNT1耦合到对应的激活区域ARA上。

在源极线触点CNT1和源极杂质区域SDL之间配置字线。在图15中，表示字线WLa-WLd。以对2条位线一个的比例来设置源极线。在图15所示的布局中，在位线BLa和BLb之间配设源极线SLa，在位线BLc和BLd之间配置源极线SLb。源极线SLa和SLb分别经触点CNT2和源极杂质区域SDL来进行耦合。

因此，在该图15所示的存储单元的配置中，连续沿行方向延伸的源极杂质区域SDL经触点CNT2连接到源极线SL(SLa，SLb)。由于源极杂质区域SDL沿行方向连续延伸，所以源极杂质区域SDL通过该源极线SL(SLa、SLb)成为衬里的结构，大致抑制了源极杂质区域SDL的电阻的偏差，另外，还减少了对于存储单元的源极线电阻。

图16是表示该图15所示的存储单元的配置中的存储单元阵列的电学等效电路的图。图16所示的存储单元阵列的结构与图12所示的存储单元阵列的结构在下述方面不同。即，将源极杂质区域(扩散源极线)SDL与字线平行地配设，在与各源极线的交叉部中与源极线SL(SL1、SL2)相连。该图16所示的存储单元阵列的其他结构与图12所示的存储单元阵列的结构相同，对相应的部分施加同一参考符号，而省略其详细说明。

另外，在下面的说明中，基本上源极杂质区域SDL的用语在说明存储单元的结构时使用，扩散源极线SDL的用语在电学等效电路的说明中使用。

在数据写入时，在位线BLa的选择时，如图15所示，从位线BLa经相变元件PCE向源极线SLa流过电流。向图16所示的总源极线GSL流入在该源极线SLa上流过的电流。这时，还经源极杂质区域(扩散源极线)SDL，沿行方向流过电流(图15中由虚线所示)。这时，向位线BLb、BLc、BLd分流漏电流。另外，除此之外，由于经源极杂质区域(扩散源极线)SDL流过的电流还经邻接源极线SLb等的其他源极线进行分流，所以可以更可靠地抑制向各非选择位线流过的漏电流。由此，向位线BLb、BLc、BLd流过的泄漏电流变小，可以更可靠防止干扰的产生。

另外，如下面所详细说明地那样，形成扩散源极线和源极线的电阻网络，可以抑制源极线电位的变化，可以抑制存储单元的源极电位的由阵列内位置引起的变化。另外，在写入时和读出时可以大致忽略存储单元的源极电阻，可以在低电源电压下供给写入电流和读出电流，从而可以在低电源电压下实现稳定动作的相变存储装置。

图17是概略表示本发明实施方式2的变更例1中的位线、源极线和写入数据线上的电阻分布的图。图17中，对位线BL1和BL2平行地设置源极线SL1，另外，对位线BLn-1和BLn设置源极线SLk(k＝n/2)。将源极线SL1、SLi和SLk公共地耦合到沿行方向延伸的总源极线GSL上。

位线BL1、BL2、...BLn-1和BLn分别经列选择门CSG1、CSG2、CSGn-1和CSGn耦合到写入数据线WDB。对应于位线和源极线的交叉部来配置存储单元MC。该源极线SL1、SLi和SLk分别在行方向上，通过扩散源极线SDL1、SDLj和...SDLn，来相互进行耦合。

写入电流源(可变电流源)4W和总源极线GSL的接地结点的位置关系与前面的实施方式1的情况相同。

在位线BL中，存在由单位布线电阻Rb1形成的电阻分布，另外，在源极线SL(SL1、SLi、...SLk)中，存在由单位布线电阻Rs1形成的电阻分布。进一步，在扩散源极线SDL(SDL1、SDLj、...SDLn)中也分别存在由单位扩散电阻Rsi形成的电阻分布。同样，在总源极线GSL中，也存在由单位布线电阻Rgs形成的电阻分布。进一步，在写入数据线WDB中也存在由单位布线电阻Rdb形成的电阻分布。图17中，在写入数据线WDB中，假定在列选择门CSG2和CSGn-1之间存在布线电阻k·Rdb。

如该图17所示的电阻分布可以看出，对存储单元MC的源极形成电阻网络，存储单元MC的源极电阻(到接地结点为止的路径的电阻)大致相同，存储单元MC的源极电位在该存储单元阵列中也可大致相同。

在数据写入时，从可变电流源4W向写入数据线WDB供给电流。因此，从可变电流源4W到选择存储单元MC的路径的电阻值因位线和写入数据线WDB的电阻分布，电阻值不同，但是在该可变电流源4W为低电压源的情况下，可以在选择存储单元的位线和源极线之间供给恒定电压，可以抑制写入特性的由选择存储单元的位置引起的特性变化。另外，源极线电阻也降低，可以大致忽视源极线上的压降，对源极线可以满足实施方式1的电流路径的布线电阻条件，可以稳定地在低电源电压下进行数据的写入和读出。

另外，对非选择存储单元的漏电流可以通过源极线SL和扩散源极线SDL的电阻网络来分散，可以进行充分抑制，从而在写入时和读出时的任一中都可抑制非选择位线的存储单元的干扰。

【变更例2】

图18是概略表示本发明实施方式2的变更例2的存储单元布局的图。在该图18所示的存储单元的布局中，对4个位线BLa、BLb、BLc和BLd设置一个源极线SL。将该源极线SL经触点CNT2连接到在激活区域ARA上设置的源极杂质区域SDL。该源极杂质区域SDL与之前的实施方式2的变更例1相同，沿行方向连续延伸。该图18所示的存储单元的布局的其他配置与图15所示的存储单元的布局相同，对相应的部分添加同一参考符号并省略其详细说明。

图19是表示具有图18所示的存储单元布局的存储单元阵列的电学等效电路的图。图19中，对位线BL1、BL2、BL3和BL4配设源极线SL1，使其与位线平行地沿列方向连续延伸。源极线SL1在其一端耦合到总源极线GSL。另外，将源极线SL1耦合到沿行方向延伸的扩散源极线(源极杂质区域)SDL1上。在配设成2行的存储单元(MC11、MC12、MC21、MC22、MC31、MC32、MC41和MC42)上公共设置该扩散源极线SDL1。该图19所示的电路结构与图16所示的电学等效电路相同，其他结构也同样，对相应的部分添加同一参考符号，并省略其详细说明。

如图18和图19所示，每4条位线BL仅设置一条源极线SL(SL1)，可以进一步缓和源极线SL的间距条件，从而可以具有裕量地配置源极线。

另外，源极线SL与扩散源极线SDL(SDL1)之间安装电触点，源极线的电阻网络与变更例1的情况相同地形成，可以得到与变更例1相同的效果。

另外，在图18所示的存储单元的布局中，源极杂质区域SDL沿行方向连续地延伸。但是，该激活区域ARA也可以以4条位线(BLa-BLd)为单位，沿行方向反复地相互分离地进行配置。这时，存储单元的源极电位根据位线和源极线的布线电阻而不同，但是从可变电流源到达总源极线的接地结点的路径的电阻值对各存储单元可以大致相等，与实施方式1相同，可以可靠地进行数据的写入/读出。

【变更例3】

图20是概略表示本发明实施方式2的变更例3的存储单元布局的图。在该图20所示的布局中，对4条位线BLa-BLd配置一条源极线SL。将该源极线SL配置在位线BLc和BLd之间。在位线BLa和BLb之间配置列选择线CSL。列选择线CSL和源极线SL由同一布线层的布线形成。

图20所示的布局的其他配置与图18所示的存储单元的布局相同，对相应的部分添加同一参考符号，并省略其详细说明。

图21是表示具有该图20所示的布局的存储单元阵列的电学等效电路的图。图21中，对于位线BL1-BL4，与位线平行地配置源极线SL1和列选择线CSL1。在位线BL1和BL2之间配设列选择线CSL1，在位线BL3和BL4之间配置源极线SL1。源极线SL1其一端电耦合到总源极线GSL上。另一方面，列选择线CSL1将列选择信号公共地传送到分别对应于位线BL1-BL4设置的列选择门CSG1-CSG4上。将列选择门CSG1-CSG4耦合到4比特宽的写入数据总线(内部数据线)WDB上，可变电流源4WA根据4比特的数据，将写入电流(或读出电流)供给各数据总线。进行以4比特为单位的数据的写入和读出。

在该图20和图21所示的配置的情况下，可以在同一布线层上形成列选择线和源极线，可以减少布线层的数目，可以简化制造工艺。另外，可以将其他的布线层用作列选择线之外的用途，可以改善布线的布局的自由度。进一步，通过源极线SL和扩散源极线SDL，可以得到与之前的实施方式2的变更例2的情况相同的效果。

图22是概略表示具有本发明实施方式2的变更例3的存储单元配置的存储装置的主要部分结构的图。图22中，该非易失性半导体存储装置包含：分别具有排列成行列状的多个存储单元的存储器阵列块MB1-MBn、分别对应于存储器阵列块MB1-MBn设置的行(row)译码器XD1-XDn、分别经本地数据总线LDB1-LDBn与存储器阵列块MB1-MBn耦合的本地可变电流源LVC1-LVCn、以及公共设置在存储器阵列块MB1-MBn上的列(column)译码器YD。

本地可变电流源LVC1-LVCn分别对应于图21所示的可变电流源4WA。本地数据总线LDB1-LDBn对应于图21所示的数据总线WDBA。图22中，没有表示图21所示的列选择门。

存储器阵列块MB1-MBn分别具有图20和图21所示的单元配置和电路结构。列选择线CSL从列译码器YD公共地向存储器阵列块MB1-MBn延伸，列选择线CSL传送由列译码器YD生成的列选择信号。

本地可变电流源LVC1-LVCn分别具有进行4比特的数据的写入的功能，并激活对于根据块选择信号BS选择出的存储器阵列块的本地可变电流源从而进行数据的写入。

行译码器XD1-XDn也同样根据块选择信号BS来有选择地进行激活，在激活时，译码未图示的地址信号并在对应的存储器阵列块中将选择行的字线驱动到选择状态。

本地可变电流源LVC1-LVCn经主数据总线MDB公共地耦合到输入输出电路IOK。该输入输出电路IOK在数据写入时，根据外部数据DQ来生成内部数据并传到主数据总线MDB上。

如该图22所示，在多个存储器阵列块MB1-MBn上公共设置了列选择线CSL的情况下，通过利用与源极线同一布线层的布线，可以容易地将列选择线公共地配置在各存储器阵列块MB1-MBn上，而不用多余的布线层。

另外，在上述的说明中，说明了列选择线CSL同时选择4比特的存储单元。但是，也可使用下述结构：列选择信号具有主列选择线和子列选择线的分级结构，通过列选择线CSL，来选择4比特的存储单元，通过子列选择线选择出该4比特的存储单元中的又一个存储单元(一条位线)。这时，进行1比特数据的写入和读出。

另外，在该变更例3中，扩散源极线SDL也可在行方向中以每4条位线来进行分离。这时，可以使从可变电流源到接地结点的电阻值大致恒定，而与选择存储单元的阵列内的位置无关，可以使对于各存储单元的写入电流相等。

【变更例4】

图23是概略表示本发明实施方式2的变更例4的存储单元布局的图。图23中，形成激活区域ARB，使其与位线BL(BL1-BL4)分别平行地在列方向上连续延伸。与该激活区域ARB平行地形成由相变材料构成的相变层PCL。图23中，该相变层PCL与位线BL相同，表示为沿列方向连续延伸地进行配置。但是，该相变层PCL也可在列方向中以每预定数的存储单元来进行分离。相变层PCL经触点CNT4耦合到对应的位线BL(BL1-BL4)。

对两条位线配置源极线SL。图23中，对位线BL1和BL2，与这些位线平行地配设源极线SL1，对应于位线BL3和BL4，沿列方向连续延伸地配置源极线SL2。

对与共用源极线SL的位线相连的存储单元设置本地源极连接线LSC。该本地源极连接线LSC将对应的激活区域的源极杂质区域连接到对应的源极线SL。该本地源极连接线LSC经触点CNT3电连接到对应的激活区域。源极线SL和本地源极连接线LSC可以是同一层的布线，也可以是不同布线层的布线。图23中，将源极线SL和本地源极连接线LSC由同层的布线形成的情况作为一例来进行表示。

在触点CNT3和CNT4之间，沿行方向连续延伸配置构成字线的栅极布线(栅极线)。将在关于该触点CNT4的列方向的两侧配置的栅极布线并行地驱动到选择状态/非选择状态，构成相同的字线。图23中，表示字线WL1、WL2和WL3的组。这些字线WL1、WL2和WL3分别通过字线驱动器WDV1、WDV2和WDV3分别驱动到选择状态。

由于激活区域ARB与位线BL相同，沿列方向连续延伸地形成，所以在该激活区域之间，仅需要只在行方向中按每个列来配置分离绝缘膜。因此，激活区域ARB的构图形成变得容易，另外，在列方向中，不需要存储单元分离用的区域，可以高密度地配置存储单元。

图24是概略表示沿图23所示的线24A-24A的剖面结构的图。图24中，在半导体基板区域SUB表面上，相隔间隔来形成在同一激活区域中包含的杂质区域INP11、INP12、INP13、INP14和INP15。杂质区域INP11、INP13和INP15分别经对应的源极触点CNT3耦合到本地源极连接线LSC。杂质区域INP12和INP14分别经低电阻电极层(导电栓层)REL耦合到加热层HT。将该加热层HT耦合到相变层PCL。相变层PCL是高电阻，由于仅该加热层HT的附近区域产生了相变，所以即使将相变层PCL连续地公共配置在多个存储单元上，对存储器动作(数据的写入、读出和存储)也不会产生任何坏影响。与在加热层HT附近配置相变材料元件PCE的结构等效。

该相变层PCL经在加热层HT上部设置的位线触点CNT4耦合到对应的位线BL。

杂质区域INP11和INP12之间的栅极布线和杂质区域INP12和INP13之间的栅极布线构成字线WL1，在杂质区域INP13和INP14之间的栅极布线和杂质区域INP14和INP15之间配置的栅极布线构成字线WL2。

因此，在图24所示的结构中，在从位线BL流过电流的情况下，例如，选择了字线WL1的情况下，从相变元件PCE向杂质区域INP12流过电流，进一步，在杂质区域INP11和INP13中流过电流。因此，与对一个相变材料元件并联连接两个存取晶体管的结构等效，存取晶体管的沟道宽度等效变宽，供给大的电流，可高速进行写入和读出。

图25是表示沿图23所示的线25A-25A的剖面结构的图。图25中，在半导体基板区域SUB表面上配置杂质区域INPa和INPb。这些杂质区域INPa和INPb是对应于相互邻接的位线配置的激活区域ARB内的区域。这些杂质区域INPa和INPb经触点CNT3耦合到本地源极连接线LSC。该本地源极连接线LSC沿行方向延伸，与沿列方向连续延伸的源极线SL耦合。在杂质区域IMPa和IMPb上大致对齐排列并在源极线SCL和本地源极连接线LSC上层配设相变层PCL。

通过使用同一布线层的布线来形成本地源极连接线LSC和源极线SL，即使在列方向上带状形成激活区域ARB的情况下，也可对多列的存储单元公共布线源极线，而不用使用多余的布线层。

但是，该本地源极连接线LSC和源极线SL如前所述，也可以是不同的布线层的布线。

图26是表示具有该图23所示的存储单元的配置的存储单元阵列的电学等效电路的图。图26中，代表性地表示与对应于位线BLa、BLb和字线WLa的交叉部配置的存储单元MCa和MCb。存储单元Mca包含与位线BLa耦合的相变材料元件PCE、以及相对该相变材料元件PCE并联设置的存取晶体管ATa和ATb。将这些存取晶体管ATa和Atb的一个导通结点(源极结点)经本地源极连接线LSC耦合到源极线SL。一条本地源极连接线LSC将不同列的存储单元的存取晶体管的源极结点连接到对应的源极线SL。

存取晶体管ATa和ATb分别将其控制栅极连接到分离配设的栅极线WLaa和WLab上。这些栅极线WLaa和WLab通过行译码器XD中包含的字线驱动器WDVa来进行公共驱动，并作为字线WLa发挥作用。

存储单元MCb也具有相同的结构，包含一个相变材料元件和两个并行存取晶体管。

将位线BLa和BLb分别经列选择门CSGa和CSGb耦合到写入数据线WDB上。另外，将写入数据线WDB耦合到可变电流源4W，另外，将源极线SL耦合到总源极线GSL。

因此，如图26所示的电学等效电路中所明确表示的那样，对两条位线设置一条源极线SL，可以减少源极线的数目。另外，从可变电流源4W到总源极线的接地结点的距离可以大致相同，而与选择存储单元在阵列内的位置无关。

另外，由于存取晶体管ATa和ATb并行为导通状态，所以并列相加这些存取晶体管ATa和ATb的栅极宽度W，与连接一个沟道宽度为2·W的存取晶体管的结构等效，可以从可变电流源4W流过大的电流，从而实现了高速写入/读出。

【变更例5】

图27是概略表示基于本发明的实施方式2的变更例的存储单元布局的图。在该图27中，与之前的变更例4相同，与位线BL(BL1-BL4)平行地按带状连续地形成激活区域ARB。与位线BL平行地形成相变层PCL，按每两条栅极布线(同一字线)经触点CNT4连接到对应的位线。另外，该相变层PCL在触点CNT4的形成区域中电连接到下层的激活区域ARB。

与位线BL平行地配设源极线SL(SL1、SL2)。激活区域ARB通过按每两条栅极线对源极杂质区域形成的连接激活区域CAR，来相互耦合对于2列的存储单元的激活区域(源极杂质区域)。源极线SL(SL1、SL2)经触点CNT5电连接到该连接激活区域CAR。该图27所示的存储单元的布局的其他配置与图23所示的存储单元的布局相同，对相应的部分施加同一参考符号，并省略其详细说明。

在基于该变更例5的存储单元的布局中，代替由金属布线构成的本地源极连接线LSC，来设置连接激活区域CAR，并通过该连接激活区域，将2列的存储单元连接到公共的源极线上。

图28是概略表示沿图27所示的线28A-28A的剖面结构图。图28中，在半导体基板区域SUB表面上相互相隔间隔来配置在公共的激活区域ARB上形成的杂质区域IMP11-IMP15，在这些杂质区域IMP11-IMP15之间的基板区域表面上配置构成字线的栅极布线。将杂质区域IMP12和IMP14经低电阻电极层REL和加热层HT耦合到相变层PCL。对应于该加热层HT来设置触点CNT4，并将相变材料元件PC连接到对应的位线BL(BL1)上。低电阻电极层REL的两侧的栅极布线构成同一字线，在图28中，分别通过两条栅极布线来配置字线WL1和WL2。由于杂质区域IMP11和IMP13在沿位线BL的方向上，没有形成连接激活区域，所以分离进行配置。

例如，如图28所示，若选择字线WL1，则从位线BL经触点CNT4向杂质区域IMP12流过电流，进一步，经未图示的沟道区域向杂质区域IMP11和IMP13流过电流。

图29是概略表示沿图27所示的线29A-29A的剖面结构的图。图29中，在半导体基板区域SUB上形成杂质区域INPa和INPb。这些杂质区域INPa和INPb包含在对于与不同的位线连接的存储单元而设置的激活区域(ARB)中。在这些杂质区域INPa和INPb之间形成连接激活区域CAR，从而电耦合杂质区域INPa和INPb。在该连接激活区域CAR中，形成触点CNT5，源极线SL经连接激活区域CAR耦合到杂质区域INPa和INPb上。

相变层PCL分别对应于各列，比源极线SL配置在上层。

因此，该变更例5的结构与变更例4的结构不同点只是代替本地源极连接线(LSC)来设置连接激活区域CAR，可以实现相同的效果。另外，存储单元的电学等效电路与图26所示的结构相同。该连接区域CAR也可在源极/漏极杂质区域(杂质区域INPa、INPb)的杂质注入工序时，并行对字线自匹配地形成。

【变更例6】

图30是概略表示本发明的实施方式2的变更例6的存储单元阵列平面布局的图。在该图30所示的布局中，激活区域ARB也与位线BL(BL1-BL3)平行地按带状形成。形成分割相变层PCLS，使其沿列方向延伸，按每预定数目(图30中是4条)的栅极布线来进行分离。该分割相变层PCLS在构成同一字线的栅极布线之间，经触点CNT4电耦合到对应的激活区域ARB。

在构成同一字线的栅极布线外部的区域中，形成连接激活区域CAR，从而电耦合各激活区域ARB(源极杂质区域)。图30中，通过连接激活区域CAR来相互连接对4条位线BL1-BL4设置的激活区域(源极杂质区域)。

对这4个位线BL1-BL4来设置一条源极线SL。该源极线SL与位线平行地进行配置，在各行中，经触点CNT5电耦合到连接区域CAR。图30中，将源极线SL配置在位线BL2和BL3之间。

该图30所示的平面布局的结构的其他结构与图27所示的平面布局的结构相同，对相应的部分施加同一参考符号，并省略其详细说明。

图31是概略表示沿图30所示的线31A-31A的剖面结构的图。在该图31中，在半导体基板区域SUB表面上相互相隔间隔来形成在同一激活区域中包含的杂质区域IMP11-IMP15，在这些杂质区域IMP11-IMP15之间，配设构成字线WL的栅极布线WL1a、WL1b、WL2a和WL2b。栅极布线WL1a和WL1b作为字线WL1发挥作用，栅极布线WL2a和WL2b作为字线WL2发挥作用。

杂质区域IMP12和IMP14分别经低电阻电极层REL耦合到加热层HT。将该加热层HT耦合到分割相变层PCLS，该分割相变层PCLS经触点CNP4耦合到位线BL。加热层HT附近的分离相变层PCLS构成相变材料元件PCE。

该图31所示的存储单元的剖面结构与图28所示的存储单元的剖面结构，除相变层PCL(PCLS)按每预定数目的存储单元(2比特的存储单元)进行分离，而不是沿列方向与位线BL平行地连续延伸的方面之外，均为相同结构。通过按每预定数目的栅极布线来分离该相变层，可以减少相变层和位线重合的面积，减少了布线间寄生电容，由此，减少了位线寄生电容。

图32是概略表示沿图30所示的线32A-32A的剖面结构的图。图32中，分别包含于不同的激活区域中的杂质区域IMPa-IMPd在半导体基板区域SUB表面上相隔间隔来进行配置。在这些杂质区域IMPa-IMPd之间设置连接激活区域CAR，电耦合杂质区域IMPa-IMPd。

在该杂质区域IMPb和IMPc之间的连接激活区域CAR中，经触点CNT5来耦合源极线SL。在该源极线SL上层，分别对应于杂质区域IMPa-IMPd来配置分割相变层PCLS。

图33是表示本发明的实施方式2的变更例6的布局中的存储单元的电学等效电路的图。图33中，表示沿行方向对齐排列的4比特的存储单元的电学等效电路。将存储单元MCa、MCb、MCc和MCd分别连接到位线BLa、BLb、BLc和BLd上。各个存储单元MCa-MCd包含相变元件PE和根据栅极布线WLaa和WLab上的信号导通的存取晶体管ATa和ATb。存储单元MCa-MCd各自的存取晶体管ATa的源极区域通过对应于连接激活区域的扩散连接线CARL来相互连接，另外，存储单元MCa-MCd的各个存取晶体管ATb的源极区域通过扩散连接线CARL来相互连接。将这些扩散连接布线CARL耦合到源极线SL，对沿列方向对齐排列的4比特的存储单元来公共配置源极线SL。该源极布线WLaa和WLab都作用为字线WLa，图33中如虚线所示，在终端部中，通过同一字线驱动器(或通过同一地址信号选择的各个字线驱动器)来进行驱动。

根据该变更例6的结构，每4条位线来设置一条源极线SL，可以更加缓和源极线的间距。另外，在通过该连接激活区域CAR(扩散连接线CARL)，来相互连接4比特的存储单元的结构的情况下，可以使可变电流源到总源极线的接地结点的电流路径的电阻值大致相等。

另外，为了防止各存储单元的源极电位的偏差，也可在行方向上在各位线对之间设置连接扩散区域CAR，从而形成沿行方向连续延伸的扩散源极线。

另外，也可形成相变层，使其沿列方向连续延伸。

【变更例7】

图34是概略表示本发明实施方式2的变更例7的存储单元阵列部平面布局的图。在该图34所示的布局中，不设置连接激活区域，代替此，设置本地源极连接线LSCL。该本地源极连接线LSCL沿行方向4列长度地进行延伸，并经触点CNT6耦合到该4列的存储单元的激活区域ARB上。将该本地源极线LSCL同样配置在构成字线的栅极线的对的外侧，因此，触点CNT6与对分割相变层PCLS的触点CNT4在列方向上交替配置。

该图34所示的存储单元的平面布局的其他结构与图30所示的平面布局相同，对相应的部分施加同一参考符号，并省略其详细说明。

图35是概略表示沿图34所示的线35A-35A的剖面结构的图。图35中，在半导体基板区域表面上相隔间隔来形成杂质区域INP11-INP15。这些杂质区域INP11-INP15是包含于同一激活区域ARB中的杂质区域。杂质区域INP11、INP13和INP15经触点CNT6耦合到本地源极连接线LSCL。杂质区域INP12和INP14经导电栓REC耦合到加热层HT，将该加热层HT耦合到分割相变层PCLS。分割相变层PCLS经对应于加热层HT设置的触点CNT4耦合到位线BL(BL1)。

因此，在列方向中，交替配设本地源极连接线LSCL和低电阻电极层REC。两条栅极布线构成同一字线，图35中表示字线WL1和WL2。

因此，在该变更例7的结构中，通过并列连接两个存储单元的存取晶体管，可以变宽相变材料元件和源极线之间的电流路径的宽度(可以变宽存取晶体管的沟道宽度)，即使在单元大小微细化时，也可以在存储单元中流过大的电流。

图36是概略表示沿图34所示的线36A-36A的剖面结构的图。图36中，在半导体基板区域SUB表面上相隔间隔来形成杂质区域INPa-INPd。这些杂质区域INPa-INPd包含于不同列的激活区域中。作为一例，与源极线SL同层地形成本地源极连接线LSCL。对行方向的4比特的存储单元设置一条本地源极连接线LSCL。该本地源极连接线LSCL分别经触点CNT6与杂质区域IMPa-IMPd电耦合。分别与这些杂质区域IMPa-IMPd对齐排列地在本地源极连接线LSCL和源极线SL上层配置分割相变层PCLS。

因此，在该变更例7的结构中，对4列的存储单元仅设置一条源极线SL，可以减少源极线的布线间距。另外，可以使可变电流源到总源极线的接地结点的电流路径的电阻值在存储单元阵列内大致恒定，而与选择存储单元的位置无关，可以进行正确的写入。

另外，在该变更例7中，本地源极连接线LSCL也可使用沿行方向连续延伸、相互连接所有列的激活区域并按网眼状配置源极线的结构。可以抑制存储单元的源极电位的升高。

另外，存储单元的电学等效电路与图33所示的使用了连接激活区域的情况相同，代替连接激活区域CARL，通过本地源极连接线LSCL来相互连接4比特的存储单元的存取晶体管。

另外，也可使用分割相变层来减少位线的布线间寄生电容，但是也可形成该相变层，使其沿列方向连续延伸。

【变更例8】

图37是概略表示本发明的实施方式2的存储单元的配置的变更例8的结构的图。图37中，沿行方向(字线的延伸方向)来直线排列配置存储单元MC51-MC55。这些存储单元MC51-MC55共用位线或源极线。即，存储单元MC51和MC52共用源极线SL1，存储单元MC52和MC53共用位线BL2。存储单元MC53和MC54共用源极线SL2，存储单元MC54和MC55共用位线BL3。

位线BL1-BL3分别经响应于列选择信号CSL1-CSL3有选择地变为导通状态的列选择门CSG1-CSG3耦合到写入数据线WDB(内部数据线IDL)上。将可变电流源4W连接到该写入数据线WDB上。将源极线SL1-SL3公共连接到总源极线GSL上。

可变电流源4W和总源极线的接地结点的位置关系和位线、源极线、内部写入数据线和总源极线的电阻值的关系与图12所示的结构相同。

在该图37所示的存储单元布局的情况下，由于相变材料元件共用位线，所以可以更加减少存储单元的大小。由于源极线和位线为分别由邻接列的存储单元来进行共用的结构，所以将邻接列的存储单元连接到不同的字线WL1和WL2上。即，将存储单元MC51、MC53和MC55连接到字线WL1上，将存储单元MC52和MC54连接到字线WL2上。

在该图37所示的结构中也可以得到与之前的图12所示的结构相同的效果，进一步，由于可以共用相变材料元件的触点，所以可以进一步减少元件的占有面积。另外，由于相变材料元件可以由邻接单元来进行共用，所以可以在2比特单元之间延伸配置该相变材料元件，可以缓和对于元件加工大小的限制。

图38是概略表示图37所示的存储单元阵列的平面布局的图。在图38中，位线BL1-BL3分别由第2金属布线构成，在这些位线BL1-BL3之间与位线并行地配置源极线SL1和SL2。沿与这些位线BL1-BL3和源极线SL1、SL2交叉的方向配置字线WL1-WL4(字线WL1-WL4分别由多晶硅构成)。

卡环形形状的激活区域AR，即具有关于源极线触点CNTS点对称地进行配置且对应于分别不同的位线来进行配置的矩形部的激活区域AR，对应于2比特的存储单元沿行和列方向上重复进行配置。在沿该卡环形形状的激活区域AR的行方向延伸的部分中，激活区域通过源极线触点CNTS与对应的源极线SL1或SL2相连。在关于激活区域AR的源极触点点对称的位置上形成对于1比特的存储单元的相变材料元件PCE。相变材料元件PCE经位线触点CNTB分别连接到对应的位线。对于2比特的邻接存储单元来公共设置共用位线的存储单元的相变材料元件PCES。将对于2比特的存储单元的相变材料元件PCES分别经触点CNTB1和CNTB2连接到位线BL2。该相变材料元件PCES仅仅通过沿行方向扩展对于1比特的存储单元的相变材料元件PCE来形成。

图38中，为了简化附图，表示为相变材料元件PCE对1比特的存储单元来进行配置，但是各相变材料元件PCE在扩展后与邻接列的存储单元进行共用。

激活区域AR在列方向(位线延伸方向)上相隔一条字线来进行配置，且在行方向中按各列进行配置。因此，扩展相变材料元件PCE，使其与通过邻接字线选择的存储单元共用。

位线BL在字线延伸方向上，具有与对于2比特的存储单元的相变材料元件的长度相同程度的宽度。作为一例，在字线WL2和WL3之间，沿行方向对齐排列地配置在2比特的存储单元上共用的相变材料元件。在各行中，配置通过2比特的存储单元共用的相变材料元件。

在图38所示的布局中，具体地，存储单元M1和M2共用源极线触点CNTS并连接到源极线SL1。存储单元M1和M2分别通过字线WL1和WL2来进行选择。存储单元M3和M4同样共用源极线触点CNTS而连接到源极线SL2。存储单元M1经位线触点将该相变材料元件连接到位线BL1。存储单元M2经位线触点CNTB1将该相变材料元件连接到位线BL2。存储单元M3经位线触点同样连接到位线BL2。存储单元M4中相变材料元件经位线触点连接到位线BL3。

存储单元M5与存储单元M6共用源极线触点CNTS，并连接到源极线SL1，并分别经位线触点CNTB将相变材料元件PCE连接到位线BL1和BL2。存储单元M7和M8共用源极线触点并连接到源极线SL2，另外，分别经位线触点连接到位线BL2和BL3。

在该图38所示的布局的情况下，仅形成相变材料元件的相变层沿行方向延伸并通过邻接列的存储单元进行共用，并经各个触点CNTB1和CNTB2连接到分别不同的激活区域AR上，在这些触点附近区域中形成相变材料元件。因此，在将相变材料元件连接到同一位线的情况下，也可对应于各相变材料元件分别设置位线触点。但是，源极线触点可以在邻接存储单元之间进行共用，从而可以减少存储单元面积。在相变材料元件PCES中，相对相变材料元件来设置上部电极，该上部电极经触点连接到位线。因此，也可在2比特的单元之间共用对于对该2比特的存储单元的相变材料元件的上部电极的触点。即，触点CNTB1和CNTB2也可使用在相变材料元件PCES的行方向的中央区域部上设置一个的结构。

如上所述，根据本发明的实施方式2，由邻接存储单元至少共用源极线，可以由邻接存储单元共用源极线触点，从而可以减少存储单元面积。

另外，上述结构不仅可以适用于数据写入路径(流过写入电流的路径)，还可对流过读出电流的读出电流路径适用。

【实施方式3】

图39是概略表示基于本发明实施方式3的非易失性半导体存储装置的主要部分结构的图。图39中，非易失性半导体存储装置与实施方式1相同，包含：存储单元MC排列成行列状的存储单元阵列1、根据地址信号将对应于存储单元阵列1的选择行的字线向选择状态驱动的行选择电路2、根据地址信号(未图示)来生成对于存储单元阵列1的选择列的列选择信号且根据列选择信号将选择列连接到写入数据线WDB的列选择电路3、以及在数据写入时包含将写入电流供给写入数据线WDB的可变电流源4W的写入/读出电路4。

在存储单元阵列1中，对应于存储单元MC的各列来配置位线BL，另外，对应于存储单元MC的各行来配置字线WL。在该实施方式3中，源极线SL与字线WL平行，即沿与位线BL正交的方向来进行配置。存储单元MC包含：具有相变材料元件的可变电阻元件、以及根据字线WL上的信号在位线BL和源极线SL之间形成电流路径的存取晶体管。

可变电流源4W和总源极线GSLa的接地结点的位置关系与之前的实施方式1的情况相同。

在该图39所示的非易失性半导体存储装置中，字线WL与写入数据线WDB平行地进行配置，另外，源极线SL也与写入数据线WDB平行地进行配置。位线BL与总源极线GSLa平行地进行配置。使源极线SL的每单位长度的电阻值与写入数据线WDB的每单位长度的电阻值相等，另外，使位线BL的每单位长度的电阻值与总源极线GSLa的每单位长度的电阻值相等。这时，与之前的实施方式1相同，可以使写入电流路径的除存储单元以外的总电阻值相同，而与存储单元阵列1内的选择存储单元的位置无关。

图40是概略表示本发明实施方式3的写入电流流过的路径的图。图40中，来自可变电流源4W的写入电流I从写入数据线WDB经位线BL流入存储单元MC。向存储单元MC流入的写入电流I从源极线SL向总源极线GSL放电，并最终向接地结点(接地焊盘)放出。位线BL和总源极线GSL的每单位长度的电阻值相同，另外，位线BL和GSL相互平行地进行排列。因此，总电阻RB+RG恒定，而与存储单元MC的选择行的位置无关。同样，源极线SL和写入数据线WDB的每单位长度的电阻值相同，沿与位线BL正交的方向平行地配置源极线SL和写入数据线WDB。因此，写入数据线WDB上的电阻RW和从源极线SL的存储单元MC到总源极线GSL的电阻RS的总电阻RW+RS也恒定，而与存储单元MC的选择列位置无关。因此，可以使总电阻RW+RB+RS+RG为恒定值，而与存储单元MC的存储单元阵列1内的选择位置无关。

与之前的实施方式1相同，通过将总电阻RW+RB和RS+RG分别设定为0.5KΩ以下，即使在3V左右的电源电压下，也可以从可变电流源4W向存储单元MC供给1mA左右的电流来进行写入。

作为图40所示的写入数据线WDB、位线BL、源极线SL和总源极线GSL的布线布局，可以使用图6所示的布线布局，沿与位线BL正交的方向来配置源极线SL，另外，与位线BL平行地配置总源极线GSL。进一步，在图6所示的布局中，使源极线SL和总源极线GSL的布局沿逆时针方向旋转90度。进一步，在旋转后，通过根据存储单元阵列1的长度来调整源极线SL和总源极线GSL的长度，从而容易实现布线布局。

如上所述，根据本发明的实施方式3，与位线平行地配置总源极线，沿与位线和总源极线正交的方向来配置源极线和写入数据线，使位线和总源极线的每单位长度的电阻值相等，另外，使写入数据线和源极线的每单位长度的电阻值相等，可以使写入电流路径的除存储单元之外的电阻值恒定，而与存储单元在阵列内的选择位置无关，可以减少写入电流对于选择存储单元在阵列内位置的依赖性。

另外，通过将写入电流源到存储单元的路径的总电阻和存储单元到接地结点的总电阻分别设置为500Ω以下，从而即使在可变电流源的电源电压低的状态下，也可将足够大小的写入电流供给存储单元。

【实施方式4】

源极线在与位线平行地进行配置的情况下和与位线正交地进行配置的情况的任一种中，都可以通过邻接列的存储单元来共用相变材料元件(在与邻接存储单元之间共用位线触点)。下面，在本实施方式4中，说明用2比特的邻接存储单元来共用相变材料元件的情况下的存储单元的结构。

(共用结构1)

图41是概略表示基于本发明实施方式4的相变存储单元的剖面结构的图。相变材料元件PCE通过2比特的存储单元来进行共用，并经触点连接到位线BL。该相变材料元件PCE具有根据存储数据来产生相变的GST膜、以及GST膜与触点之间的上部电极。加热层在图41中没有明确表示。

在基板区域20表面上分别相隔间隔来形成杂质区域22a-22d。杂质区域22b和22c分别经不同的触点耦合到相变材料元件PCE。杂质区域22a和22b分别连接到不同的源极线SLj和SLk上。在杂质区域22a和22b之间的基板区域20表面上经未图示的栅极绝缘膜来形成字线WL1，在杂质区域22c和22b之间的基板区域20表面上经未图示的栅极绝缘膜来形成字线WL2。

在该图41所示的存储单元结构中，在字线WL1和WL2各自的选择时，在相变材料元件PCE中，在对应的电阻性电极(包含加热层)附近通过发热产生相变。该变化是局部的相变，即使在相变材料元件PCE由2比特存储单元共用的情况下，也分别可以各自在各存储单元中实现对应于存储数据的电阻值(晶相)。

如图41所示，在共用相变材料元件PCE的情况下，将各存储单元连接到不同的源极线SLj和SLk上。这时，可以根据源极线的配置方向来考虑存取晶体管的连接形态。

图42A是源极线和位线平行排列的情况下的存储单元的配置中的电学等效电路图。图42A中，存储单元MCc和MCd的相变材料元件经共用的触点耦合到位线BL1上。将存储单元MCc和MCd各自的存取晶体管连接到源极线SL1和SL2。存储单元MCc中，其存取晶体管AT连接到字线WL2上，存储单元MCd的存取晶体管AT连接到字线WL1上。

在字线WL1和WL2的选择时，对不同的源极线形成电流路径，在相变材料元件PCE中，在位线和对应的存取晶体管之间的区域中根据存储数据有选择地产生相变。

图42B是表示源极线和位线正交排列的情况下的存储单元的配置中的电学等效电路的图。将存储单元MCe和MCf的相变材料元件PCE公共连接到位线BL1。存储单元MCe的存取晶体管AT通过字线WL1变为选择状态，将对应的相变材料元件PCE连接到源极线SL1。存储单元MCf通过字线WL2将存取晶体管AT驱动到选择状态，将对应的相变材料元件PCE连接到源极线SL2。由此，可以将写入电流供给存储单元MCe或MCf从而进行数据的写入，而不会产生选择存储单元中的写入电流的竞争或产生干扰。

如图42A和图42B所示，位线BL(BL1)和相变材料元件PCE之间的触点是一个，可以将对2比特的存储单元的位线触点减少为1个，另外源极触点对2比特的存储单元也是一个，可以减少存储单元大小。

(共有结构2)

图43是概略表示基于本发明实施方式4的存储单元的第2结构的图。图43中，在基板区域20表面上相隔间隔来形成杂质区域22e-22h。将杂质区域22e和22h分别连接到位线BLj和BLk。将杂质区域22f和22g经触点和下部电极(电阻性电极)连接到相变材料元件PCE。相变材料元件PCE包含GST膜和上部电极，经共用的触点连接到源极线SL。在杂质区域22e和22f之间的基板区域20表面上形成字线WL1，在杂质区域22g和22h之间的基板区域20表面上形成字线WL2。

在将2比特的存储单元的相变材料元件PCE公共连接到源极线SL的情况下，也可经可变电流源向源极线SL供给写入电流。这时，将位线维持为接地电压电平。通过在源极线SL和位线BL上分别配置列选择门，可以经源极线向选择存储单元供给来自可变电流源的写入电流。但是，与之前的实施方式1和3相同，也可使用经位线供给写入电流、此外将源极线SL连接到总源极线的结构。

图44A是表示源极线SL与位线BL平行排列的情况下的图43所示的存储单元的电学等效电路的图。将存储单元MCg和MCh的存取晶体管连接到位线BL1和BL2，将存储单元MCg和MCh的相变材料元件PCE公共连接到源极线SL1。另外，图44A中，为了具体表示存储单元MCg和MCh各自的相变区域，各存储单元表示为由不同的相变材料元件构成。

存储单元MCg和MCh分别在字线WL2和WL1的选择时，将该相变材料元件PCE分别连接到位线BL1和BL2。

图44B是表示位线BL和源极线SL沿正交的方向排列的情况下的图43所示的存储单元的电学等效电路的图。将存储单元MCi和MCj的相变材料元件PCE公共连接到源极线SL1。存储单元MCi和MCj分别在字线WL2和WL1的选择时，将对应的相变材料元件分别连接到位线BL1和BL2。

在该图44A和图44B的任一结构中，相变材料元件PCE对2比特的存储单元经一个触点连接到相同的源极线SL(SL1)，可以减少存储单元的触点数目，由此，可以减少存储单元大小。

在图44A和图44B所示的结构中，通过将可变电流源连接到总源极线，并经列选择电路将位线连接到写入数据线，将该写入数据线与接地结点相连，从而也可以进行数据的写入。

(共用结构3)

图45是概略表示基于本发明实施方式4的第3的共用结构的存储单元的剖面结构的图。图45中，在基板区域20表面上相隔间隔来形成杂质区域22i、22j和22k。在杂质区域22i和22j之间的基板区域20表面上配设字线WL1，在杂质区域22j和22k之间的基板区域20表面上配设字线WL2。杂质区域22i和22k分别经各自设置的触点耦合到相变材料元件PCE。该相变材料膜PCE包含通过可变电阻元件作用的GST膜和触点形成用的上部电极。该相变材料元件PCE经公共的触点连接到位线BL。杂质区域22j耦合到公共的源极线SLj。

图46A是表示图45所示的存储单元结构的与源极线并行配置位线的情况下的电学等效电路的图。图46A中，表示4个存储单元MCk、MCl、MCm和MCn。存储单元MCk和MCl中相变材料元件公共耦合到位线BL1，存取晶体管公共耦合到源极线SL1。存储单元MCk和MCl分别连接到字线WL1和WL2。

同样，存储单元MCm和MCn中相变材料元件公共连接到位线BL2，存取晶体管公共连接到源极线SL2。存储单元MCm和MCn分别通过字线WL1和WL2来进行选择。与位线BL1和BL2平行地配设源极线SL1和SL2。

因此，对2比特的存储单元，对位线仅形成一个触点和对源极线仅形成一个触点，可以减少存储单元的占有面积。

图46A中，通过使存储单MCk和MCl的布局和存储单MCm和MCn的布局关于源极线为镜像对象，存储单元MCk与MCl和存储单元MCm与MCn可以为共用源极线的结构(禁止位线的同时选择)。但是，如图46A所示，通过每2比特的存储单元，分别设置源极线SL(SL1、SL2)，在各源极线中，仅连接了选择存储单元，可以防止产生写入干扰或读出干扰的问题。

图46B是表示该图45所示的存储单元结构的电学等效电路的其他结构的图。在该图46B所示的结构中，沿与位线BL1和BL2正交的方向来配置源极线SL1。存储单元MCk、MCl、MCm和MCn各自的存取晶体管公共地连接到源极线SL1。存储单元MCk和MCl经公共的触点孔将该相变材料元件连接到位线BL1，存储单元MCm和MCn经公共的触点将对应的相变材料元件连接到位线BL2。

在图46B所示的结构中，沿与位线BL1和BL2正交的方向来配设源极线SL1，将多个选择存储单元同时连接到源极线SL1。但是，对于存储单元大小来说，位线触点和源极线触点分别为每2比特单元为一个，可以减少存储单元大小。

(共用结构4)

图47是概略表示基于本发明实施方式4的存储单元的第4剖面结构的图。在该图47所示的存储单元的剖面结构中，除将相变材料元件PCE经共用的触点连接到源极线SL，且在基板区域20表面上形成的杂质区域22g代替连接到源极线而连接到位线BLg的方面之外，与图45所示的存储单元的剖面结构均相同。因此，在图48所示的剖面结构中，对与图45所示的结构对应的部分添加同一参考符号，并省略其详细说明。

因此，对应于图48所示的存储单元的剖面结构的电学等效电路为在图46A和46B所示的电学等效电路中调换了位线和源极线的结构。即，如图48A所示，在源极线和位线平行的情况下，存储单元MCk和MCl的相变材料元件经公共的触点连接到源极线SL1，另外，这些存取晶体管经公共的触点连接到位线BL1。存储单元MCm和MCn同样，相变材料元件经公共的触点连接到源极线SL2，各个存取晶体管经公共的触点连接到位线BL2。

另一方面，在源极线和位线正交配置的情况下，如图48B所示，将存储单元MCk、MCl、MCm和MCn的存取晶体管公共连接到位线BL1。将存储单元MCk和MCl的相变材料元件公共连接到源极线SL1，将存储单元MCm和MCn的相变材料元件公共连接到源极线SL2。

因此，在该图47所示的结构中，对2比特存储单元，对于源极线的触点为一个，对于位线的触点为一个，可以减少存储单元大小。

(共用结构5)

图49是概略表示本发明实施方式4的第5共用结构的存储单元的平面布局的图。图49中，在位线BL1-BL3之间且与这些平行地配置源极线SL1和SL2。沿与这些位线BL1-BL3和源极线SL1、SL2正交的方向来配设字线WL1和WL2。分别配置形成为具有与源极线SL1和SL2平行的长轴的矩形形状的相变材料元件PCES1和PCES2，使其与字线WL1和WL2交叉。相变材料元件PCES1和PCES2分别经源极线触点CNTS连接到对应的源极线SL1和SL2。

在基板表面上形成形成了晶体管的激活区域AR1-AR3。这些激活区域AR1-AR3分别具有包含下述区域的卡环形形状，即：与位线平行且与各字线WL1和WL2交叉的区域、以及沿行方向延伸且与其他列上设置的相变材料元件耦合的区域。激活区域AR1经触点CNTA电连接到相变材料元件PCES1，另外，经位线触点CNTB连接到位线BL1。激活区域AR2经在其中央部形成的位线触点CNTB连接到位线BL2，经关于该位线触点CNTB处于点对称的位置的触点CNTA，分别连接到相变材料元件PCES1和PCES2。

激活区域AR3经位线触点CNTB连接到位线BL3，并经在字线WL2的外部区域上形成的触点电连接到相变材料元件PCES2。沿行和列方向来重复配置该图27所示的布局。

将触点CNTA配设在字线WL1和WL2的外部，将触点CNTB和CNTS形成在字线WL1和WL2之间的区域上。

在激活区域AR2中，在选择了字线WL1的情况下，通过相变材料元件PCES2，将源极线SL2经位线触点CNTB连接到位线BL2。在字线WL2的选择时，在激活区域AR2中，相变材料元件PCES1经触点CNTA和CNTB连接到位线BL2，在选择时，形成在源极线SL1和位线BL2之间流过电流的路径。

图50是概略表示沿图49所示的源极线SL(SL1或SL2)的剖面结构的图。相变材料元件PCES(PCES1或PCES2)经触点CNTS连接到源极线SL，另外，经分别设置的触点CNTB电连接到在基板区域20表面形成的杂质区域22i和22k。在这些触点CNTB之间的区域上配设字线WL1和WL2。在字线WL1的选择时，杂质区域22i经在其他区域上设置的杂质区域连接到位线，在字线WL2选择时，将杂质区域22k连接到其他的位线。

图51是表示这些图49和图50所示的存储单元的配置的电学等效电路的图。图51中，沿行方向对齐排列地配置存储单元MCp-MCs。存储单元MCp和MCq中，各个存取晶体管公共连接到位线BL1，且通过字线WL1和WL2驱动到选择状态。存储单元MCq和MCr中各个相变材料元件PCES公共连接到源极线SL2。存储单元MCr和MCs中，各个存取晶体管公共连接到位线BL2且通过字线WL1和WL2来分别驱动到选择状态。

如图51所示，在行方向中，存取晶体管经公共的触点连接到位线，另外，将相变材料元件连接到公共的源极线。共用源极线或位线的存储单元通过不同的字线驱动到选择状态。通过避免将共用位线或源极线的存储单元同时驱动到选择状态，从而防止了写入电流供给时的写入电流向非选择存储单元流入而产生写入干扰。

(共用结构6)

图52是表示第6共用结构的存储单元配置的电学等效电路的图。图52所示的结构中，与图51所示的电学等效电路交换了位线和源极线的位置。即，将邻接列存储单元的存取晶体管公共连接到源极线SL1和SL2，将邻接列的存储单元的相变材料元件公共连接到位线BL2和BL3。在该图52所示的电学等效电路的结构的情况下，在图49和图50所示的平面布局和剖面结构中，交换了位线和源极线的位置。因此，在该图52所示的结构中，在与字线WL1和WL2平行地配设位线BL(BL1-BL3)和源极线SL(SL1，SL2)的情况下，将共用位线或源极线的存储单元连接到不同的字线，可以防止数据写入时的写入干扰，并且可以减少存储单元的大小。

另外，在将源极线SL电连接到相变材料元件的情况下，也可向源极线SL供给写入电流，位线经内部写入数据线耦合到接地结点。这时，设置选择源极线SL用的源极线开关，从而经源极线选择开关从写入电流供给源向对应于选择列的源极线供给写入电流。

如上所述，根据本发明的实施方式4，在邻接存储单元中，共用相变材料元件，并经公共的触点连接到源极线或位线，从而可以进一步减少存储单元的大小。

另外，通过配置字线，使得在源极线或位线上共用的存储单元不被同时选择，从而在将源极线与位线并行配置的情况下，与源极线相连的选择存储单元是一个，可以抑制源极线电位的改变，可以进行正确的数据的写入/读出，另外还可可靠地消除写入干扰的问题。

另外，在上述说明中，说明了数据写入，但是在数据读出时也可使用位线和源极线，通过利用将邻接单元连接到不同的字线或仅将一个选择存储单元连接到源极线的结构，可以防止在非选择存储单元中流过读出电流，从而可以防止产生读出干扰的问题。

【实施方式5】

图53是概略表示与基于本发明实施方式5的非易失性半导体存储装置的数据读出有关的部分结构的图。

参考图53，在存储单元阵列1中，包含相变材料元件来作为存储元件的存储单元排列成行列状。包含存储单元的相变材料元件的存储部在图53中表示为可变电阻元件。

对应于存储单元MC的各列来配置位线BL(BL1、BL2、...)，对应于存储单元的各行来配设字线WL。在存储单元阵列1中，与字线WL平行地来配设源极线SL，将在源极线SL上公共设置的存储单元MC连接到公共的字线WL。将源极线SL连接到总源极线GSL。沿与字线WL平行的方向来配置总源极线GSL。该总源极线GSL和源极线SL的配置也可与实施方式1中所示的相同。

存储单元阵列1的选择存储单元经列选择电路3耦合到读出数据总线RDB(或内部数据总线IDB)上。读出数据总线RDB耦合到包含于写入/读出电路4中的读出放大器(S/A)4S上。

在存储单元阵列1中，通过列选择电路3来并行选择多个比特的存储单元，并连接到多比特宽度的读出数据总线RDB(内部数据总线IDB)上。在读出放大器4S中，对应于读出数据总线RDB的比特宽度来设置多比特宽度的读出放大器电路S/A(S/A1，S/A2)。该读出放大器电路S/A具有分别对应于数据比特来进行电流限制的功能。

读出放大器4S将来自参考电流产生电路40的参考电流与在读出数据线RDB上流过的电流比较而生成内部读出数据。参考电流产生电路40包含分别对应于读出放大器S/A1和S/A2生成参考电流RDB(ref)的参考电流源(Iref源)41a和41b。参考电流源41a和41b分别驱动的参考电流Iref是高电阻状态的存储单元驱动的电流和低电阻状态的存储单元驱动的电流的中间值。

通过在读出放大器4S上设置对每个比特的电流限制功能，得到下面的优点。即，在连接到共用源极线SL的存储单元中，在经电阻值小的存储单元流过大的读出电流的情况下，与共用源极线SL相连的其他存储单元的放电电流受到影响，产生不能高速进行数据的读出和减少了读出裕量等的问题。通过在读出放大器4S中按各比特设置电流限制功能，从而即使在存在由制造偏差等的参数改变引起的电阻值的偏差造成的、具有比规定值小的电阻值的低电阻值状态的存储单元的情况下，也可设定经该存储单元流过的电流的上限值，可以防止因过剩电流，其他存储单元的读出电流受到影响，从而实现读出裕量的改善和读出速度的高速化。

图54是表示在该读出放大器4S上设置的一个读出放大器电路S/A的结构的图。在该图54中，读出放大器电路S/A包含：连接到电源结点和结点ND10之间且在该栅极上接收读出放大器激活信号/SE的P沟道MOS晶体管(绝缘栅型场效应晶体管)PT10、连接在结点ND10和结点ND11之间且将其栅极连接到结点ND11的P沟道MOS晶体管PT11、连接在电源结点和结点ND10之间且将栅极连接到结点ND11的P沟道MOS晶体管P12、连接在电源结点和结点ND13之间且将其栅极连接到结点ND11的P沟道MOS晶体管PT13、连接在电源结点和结点ND14之间且将其栅极连接到结点ND16的P沟道MOS晶体管PT14、连接在电源结点和结点ND15之间且将其栅极连接到结点ND16的P沟道MOS晶体管PT15、以及连接在结点ND10和结点ND16之间且将其栅极连接到结点ND16的P沟道MOS晶体管PT16。

将参考数据线RDB(ref)i耦合到对应的参考电流源41(Iref源41a、41b)。

在读出放大器电路S/A的激活时，MOS晶体管PT11和PT12构成以MOS晶体管PT11为主的电流镜电路，另外，MOS晶体管PT15和PT16构成以MOS晶体管PT16为主的电流镜电路。因此，在读出放大器电路S/A的激活时，与在MOS晶体管PT11和PT16中分别流过的电流对应大小的电流分别在MOS晶体管PT12和PT15中流过。

读出放大器电路S/A进一步包含：连接在结点ND11和读出数据线RDBi之间且在其栅极上接收基准电压Vref的N沟道MOS晶体管NT10、连接在结点ND12和结点ND17之间且将其栅极连接到结点ND12的N沟道MOS晶体管NT11、连接在结点ND14和结点ND17之间且将其栅极连接到结点ND12的N沟道MOS晶体管NT12、连接在结点ND13和结点ND17之间且将其栅极连接到结点ND15的N沟道MOS晶体管NT13、连接在结点ND15和结点ND17之间且将其栅极连接到结点ND15的N沟道MOS晶体管NT14、连接在结点ND16和参考数据线RDB(ref)i之间且在其栅极上接收基准电压Vref的N沟道MOS晶体管NT15、以及连接在结点ND17和接地结点之间且在其栅极上接收接收读出放大器激活信号SE的N沟道MOS晶体管NT16。

在读出放大器电路S/A的激活时，MOS晶体管NT11和NT12构成电流镜电路，另外，MOS晶体管NT13和NT14构成电流镜电路。因此，在这些MOS晶体管NT11-NT14为相同大小的情况下，在MOS晶体管NT12和NT13中分别流过与经MOS晶体管NT11和NT14流过的电流相同大小的电流。

读出放大器电路S/A进一步包含：差分放大电路(预放大器)AMP，其响应于预放大激活信号PAE进行激活，在激活时，差分放大来自结点ND13和ND14的读出信号Sout和/Sout，并生成内部读出数据DO。

在该图54所示的读出放大器电路S/A中，通过基准电压Vref来决定分别向数据线RDBi和RDB(ref)i供给电流的MOS晶体管NT10和NT15的驱动电流量。

通过图53所示的参考电流源(Iref源)41(41a、41b)的驱动电流来决定在参考数据线RDB(ref)i中进行驱动的参考电流。

在读出放大器电路S/A的非激活时，MOS晶体管PT10和NT16均为截止状态，截止了读出动作电流流过的路径，读出放大器电路S/A处于非激活状态。

在激活了读出放大器电路S/A时，将读出放大器激活信号/SE和SE分别驱动为L电平和H电平，MOS晶体管PT10和NT16均为导通状态。由此，结点ND10变为电源电VCC，并将结点ND17驱动为接地电压电平。在存储单元阵列中进行存储单元的选择动作，读出数据线RDBi经在列选择电路中包含的列选择门耦合到选择列的位线上。

在读出动作时，经MOS晶体管PT11和NT10，经读出数据线RDBi向选择列的位线供给读出电流。通过MOS晶体管NT10的基准电压Vref来限制向读出数据线RDBi供给的电流的上限值。同样，在参考数据线RDB(ref)i中，也通过MOS晶体管PT16和NT15来供给电流，从而对参考电流进行放电。通过MOS晶体管NT15来限制参考电流的上限值。

在选择存储单元为低电阻状态的情况下，在读出数据线RDBi中流过的电流比在参考数据线RDB(ref)中流过的电流大，经MOS晶体管PT11流过的电流比经MOS晶体管PT16流过的电流大。由此，经MOS晶体管PT12流过的电流比经MOS晶体管PT15流过的电流大。这里，在下面的说明中，为了简化说明，设P沟道MOS晶体管PT11-PT16的大小中沟道宽度W与沟道长度L的比(W/L)相同，另外，设N沟道MOS晶体管NT11-NT14的大小也相同。

经MOS晶体管PT12流过的电流，经结点ND12供给MOS晶体管NT11。这里，向MOS晶体管NT14供给来自MOS晶体管PT15的电流。MOS晶体管NT12可以驱动与MOS晶体管NT11的驱动电流相同大小的电流。MOS晶体管NT13也可以驱动与在MOS晶体管NT14中流过的电流相同大小的电流。MOS晶体管PT12和PT13将其栅极公共耦合到结点ND11，因此，MOS晶体管PT13驱动与MOS晶体管PT11相同大小的电流，另外，MOS晶体管PT14驱动与MOS晶体管PT15和PT16相同大小的电流。

现在，由于选择存储单元为低电阻状态，所以经MOS晶体管PT13流过的电流比经MOS晶体管PT14流过的电流大。另一方面，MOS晶体管NT12可以驱动比MOS晶体管NT13大的电流，因此，结点ND14的电位电平高速降低。另一方面，由于MOS晶体管PT13的驱动电流比MOS晶体管NT13的放电电流大，所以结点ND13的电位几乎不降低。

若充分扩大结点ND13和ND14的互补信号Sout和/Sout的电位差，则通过激活预放大激活信号PAE，并在差分放大器AMP中差分放大其互补信号Sout和/Sout，就生成内部读出数据DO。

在选择存储单元为高电阻状态的情况下，在读出数据线RDBi中流过的电流比在参考数据线RDB(ref)i中流过的电流小。因此，与上述的动作相反，结点ND14的电位电平比结点ND13的电位电平低，来自差分放大器AMP的内部读出数据DO与低电阻状态的存储单元数据读出时为相反逻辑值的数据。

通过利用该读出放大器电路S/A，可以将读出电流(存储单元电流)和参考电流的差高速转换为电压差来生成内部读出数据。另外，向MOS晶体管NT10提供基准电压Vref，来限制其电流驱动力。若高电阻状态的存储单元的位线电位升高，则认为通过读出电流，在存储单元中流过电流，产生相变，从而高电阻状态变为低电阻状态。通过对该读出电流设置上限值，即使存储单元为高电阻状态，也可限制对应的位线电位升高，由此，可以防止产生存储单元的相变材料元件的相变。由此，可以避免通过读出电流，存储单元的电阻状态变化而改变了存储数据的所谓读出干扰的问题。另外，还消除了下面的问题。

对各选择存储单元设置图54所示的读出放大器电路S/A，在并行进行多比特的数据读出的情况下，将多个存储单元MC并列连接到共用源极线SL上。即使一个存储单元因制造参数的偏差等，其电阻值减小，驱动电流变大，也可通过MOS晶体管NT10来限制该驱动电流的上限。由此，可以抑制共用源极线SL的电位升高，另外，可以防止限制了其他选择存储单元的读出电流等的负面影响，可以避免读出裕量损失这样的问题。

如上所述，根据本发明的实施方式5，在并行读出多比特的数据且将选择存储单元公共连接到同一源极线的情况下，在对各位线设置的读出放大器电路上设置电流限制功能，可以防止在共用源极线上流入大电流，可以实现高速的正确读出。

【实施方式6】

图55是概略表示基于本发明实施方式6的非易失性半导体存储装置的主要部分结构的图。在图55所示的结构中，存储单元阵列1中，存储单元MC排列成行列状。对应于各存储单元行来配设字线WL，对应于各存储单元列来配设位线BL(BL1...BLn)。图55中，代表性地表示出对应于字线WL和位线BL1的交叉部配置的存储单元MC。该存储单元MC将存取晶体管耦合到源极线SL，将包含相变材料元件的可变电阻元件连接到位线BL1。作为存储单元阵列1中的源极线SL的配设方向和存储单元MC的结构，能应用之前的实施方式1到4所示的结构的任意一个。

列选择电路3包含：写入列选择门WG1-WGn，分别对应于位线BL1-BLn来进行设置，并根据写入列选择信号WCSL1-WCSLn来有选择地导通，在导通时，将对应的位线BL1-BLn连接到写入数据线WDBL；以及读出列选择门RG1-RGn，分别响应于读出列选择信号RCSL1-RCSLn来有选择地导通，在导通时，将对应的位线BL1-BLn连接到读出数据线RDB。写入列选择门WG1-WGn各自的沟道宽度Ww比读出列选择门RG1-RGn的沟道宽度Wr大。

将写入数据线WDBL耦合到写入/读出电路4中包含的可变电流源4W上，将读出数据线RDBL耦合到写入/读出电路4中包含的读出放大器电路S/A上。

如图55所示，分别设置写入数据线WDBL和读出数据线RDBL。不将可变电流源4W连接到读出数据线RDBL上，另外，也不连接写入列选择门WG1-WGn。因此，在数据读出时，可以向读出数据线RDBL供给读出电流，而不受这些写入系统的寄生电容的影响，并可以高速地使读出电流变化，从而实现高速读出。

另外，通过使写入列选择门WG1-WGn的沟道宽度Ww充分大，可以具有充分的裕量地流过来自可变电流源4W的大的写入电流，可以高速进行数据的写入。

另外，在读出列选择门RG1-RGn的沟道宽度Wr小的情况下，在读出电流为低电阻状态的存储单元中流过时，可以抑制流过大的读出电流。

另外，图55中，表示了进行1比特数据的写入/读出的结构。但是，对于对多比特的数据并行进行写入/读出的结构，也可以适用该图55所示的结构，对于各比特来分别设置写入数据线WDBL和读出数据线RDBL。

如上所述，根据本发明的实施方式6，通过分别设置写入数据线和读出数据线，还分别设置写入列选择门和读出列选择门，可以充分地高速供给大的写入电流，另外，可以使读出电流高速变化，而不会受到写入列选择门的寄生电容的影响，实现了高速读出。

【实施方式7】

图56是概略表示基于本发明实施方式7的非易失性半导体存储装置的主要部分结构的图。图56中，将存储单元阵列分割为2个存储器子阵列1U和1L。在存储器子阵列1U和1L中，分别配设位线BL1-BLn。对于存储器子阵列1U，沿与位线交叉的方向来设置读出数据线RDBL1和RDBL2，另外，对于存储器子阵列1L，沿与位线BL交叉的方向来配置读出数据线RDBL3和RDBL4。在这些读出数据线RDBL1-RDBL4上分别设置读出放大器电路S/A1-S/A4。

另一方面，写入数据线WDBL沿与位线交叉的方向公共设置在存储器子阵列1U和1L上。写入数据线WDBL在其一端中耦合到可变电流源4W。在存储器子阵列1U中，对位线BL1-BLn设置了：写入列选择门UWG1-UWGn，响应于写入列选择信号UWCSL1-UWCSLn来有选择地导通，导通时，将对应的位线BL1-BLn连接到写入数据线WDBL；以及读出列选择门URG1-URGn，在数据读出时，将选择列的位线耦合到读出数据线RDBL1和RDBL2。

在读出列选择门URG1-URGn中，向邻接位线供给公共的读出列选择信号URCSL。图34中，向读出列选择门URG1和URG2公共提供读出列选择信号URCSL1，将位线BL1和BL2在选择时分别耦合到读出数据线RDBL1和RDBL2。向在位线BLn上设置的读出列选择门URGn提供读出列选择信号URCSLk，在选择时，将位线BLn耦合到读出数据线RDBL2。这里，n＝2·k。

在存储器子阵列1L中，设置了：写入列选择门LWG1-LWGn，分别对应于位线BL1-BLn，响应于写入列选择信号LWCSL1-LWCSLn来进行导通，并在导通时，将对应的位线BL1-BLn耦合到写入数据线WDBL；以及读出列选择门LRG1-LRGn，在数据读出时，将选择列耦合到读出数据线RDBL3和RDBL4。

将读出列选择信号LRCSL-LRCSLk分别公共提供给对邻接位线设置的读出列选择门，将所选择出的位线的对分别耦合到内部读出数据线RDBL3和RDBL4上。图56中，对读出列选择门LRG1和LRG2公共提供读出列选择信号LRCSL1，在选择时，将位线BL1和BL2耦合到读出数据线RDBL3和RDBL4上。另外，读出列选择门LRGn响应于读出列选择信号LRCSLk来有选择地导通，在导通时，将位线BLn耦合到读出数据线RDBL4。

从由读出放大器电路S/A1-S/A4按4比特并行或按2比特并行读出的数据中，进一步通过未图示的译码电路，选择1比特数据并生成读出数据。

在该图56所示的数据线结构的情况下，对于对写入数据的选择存储单元数目(对1比特数据同时进行选择的存储单元的数目)和对读出数据的选择存储单元的数目，通过使读出数据的选择存储单元数目多，可以使分别连接到读出数据线RDBL1-RDBL4的读出列选择门的数目比写入列选择门的情况减少，从而可以减少读出数据线RDBL1-RDBL4的浮置电容量，可以更高速地进行数据的读出。

另外，对于该读出数据线，通过对应于各存储器子阵列1U和1L为分割构造，减少了布线长度，进而可以减少这些读出数据线的浮置电容量，可以实现更高速的存取。

另外，在该图56所示的存储器子阵列1U和1L中，存储单元构造和源极线的配置也可使用之前的实施方式1到4的任一个结构。

如上所述，根据本发明的实施方式7，分别设置内部数据写入的路径(内部数据线和列选择门)和内部数据读出的路径，使读出时同时选择的位线的数目比数据写入时同时选择的位线的数目多，另外，通过将各选择出的位线连接到不同的内部读出数据线上，从而与写入数据线的浮置电容量相比，可以减小读出数据线的浮置电容量，可以实现高速读出。

另外，通过将存储单元阵列分割为子阵列，并对应于各分割子阵列来分割读出数据线，可以更加减少读出数据线的浮置电容量，可以实现高速存取。

另外，对于对数据比特的方式结构(从外部数据每1比特同时在内部选择出的位线中进一步选择1比特的结构)，仅仅将列地址信号比特的预定数目用于对应于方式数(外部数据每1比特同时在内部选择出的位线的数目)的位线的选择，也可为了从同时选择出的比特中选择1比特数据，而使用其余的列地址信号比特。

【实施方式8】

图57是概略表示基于本发明实施方式8的非易失性半导体存储装置的主要部分结构的图。图57中，将存储单元阵列分割为2个存储器阵列1A和1B。在存储器阵列1A和1B中存储单元MC分别排列成行列状，但是图57中，代表性地表示了分别在存储单元阵列1A1和1B1中，按1行2列来排列存储数据的存储单元(正规存储单元)的情况下的存储单元。即，在存储器阵列1A中，将存储单元MCA0和MCA1公共连接到字线WLA，另外，将包含存储单元MCA0和MCA1的相变材料元件的可变电阻元件PTM分别连接到子位线SBLA0和SBLA1。作为存储单元MCA0和MCA1的存取晶体管AT的源极线的配置，也可使用实施方式1和4所示的结构的任一种。即，也可沿与字线平行方向来配设源极线，也可与位线平行来配置源极线。

在存储器阵列1A中，分别与存储单元对齐排列地来设置参考单元RMCA0和RMCA1。沿行方向对齐排列地配置参考单元RMCA(RMCA0、RMCA1)，各个存取晶体管AT连接参考字线RWL。在参考存储单元RMCA0和RMCA1中，2个低电阻状态的可变电阻元件PTM0串联连接在存取晶体管AT和对应的子位线SBLA0或SBLA1之间。

对于子位线SBLA0和SBLA1，分别设置：子位线预充电晶体管BQA0和BQA1，响应于子位线预充电指示信号PRE，将子位线SBLA0和SBLA1预充电为接地电压电平。在存储器阵列1B中也与存储器阵列1A相同，沿行方向来对齐排列地配置存储单元MCB0和MCB1，将各个存取晶体管AT连接到字线WLB上，另外，将各个可变电阻元件PTM连接到对应的子位线SBLB0和SBLB1上。

与这些存储单元MCB0和MCB1对齐排列地在各列上设置参考单元RMCB0和RMCB1。在参考单元RMCB0和RMCB1中，串联连接2个低电阻状态的可变电阻元件(包含相变材料元件)PTM0，将参考字线RWLB公共连接到这些参考单元RMCB0和RMCB1的存取晶体管AT上。

另外，对于子位线SBLB0和SBLB1，设置响应于子位线预充电指示信号PRE并将对应的子位线预充电为接地电压电平的子位线预充电晶体管BQB0和BQB1。

在这些存储器阵列1A和1B之间的区域上配设传送写入/读出电流的内部数据线。即，对存储器阵列1A，设置读出数据线RLIOA0和RLIOA1与写入数据线WLIOA0和WLIOA1，对存储器阵列1B，设置读出数据线RLIOB0和RLIOB1与写入数据线WLIOB0和WLIOB1。

通过在存储器阵列1A和1B上分别设置写入/读出数据线，减少了读出数据线的负担。将写入驱动器WRTDR耦合到写入数据线WLIOA0和WLIOA1、WLIOB0和WLIOB1。该写入驱动器WRTDR包含与图2所示的可变电流源相同的结构，根据内部写入数据DIN0和DIN1来生成写入电流，并将生成的写入电流传送到对选择存储器阵列设置的写入数据线。

在图57所示的结构中，进行2比特的并行写入和2比特的并行读出。在对于存储器阵列1A的列选择电路3A中，对子位线SBLA0设置读出列选择门ARG0和写入列选择门AWG0，对子位线SBLA1设置读出列选择门ARG1和写入列选择门AWG1。根据读出列选择门ARG0、读出列选择信号RCSL0将子位线SBLA0连接到读出数据线RLIOA0，读出列选择门ARG1将基于读出列选择信号RCSL1的子位线SBLA1连接到读出数据线RLIOA1。

写入列选择门AWG0根据写入列选择信号WCSL0，将子位线SBLA0连接到写入数据线WLIOA0，写入列选择门AWG1根据写入列选择信号WCSL1，将子位线SBLA1连接到写入数据线WLIOA1。

在对于存储器阵列1B的列选择电路3B中，对子位线SBLB0设置读出列选择门BRG0和写入列选择门BWG0，对子位线SBLB1设置读出列选择门BRG1和写入列选择门BWG1。读出列选择门BRG0和BRG1分别根据读出列选择信号RCSL0和RCSL1将子位线SBLB0和SBLB1分别耦合到读出数据线RLIOB0和RLIOB1。

写入列选择门BWG0和BWG1分别根据写入列选择信号WCSL0和WCSL1，将子位线SBLB0和SBLB1分别连接到写入数据线WLIOB0和WLIOB1。

将列选择信号公共提供给列选择电路3A和3B，并行选择对应列的子位线。在存储器阵列1A和1B的一个中选择了(正规)存储单元时，在另一存储器阵列中选择参考单元。参考单元RMC(RMCA0、RMCA1、RMCB0、RMCB1)分别通过与存储单元MC(MCA0、MCA1、MCB0、MCB1)相同的制造工艺形成为同一构造/同一结构，具有同一特性。因此，参考单元RMC温度特性与存储单元MC相同，并正确地对存储单元电流生成等效地进行温度补偿的参考电流。

将读出数据线RLIOA0和RLIOA1分别连接到本地数据线LIO0a和LIO1a，将读出数据线LIOB0和LIOB1分别连接到本地数据线LIO0b和LIO1b。在该本地数据线LIO0a和LIO0b的对中，一个传送存储单元读出电流，另一个传送经参考单元流过的参考电流。同样，在本地数据线LIO1a和LIO1b中，向一个流过存储单元电流，向另一个流过参考单元电流。在由这些本地数据线LIO0a和LIO0b构成的本地数据线对LIOP0和由本地数据线LIO1a和LIO1b构成的本地数据线对LIOP1中通过利用参考电流，来实现高速的读出。

作为数据读出系统电路，设置：数据线均衡电路EQ0，根据预充电指示信号LIOPRE将本地数据线LIO0a和LIO0b预充电为预定电位且进行均衡；数据线切换电路ADSW0，根据阵列选择信号BSA、BSB切换本地数据线LIO0和LIO0b与读出输入线SIO0和/SIO0的连接路径；以及读出放大器电路(S/A)SA0，在信号激活时，差分放大读出输入线SIO0和/SIO0上的信号后生成内部读出数据SAOA和/SAOA。

同样，对于本地数据线LIO1a和LIO1b，设置：数据线均衡电路EQ1，根据预充电指示信号LIOPRE将本地数据线LIO1a和LIO1b预充电为预定电位且进行均衡；数据线切换电路ADSW1，根据阵列选择信号BSA、BSB切换本地数据线LIO1a和LIO1b与读出输入线SIO1和/SIO1的连接路径；以及读出放大器电路(S/A)SA1，在激活时，差分放大输入线SIO1和/SIO1上的信号后生成内部读出数据SAOB和/SAOB。

对于读出放大器电路SA0和SA1，为了正确且高速地进行数据的读出，将选择存储单元MC耦合到读出输入线SIO0和SIO1上，将参考单元耦合到互补的读出输入线/SIO0和/SIO1上。对应于选择了存储器阵列1A和1B的任一个，参考单元连接的本地数据线不同。为了将选择存储单元耦合到读出输入线SIO和SIO1上，对读出放大器电路SA0和SA1正确地设置数据线切换电路SWO0和SW1。

读出放大器电路SA0和SA1具有与之前的图32所示的读出放大器电路(S/A)相同的结构，在读出放大器激活信号SE和/SE的激活时，进行激活，从而进行读出动作。基准电压Vref是限制存储单元电流用的基准电压，预放大激活信号PAE是激活输出级的差分放大器(AMP)用的输出控制信号。

对于由相变元件构成的可变电阻元件PTM的电阻变化量，为了使说明简单，设在低电阻状态下为10KΩ，在高电阻状态下为1000KΩ左右。在将参考单元RMC的参考电阻值设置为中间电阻值的情况下，设为500KΩ左右。这时，在参考单元中流过的电流极小，在读出高电阻状态的存储单元的存储数据的情况下，存储单元读出电流变小，参考单元电流和存储单元读出电流的差变小，不能进行正确的读出。

通过电流读出方式来读出数据的情况下的参考电流的最佳点是在高电阻状态和低电阻状态的存储单元中流过的存储单元电流的中间值。例如，在数据读出时，在将子位线SBL的电压设置(预充电)为0.1V的情况下，将低电阻状态的电阻元件设置为10KΩ的情况下，在该低电阻状态的存储单元中流过的电流为10μA(微安)。另一方面，在高电阻状态为1000KΩ的情况下，在该高电阻状态的存储单元中流过的电流为0.1μA。这时，当考虑高电阻状态的存储单元的电阻为无限大，考虑流过的电流实质上是0时，则中间电流为5μA。若位线读出电压为0.1V，则生成该中间电流用的电阻值为20KΩ。因此，在参考单元RMC中，通过串联连接2个低电阻状态的可变电阻元件PTM0，可以实现生成中间电流的电阻值。该低电阻状态的相变材料元件处于结晶化状态，是稳定的状态，处于很难受到读出干扰的状态。因此，在与存储单元的选择次数相比参考单元RMC的选择次数多的情况下，几乎不产生电阻值的变化，可以稳定地供给参考电流。

图58是表示图57所示的非易失性半导体存储装置的列读出时的动作的信号波形图。下面，参考图58来说明该图57所示的非易失性半导体存储装置的数据读出时的动作。另外，图58中，表示与1比特的数据读出有关的部分的信号波形。

在时刻t1之前，非易失性半导体存储装置为待机状态，子位线预充电指示信号PRE为H电平，子位线均衡晶体管BQA0、BQA1、BQB0和BQB1全部为导通状态，子位线SBLA0、SBLA1、SBLB0和SBLB1全部预充电到接地电压电平。另外，在数据线均衡电路EQ0和EQ1中，预充电晶体管处于激活状态，本地数据线LIO0a和LIO0b、LIO1a和LIO1b全部维持为接地电压电平。读出放大器电路SA0和SA1为非激活状态，数据线切换电路ADSW0和ADSW1根据阵列选择信号BSA和BSB，将其连接路径设置为初始状态(也可以是高阻抗状态)。

在时刻t1中，输入地址信号，并根据该地址信号的变化来激活对于读出放大器电路SA0和SA1的读出激活信号SE，另外将位线预充电指示信号PRE驱动为非激活状态。由此，停止了子位线和本地数据线的预充电动作。接着，激活本地数据线预充电指示信号LIOPRE，激活均衡电路EQ0和EQ1，并经本地数据线LIOP0和LIOP1将读出数据线RLIOA0、RLIOB0、RLIOA1和RLIOB1预充电为预定电压电平。根据该地址信号的输入来设置包含选择存储单元的选择存储器阵列，从而生成阵列选择信号BSA和BSB。

数据线切换电路ADSW(ADSW1、ADSW0)根据阵列选择信号BSA和BSB来设置数据线的连接路径。在选择了存储器阵列1A的情况下，将本地数据线LIO0a和LIO1a分别耦合到传感输入线SIO0和SIO1。在存储器阵列1B包含选择存储单元的情况下，相反，数据线切换电路ADSW0和ADSW1将本地数据线LIO0b和LIO1b分别耦合到读出输入线SIO0和SIO1。

在该预充电动作开始后，根据阵列选择信号BSA、BSB和行地址信号将字线和参考字线驱动为选择状态。现在，考虑在存储器阵列1A中选择正规的存储单元MC，在存储器阵列1B中选择参考存储单元RMCB的状态。根据列地址信号，将读出列选择信号RCSL0和RCSL1驱动到选择状态，将子位线SBLA0和SBLA1分别连接到读出数据线RLIOA0和RLIOA1，另外，将子位线SBLB0和SBLB1分别连接到读出数据线RLIOB0和RLIOB1。另外与其并行，将字线WLA驱动到选择状态，且将参考字线RWLB驱动到选择状态。根据该子位线、字线和参考字线的选择，子位线的电压通过来自均衡电路EQ0和EQ1的预充电电流升高到预定电位电平。

在读出放大器电路SA0和SA1中，内部的初级传感输出的读出信号Sout和/Sout分别通过图54所示的P沟道MOS晶体管PT13和PT14，维持为电源电压电平。

在时刻t2中，若非激活数据线预充电信号LIOPRE，则经子位线SBL0和SBL1分别流过对应于存储单元MCA0和MCA1的存储数据的电流，并在本地数据线LIO0a和LIO1a上产生对应于存储单元的驱动电流的电位变化。另外，参考单元RMCB0和RMCB1驱动中间电流，本地数据线LIO0b和LIO1b根据参考电流其电位电平降低。

在读出放大器电路SA0和SA1的初级读出输出Sout和/Sout中，根据选择存储单元的存储数据(驱动电流)和参考单元的驱动电流，产生电位差。在选择存储单元的电阻值为高电阻状态Rmax的情况下，为比参考单元的电阻值Ref高的电阻状态，驱动电流变小，读出放大器电路SA0和SA1的内部信号Sout的电压电平变高。另一方面，在选择存储单元为低电阻Rmin状态时，由于存储单元的驱动电流比参考单元的驱动电流大，所以读出放大器电路SA0和SA1的内部信号Sout的电位电平进一步降低。

若对应于参考单元的驱动电流和选择存储单元的驱动电流的电位差被充分扩大，则在时刻t3激活预放大激活信号PAE，从而激活读出放大器电路SA0和SA1的内部的差分放大器，并生成对应于该读出初级输出的读出信号Sout和/Sout的读出数据SAO(互补数据SAO、/SAO)。

以所谓的开环位线方式来配置存储单元，并可使用参考电流来进行正确的数据读出。

图59是表示图57所示的数据线切换电路ADSW0和ADSW1的一例结构的图。图37中，数据线切换电路ADSWi(i＝0或1)包含：N沟道MOS晶体管NT20，将本地数据线LIOia连接到读出输入线SIOi；N沟道MOS晶体管NT21，根据阵列选择信号BSB将本地数据线LIOia连接到读出输入线/SIOi；N沟道MOS晶体管NT22，根据阵列选择信号BSA将本地数据线LIOib连接到读出输入线/SIOi；以及N沟道MOS晶体管NT23，根据阵列选择信号BSB，将本地数据线LIOib连接到读出输入线SIOi。

阵列选择信号BSA和BSB例如使用行地址信号的最高位比特(或最低位比特)来生成，在存储器阵列1A包含选择存储单元的情况下，将阵列选择信号BSA驱动为H电平，在存储器阵列1B包含选择存储单元的情况下，将阵列选择信号BSB驱动为H电平。因此，在选择了存储器阵列1A的情况下，N沟道MOS晶体管NT20和NT22为导通状态，本地数据线LIOia和LIOib分别连接到读出输入线SIOi和/SIOi。另一方面，在选择了存储器阵列1b的情况下，将阵列选择信号BSB驱动到H电平，将本地数据线LIOia和LIOb分别连接到读出输入线/SIOi和SIOi。

通过利用该数据线切换电路ADSWi，在开环位线结构中，即使在使用参考单元的情况下，也可在读出放大器电路SAi中，正确地将读出输入线SIOi和/SIOi分别连接到选择存储单元和参考单元。

图60是表示图57所示的读出放大器电路SAi(i＝0、1)的结构图。该图60所示的读出放大器电路SAi与图54所示的读出放大器电路仅在下面的构成中不同。即，在数据读出时将供给读出电流和参考电流的MOS晶体管NT10和NT15分别连接到读出输入线SIOi和/SIOi，另外，响应于预放大激活信号PAE来激活的差分放大器(预放大器)AMPP在差分放大器放大动作时生成互补信号SAOi和/SAOi。该图60所示的读出放大器电路SAi的其他结构与图54所示的读出放大器电路S/A的结构相同，对相应的部分添加同一参考符号，并省略其详细说明。

如图60所示，在读出放大器电路SAi的非激活时，由于读出输入线SIOi和/SIOi为接地电压电平，所以为结点ND11和ND16的接地电压电平，将结点ND13和ND14预充电到电源电压VCC电平，由此，初级读出输出Sout和/Sout在待机时为电源电压VCC电平。

图61是表示数据线均衡电路EQi(i＝0或1)的一例结构的图。图61中，数据线均衡电路EQi包含：N沟道MOS晶体管NT30和NT31，根据数据线预充电信号LIOPRE向本地数据线LIOia和LIOb分别传送预充电电压VI；N沟道MOS晶体管NT32，根据数据线预充电信号LIOPRE来使本地数据线LIOia和LIOib电短路；以及N沟道MOS晶体管NT33和NT34，根据子位线预充电指示信号PRE的激活来将本地数据线LIOia和LIOib分别耦合到接地结点。

预充电电压V1通过例如在栅极上接收基准电压并在源极跟随模式下动作的N沟道MOS晶体管来生成。通过变大源极跟随模式晶体管的电流驱动力，将预充电电压V1设置为比基准电压低源极跟随模式晶体管的阈值电压部分的电压电平，且通过大的电流驱动力，可以将本地数据线、数据读出线和子位线预充电为预定电位电平。

在图61所示的本地数据线均衡电路EQi的结构的情况下，若本地数据线预充电指示信号LIOPRE为H电平，则通过MOS晶体管NT30和NT32，将本地数据线LIOia和LIOib预充电为电压VI电平。这时，MOS晶体管NT33和NT34为截止状态。在待机时，激活子位线预充电指示信号PRE，从而将本地数据线LIOia和LIOib预充电为接地电压电平。

如图61所示，通过利用数据线均衡电路，在子位线SBL和读出数据线RLIOAi与RLIOBi分离的状态下，即使在进行了子位线的预充电的情况下，也可以可靠地进行本地数据线和读出数据线的向接地电压电平的预充电。

图62是概略表示图57所示的参考单元的剖面结构的图。图62中，概略表示一个参考单元的剖面结构。

图62中，在基板区域50表面相隔间隔来形成n型杂质区域51和52。在对应于基板区域50的邻接参考单元位置的区域上不形成杂质区域。将杂质区域51和52分别电连接到低电阻的导电栓PLG0和PLG1。在导电栓PLG0和PLG1之间的基板区域表面上经未图示的栅极绝缘膜来配置参考字线RWL。

在字线上层形成源极线SL，并通过与该源极线SL相同的制造工艺形成中间基底层53b和53a。将源极线SL电连接到导电栓PLG1，将中间基底层53b连接到导电栓PLG0。

在中间基底层53a和53b上依次配置电极层ELL、加热层HT和相变材料元件PCE。这些相变材料元件PCE、加热层HT和电极层ELL构成相变元件PTM。图40中，表示在与相变材料元件PCE的加热层HT接触的部分中产生结晶相变的状态。可以通过调整加热层HT产生的热到达的区域来改变该结晶相变产生的区域的体积。通常，在相变存储器中，不特别要求相变材料元件的整体产生相变，即使在其一部分中产生相变，也可产生充分大的电阻值变化。

在中间基底层53a上，另外，与连接了相变元件PCE的部分不同的区域中连接导电体54。在相变材料元件PCE上部相互分离地配置例如由第2金属形成的低电阻的导电线55a和55b。通过与子位线相同的制造工艺来形成这些导电线55a和55b。将导电线55b电连接到导电体54。通过分割构造的导电线55a和55b，来构成子位线SBL。

在数据的写入/读出时，从导电线55a供给电流I，并从相变元件PTM经中间基底层53a、导电体54和分割布线55b流过电流。通过将2个相变元件PTM设置为低电阻状态，就实现了串联连接低电阻状态的相变元件的结构。

作为一例，由下面的工序来制造参考单元。在正规存储单元形成工序中，形成对于一个参考单元的存取晶体管，对于另一个单元，在源极线SL制造工序中形成中间基底层53a。在相变元件PTM形成工序中形成导电体54。该导电体54也可在相变元件PTM的上部电极和位线触点的形成时并行形成，另外，其一部分也可通过与电极布线ELL相同的工序来形成。在子位线形成工序中，形成掩模，使得导电线55a和55b之间的部分分离，从而形成分割构造的子位线。可通过这一系列的工序，串联连接2个相变元件PTM。可以串联连接低电阻状态的相变元件，而不用设置任何多余的工艺。

另外，在图62所示的结构中，表示沿与子位线SBL正交的方向来配设源极线SL。但是，也可沿与子位线SBL平行地配设源极线，这时，通过与源极线SL在行方向中不同的位置上形成中间基底层53a和53b，防止了源极线SL和中间基底层53a和53b的冲突，可以实现串联连接2个低电阻状态的相变元件的结构。

如上那样，根据本发明的实施方式8，以开环位线方式读出存储单元数据且串联连接2个低电阻状态的相变元件来形成生成参考电流的参考单元，可以可靠且稳定地生成中间电流值电平的参考电流并高速进行数据的读出，而不会受到读出干扰的影响，可以改善数据读出的可靠性。

【实施方式9】

图63是概略表示基于本发明实施方式9的非易失性半导体存储装置的主要部分结构的图。在该图63所示的结构中，参考单元RMCA0和RMCA1分别包含低电阻状态的相变元件PTM0和高电阻状态的相变元件PTM1，同样，在存储器阵列1B中参考单元RMCB0和RMCB1也分别包含低电阻状态的相变元件PTM0和高电阻状态的相变元件PTM1。

另外，在读出放大器电路SA0和SA1中，通过短路布线58来相互连接互补的读出输入线/SIO0和SIO1。该图63所示的非易失性半导体存储装置的其他结构与图57所示的非易失性半导体存储装置的结构相同，对相应的部分添加同一参考符号，并省略其详细说明。

考虑存储单元MC(MCA、MCB)中包含的相变元件PTM的高电阻状态的电阻值因制造参数的偏差而在20KΩ到500KΩ左右有偏差的状态。另外，在数据读出时，假定位线的预充电电压(VI)为0.1V的情况。

在读出动作时，从读出放大器电路SA0和SA1向本地数据线LIO0a、LIO0b、LIO1a和LIO1b供给读出电流。通过短路布线58，合成从这些读出放大器电路SA0和SA1向本地数据线L1O0b和LIO1b供给的电流，并在高电阻状态的相变元件PTM0和PTM1中流过来自这两个读出放大器电路SA0和SA1的电流。高电阻状态的相变元件PTM1的电阻值例如为20KΩ左右，其驱动电流为5μA，另外，低电阻状态的相变元件PTM0的电阻值为10KΩ左右，其驱动电流为10μA。这时，由于从读出放大器电路SA0和SA1供给15μA的总驱动电流，所以各读出放大器电路SA0和SA1供给的电流为总电流的平均值，为7.75μA。

在存储单元MC(MCA或MCB)的相变元件PTM的高电阻的电阻值比其参考单元的高电阻状态的相变元件PTM1的电阻值(20KΩ)高的状态时，选择存储单元中流过的电流比5μA更小(例如100KΩ时，为1μA)，与参考电流的差变大，可以对高电阻状态的存储单元供给充分正确的参考电流，从而进行存储单元数据的读出。

在存储单元MC(MCA或MCB)的相变元件PTM为低电阻状态时，由于驱动10μA左右的存储单元电流，所以在读出放大器电路SA0和SA1中充分产生电流差，从而可进行正确的读出动作(相变元件的电阻值在非晶态的情况下，其结晶状态不稳定，电阻值偏差2位左右)。

另外，若参考单元的高电阻状态的相变元件PTM1的电阻值为100KΩ左右，这时流过的电流为1μA，参考电流为5.5μA，可以进一步产生正确的中间电流，可以改善读出的可靠性。

另外，通过将参考单元的高电阻状态的相变元件PTM1的电阻值设定为比正规存储单元MC(MCA，MCB)的相变元件PTM在数据存储时的高电阻状态的电阻值低的电阻值且比其低电阻状态的电阻值充分高的电阻值的、中间的电阻值，从而在数据读出时，在重复进行选择并流过读出电流的情况下，晶相为接近于比较的稳定状态的状态，可以抑制读出干扰的影响。

如上所述，根据本发明的实施方式9，作为参考单元，将高电阻状态的参考单元和低电阻状态的参考单元并行耦合到读出放大器电路的参考结点上，可稳定地生成中间电流电平的参考电流。

【实施方式10】

图64是概略表示基于本发明实施方式10的非易失性半导体存储装置的主要部分结构的图。该图64所示的非易失性半导体存储装置的结构在下面方面与图63所示的非易失性半导体存储装置的结构不同。即，对子位线SBLA1和SBLB1不连接参考单元。因此，在选择了参考字线RWLA时，子位线SBLA1为开路状态(open state)，另外，在选择了参考字线RWBLB时，子位线SBLB1为开路状态。下面，将该开路状态的单元称作空单元(dummy cell)DM(DMA、DMB)。与子位线SBLA0和SBLB0相连的参考单元RMCA0和RMCB0分别包含低电阻状态的相变元件PTM0。

该图64所示的非易失性半导体存储装置的其他结构与图63所示的非易失性半导体存储装置的结构相同，对相应的部分添加同一参考符号，并省略其详细说明。

在低电阻状态的参考单元RMCA0和RMCB0的驱动电流为10μA，高电阻状态的参考单元RMCA1和RMCB1的驱动电流为0.1μA的情况下，参考电流为5.05μA。但是，0.05μA左右的差不会对读出动作施加大的影响，所以作为参考电流生成5μA。即，在从读出放大器电路SA0和SA1向参考单元RMCA0供给参考电流的情况下，分别从读出放大器SA0和SA1供给5μA的参考电流。这时，在正规存储单元MC(MCA，MCB)中低电阻状态的存储单元的驱动电流为10μA，可以充分读出该低电阻状态的存储单元的数据。另一方面，在正规存储单元MC(MCA，MCB)的高电阻状态的电阻值为约100KΩ时，选择(正规)存储单元的驱动电流为1μA。这时，参考电流为5μA，产生充分的电流差，并可通过读出放大器电路SA0和SA1来可靠地进行读出动作。

因此，这种参考单元在通过开路状态的子位线(空单元)和低电阻状态的参考单元(基准单元)的组合来实现，并通过低电阻状态的参考单元(基准单元)的驱动电流的算术平均值来生成参考电流的情况下，即使在正规存储单元的高电阻状态的电阻值有偏差的情况下，也可充分对读出数据生成有电流差的参考电流，可高速进行数据读出，而不使读出裕量降低。

另外，由于在参考单元中没有使用高电阻状态的相变元件，所以可以可靠地避免读出干扰的问题，可以稳定地供给预定电流电平的中间电流来作为参考电流，可进行稳定的数据读出。

【实施方式11】

图65是概略表示基于本发明实施方式11的非易失性半导体存储装置的主要部分结构的图。图65中，概略表示了使用存储器阵列1A来作为参考单元阵列且存储器阵列1B包含选择单元的情况下的读出路径的连接。在存储器阵列1A中，沿与子位线SBLA0-SBLA3交叉的方向来配置3条参考字线RWLA1-RWLA3。对应于子位线SBLA0和参考字线RWLA1-RWLA3的交叉部，来分别配置低电阻状态的参考单元(基准单元)RMCA。该基准单元RMCA包含低电阻状态的相变元件PTM0和存取晶体管AT。

对应于参考字线RWLA2、RWLA3和子位线SBLA1的交叉部来配置基准单元RMCA，在参考字线RWLA1与子位线SBLA1的交叉部上配置由虚拟实现高电阻状态的开路状态的子位线构成的空单元DMA。

对于子位线SBLA2，对应于参考字线RWLA1和RWLA2的交叉部来配置空单元DMA，对应于参考字线RWLA3和交叉部来配置基准单元RMCA。对于子位线SBLA3，对应于参考字线RWLA1-RWLA3的交叉部来配置空单元DMA。

在存储器阵列1A中，分别将存储信息的存储单元连接到子位线SBLA0-SBLA3，但是在图65中，是为了强调存储器阵列1A用作供给参考电流的参考阵列的结构故不进行表示了。

存储单元存储4值数据，并将参考字线RWLA1-RWLA3以预定的顺序来依次向选择状态进行驱动。并行选择子位线SBLA0-SBLA3并流过参考电流，进行4比特的4值存储单元数据的读出。

在存储器阵列1B中，对应于子位线SBLB0-SBLB3和字线WLB的交叉部来分别配置存储单元MCB0-MCB3。这些存储单元MCB0-MCB3包含相变元件PTM和存取晶体管AT。

子位线SBLA0-SBLA3分别经互补的读出输入线/SIO0-/SI3耦合到读出放大器电路(S/A)SA0-SA3上，子位线SBLB0-SBLB3分别经读出输入线SIO0-SIO3耦合到读出放大器电路(S/A)SA0-SA3。

存储器阵列1B中，与存储器阵列1A相同，以与基准单元RMCA和空单元DMA相同的连接配置来配置参考单元。

经短路线60来相互连接读出放大器电路(S/A)SA0-SA3的互补的读出输入线/SIO0-/SIO3。

图66是概略表示存储单元存储的4值数据的驱动电流的分布的图。纵轴表示在读出时经存储单元流过的单元电流I(或电阻值)，横轴表示存储单元的数目。存储数据“00”的存储单元将单元电流10μA作为中心驱动电流来进行分布。存储数据“01”的存储单元以单元电流6.25μA作为中心单元电流来进行分布。存储数据“10”的存储单元以单元电流3.75μA为中心单元电流来进行分布。存储数据“11”的存储单元以单元电流0.1μA作为中心单元电流来进行分布。

如上所述，存储单元由于晶相的状态有偏差，所以根据存储数据按以10μA、6.25μA、3.75μA和0.1μA为中心值的有某个幅度的区域来进行分布。这些电流10μA、6.25μA、3.75μA和0.1μA分别对应于电阻值100KΩ、160KΩ、267KΩ和1000KΩ。

在判断存储单元的存储数据的情况下，对各数据的边界区域具有裕量地设定判定电平。作为数据(电平)判断用的参考电流，使用7.5μA、5.0μA和2.5μA。参考电流2.5μA是存储数据“11”和“10”的存储单元的单元电流的中间电流值。参考电流5.0μA是存储数据“10”和“01”的存储单元的单元电流的中间电流。参考电流7.5μA是存储数据“01”和“00”的存储单元的单元电流的中间值。参考电流2.5μA、5.0μA和7.5μA分别对应于参考字线RWLA1、RWLA2和RWLA3。

即，如图65所示，在选择了参考字线RWLA1的情况下，将基准单元RMCA和3个空单元DMA并行耦合到读出放大器电路SA0-SA3的互补的输入结点/SIO0-/SIO3上。基准单元RMCA具有低电阻状态的相变元件PTM0，处于对应于数据“00”的状态。因此，该基准单元RMCA的可驱动的单元电流为10μA，由于来自4个读出放大器电路SA0-SA3的供给电流在一个基准单元RMCA中流过，所以读出放大器电路SA0-SA3分别供给10/4μA的电流。因此，分别在读出放大器电路SA0-SA3中，流过2.5μA来作为参考电流。

在选择了参考字线RWLA2的情况下，并行选择2个基准单元RMCA，另外，并行选择2个空单元DMA。空单元DMA是开路状态，不流过电流。因此，从4个读出放大器电路供给分别流过2个基准单元RMCA的10μA的电流，通过4个读出放大器电路SA0-SA3来供给总计20μA的电流。因此，在读出放大器电路SA0-SA3中参考电流分别为20/4μA＝5.0μA。

在选择了参考字线RWLA3的情况下，并行选择3个基准单元RMCA和一个空单元DMA。这时，由于通过4个读出放大器电路SA0-SA3，来供给流过这些基准单元RMCA的电流的总和3×10μA，所以各个读出放大器电路SA0-SA3中的参考电流成为30/4＝7.5μA。

在数据读出时，以预定的顺序，即参考字线RWLA2、RWLA1和RWLA3的顺序或RWLA2、RWLA3和RWLA1的顺序来选择参考字线RWLA1-RWLA3。选择参考字线RWLA2，并根据这时的读出放大器电路的输出值，来判定用2比特表现的4值数据的高位比特的“1”或“0”。在选择了参考字线RWLA1的情况下，在高位比特为1的存储单元中进行低位比特是“1”还是“0”的判定。在选择了参考字线RWLA3的情况下，对于高位比特为“0”的存储单元，进行低位比特为“1”还是“0”的判定。因此，通过根据高位比特的值来使参考字线RWLA1或RWLA3选择时的读出放大器电路的输出信号有效，可以读出用2比特表现的4值数据。由于并行选择4个存储单元，所以可以并行在内部读出4个4值数据。

在数据写入时，首先，将所有的存储单元设置为低电阻状态，设定为存储数据“00”的状态。接着，将参考字线RWLA3驱动为选择状态，并判定在读出放大器电路中是否流过了比参考电流大的电流。对于在流过大的电流的存储单元中写入了数据“00”的存储单元，禁止之后的数据写入。

对于其余的存储单元，施加写入电流脉冲，并进行急剧加热/急剧冷却，电阻值变高。接着，参考字线RWLA2升高，进行在存储单元中流过的电流是否比参考电流大的判定。流过比参考电流大的电流的存储单元是存储数据“01”的存储单元或存储数据“00”的存储单元。在该状态下，选择参考字线RWLA 3来检测下限电流。对于在数据“00”之外的存储单元中存储“01”的存储单元，若驱动电流在电流分布范围的上限和下限电流值之间，则判定为数据写入完成，而不进行之后的写入。

接着，再次对其余的存储单元施加写入脉冲，并进行急剧加热/急剧冷却，使其电阻值升高。在该写入后，依次将参考字线RWLA1和RWLA2向选择状态驱动。在参考字线RWLA1的选择时驱动比参考电流大的电流的情况下，存储单元是存储数据“10”、“01”和“00”的任一个的存储单元。在参考字线RWLA2的选择时，驱动比参考电流大的电流的存储单元是存储数据“01”或“00”的存储单元。因此，其中数据“10”的写入对象的存储单元在判定为流过参考字线RWLA1和RWLA2选择时的参考电流之间的大小的电流的情况下，判定为写入了数据“10”，停止之后的写入。

接着，对其余的存储单元再次施加写入脉冲，来进行验证动作。在数据“10”的写入验证时用的参考字线RWLA1选择时，比参考电流2.5μA大的驱动电流的存储单元接收写入脉冲，并进一步，使其电阻值变大。因此，在数据“11”写入的验证时，在对象存储单元驱动(流过)比参考字线RWLA1选择时流过的参考电流小的电流的情况下，判定为数据“11”的写入完成了。

通过上述的写入顺序，可以可靠地写入4值数据，另外，通过利用图43所示的结构，可以正确生成对于各数据的参考电流。

通过利用图65所示的基准单元和空单元DMA来作为参考单元，参考电流变为2.5μA、5.0μA和7.5μA，其幅度全部为2.5μA且恒定。通过使低电阻状态的存储单元的驱动电流(存储数据“00”的存储单元)的驱动电流为1/4倍、2/4倍和3/4倍，可以正确地等间隔生成参考电流。另外，由于等间隔生成参考电流，所以可以正确调整存储单元的电阻值分布幅度，可以在较小的幅度内高精度控制电阻值分布。

另外，可以使对于各电阻值的参考电流和存储单元驱动电流的差均一，可以使对于各电阻值的读出速度一律相同，可以高速进行数据的读出。另外，基准单元是低电阻状态的相变元件，读出干扰的影响变小，可以稳定生成参考电流，从而可以实现可靠性高的数据的写入和读出。

图67是概略表示本发明实施方式1中的非易失性半导体存储装置的整体结构的图。图67中，在存储器阵列1A和1B之间配设数据总线71。数据总线71包含对于存储器阵列1A和1B的读出数据线RLIO、写入数据线WLIO和本地数据线LIO。数据总线71耦合到写入驱动器73和读出放大器74。在读出放大器74的前级设置切换读出电流的路径的数据线切换电路和均衡电路等的外围电路，图67中，为了简化图面，没有表示这些构成要素。

分别对存储器阵列1A和1B设置控制数据的写入/读出和存储单元选择动作的本地控制电路72A与72B。本地控制电路72A与72B在主控制电路70的控制下进行动作，并根据未图示的地址信号(包含阵列指示地址比特)来执行包含选择存储单元的存储器阵列下的字线选择和其他存储器阵列中的参考字线的选择。

主控制电路70根据动作模式指示信号(未图示)来控制写入驱动器73和读出放大器74中的写入和读出动作。

非易失性半导体存储装置进一步包含依次锁存写入数据DIN的写入数据锁存器77、在数据写入时进行读出放大器74的输出数据和数据锁存器77的输出数据的比较的验证电路76、以及在读出时锁存读出放大器74的输出数据并生成读出数据DO的读出数据锁存器75。

验证电路76在数据写入时，在向存储单元施加写入脉冲后，经读出放大器74读出选择存储单元数据，并在数据锁存器77中存储的数据和读出放大器74的读出数据一致的情况下，使写入数据锁存器77锁存的写入数据复位，并使之后的写入动作停止。

验证电路76在该读出放大器74的输出数据与写入数据锁存器77的存储数据不一致时，不进行写入数据锁存器77的写入数据的对应数据的复位，而再次执行写入。

向写入驱动器73提供写入数据锁存器77的写入数据，在写入数据锁存器77存储的数据比特是初始状态(数据“00”)之外时，写入驱动器73向对应的存储单元供给写入脉冲。

主控制电路70直到写入数据锁存器77存储的数据全部为初始状态的“00”之前，重复执行该写入动作。

因此，在数据写入时，对于写入了数据“00”的存储单元，写入驱动器73不请求写入脉冲(写入对象的存储单元所有首先复位为初始状态)。接着，写入驱动器73请求写入脉冲，进行数据的写入。接着，为了进行验证动作，在主控制电路70的控制下，本地控制电路72A和72B将选择字线和对应的参考字线驱动到选择状态，将图65所示的参考字线RWLA2驱动到选择状态。这时，向验证电路76提供读出放大器74的输出数据。验证电路76判定写入数据“01”的存储单元的数据是否与该读出放大器74的输出数据一致。

对于写入数据“01”的存储单元，在参考字线RWLA2的选择时流过比参考电流大的电流，接着，在参考字线RWLA3的选择时，不流过比参考电流大的电流的状态时，判定为写入了数据“01”，将写入锁存器77的对应的数据复位为“00”。代替该写入顺序，也可在数据写入时，选择参考字线RWLA3，在验证了写入对象的存储单元写入了数据“00”之外的写入数据后，进行数据的写入动作。

之后，使写入电流量增大而依次产生写入脉冲来进行数据的写入，并进行写入对象的存储单元的驱动电流是否处于写入数据的电流分布范围的上限值和下限值之间的判定，若写入完成，则将写入数据锁存器77的锁存数据复位为初始值(“00”)。之后，对于锁存了数据“00”之外的数据的存储单元，写入驱动器73供给写入电流。

图68是表示图67所示的读出数据锁存器75的一例结构的图。图68中，表示接收一个读出放大器电路的输出信号SO的读出数据锁存器的结构。图68中，读出数据锁存器包含：响应于读出定时信号Rφ1-Rφ3来进行有选择地导通并使对应的读出放大器电路的输出信号SO通过的传输门80a-80c、分别锁存通过了传输门80a-80c的数据的锁存电路82a-82c、使锁存电路82a的锁存数据反相的反相器83、根据锁存电路82a的输出信号来传送锁存电路82b的锁存数据的传输门84b、以及根据反相器83的输出信号来使锁存电路82c的锁存数据通过的传输门84c。从锁存电路82a输出高位比特UB，从传输门84b或84c输出低位比特LB。

读出定时信号Rφ1-Rφ3对应于读出时的参考字线的选择顺序，在控制信号Rφ1的激活时，在存储器阵列1A或1B中，将参考字线RWL2驱动为选择状态。在控制信号Rφ2的激活时，将参考字线RWLA1驱动为选择状态，在读出定时控制信号Rφ3的激活时，将参考字线RWLA3驱动为选择状态。另外，使数据比特的“1”对应于H电平的电压。

在参考字线RWLA2的选择时，读出放大器电路的输出信号SO表示4值数据(2比特数据)的高位比特，在锁存器电路82a中存储高位比特UB。接着，在读出控制信号Rφ2的激活时，选择参考字线RWLA1。这时，根据读出放大器电路输出SO，决定对于高位比特UB为“1”的存储单元低位比特是“1”还是“0”。因此，在锁存电路82a中存储了数据比特“1”的情况下，选择锁存电路82b的输出比特来作为低位比特LB。

这时，对于锁存电路82c，反相器83的输出信号是L电平，传输门84c为截止状态，不进行传送。

接着，将读出控制信号Rφ3驱动为激活状态。这时，将参考字线RWLA3驱动为选择状态，并进行存储高位比特UB为“0”的数据的存储单元的低位比特是“1”还是“0”的判定。这时，因此，在来自锁存电路82a的高位比特UB是“0”时，传输门84c导通，从而输出在锁存电路82c中锁存的数据来作为低位比特LB。

在通过利用该图68所示的结构的读出数据锁存器75，依次选择参考字线的情况下，可以与通常的2值数据读出时相同，将选择字线电位设置为恒定电压电平的读出电压电平，来正确进行多值数据的读出。

如上所述，根据本发明的实施方式11，由基准单元和空单元的组合为不同的种类来构成参考单元，并通过不同的参考字线来选择各种类的参考单元，可以将选择字线电位维持为恒定的读出电压电平，来形成正确读出4值数据的参考电流源。另外，可以使对于各数据的参考电流的间隔设为恒定，从而可以使对应于存储单元数据的存储单元电流和参考电流的差均一化，可以高速进行数据读出。

另外，在生成参考电流的情况下，也使用基准单元和空单元，并仅使用低电阻状态的相变元件，可以抑制读出干扰的影响，可以生成可靠性高的参考电流源，可以实现可靠性高的数据读出。

【实施方式12】

图69是表示基于本发明实施方式12的参考单元的结构的图。图69中，参考单元RMC包含串联连接在子位线SBL和源极线SL之间的存取晶体管AT和参考晶体管MT。将存取晶体管AT的栅极连接到参考字线RWL，将参考晶体管MT耦合到传送预定电压电平的基准电压的基准电压线RV。参考晶体管MT是单层栅极的MOS晶体管(绝缘栅型场效应晶体管)，存取晶体管AT和参考晶体管MT优选按同一大小由同一制造工序来形成。

通过调整传送基准电压线RV的基准电压的电压电平，从而将参考晶体管MT的沟道电阻设定为低电阻状态的相变元件的电阻值的2倍左右的值。

图70是概略表示图69所示的参考单元RMC的剖面结构的图。图70中，在基板区域90表面上形成n型杂质区域92a、92b和92c。在杂质区域92a和92b之间的基板区域90表面上经栅极绝缘膜(未图示)形成参考字线RWL，另外，在杂质区域92b和92c之间的基板区域90表面上经栅极绝缘膜(未图示)来形成基准电压线RV。这些参考字线RWL和基准电压线RV通过与对正规存储单元的字线制造工序相同的制造工序来形成。

杂质区域92a经导电栓94a、中间基底层96和接触层98耦合到子位线SBL。杂质区域92c经导电栓94b耦合到源极线SL。

接触层98由与相变材料元件的上部电极和子位线连接的触点相同的制造工序来形成，中间基底层96通过与源极线SL相同的制造工序来形成。由此，可以通过与正规存储单元相同的制造工序来形成参考单元RMC。

通过使供给基准电压线RV的电压恒定，可以调整杂质区域92b和92c之间的沟道区域的电阻值。向基准电压线RV上始终供给恒定的电压电平的基准电压就可以了，不需要根据参考字线RWL的选择/非选择来进行该基准电压线RV的电压的充放电。在参考单元RMC的非选择时，存取晶体管AT为非导通状态，电分离子位线SBL和参考晶体管MT，而不会对子位线SBL中的正规存储单元的驱动电流产生任何负面影响。

如图69和图70所示，通过在参考单元中，使用MOS晶体管来实现参考电阻值，从而可以避免通过读出电流产生相状态(电阻值)的变化的问题，可以消除读出干扰的问题，可以实现可靠性高的数据读出。另外，通过将参考晶体管的沟道电阻值设置为相变元件的低电阻状态的电阻值的2倍左右，从而在低电源电压下也可以增大参考电流，可以实现高速的数据读出。

另外，参考单元RMC在配置了存储单元(MC)的存储器阵列内，与存储单元对齐排列地进行配置，可以使参考子位线对选择子位线的浮置电容量等相同，从而可以供给正确的参考电流。

另外，该图69所示的参考单元RMC可以适用于与开路状态的空单元组合而生成参考电流的结构。

基于本发明的非易失性半导体存储装置可以对将相变材料元件用作存储元件的存储装置加以应用。将该相变材料元件用作存储元件的非易失性半导体存储装置可以作为芯片单体使用，也可与其他的处理器等在同一芯片上集成，来构成SOC(系统级芯片)。另外也可用作处理器内的存储器。

虽然已详细展示了本发明，但这仅是示例，并不是限定，本发明的精神和范围仅通过一同附上的权利要求书来进行限定，这一点是被人们所很清楚地了解的。

Claims (24)

1.一种非易失性半导体存储装置，具备：

多个正规存储单元，排列成行列状，各自的电阻值通过热施加而可变并且通过该电阻值来存储信息，所述多个正规单元至少具有根据存储信息来有选择地设定的第1电阻状态和第2电阻状态，

多个参考单元，与所述正规存储单元对齐排列并至少排成一行，而且分别包含存储元件，该存储元件至少具有与所述正规存储单元的第1电阻状态对应的电阻值之外的电阻值；

单元选择部分，按照地址信号从所述多个正规单元和所述多个参考单元中分别选择正规单元和参考单元；以及

读出电路，对流过所述选择出的正规单元和参考单元的电流进行比较，检测该选择出的正规单元的存储信息。

2.如权利要求1所述的非易失性半导体存储装置，其中，

各所述参考单元具备相互串联连接的所述第2电阻状态的存储元件。

3.如权利要求1所述的非易失性半导体存储装置，其中，

各所述参考单元包括：包含所述存储元件的基准单元、以及与所述基准单元沿行方向对齐排列配置并且不形成存储元件的开路状态的空单元，

所述选择部分并行选择所述基准单元和所述空单元，

所述读出电路将流过所述基准单元和所述空单元的电流的总和的平均值与流过所述正规单元的电流相比较。

4.如权利要求3所述的非易失性半导体存储装置，其中，

所述正规单元存储多值信息，该多值信息包含与所述第1电阻状态和第2电阻状态之外的状态对应的信息，

所述参考单元包含所述基准单元和空单元的组合不同的多种参考单元，

所述选择部分一次选择所述多种参考单元的一个。

5.如权利要求1所述的非易失性半导体存储装置，其中，

所述参考单元的存储元件具备与所述正规单元的信息保持元件结构不同的绝缘栅型场效应晶体管。

6.如权利要求5所述的非易失性半导体存储装置，其中，

所述绝缘栅型场效应晶体管在其栅极上接受中间电压。

7.如权利要求1所述的非易失性半导体存储装置，其中，

将所述多个正规单元至少分割为第1和第2存储块，

所述参考单元分别在所述第1和第2存储块中与正规单元对齐排列并至少配置成一行，

所述选择部分从所述第1和第2块的一个中选择正规单元并且从另一个存储块中选择参考单元。

8.一种非易失性半导体存储装置，具备：

多个存储单元，排列成行列状，各自的电阻值通过热施加而可变并且根据该电阻值来存储数据；

电流供给部分，在数据写入时，向所述存储单元的选择出的存储单元供给发热用的写入电流；

多条位线，对应于存储单元列来进行配置，分别连接了对应列的存储单元；

多条源极线，与所述位线平行排列，传送所述写入电流；以及

多条字线，对应于所述存储单元行来进行配置，分别连接了对应行的存储单元，在选择时，在对应行的存储单元的对应的位线与对应的源极线之间形成流过电流的路径，在数据写入时，在源极线中选择一个存储单元，

还具备：数据线，在数据写入时，与所述存储单元列的选择列耦合，并传送所述写入电流。

9.如权利要求8所述的非易失性半导体存储装置，其中，

各所述存储单元具备电阻值可变的可变电阻元件和第1及第2存取晶体管，该第1及第2存取晶体管相对于所述可变电阻元件并联设置，在导通时经所述可变电阻元件电耦合对应的位线和对应的源极线，

各所述字线具备：第1栅极线，沿行方向延伸配置，分别连接了对应行的存储单元的第1存取晶体管；以及第2栅极线，沿所述行方向延伸并与所述第1栅极线分开设置，分别连接了对应行的存储单元的第2存取晶体管。

10.如权利要求9所述的非易失性半导体存储装置，其中，

还具备：多个激活区域，形成为沿列方向连续延伸，分别形成有对应列的存储单元的所述第1和第2存取晶体管，

在各激活区域中，连接在对应的源极线上的杂质区域和连接在对应的可变电阻元件上的区域交替配置。

11.如权利要求8所述的非易失性半导体存储装置，其中，

各所述源极线以每个多列的组一条的比例来进行设置，

所述非易失性半导体存储装置还具备：连接线，在各行中将所述多列的组的存储单元连接到对应的源极线上。

12.如权利要求11所述的非易失性半导体存储装置，其中，

所述连接线沿行方向连续延伸，公共连接到沿行方向对齐排列配置的存储单元上。

13.如权利要求11所述的非易失性半导体存储装置，其中，

所述连接线由在形成有所述存储单元的基板区域表面上形成的杂质区域和所述基板区域上的导电线的任一个构成。

14.一种非易失性半导体存储装置，具备：

多个存储单元阵列，排列成行列状，各自的电阻值通过热施加而可变并且根据该电阻值来存储数据；

写入电流供给部分，在数据写入时，向所述存储单元的选择出的存储单元供给写入电流；

多条位线，对应于存储单元列来进行配置，分别连接了对应列的存储单元；以及

多条源极线，与所述选择存储单元和对应的位线一起形成传送所述写入电流的电流路径，所述写入电流经过由连接了所选择的存储单元的位线、所述选择存储单元和所述选择存储单元连接的源极线所形成的电流路径进行流动，所述写入电流流过的路径中从所述写入电流供给部分到基准电压结点的除存储单元的电阻值之外的总电阻值实质上恒定，而与选择存储单元在阵列内的位置无关。

15.如权利要求14所述的非易失性半导体存储装置，其中，

从所述写入电流源到选择存储单元的写入电流路径和从所述选择存储单元到所述基准电压结点的写入电流路径的电阻值都实质上是500Ω以下。

16.如权利要求14所述的非易失性半导体存储装置，其中，

所述源极线与所述位线平行配置。

17.如权利要求14所述的非易失性半导体存储装置，其中，

所述源极线沿与所述位线正交的方向配置。

18.如权利要求14所述的非易失性半导体存储装置，其中，

通过在与源极线的延伸方向正交的方向上邻接的存储单元来共用各所述源极线。

19.如权利要求14所述的非易失性半导体存储装置，其中，

还具备：对应于存储单元行进行配置的多条字线，

将行方向上邻接的存储单元连接到不同的字线上。

20.如权利要求14所述的非易失性半导体存储装置，其中，

还具备：电流限制部分，对所述选择部分进行设置，并限制流过所述电流路径的电流。

21.如权利要求14所述的非易失性半导体存储装置，其中，

还具备：读出电流供给部分，在数据读出时，向所述位线、所述源极线和选择存储单元的路径供给读出电流，

从所述读出电流源到所述基准电压源的读出电流路径的除选择存储单元以外的总电阻值实质上相同，不受选择存储单元在阵列内的位置限制。

22.如权利要求21所述的非易失性半导体存储装置，其中，

还具备：写入门，在所述数据写入时，将所述选择存储单元耦合到所述写入电流供给部分上；以及

读出门，与所述写入门分开设置，在数据读出时，经与所述写入电流的路径不同的路径将所述选择存储单元耦合到所述读出电流供给部分上。

23.如权利要求22所述的非易失性半导体存储装置，其中，还具备：

至少一条写入数据线，传送来自所述写入电流供给部分的电流；以及

读出数据线，与所述写入数据线分开并比所述写入数据线的数目多地进行设置，传送来自所述读出电流供给部分的读出电流，连接在各读出数据线上的读出门的数目比连接在各写入数据线上的写入门的数目少，将各读出数据线在数据读出时并联耦合到相互不同的位线上。

24.如权利要求21所述的非易失性半导体存储装置，其中，

将所述多个存储单元分割为多个存储块，对应于各所述存储块来配置所述读出电流供给部分，

所述写入电流供给部分公共配置给所述多个存储块。

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