CN111446236A - 带状单元版图及存储器版图、带状单元结构及存储器 - Google Patents

Abstract

一种带状单元版图及存储器版图、带状单元结构及存储器，带状单元版图包括：第一版图，包括两个平行排列的条形有源区图形和至少一个有源连接区图形，有源区图形的延伸方向为第一方向，与第一方向相垂直的为第二方向，有源连接区图形位于两个有源区图形之间；第二版图，包括多个间隔设置的栅极图形，沿第二方向横跨两个有源区图形且沿第一方向平行排列，相邻两条栅极图形呈镜像对称；其中，每一个有源连接区图形位于相邻两条栅极图形之间。本发明一方面改善了栅极图形的形状一致性，并降低了栅极图形总面积和单根栅极图形的面积，从而提高栅极层的寄生负载均一性、减低寄生负载，进而在减小存储器整体版图尺寸的同时，提高所形成存储器的性能。

Description

带状单元版图及存储器版图、带状单元结构及存储器

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种带状单元版图及存储器版图、带状单元结构及存储器。

背景技术

随着半导体技术的不断发展，对于高容量的半导体存储装置的需求日益增涨，半导体器件的存储速度也不断的提高，只读存储器(read only memory，ROM)是一种只能读出事先存储数据的固态半导体存储器，其特性是一旦储存资料就无法再将之改变或删除。通常用于不需经常变更资料的电子设备或电脑系统中，资料不会因为电源关闭而消失。

ROM中通常设有多个带状结构(strap line)，所述带状结构用于连接相邻两个存储单元阵列(bitcell array)的栅极结构，并为器件提供接触区(pickup)的区域。

发明内容

本发明实施例解决的问题是提供一种带状单元版图及存储器版图、带状单元结构及存储器，在减小存储器版图尺寸的同时，改善存储器的性能。

为解决上述问题，本发明实施例提供一种带状单元版图，包括：第一版图，包括两个平行排列的条形有源区图形和至少一个有源连接区图形，所述有源区图形的延伸方向为第一方向，与所述第一方向相垂直的方向为第二方向，所述有源连接区图形位于所述两个有源区图形之间；第二版图，包括多个间隔设置的栅极图形，所述多个栅极图形沿所述第二方向横跨所述两个有源区图形且沿所述第一方向平行排列，相邻两条栅极图形呈镜像对称；其中，每一个所述有源连接区图形位于相邻两条栅极图形之间。

相应的，本发明实施例提供一种存储器版图，包括：多个存储单元阵列版图，所述多个存储单元阵列版图沿第三方向平行排列；至少一个带状结构版图，在所述第三方向上，所述带状结构版图位于相邻存储单元阵列版图之间并与所述相邻存储单元阵列版图相邻接，所述带状结构版图包括至少一个本发明实施例所述的带状单元版图，在每一个带状结构版图中，多个所述带状单元版图沿所述第一方向排列，且相邻带状单元版图相邻接，其中，所述第二方向与所述第三方向相同。

相应的，本发明实施例提供一种采用本发明实施例所述带状单元版图所形成的带状单元结构，包括：基底；位于所述基底中的两个平行排列的条形有源区，所述有源区的延伸方向为第一方向，与所述第一方向相垂直的方向为第二方向；至少一个有源连接区，位于所述两个有源区之间的基底中；位于所述基底上的多个间隔设置的栅极层，所述多个栅极层沿所述第二方向横跨所述两个有源区且沿所述第一方向平行排列，相邻两条栅极层呈镜像对称；其中，每一个所述有源连接区位于相邻两条栅极层之间。

相应的，本发明实施例提供一种存储器，包括：多个存储单元阵列，所述多个存储单元阵列沿第三方向平行排列；至少一个带状结构，在所述第三方向上，所述带状结构位于相邻存储单元阵列之间并与所述相邻存储单元阵列相邻接，所述带状结构包括至少一个本发明实施例所述的带状单元结构，在每一个带状结构中，多个所述带状单元结构沿所述第一方向排列，且相邻带状单元结构相邻接，其中，所述第二方向与所述第三方向相同。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供一种带状单元版图，该带状单元版图的第二版图包括多个间隔设置的栅极图形，所述多个栅极图形沿所述第二方向横跨两个有源区图形且沿第一方向平行排列，相邻两条栅极图形呈镜像对称，且每一个有源连接区图形位于相邻两条栅极图形之间；本发明实施例可通过适当减小第一版图中单个有源区图形面积的方式，使相邻两条栅极图形呈镜像对称，并能相应降低相邻栅极图形所允许的最小间隔，从而改善所述栅极图形的形状一致性、降低栅极图形总面积和单根栅极图形的面积，采用所述带状单元版图所形成栅极层的寄生负载(即寄生电阻)均一性相应提高、寄生负载相应降低，进而在减小存储器整体版图尺寸的同时，提高采用所述带状单元版图所形成存储器的性能。

可选方案中，所述有源连接区图形的数量为多个，所述多个有源连接区图形沿所述第一方向平行排列；通过增加有源区图形的数量，相应提高了有源区图形的有效面积，从而降低电源电压降(IR drop)，采用所述带状单元版图所形成存储器出现衬底电压不足的概率相应较低，使得存储器的性能得到提升。

可选方案中，所述带状单元版图还包括第三版图，所述第三版图包括多个相隔离的第一接触孔(CT)图形，所述第一接触孔图形在第二版图上的投影分别位于相对应的栅极图形内，所述多个第一接触孔图形沿第一方向平行排列，在所述第一方向上，所述多个第一接触孔图形均位于同一直线上；通过使所述多个第一接触孔图形均位于同一直线上，一方面，有利于保证相邻栅极图形具有镜像对称性，另一方面，所述第一接触孔图形和相邻第二接触孔图形之间的区域可用于形成第二金属层(M2)图形，有利于增大该位置处的第二金属层图形的宽度，该位置处的第二金属层图形通常用于作为电源线(power line)，所述第二金属层图形宽度的增大，使得电源线的过电流能力得到提升。

可选方案中，在所述第二方向上，所述多个第一接触孔图形位于有源连接区图形的一侧，这有利于减小带状单元版图在第二方向上的尺寸，而且，位于有源连接区图形另一侧的第二接触孔图形与第一接触孔图形的距离相应较大，为第二金属层图形提供了足够的空间，从而进一步于增大该位置处第二金属层图形的宽度。

可选方案中，所述带状单元版图还包括第四版图，包括第一金属层图形，第一金属层图形包括梳状结构的第一子图形以及条状的第二子图形，第一子图形包括梳柄部图形以及与梳柄部图形相连的梳齿部图形，所述梳柄部图形沿第一方向延伸并覆盖远离所述第一接触孔图形一侧的第二接触孔图形，所述梳齿部图形覆盖所述第三接触孔图形；与梳齿部图形和条形第二子图形相连接的方案相比，通过使梳齿部图形仅覆盖所述第三接触孔图形，从而避免相邻栅极图形的最小间隔以及所述栅极图形的形状受到所述第四版图的影响。

附图说明

图1是一种带状单元版图的结构示意图；

图2至图4是本发明带状单元版图一实施例的结构示意图；

图5本发明存储器版图一实施例的结构示意图；

图6是本发明带状单元结构一实施例的结构示意图；

图7是本发明存储器一实施例的结构示意图。

具体实施方式

目前，ROM版图的尺寸较大，且采用该ROM版图所形成存储器的性能有待提高。现结合一种带状单元版图分析其性能有待提高的原因。

在传统ROM中，通常以8条字线为一组构成一个带状单元结构，所述带状单元结构重复排列且相邻带状单元结构相邻接。参考图1，示出了一个带状单元结构对应的带状单元版图。

所述带状单元版图包括：第一版图，包括两个平行排列的条形有源区(activearea，AA)图形10和一个有源连接(AA pickup)区图形15，有源区图形10的延伸方向为第一方向(如图1中yy1方向所示)，与第一方向相垂直的方向为第二方向(如图1中xx1方向所示)，有源连接区图形15位于两个有源区图形10之间；第二版图，包括多个间隔设置的栅极图形20，所述多个栅极图形20沿所述第二方向横跨所述两个有源区图形10且沿所述第一方向平行排列。

在集成电路设计领域中，版图设计需满足各种设计限制(design restriction)。目前的布局大都使用最小设计规则(minimum design rule)。在该带状单元版图中，相邻栅极图形20的最小间隔(space)应当满足DRC(desigh rule check)规则，例如：相邻栅极图形20应当满足最小间隔(minimum space)的要求。

目前，因受限于版图尺寸以及相邻栅极图形20的最小间隔要求，有源连接区图形15的个数通常为一个，该有源连接区图形15的面积通常较大，而且，与有源连接区图形15相邻的栅极图形20与该有源连接区图形15的最小间隔也应当满足DRC规则。相应的，为了使相邻栅极图形20的最小间隔能够满足DRC规则，位于有源连接区图形15两侧的栅极图形20的形貌和布局相应会影响剩余栅极图形20的形貌和布局。

而且，带状单元版图通常还包括第三版图，所述第三版图包括接触孔图形31，所述接触孔图形31在所述第二版图上的投影位于相对应的所述栅极图形20内，相邻接触孔图形31的最小间隔、接触孔图形31与所在栅极图形20边界的最小距离(即minimum contactenclosure by poly)也应当满足DRC规则。

由于需要保证各层版图的图形均能够满足最小间隔的要求，因此，各接触孔图形31在相对应栅极图形20中的位置均不相同，且栅极图形20的形状一致性较差。以上述8条栅极图形20对应一个有源连接区图形15的带状单元版图为例，栅极图形20面积的最大差异可达11％，从而导致采用该带状单元版图所形成栅极层的寄生负载均一性下降、栅极层的面积增大，进而导致存储器的性能下降。而且，为了保证各层版图的图形均能够满足最小间隔的要求，还会导致ROM版图的尺寸难以减小。

为了解决所述技术问题，本发明实施例的第二版图包括多个间隔设置的栅极图形，所述多个栅极图形横跨两个有源区图形且沿有源区图形延伸方向平行排列，相邻两条栅极图形呈镜像对称，且每一个有源连接区图形位于相邻两条栅极图形之间；本发明实施例可通过适当减小第一版图中单个有源区图形面积的方式，使相邻两条栅极图形具有镜像对称性，并相应降低了相邻栅极图形所允许的最小间隔，从而改善了所述栅极图形的形状一致性、降低了栅极图形总面积以及单根栅极图形的面积，采用所述带状单元版图所形成栅极层的寄生负载(即寄生电阻)均一性相应提高、寄生负载相应降低，进而在减小存储器整体版图尺寸的同时，提高采用所述带状单元版图所形成存储器的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图4是本发明带状单元版图一实施例的结构示意图。

所述带状单元版图500包括：第一版图，包括两个平行排列的条形有源区图形100和至少一个有源连接区图形150，所述有源区图形100的延伸方向为第一方向(如图2中YY1方向所示)，与所述第一方向相垂直的方向为第二方向(如图2中XX1方向所示)，所述有源连接区图形150位于所述两个有源区图形100之间；第二版图，包括多个间隔设置的栅极图形200，所述多个栅极图形200沿所述第二方向横跨所述两个有源区图形100且沿所述第一方向平行排列，相邻两条栅极图形200呈镜像对称；其中，每一个所述有源连接区图形150位于相邻两条栅极图形200之间。

所述带状单元版图500作为ROM版图的一部分，用于形成ROM中的带状单元结构，所述带状结构用于连接ROM中相邻两个存储单元阵列的栅极结构，并为器件提供接触区的区域。

为了便于说明，以下将结合附图，对每一层版图进行详细说明。

参考图2，示出了所述带状单元版图中第一版图、第二版图和第三版图的重叠示意图。

本实施例中，所述第一版图位于所述带状单元版图中的最底层。

所述第一版图包括有源区图形100和有源连接区图形150，所述有源区图形100用于定义位于基底中的有源区，所述有源连接区图形150用于定义位于基底中的有源连接区。相应的，所述有源区图形100和有源连接区图形150之间图形用于定义隔离区。

其中，在半导体结构中，所述有源区为平面衬底的部分区域。有源区指的是晶圆上用于形成有源器件的区域

所述第一版图包括两个平行排列的条形有源区图形100，所述有源区图形100的延伸方向为第一方向，与所述第一方向相垂直的方向为第二方向。

所述带状单元版图500作为ROM版图的一部分，用于形成ROM中的带状单元结构，因此，所述第一方向与存储单元阵列中位线(bit line)的延伸方向相同，所述第二方向与存储单元阵列中字线(word line)的延伸方向相同。

在存储器中，所述有源连接区用于作为衬底的外接电极，从而通过所述有源连接区，使衬底与外部电路实现电连接，进而对衬底加载相应的电压。

因此，所述有源连接区图形150的数量至少为一个。

本实施例中，所述有源连接区图形150的数量为多个，所述多个有源连接区150图形沿所述第一方向平行排列。通过增加有源区图形150的数量，相应提高了有源区图形150的有效面积，从而降低电源电压降，进而降低所形成存储器出现衬底电压不足的概率相应较低，使得存储器的性能得到提升。

本实施例中，所述多个有源连接区图形150沿所述第一方向平行排列，任意一个有源连接区图形150位于两条相邻的栅极图形200之间，且两条相邻的栅极图形200之间的有源连接区图形150数量为一个，从而保证栅极图形200的形状一致性，并能够在栅极图形200获得最小间隔的同时，使所述有源连接区图形150的单位面积最大化。

所述有源区图形150的数量根据一个带状单元版图500中栅极图形200的数量而定。本实施例中，所述有源区图形150数量为栅极图形200数量的一半。

例如：业界通常以8条字线为一组构成一个带状单元结构，相应的，所述有源区图形150的数量为4个。其中，在所述有源区图形150的数量为4个的情况下，与目前采用的带状单元版图相比，所述有源区图形150的有效面积可至少增大2倍。

在其他实施例中，所述有源区图形的数量还可以为任意多个，且所述有源区图形的数量少于栅极图形的数量，以免出现相邻栅极图形之间设置两个有源区图形的问题，从而防止版图尺寸过大。

本实施例中，所述有源连接区图形150的形状为方形，即所述有源连接区图形150投影于基底上的图形为方形。通过使所述有源连接区图形150呈方形，有利于提高栅极图形的形状一致性。

需要说明的是，在版图中，各层版图的图形通常使用最小设计规则。为此，本实施例中，单个所述有源连接区图形150的最小面积满足DRC规则。

继续参考图2，所述第二版图位于所述第一版图上方。

所述第二版图包括多个间隔设置的栅极图形200，所述多个栅极图形200沿所述第二方向横跨所述两个有源区图形100且沿所述第一方向平行排列。

当采用所述带状单元版图以形成带状单元结构时，栅极图形200对应于基底上的栅极层，所述栅极层作为带状单元结构中的字线。本实施例中，8条字线为一组构成一个带状单元结构，因此，在一个带状单元版图500中，所述栅极图形的数量为8个。在其他实施例中，根据实际工艺情况，所述栅极图形的数量还可以为任意多个。

本实施例中，相邻两条栅极图形200呈镜像对称。

通过使相邻两条栅极图形200呈镜像对称，从而改善栅极图形200的形状一致性、降低栅极图形200总面积以及单根栅极图形200的面积，同时，使得采用该带状单元版图所形成栅极层的寄生负载均一性得到提升、寄生负载下降，相应提高了字线的有效速度，进而提高所形成存储器的性能。

其中，通过适当减小单个有源区图形150面积的方式，易于实现相邻两条栅极图形200的镜像对称性，且能够降低相邻栅极图形200所允许的最小间隔。尤其是，通过增加有源区图形150数量的方式，易于在保证有源区图形150的有效面积满足器件性能需求的同时，使单个有源区图形150的面积较小。

具体地，以单个带状单元版图包括8条栅极图形200为例，与栅极图形不具有镜像对称性的方案相比，栅极图形200的总面积可降低5.5％左右，单条栅极图形200的面积可降低9％左右。

综上，本实施例能够在减小存储器版图尺寸的同时，提高所形成存储器的性能。

各层版图的图形使用最小设计规则，因此，本实施例中，相邻栅极图形200的最小间隔满足DRC规则，且所述栅极图形200至相邻有源连接区图形150的最小间隔满足DRC规则。

本实施例中，所述栅极图形200的形状“几”字形，从而在保证各图形之间最小间隔满足DRC规则的同时，防止栅极图形200宽度过大、避免栅极图形200面积的不必要浪费，从而进一步减小单根栅极图形200的面积以及存储器版图尺寸。

本实施例中，所述栅极图形200数量为有源区图形150数量的2倍，相邻两条栅极图形200构成一字线组图形250，所述字线组图形250与所述有源连接区图形150一一对应，所述字线组图形250中的两条栅极图形200位于相对应的所述有源连接区图形150的两侧；其中，在每一个字线组图形250中，沿所述第一方向，位于所述有源区图形100上的相邻栅极图形200具有第一间隔，位于所述有源连接区图形150所在区域两侧的相邻栅极图形200具有第二间隔，所述第二间隔大于所述第一间隔，即两个几”字形图形中的凸起部相背。相应的，相邻字线组图形250之间未设有所述有源连接区图形150。

通过使每个所述有源连接区图形150位于字线组图形250中两条栅极图形200所围成的区域内，从而尽可能地降低相邻栅极图形200所允许的最小间隔，并保证相邻栅极图形200的最小间隔满足DRC规则，且所述栅极图形200至相邻有源连接区图形150的最小间隔满足DRC规则。

继续参考图2，所述带状单元版图还包括第三版图，所述第三版图位于所述第二版图上方。

所述第三版图包括多个相隔离的第一接触孔图形310，第一接触孔图形310在第二版图上的投影分别位于相对应的栅极图形200内，所述多个第一接触孔图形310沿第一方向平行排列，且在第一方向上，所述多个第一接触孔图形310均位于同一直线上。多个第一接触孔图形310均位于同一直线上指的是：沿第一方向，所述多个第一接触孔图形310在第二方向上的两个侧壁相齐平。

所述第一接触孔图形310对应于基底上的第一接触孔插塞，所述第一接触孔插塞位于相对应的栅极层上并与所述栅极层实现电连接，从而实现所述栅极层与其他电路的电连接。

本实施例中，通过使所述多个第一接触孔图形310均位于同一直线上，有利于保证相邻栅极图形200的镜像对称性。

具体地，在所述第二方向上，所述多个第一接触孔图形310位于所述有源连接区图形150的一侧。通过该设置方式，有利于降低相邻栅极图形200所允许的最小间隔，从而减小所述带状单元版图在第二方向上的尺寸。

本实施例中，所述第三版图还包括多个相隔离的第二接触孔图形320和至少一个的第三接触孔图形330。

其中，所述第二接触孔图形320分别位于相对应的所述有源区图形100内，同一所述有源区图形100内的所述多个第二接触孔图形330沿所述第一方向平行排列；所述第三接触孔图形330位于相对应的所述有源连接区图形150内。

所述第二接触孔图形320对应于基底上的第二接触孔插塞，所述第二接触孔插塞位于相对应的有源区上并与所述有源区实现电连接，从而实现所述有源区与其他电路的电连接；所述第三接触孔图形330对应于基底上的第三接触孔插塞，所述第三接触孔插塞位于相对应的有源连接区上并与所述有源连接区实现电连接，从而实现所述有源连接区与其他电路的电连接。

需要说明的是，有源连接区图形150的数量为多个，所述第三接触孔图形330的数量相应为多个。本实施例中，所述多个第三接触孔图形310沿第一方向平行排列。

还需要说明的是，所述第二接触孔图形320与相邻栅极图形200的最小间隔需满足DRC规则，第三接触孔图形330与相邻栅极图形200的最小间隔也需满足DRC规则。为此，本实施例中，在所述第二方向上，所述第二接触孔图形320和相邻第三接触孔图形330位于同一直线上，从而尽可能地降低了相邻栅极图形200所允许的最小间隔。其中，所述第二接触孔图形320和相邻第三接触孔图形330位于同一直线上指的是：沿所述第二方向，所述第二接触孔图形320和相邻第三接触孔图形330在所述第一方向上的两个侧壁均相齐平。

本实施例中，所述带状单元版图还包括第四版图，所述第四版图位于所述第三版图上方。

结合参考图3，图3是基于图2中局部区域(虚线框所围成区域)的结构示意图，图3示出了所述带状单元版图中第一版图、第二版图、第三版图和第四版图的重叠示意图。

所述第四版图包括第一金属层(M1)图形400。

所述第一金属层图形400对应于基底上的第一金属层，所述第一金属层电连接第一接触孔插塞、第二接触孔插塞和第三接触孔插塞，从而使第一接触孔插塞、第二接触孔插塞和第三接触孔插塞分别通过相应的第一金属层与其他电路实现电连接。

如图3所示，所述第一金属层图形400包括梳状结构的第一子图形410以及条状的第二子图形420，所述第一子图形410包括梳柄部图形411以及与所述梳柄部图形411相连的梳齿部图形412。

其中，梳柄部图形411沿第一方向(如图2中YY1方向)延伸并覆盖远离第一接触孔图形310一侧的第二接触孔图形320，梳齿部图形412沿第二方向(如图2中XX1方向)并覆盖第三接触孔图形330，第二子图形420沿第一方向延伸并覆盖靠近第一接触孔图形310一侧的第二接触孔图形320。

所述梳齿部图形412与第一接触孔图形310的最小间隔需满足DRC规则，而第一接触孔图形310在第二版图上的投影位于栅极图形200内，因此，与梳齿部图形和条形第二子图形相连接的方案相比，本实施例通过使梳齿部图形412仅覆盖第三接触孔图形330的方式，避免相邻栅极图形200的最小间隔以及栅极图形200的形状受到所述第四版图布局的影响。

其中，由于接地端VSS信号分别通过梳柄部图形411和第二子图形420沿所述第一方向传输，因此，采用梳齿部图形412仅覆盖第三接触孔图形330方案，不会对存储器的正常工作造成不良影响。

需要说明的是，所述第一金属层图形400还包括多个方形的第三子图形430，所述第三子图形430与所述第一接触孔图形310一一对应，即所述第三子图形430在所述第三版图上的投影分别覆盖对应的第一接触孔图形310。

本实施例中，在第一方向上，所述多个第一接触孔图形310均位于同一直线上，相应的，为了提高布局一致性，所述第三子图形430也位于同一直线上。

还需要说明的是，所述带状单元版图通常还包括第五版图、第六版图和第七版图。结合参考图4，示出了所述带状单元版图中第一版图、第二版图、第五版图、第六版图和第七版图的重叠示意图。

所述第五版图位于所述第四版图上方，所述第六版图位于所述第五版图上方，第七版图位于所述第六版图上方。

如图4所示，所述第五版图包括第一通孔(via1)图形450，所述第六版图包括第二金属(M2)层图形600，所述第七版图包括第二通孔(via2)图形550。

所述第一通孔图形450对应基底上的第一通孔结结构，所述第二金属层图形600对应于基底上的第二金属层，所述第二通孔图形550对应于基底上的第二通孔结构。

具体地，所述第一通孔结结构与第一金属层实现电连接，所述第二金属层位于第一通孔结构上方且与所述第一通孔结构顶部相接触，所述第二通孔结构位于第二金属层上且与所述第二金属层实现电连接。

在所述第一方向(如图2中YY1方向所示)上，所述多个第一接触孔图形310均位于同一直线上，从而使得所述第一接触孔图形310上方的第一通孔图形450均位于同一直线上，所述第一接触孔图形310上方的第二金属层图形600均位于同一直线上，所述第一接触孔图形310上方的第二通孔图形550均位于同一直线上，从而提高了第一通孔图形450、第二金属层图形600和第二通孔图形550的形状一致性。

而且，所述多个第一接触孔图形310均位于同一直线上，这有利于优化第二金属层图形600的走线，所述第一接触孔图形310和与其距离较大的第二接触孔图形320之间的区域可用于形成用于作为电源线(power line)的第二金属层图形600，且有利于增大该位置处的第二金属层图形600的宽度，该位置处的第二金属层图形600用于连接电源端VDD，通过增大其宽度，从而提高了电源线的过电流能力，进而进一步提高存储器的性能。

本实施例中，在第二方向(如图1中XX1方向所示)上，所述多个第一接触孔图形310位于有源连接区图形150的一侧，位于有源连接区图形150另一侧的第二接触孔图形320与第一接触孔图形310的距离相应较大，为两者之间的第二金属层图形600提供了足够的空间，从而进一步于增大该位置处第二金属层图形600的宽度。

本实施例中，通过改变栅极图形200和第一接触孔图形310的布局，使得电源线的过电流能力能够增加50％及以上。

本发明实施例还提供一种存储器版图。参考图5，示出了本发明存储器版图一实施例的结构示意图。

所述存储器版图包括：多个存储单元阵列版图700，所述多个存储单元阵列版图700沿第三方向(如图5中A1A2方向所示)平行排列；至少一个带状结构版图720，所述带状结构版图720包括多个本发明实施例所述的带状单元版图(未标示)，在每一个带状结构版图720中，所述带状单元版图沿第一方向(如图2中YY1方向所示)排列，且相邻带状单元版图相邻接。

为了便于图示，图5仅示意了存储单元阵列版图700中的栅极图形，且仅示意了两个存储单元阵列版图700和一个带状结构版图720。

所述存储单元阵列版图700用于形成存储器中的存储单元阵列(cell array)，所述带状结构版图720用于形成存储器中的带状结构，所述带状结构通常位于相邻两个存储单元阵列之间，用于连接相邻两个存储单元阵列。

本实施例中，所述存储器版图为ROM版图，用于形成ROM，所述带状结构用于连接ROM中相邻两个存储单元阵列的栅极结构，并为器件提供接触区的区域。在其他实施例中，所述存储器版图还可以为其他具有所述带状结构版图的版图。

需要说明的是，在传统ROM中，相邻带状单元结构和存储单元阵列共享栅极层，相应的，相邻存储单元阵列版图700和带状结构版图720共享栅极图形200。

本实施例中，单个带状单元版图的尺寸较小，从而减小了存储器版图的尺寸。以单个带状单元版图包括8条栅极图形200为例，与现有存储器版图相比，本实施例所述存储器版图的总面积可减小10％左右。

本发明实施例还提供一种采用前述带状单元版图所形成的带状单元结构。图6是本发明带状单元结构一实施例的结构示意图。

所述带状单元结构，包括：基底50a；位于基底50a中的两个平行排列的条形有源区100a，所述有源区100a的延伸方向为第一方向(如图6中YY1方向所示)，与第一方向相垂直的方向为第二方向(如图6中XX1方向所示)；至少一个有源连接区150a，位于所述两个有源区100a之间的基底50a中；位于所述基底50a上的多个间隔设置的栅极层200a，所述多个栅极层200a沿第二方向横跨所述两个有源区100a且沿第一方向平行排列，相邻两条栅极层200a呈镜像对称；其中，每一个有源连接区150a位于相邻两条栅极层200a之间。

一个或多个所述带状单元结构构成一个带状结构，所述带状结构用于连接存储器中相邻两个存储单元阵列。

以下结合附图，对本实施例所述带状单元结构做详细说明。

需要说明的是，为了便于图示，图6为俯视图，且仅示意出了基底、有源区、有源连接区、栅极层和接触孔插塞。

本实施例中，所述带状单元结构为平面结构，即所述基底50a为平面衬底。

本实施例中，所述基底50a为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述基底50a内形成有有源区100a和有源连接区150a，其中，每一个有源区100a和有源连接区150a内均相应形成有阱(well)区。

具体地，所述基底50a为平面衬底，所述阱区位于部分区域的衬底内。其中，ROM中的晶体管通常为NMOS晶体管，为此，本实施例中，所述阱区的掺杂类型为P型。

所述有源连接区150a用于作为衬底的外接电极，从而通过所述有源连接区150a，使衬底与外部电路实现电连接，进而对衬底加载相应的电压。

因此，所述有源连接区150a的数量至少为一个。

本实施例中，所述有源连接区150a的数量为多个，所述多个有源连接区150a图形沿所述第一方向平行排列。通过增加有源连接区150a的数量，相应提高了有源连接区150a的有效面积，从而降低电源电压降，进而降低所形成存储器出现衬底电压不足的概率相应较低，使得存储器的性能得到提升。

本实施例中，多个有源连接区150a沿第一方向平行排列，任意一个有源连接区150a位于两条相邻栅极层200a之间的基底50a中，且两条相邻栅极层200a之间的有源连接区150a数量为一个，从而保证栅极层200a在基底50a上投影形状的一致性，并能够在栅极层200a获得最小间隔的同时，使有源连接区150a的单位面积最大化。

所述有源连接区150a的数量根据一个带状单元结构中栅极层200a的数量而定。本实施例中，所述有源连接区150a数量为栅极层200a数量的一半。

例如：业界通常以8条字线为一组构成一个带状单元结构，所述有源连接区150a的数量相应为4个。其中，在有源连接区150a的数量为4个的情况下，与目前带状单元结构相比，所述有源连接区150a的有效面积可至少增大2倍。

在其他实施例中，有源连接区的数量还可以为任意多个，且有源连接区的数量少于栅极层的数量，以免出现相邻栅极层之间的基底中设置有两个有源连接区的问题，从而防止存储器尺寸过大。

本实施例中，有源连接区投影于所述基底50a表面的图形形状为方形。所述带状单元结构采用相应的带状单元版图所形成，通过使有源连接区投影于所述基底50a表面的图形形状为方形，有利于提高版图中所对应栅极图形的形状一致性，相应提高了所述栅极层200a的形状一致性。

需要说明的是，所述有源区100a和有源连接区150a露出的基底50a中还形成有隔离结构(图未示)，用于定义有源区100a和有源连接区150a。所述隔离结构101能够起到电隔离的作用，其材料可以为氧化硅、氮化硅或氮氧化硅。

本实施例中，所述隔离结构位于衬底内。

所述栅极层200a用于作为带状单元结构的字线，带状单元结构中的字线与相邻存储单元阵列中的字线相连接，即相邻带状单元结构和存储单元阵列共享所述栅极层200a。本实施例中，所述栅极层可以为多晶硅栅(poly gate)。

本实施例中，所述栅极层位于衬底50a和隔离结构上，且横跨有源区100a。

本实施例中，一个带状单元结构包含8条字线，因此，带状单元结构中的栅极层200a数量为8个。在其他实施例中，根据实际工艺情况，所述栅极层的数量还可以为任意多个。

本实施例中，相邻两条栅极层200a呈镜像对称。

根据前述实施例中的分析可知，通过使相邻两条栅极层200a呈镜像对称，改善了栅极层200a的形状一致性、降低了栅极层200a总面积以及单根栅极层200a的面积，并使得栅极层200a的寄生负载均一性得到提升、寄生负载下降，相应提高了带状单元结构中字线的有效速度，进而提高所形成存储器的性能。

具体地，以单个带状单元结构包含8条字线为例，与栅极层不具有镜像对称性的结构相比，本实施例栅极层200a在基底50a上的投影图形总面积可降低5.5％左右，单条栅极层200a在基底50a上的投影图形面积可降低9％左右。

综上，本实施例能够在减小存储器整体尺寸的同时，提高存储器的性能。

本实施例中，栅极层200a在基底50a上的投影图形形状为“几”字形，从而在保证带状单元结构所对应版图中各图形之间最小间隔满足DRC规则的同时，防止栅极层200a宽度过大、避免栅极层200a所占面积的不必要浪费，从而进一步减小单根栅极层200a所占面积以及存储器的尺寸。

本实施例中，栅极层200a数量为有源区150a数量的2倍，相邻两条栅极层200a构成一字线组250a，字线组250a与有源连接区150a一一对应，字线组250a中的两条栅极层200a位于相对应有源连接区150a的两侧。其中，在每一个字线组250a中，沿第一方向，位于有源区100a上的相邻栅极层200a具有第一间隔(未标示)，位于有源连接区150a所在区域两侧的相邻栅极层200a具有第二间隔(未标示)，第二间隔大于第一间隔，即两个几”字形图形中的凸起部相离。

本实施例中，所述带状单元结构还包括：多个相隔离的接触孔插塞(未标示)，分别位于相对应的所述栅极层200a上且电连接所述栅极层200a，所述多个接触孔插塞沿所述第一方向平行排列，且在第一方向上，所述栅极层上的多个接触孔插塞均位于同一直线上。

本实施例中，位于栅极层200a上的接触孔插塞作为第一接触孔插塞310a，所述第一接触孔插塞310a用于实现所述栅极层200a与其他电路的电连接。

所述第一接触孔插塞310a的材料可以为铜、铝、钨、金、银或钛。本实施例中，所述第一接触孔插塞310a的材料为铜，以提高所述第一接触孔插塞310a的电传导性能。

本实施例中，通过使所述多个第一接触孔插塞310a均位于同一直线上，有利于保证相邻栅极层200的镜像对称性。

具体地，在所述第二方向上，所述多个第一接触孔插塞310a在所述基底50a上的投影位于所述有源连接区150a的一侧。通过该设置方式，有利于减小所述带状单元结构在第二方向上的尺寸。

本实施例中，所述接触孔插塞还包括多个相隔离的第二接触孔插塞320a和至少一个的第三接触孔插塞330a。所述第二接触孔插塞320a分别位于相对应的有源区100a上且与有源区100a电连接，同一有源区100a上的多个第二接触孔插塞320a沿第一方向平行排列，所述第二接触孔插塞320a用于实现有源区100a与其他电路的电连接；所述第三接触孔插塞330a位于相对应的有源连接区150a上且与有源连接区150a电连接，用于实现有源连接区150a与其他电路的电连接。

本实施例中，所述第二接触孔插塞320a和第三接触孔插塞330a的材料与第一接触孔插塞310a的材料相同。

具体地，所述带状单元结构还包括层间介质层(inter layer dielectric，ILD)，位于栅极层200a露出的基底50a上，且覆盖所述栅极层200a。所述接触孔插塞相应位于层间介质层中。

需要说明的是，在所述第二方向上，所述多个第一接触孔插塞310a在所述基底50a上的投影位于所述有源连接区150a的一侧，通过该设置方式，还有利于优化第二金属层(M2)的走线。

具体地，在所述带状单元结构所对应的版图中，所述第一接触孔插塞310a与第一接触孔图形相对应，所述第二接触孔插塞与第二接触孔图形相对应，所述有源连接区150a与有源连接区图形相对应，第二金属层和第二金属层图形相对应；在所述第二方向上，多个第一接触孔图形相应位于有源连接区图形的一侧，位于有源连接区图形另一侧的第二接触孔图形与第一接触孔图形的距离相应较大，从而为两者之间的第二金属层图形提供了足够的空间，有利于增大该位置处第二金属层图形的宽度。其中，该位置处第二金属层图形所对应的第二金属层通常用于作为电源线。

为此，本实施例中，用于作为电源线第二金属层宽度较大，该第二金属层用于连接电源端VDD，通过增大其宽度，从而提高了电源线的过电流能力，进而进一步提高存储器的性能。

本实施例中，通过改变栅极层200a和第一接触孔插塞310a的布局方式，电源线的过电流能力能够增加50％及以上。

本实施例所述带状单元结构采用前述实施例所述的带状单元版图所形成，对所述带状单元结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。

相应的，本发明实施例还提供一种存储器。图7是本发明存储器一实施例的结构示意图。

所述存储器包括：多个存储单元阵列810，所述多个存储单元阵列沿第三方向(如图5中A1A2方向所示)平行排列；至少一个带状结构820，在所述第三方向上，所述带状结构820位于相邻存储单元阵列810之间并与所述相邻存储单元阵列810相邻接，所述带状结构810包括至少一个前述实施例所述的带状单元结构，在每一个带状结构810中，多个所述带状单元结构沿所述第一方向(如图6中YY1方向所示)排列，且相邻带状单元结构相邻接，其中，所述第二方向(如图6中XX1方向所示)与所述第三方向相同。

为了便于图示，图7仅示意了两个存储单元阵列810和一个带状结构820。

所述带状结构820位于相邻存储单元阵列810之间，用于连接相邻两个存储单元阵列810。

本实施例中，所述存储器为ROM，所述带状结构820用于连接ROM中相邻两个存储单元阵列810的栅极结构，并为器件提供接触区的区域。在其他实施例中，所述存储器还可以为其他具有所述带状结构的存储器。

需要说明的是，在传统ROM中，相邻带状单元结构820和存储单元阵列810共享字线WL，相应的，相邻带状单元结构820和存储单元阵列810共享栅极层。

由前述描述可知，本实施例所述存储器的尺寸较小，且性能较佳。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种带状单元版图，其特征在于，包括：

第一版图，包括两个平行排列的条形有源区图形和至少一个有源连接区图形，所述有源区图形的延伸方向为第一方向，与所述第一方向相垂直的方向为第二方向，所述有源连接区图形位于所述两个有源区图形之间；

第二版图，包括多个间隔设置的栅极图形，所述多个栅极图形沿所述第二方向横跨所述两个有源区图形且沿所述第一方向平行排列，相邻两条栅极图形呈镜像对称；

其中，每一个所述有源连接区图形位于相邻两条栅极图形之间。

2.如权利要求1所述的带状单元版图，其特征在于，所述有源连接区图形的数量为多个，所述多个有源连接区图形沿所述第一方向平行排列，任意一个有源连接区图形位于两条相邻的栅极图形之间，且两条相邻栅极图形之间的所述有源连接区图形的数量为一个。

3.如权利要求1所述的带状单元版图，其特征在于，所述带状单元版图还包括：第三版图，所述第三版图包括多个相隔离的第一接触孔图形，所述第一接触孔图形在所述第二版图上的投影分别位于相对应的所述栅极图形内，所述多个第一接触孔图形沿所述第一方向平行排列，且在所述第一方向上，所述多个第一接触孔图形均位于同一直线上。

4.如权利要求3所述的带状单元版图，其特征在于，在所述第二方向上，所述多个第一接触孔图形位于所述有源连接区图形的一侧。

5.如权利要求3所述的带状单元版图，其特征在于，所述第三版图还包括多个相隔离的第二接触孔图形和至少一个的第三接触孔图形；

所述第二接触孔图形在所述第二版图上的投影分别位于相对应的所述有源区图形内，同一所述有源区图形内的所述多个第二接触孔图形沿所述第一方向平行排列；

所述第三接触孔图形在所述第二版图上的投影位于相对应的所述有源连接区图形内。

6.如权利要求5所述的带状单元版图，其特征在于，所述有源连接区图形的数量为多个；

所述第三接触孔图形的数量为多个，所述多个第三接触孔图形沿所述第一方向平行排列，且在所述第一方向上，所述多个第三接触孔图形均位于同一直线上。

7.如权利要求5所述的带状单元版图，其特征在于，所述带状单元版图还包括：第四版图，包括第一金属层图形，所述第一金属层图形包括梳状结构的第一子图形以及条状的第二子图形，所述第一子图形包括梳柄部图形以及与所述梳柄部图形相连的梳齿部图形；

所述梳柄部图形沿所述第一方向延伸并覆盖远离所述第一接触孔图形一侧的第二接触孔图形；

所述梳齿部图形覆盖所述第三接触孔图形；

所述第二子图形沿所述第一方向延伸并覆盖靠近所述第一接触孔图形一侧的第二接触孔图形。

8.如权利要求1所述的带状单元版图，其特征在于，所述栅极图形的形状为“几”字形。

9.如权利要求8所述的带状单元版图，其特征在于，所述栅极图形数量为所述有源连接区图形数量的2倍；

相邻两条栅极图形构成一字线组图形，所述字线组图形与所述有源连接区图形一一对应，所述字线组图形中的两条栅极图形位于相对应的所述有源连接区图形的两侧；其中，在每一个字线组图形中，沿所述第一方向，位于所述有源区图形上的相邻栅极图形具有第一间隔，位于所述有源连接区图形所在区域两侧的相邻栅极图形具有第二间隔，所述第二间隔大于所述第一间隔。

10.如权利要求1所述的带状单元版图，其特征在于，所述有源连接区图形的形状为方形。

11.一种存储器版图，其特征在于，包括：

多个存储单元阵列版图，所述多个存储单元阵列版图沿第三方向平行排列；

至少一个带状结构版图，在所述第三方向上，所述带状结构版图位于相邻存储单元阵列版图之间并与所述相邻存储单元阵列版图相邻接，所述带状结构版图包括至少一个如权利要求1至10任一项所述的带状单元版图，在每一个带状结构版图中，多个所述带状单元版图沿所述第一方向排列，且相邻带状单元版图相邻接，其中，所述第二方向与所述第三方向相同。

12.如权利要求11所述的存储器版图，其特征在于，所述存储器版图为ROM版图。

13.一种采用如权利要求1至10任一项所述的带状单元版图所形成的带状单元结构，包括：

基底；

位于所述基底中的两个平行排列的条形有源区，所述有源区的延伸方向为第一方向，与所述第一方向相垂直的方向为第二方向；

至少一个有源连接区，位于所述两个有源区之间的基底中；

位于所述基底上的多个间隔设置的栅极层，所述多个栅极层沿所述第二方向横跨所述两个有源区且沿所述第一方向平行排列，相邻两条栅极层呈镜像对称；

其中，每一个所述有源连接区位于相邻两条栅极层之间。

14.如权利要求13所述的带状单元结构，其特征在于，所述有源连接区的数量为多个，所述多个有源连接区沿所述第一方向平行排列，任意一个有源连接区位于两条相邻的栅极层之间，且两条相邻栅极层之间的所述有源连接区的数量为一个。

15.如权利要求13所述的带状单元结构，其特征在于，所述带状单元结构还包括：多个相隔离的接触孔插塞，分别位于相对应的所述栅极层上且电连接所述栅极层，所述多个接触孔插塞沿所述第一方向平行排列，且在所述第一方向上，所述栅极层上的多个接触孔插塞均位于同一直线上。

16.如权利要求15所述的带状单元结构，其特征在于，在所述第二方向上，所述栅极层上的多个接触孔插塞在所述基底上的投影位于所述有源连接区的一侧。

17.如权利要求15所述的带状单元结构，其特征在于，所述栅极层在所述基底上的投影形状为“几”字形。

18.一种存储器，其特征在于，包括：

多个存储单元阵列，所述多个存储单元阵列沿第三方向平行排列；

至少一个带状结构，在所述第三方向上，所述带状结构位于相邻存储单元阵列之间并与所述相邻存储单元阵列相邻接，所述带状结构包括至少一个如权利要求13至17任一项所述的带状单元结构，在每一个带状结构中，多个所述带状单元结构沿所述第一方向排列，且相邻带状单元结构相邻接，其中，所述第二方向与所述第三方向相同。

19.如权利要求18所述的存储器，其特征在于，所述存储器为ROM。

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