CN105321947A - 存储单元阵列及其单元结构 - Google Patents

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Abstract

本发明公开了一种只读存储器(ROM)单元阵列及其单元结构。该ROM单元阵列与多个行位线和多个列字线相连接且包括：沿着列方向布置的多个子单元阵列，每个子单元阵列包括多个单位单元结构。每个单位单元结构包括：限定出单元边界的单元基底区域，该区域包括被布置在衬底上的具有宽形块状轮廓且限定出连续共用源极节点的覆盖式OD层；设置在OD层之上，被布置成选择性地连接位线的漏极焊垫；桥接在漏极焊垫和OD层之间的垂直沟道结构；以及垂直地设置在漏极焊垫和OD层之间且布置成与字线相连接的栅极结构。子单元阵列边界完全被限定在OD层的覆盖范围内。

Description

存储单元阵列及其单元结构
技术领域
本发明总体涉及半导体存储器，更具体地，涉及半导体只读存储器(ROM)单元阵列结构。
背景技术
使用平面单元晶体管的传统的ROM单元阵列固有地表现为衬底的平面上的巨大的水平封装尺寸，因此在存储单元的按比例缩小方面施加了实际限制。因此，提出了存储单元阵列及其单元结构。
发明内容
根据本发明的一个方面，提供了一种半导体只读存储器(ROM)单位单元结构，包括：单元基底区域，限定出单元边界，单元基底区域包括布置在衬底上的具有宽形块状轮廓的覆盖式OD层，并且覆盖式OD层限定出被布置为与接地端(Vss)选择性连接的连续共用源极节点；漏极焊垫，设置在OD层之上，漏极焊垫与位线选择性地连接；垂直沟道结构，桥接漏极焊垫和OD层；以及栅极结构，垂直地设置在漏极焊垫和OD层之间并且与字线相连接；其中，单元边界被限定在OD层的覆盖范围内。
优选地，单位单元结构的OD接触件被设置在单元边界之外。
优选地，OD层是硅基衬底中的p型阱上的重掺杂的n型层。
优选地，该单元结构还包括：硅化物层，选择性地设置在OD层和漏极焊垫上，硅化物层的材料选自于由Ti、Co、Ni、Mo、Pt和它们的组合所构成的组。
优选地，OD层是在硅基衬底中的p型阱上外延生长的n型化合物材料；外延生长的化合物材料选自于由SiP成分、SiC成分、SiPC、Si、Ge、III-V族材料以及它们的组合所构成的组。
优选地，垂直结构器件包括垂直的纳米沟道晶体管，每个单元结构均包括多个垂直的纳米沟道晶体管，并且漏极焊垫通过编码层选择性地连接至位线。
优选地，编码层包括至少一个漏极焊垫接触层和第一层通孔。
优选地，垂直纳米线晶体管是垂直围栅(VGAA)晶体管。
优选地，位线被布置在第一层导电层中，而字线被布置在第二层导电层中。
根据本发明的另一方面，提供了一种与多行位线和多列字线相连接的半导体存储单元阵列，包括：多个子单元阵列，沿着列方向布置，每个子单元阵列均包括多个单位单元结构，而每个单位单元结构均包括：单元基底区域，限定出单元边界，单元基底区域包括被布置在衬底上的具有宽形块状轮廓并且限定了连续的共用源极节点的覆盖式OD层；漏极焊垫，设置在OD层之上并且选择性地连接至位线；垂直沟道结构，桥接漏极焊垫和OD层；栅极结构，垂直地设置在漏极焊垫和OD层之间并且选择性地与字线连接，其中，子单元阵列边界被限定成在OD层的覆盖范围内。
优选地，该单元阵列还包括：多个OD带状单元，每个OD带状单元分别被布置成沿着列方向邻接于子单元阵列，每个OD带状单元均包括：OD带状层，是邻接的子单元阵列的OD层的整体延伸；和至少一个第一连接模块，设置在OD带状层上。
优选地，第一连接模块选择性地建立起从子单元阵列的共用源极节点至接地端(Vss)的连接
优选地，该单元阵列还包括：至少一个第一层Vss线，被布置在每个OD带状单元之上并且位于一对相邻的位线之间。
优选地，第一层Vss线沿着列方向延伸且进入到主单元阵列区域，并且第一层Vss线与位线共享基本上相同的结构轮廓。
优选地，第一层Vss线基本上被布置在相应的OD带状单元区域内。
优选地，该单元阵列还包括：第二层Vss线，沿着行方向在OD带状单元区域之上延伸且横跨OD带状单元区域。
优选地，第一连接模块包括至少一个带状层OD接触件、第一层通孔、第一层导电层、第二层通孔以及第二层导电层，并且第一连接模块连接第一层Vss线和第二层Vss线。
优选地，通过选择性地使用第一层通孔来实施对子单元阵列中的ROM单元的编码，并且通过经过第一层通孔且从子单元阵列的共用源极节点至相应的第一层Vss线的选择性的连接来确定子单元阵列中的ROM单元的逻辑状态。
优选地，该单元阵列还包括：多个栅极带状单元，每个栅极带状单元分别被布置成沿着行方向与一子单元阵列邻接，每个栅极带状单元均包括：多个连续的栅极线层，顺序连接子单元阵列的一行中的多个垂直沟道结构，和多个第二连接模块，每个第二连接模块分别将连续的栅极线层连接至字线。
优选地，第二连接模块包括至少一个栅极接触件、第一层导电层以及第二层通孔。
附图说明
当结合附图阅读时能够从以下详细说明中最好地理解本发明的各个方面。应该注意的是，根据工业标准实践，各个部件并不按照比例绘制。实际上，为了清楚地论述，各个部件的尺寸可以任意增大或缩小。
图1A是示出了根据本公开的一个实施例的ROM单元结构的顶视结构示意图；
图1B示出了根据本发明的一个实施例沿着线m-m’截取的图1A中的ROM单元结构的横截面图；
图1C是示出了根据本发明的另一个实施例的ROM单元结构的顶视结构示意图；
图2A是示出了根据本发明的一个实施例的部分存储单元阵列的布局实现的顶视结构示意图。
图2B是示出了根据本发明的另一个实施例的部分存储器阵列的布局实现的顶视结构的示意图；
图3A示出的是根据本发明的一个实施例沿着线a-a’截取的图2A中示出的ROM单元结构的横截面图；
图3B示出的是根据本发明的一个实施例沿着线b-b’截取的图2A中的ROM单元结构的横截面图；
图4示出了根据本发明的一个实施例的存储单元阵列的顶视示意图；
图5A是示出了ROM单元阵列的示例性的示意图；
图5B是示出了图5A的ROM单元阵列的布局实现的顶视示意图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一(一些)元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
半导体ROM是一种由多行和多列的ROM单元以单元阵列形式构成的固态存储器，其被制造成在其中永久地存储着需要的数据。然后，可以通过字线和位线矩阵来存取存储在ROM单元阵列中的数据。通常，每个ROM单元均包括一个晶体管，当这个晶体管被字线和位线选中时，其被配置成处于“导通(1)”状态或“截止(0)”状态。字线通常与单元晶体管的栅极相连接。位线通常与单元晶体管的漏极相连接，而单元晶体管的源极通常与接地端(VSS)相连接。对ROM单元中的“导通”或“截止”状态的编码可以取决于从源极到VSS且穿过具体单元晶体管的路径是电连接的或是电隔离的。这种路径可以通过掩模(诸如，接触件、通孔或有源区域(OD))实施。例如，当单元晶体管中不存在通向VSS的源极接触件时，单元晶体管处于“截止”状态。
图5A是示出了具有两个示例性存储单元510[i]和510[i+1]的示例性的[2R×1C]ROM单元列阵列的示意图。在存储单元510[i]中，NMOS晶体管505[i]具有分别连接至字线(WL[i])和位线(BL)的栅极和漏极。NMOS晶体管505[i]的源极从接地端(VSS)处断开，即，通过打开开关508[i]而使晶体管浮置。因此，当通过激活WL[i]和BL而选择存储单元510[i]时，BL将检测不到任何电流，这可以被解释为逻辑“0”。反之，在存储单元510[i+1]中，NMOS晶体管505[i+1]具有分别连接至字线WL[i+1]和同一BL的栅极和漏极。NMOS晶体管505[i+1]的源极通过关闭开关508[i+1]与VSS相连接。因此，当通过激活WL[i+1]和BL选择存储单元510[i+1]时，BL将检测到NMOS晶体管510[i+1]的传导电流，这可以被解释为逻辑“1”。请注意分别代表存储单元510[i]和510[i+1]界线的两个分离的虚线框。对于为了满足尺寸缩小的倾向而实现的较高单元密度，减小的单位单元面积是可取的。
请参考图5B，它是示出了图5A的传统的ROM单元阵列的布局实现的顶视图。如在此所示，传统的ROM单元阵列主要在其存储单元中使用平面晶体管。存储单元510[i]包括NMOS晶体管，该晶体管具有水平地放置在平面有源区域(OD)520[i]上的漏极区域522[i]、栅极527[i]、以及源极区域525[i]。类似地，存储单元510[i+1]包括NMOS晶体管，该晶体管具有水平地放置在平面有源区域(OD)520[i+1]上的漏极区域522[i+1]、栅极527[i+1]、以及源极区域525[i+1]。绝缘结构(诸如，浅沟槽隔离(STI)530)被要求位于相邻的单元510[i]和510[i+1]的边界OD区域之间以将相邻的晶体管的源极和漏极区域电隔离。在ROM单元之上的第一层导电层中是纵向地穿过存储单元510[i]和510[i+1]的位线和VSS线。两个存储单元的漏极区域522[i]和522[i+1]通过接触件/通孔523a分别与位线相连接。
对ROM单元的编码可以通过诸如通孔/接触件523b的导电结构(例如，编码层)将源极节点选择性地连接至VSS来实现。在该实例中，在ROM单元510[i]中的源极区域525[i]中没有接触件，而源极区域525[i+1]通过接触件/通孔523b与VSS相连接。这个具体的实现分别将ROM单元510[i]和510[i+1]的逻辑状态设定为“截止”和“导通”。请注意水平配置的单元晶体管的相对无效(平面)的空间使用，以及存储单元中STI所占用的宝贵的(平面)的空间。
对于传统的ROM单元阵列而言，单元晶体管所固有呈现的衬底晶圆平面上的巨大的水平封装尺寸的平面布局对存储单元的按比例缩小施加了实际的限制。而且，存储单元区域中必然包含的STI也占据了宝贵的空间。另外，随着处理技术进入了纳米时代，单元晶体管对其中存在多间隔效应(PSE)和浅沟槽隔离(STI)应力效应(LOD)以及应变效应的布局环境显现出显著的敏感性。这些与布局相关的效应可对感测存储单元的边界有不利影响，由此进一步妨碍存储单元结构的按比例缩小。
出于定向参照的简单和精确，现提供了x-y-z坐标参照，其中，x轴基本上沿着行方向定向，y轴基本上沿着列方向定向，而z轴基本上沿着与衬底的平面垂直的方向定向。
请同时参考图1A和图1B。图1A是示出了根据本发明的一个实施例的ROM单位单元结构的顶视图，而图1B示出的是沿着线m-m’截取的图1A的ROM单位单元结构的横截面图。示例性的ROM单元结构包括作为单元晶体管的垂直沟道器件。垂直沟道器件总体包括相对新颖的设计结构，其中，器件的源极和漏极区域相对于晶圆/衬底的平面而垂直布置。晶体管器件的沟道结构基本上垂直地延伸，从而桥接在源极和漏极区域之间，并且限定了垂直的沟道方向。使用这种新型布置的示例性器件包括垂直围栅(VGAA)场效应晶体管(FET)和垂直隧道场效应晶体管(TFET)，但是将来可能出现其他类型的垂直沟道器件。由于器件的源极区、沟道区和漏极区域相对于衬底的平面而垂直堆叠布置，垂直的沟道结构不仅仅明显地减小了水平轮廓(profile)，还能够通过沟道更为有效地控制电流，由此可使得栅极更短。
图1A是示出了根据本发明的一个实施例的ROM单元结构的顶视结构图。示例性的ROM单位单元结构(100)具有基本上呈矩形且限定在衬底的有源区域(OD)上的单元基底区域(110)，从而限定出单元边界(即，沿着x轴的x单元节距和沿着y轴的y单元节距)。有源区域(OD)基本上是n型或p型的重掺杂层，该重掺杂层充当了设置在其上的垂直沟道器件的源极区域。在一些实施例中，硅化物层(未示出)可以形成在OD层上。适合的硅化物材料可以包括Ti、Co、Ni、Mo、Pt或它们的组合。
图1B是根据本发明的一个实施例的沿着线m-m’截取的图1A的ROM单元结构的横截面图。本实施例使用垂直围栅(VGAA)器件，它基本上包括至少一个垂直延伸的柱部(120)，该柱部桥接在底部上的源极区域(即，N+型OD)和顶部上的漏极区域(例如，漏极焊垫(122))之间以用于提供载流子沟道，以及水平围绕在该柱部的中间部分的环绕的栅极结构(127)以用于提供沟道控制。应该注意，虽然本实例示出的是使用VGAA晶体管，但也可以使用其他类型的垂直沟道器件。垂直延伸的柱部(120)限定出了基本垂直的沟道方向(沿着z轴)，并且柱部的垂直长度限定出VGAA器件的沟道长度。
对于n型的VGAA器件而言，OD可以是布置在硅基衬底中的p型阱上的重掺杂的n型层，该层充当单元晶体管的源极区域。在其他实施例中，OD可以是硅基衬底中的p型阱上的n型外延生长的化合物材料层。OD层的外延生长材料可以包括SiP成分、SiC成分、SiPC、Si、Ge、III-V族材料或它们的适合的组合。III-V族材料可以包括InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN以及AlPN。
对于p型VGAA器件而言，OD(源极区域)可以是布置在硅基衬底中的n型阱上的重掺杂的p型层。P型VGAA器件的适合的源极/漏极材料可以包括外延生长的化合物材料，诸如，SiGe、Ge、Ge成分、SiP、SiC、III-V族材料或它们的组合。
VGAA器件的沟道结构(例如，柱部(120))基本上由至少一种垂直延伸的纳米级结构(诸如，纳米棒/管/线)构成。在一些实施例中，垂直的纳米级沟道阵列被用来提供更大的导通状态的电流容量。用于纳米线沟道区域的适合的材料可以包括Si成分或外延生长的材料(诸如，SiGe、SiGeC、Ge、Si、III-V材料)或它们的组合。既可以使用由下向上的方法(例如，通过将适合的材料选择性地生长为期望的纳米级结构)或通过由上向下的方法(例如，通过将适合材料的体积精确地减小至期望的纳米级结构)，或它们的适合的组合来提供纳米棒。在一些实施例中，可以首先通过提供硅基的块体材料，在适合的深度和位置处进行掺杂以限定出源极/漏极区域，然后精确地蚀刻和减小块体材料至期望的纳米轮廓(profile)来获得纳米棒。在一些应用中，可以使用砷化铟镓(InGaAs)纳米线，因为它提供了更好的电子迁移率。
参考图1A和图1B，示例性的ROM单元结构(100)包括VGAA器件，该器件使用了一对垂直延伸的纳米级柱部(120)作为沟道结构。这些垂直直立的纳米沟道中的每个均具有与源极区域(即，OD)相连接且设置在其上的底部/根部分，并且每个沟道中的至少一段(例如，所示的中间部段)被栅极(127)水平围绕。柱部(120)的顶端部被布置成与被布置在OD层的顶面之上的提高的顶板/焊垫(121)相连接，该顶板/焊垫限定了VGAA器件的漏极区域。顶部漏极焊垫(121)又与沿着列(y轴)方向布置的、在单元晶体管之上且穿过该单元晶体管的第一层位线(M1：BL)相连接。
可以通过导电元件(包括设置在漏极板(121)上的可选的硅化物接触层(122)和第一层通孔(123))的适合的组合，建立起VGAA器件的漏极板(121)和位线(M1：BL)之间的连接。用于漏极接触层(122)的硅化物材料可以包括Ti、Co、Ni、Mo、Pt或它们的组合。在一些实施例中，可以通过选择性地在顶部漏极板(121)和第一层位线(M1：BL)之间建立起导电路径而不是改变存储单元晶体管和Vss导体之间的连接来实施单元晶体管的编码。因此，在漏极焊垫(121)和位线(M1：BL)之间产生连接的各导电元件可以单独地或整体地充当ROM单元晶体管的编码层。
图1C是示出了根据本发明的另一个实施例的ROM单元结构的顶视结构图。在一些实施例中，使用了更多纳米级柱部。例如，在图1C中示出的示例性实施例中，VGAA器件包括作为沟道的四个垂直柱部(120’)。可以使用略微较宽的顶部板/漏极焊垫(122’)来容纳更多数量的垂直沟道。而且，在一些实施例中，ROM单元结构可以包括一个以上位于其单元边界内的VGAA晶体管。虽然沟道/垂直器件的数量可以变化以符合具体的实际操作要求，但以上所述的两个实施例均使用了宽的块体形OD单元基区域(110/110’)作为源极节点本地接地(Vss)连接路径，该区域的平面覆盖基本包括整个存储单元区域(即，单元边界)。这种布置通过消除对ROM单元内的单独的源极节点(OD)连接区域的需求而有助于最小化ROM单元尺寸。与传统的ROM单元阵列相比，新的VGAA器件的使用可以允许至少50％的单元尺寸减小。
再次参考图1A和图1B，围栅(allaroundgate)(127)可以是金属栅极并且基本上包括：堆叠结构，它包括设置在垂直沟道(例如，柱部(120)上且围绕在垂直沟道的横向表面周围的栅极介电层；横向地设置在栅极介电层上方的功函金属层；以及横向地设置在功函金属层上方的金属层。栅极的垂直的高度(厚度)限定了器件的栅极长度。在一些实施例中，栅叠件的高度被布置成基本上与垂直沟道叠件的高度相匹配，从而栅极能更大地横向覆盖在沟道周围以更好地控制沟道。
围栅的介电层可以由高k电介质构成。用于栅极介电层的适合的材料可以包括SiO2、SiON、Si3N4、Ta2O5、Al2O3、PEOX、TEOS、含氮的氧化层，一氧化氮、含Hf的氧化物、含Ta的氧化物、含Al的氧化物、介电常数大于10的高K材料或它们的组合。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu它们的氧化物和它们的混合物。示例性的高K介电材料可以包括Si3N4、SiC、SiON、含Hf的氧化物、HfSi氧化物、含Lu的氧化物、含Al的氧化物、含Zr的氧化物、含Ta的氧化物、含Ti的氧化物、含Sr的氧化物以及它们的组合。
栅极介电层可以使用适合的工艺(诸如，原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化或它们的组合)来形成。栅极介电层可以另外包括界面层(未示出)以减小栅极介电层和沟道结构(例如，纳米线沟道(120))的横向接触面之间的损毁。界面层可以包括氧化硅。用于栅叠件的功函层的适合的材料可以包括TiN、TaN、TiAL、TaAl、Ti成分、Ta成分、Al成分、W成分、TiSi、NiSi和PtSi。金属栅电极层可以包括各种材料，诸如，带硅化物的多晶硅、Al成分、Cu成分、W成分、Ti成分、Ta成分、氮成分、耐火材料(诸如，TiN、TaN、TiW、TiAl)，以及其功函与内部叠层材料相匹配的其他导电材料，或它们的组合。例如，金属栅极可选自各种材料(诸如，Al、AlCu、Cu、TiN、TiW、TaH、Au、Ag硅化物、耐火材料以及它们适合的组合)。栅电极层可以使用适合的工艺(诸如，ALD、CVD、PVD、镀或它们的组合)形成。
图2A是示出了根据本发明的一个实施例的部分存储单元阵列的布局实施的顶视结构图。具体而言，在示例性的ROM单元阵列中，三种类型的单元区域被限定在衬底的连续的OD区域上：占据单元阵列中的主要区域的子单元阵列(200)区域；Vss/OD带状单元(210)区域，具有横向延伸(沿着x轴)的长而窄的轮廓，该区域被布置成沿着列方向紧邻接子单元阵列(200)(即，沿着y方向基本上与子单元阵列(200)同轴(in-line)布置)；以及栅极带状单元(220)区域，具有纵向延伸(沿着y轴)的长而窄的轮廓，该区域被布置成沿着行方向紧邻接着子单元阵列(200)(即，沿着x方向基本上与子单元阵列(200)同轴(in-line)布置)。由于单元阵列中的列和行方向主要用于参考目的，这些方向实际上是可相互交换的。
多根提高的第一层导线(M1)被布置在列阵列之上(即，垂直地，在z方向上)并且跨过列阵列(即，Vss/OD带状单元(210)和子单元阵列(200)，它们按列布置)。另外，多根提高的第二层导线(M2)被布置在第一层线(M1)之上(即，垂直地，在z方向上)并且跨过第一层线(M1)和行阵列(即，子单元阵列(200)以及栅极带状单元(220)，它们按行布置)。在本实施例中，第一层导线(M1)包括：四根基本上均匀地间隔且并排地延伸的位线(BL-X，BL-X+1，…BL-X+3)，它们基本上沿着列(y轴)方向延伸，以及两根分别布置在位线(BL-X，BL-X+1)和位线(BL-X+2，BL-X+3)之间的插入的第一层Vss线(211)。另外，第二层线(M2)包括：四根基本上均匀地间隔且并排地延伸的字线(WL-Y，WL-Y+1，WL-Y+2)，它们基本上沿着行(x-轴)方向延伸，以及横向地在Vss/OD带状单元(210)区域之上延伸且跨过该区域的第二层Vss线(M2:Vss)。
虽然本实例的特征在于基本上呈直角的单元布置，其中，列方向(即，y轴)和行方向(即，x轴)基本上彼此垂直，但也可以采用其他布置。通过实例，一些实施例可以使用螺丝状的(screwed)/成角度的列-行轴图案，而不是直角的阵列布置。单元图案的实际实施由此应该取决于具体的操作要求和/或实际的需求，而不局限于在此所示出的示例性的布置。
再次参考图2A，示例性的子单元阵列(200)实质上是由如图1A中所示的多个单位ROM单元结构(100)构成的子阵列。具体而言，示例性子单元阵列(200)包括布置成4行乘4列(4Rx4C)的阵列图案的16个单位单元结构。如之前所述那样，每个单位单元结构(100)均具有单元基底区域(110)，该单元基底区域包括限定了安装在其上的单元晶体管的源极的连续的OD层。与利用衬底中设置的隔离结构(例如，STI(530))以将邻接的单元(510[i]/510[i+1])的漏极/源极区域彼此隔离开的传统的ROM单元阵列(诸如，图5B中所示的那个)相比，示例性的子单元阵列(200)中的单位单元结构(100)的OD层连续连接而没有设置在其间的基于衬底的(substrate-based)隔离器件。衬底中隔离器件的缺失允许更有效地使用有限的衬底平面空间，由此提高了存储器阵列中的单元密度。
请与图3B相结合地再次参考图2A，其中，
图3B示出了根据本发明的一个实施例沿着线b-b’截取的图2A中所示的存储单元阵列的横截面图。沿着线b-b’的截面图显示出沿着基本上在行方向(x轴)上延伸的第二层Vss线(M2:Vss)的Vss/OD带状单元(210)的横向结构布局。由于衬底中不需要隔离器件(例如，STI)，Vss/OD带状单元(210)的基底区域与相邻接的子单元阵列整体地共享同一连续的OD层，从而限定出整体连接的有源带状层。因此，Vss/OD带状单元(210)的有源带状层区域可以被看作为相邻接的子单元阵列(200)的连续的覆盖式OD层的整体延伸。在本实例中，Vss/OD带状单元(210)在x轴方向上的单元节距基本上与4个单位单元在x轴方向上的节距相匹配。而且，从这个特定的角度观察，我们可以看出以基本上均匀的间隔布置在衬底表面之上且穿过单元阵列(以进入和穿出图3B所在页面的方向)的4根第一层位线(BL-X…BL-X+3)。
在位线(BL-X)和(BL-X+1)之间是基本上彼此并排地布置的，沿着列方向(y轴)延伸的中间第一层Vss线(211)。另外，在第一层导线(M1)之上，提高的第二层Vss线(M2：Vss)沿着行方向(x轴)跨过Vss/OD带状单元(210)延伸。子单元阵列(200)中的单位单元结构的共同源极区域通过适合的导电布置(可以包括带状层OD接触件(212)和第一层通孔(213)的组合)与第一层Vss线(211)相连接，并且最终通过适合的诸如第二层通孔(214)的导电布置与第二Vss线(M2：Vss)相连接。为了便于参考，Vss/OD带状单元的共用OD区域和M2：Vss导体之间的导电元件被整体地称为第一连接模块。
第一层Vss线(211)的数量和节距间隔基本上取决于实际的需求或具体的操作要求。在一些实施例中，可以在子单元阵列之上配置一根以上的第一层Vss线(211)以建立起从共用的源极OD层的不同区域到第二层Vss线(M2：Vss)的额外的连接。例如，本实施例使用位于位线(BL-X+2)和(BL-X+3)之间的第二M1：Vss线(211)来提供从共用的源极OD区域到第二层Vss线(M2:Vss)的额外的布线。由于带状层接触件(212)被布置在子单元阵列(200)区域之外，所以可以保留内部阵列区域并且由此可以实现更大的单元阵列密度。
图2A中所示的M1:Vss线(211)的长穿阵列(longtrans-array)配置提供了制造便利，因为高层的横跨线的这些列与纵向延伸的位线(例如，BL-X)列共享类似的结构轮廓，由此可以在相同的产品中使用类似的方法进行制造。然而，在一些实施例中，可以采用缩短的第一层Vss线来进一步增大内部子阵列单元密度和/或减小潜在的寄生电容。例如，请参考图2B，其示出了根据本发明的另一个实施例的部分存储单元阵列的布局实施的顶视结构图。具体而言，缩短的第一层Vss线(221’)基本上被布置在Vss/OD带状单元(210)区域内，而没有进入子单元阵列(200)区域的垂直投影区域中。
参考图3B，如前所述，在一些实施例中，可以通过选择性地在单元晶体管的顶部漏极节点(例如，漏极焊垫(121))和相应的第一层位线(M1：BL)之间配置导电布置来实施ROM单元编码。在这种情况下，在单元晶体管漏极节点和相应的位线之间建立起连接的导电元件充当编码层。作为备选，可以通过第一连接模块将子单元阵列的源极节点区域选择性连接至第二层VSS导体(M2:Vss)来实施ROM单元区域的编码。在这种情况下，在具体的子单元阵列区域中的共同的电源OD层和Vss之间的第一连接模块反而充当了编码层，并且在相应的ROM单元中分别生成逻辑状态“导通”和“截止”。
请结合图3A参考图2A，图3A示出了根据本发明的一个实施例沿着线a-a’截取的图2A中所示的存储单元阵列的横截面图。沿着线a-a’的截面图显示出在沿着第一字线(WL-Y)的行方向上的子单元阵列(200)的横向的结构布局，以及位于右手侧且与子单元阵列(200)相连接的栅极带状单元(220)的横截面。具体而言，这个特定的视点显示出子单元行阵列的横向的横断布局，它包括布置在硅基衬底中的p型阱上的且以重n型物质构成的连续的横向单元OD层，从而限定出了垂直沟道单元晶体管的连续的共用源极。与Vss/OD带状单元(210)类似，栅极带状单元(220)的基底区域之间没有埋设任何衬底中隔离结构(例如，STI)，并且栅极带状单元(220)的基底区域可以与子单元阵列(200)共享同一连续的OD层，由此提高了结构简洁性并且由此降低了制造的复杂性。
参考图2A和图3A，4个垂直的沟道器件基本上均匀地沿着行方向(x轴)间隔开并且在它们各自的x节距单元边界(P-X)之内布置在OD层上。每个单元晶体管具有垂直延伸的沟道，这些沟道与突出地布置在各自的单元边界中的OD层之上的相应的顶部漏极焊垫相连接。根据每个ROM单元的具体的编码要求，每个单元晶体管的顶部漏极焊垫随后通过适合的导电结构配置(例如，硅化物焊垫和/或第一层通孔)与第一层位线(例如，BL-X)选择性连接。第二层字线(例如，WL-Y)被提高地布置在子单元阵列(200)的第一层线(M1)和行方向之上且横跨子单元阵列(200)的第一层线和行方向，并且连续地延伸至栅极带状单元(220)之上的区域。
由于之前已经阐述过单位单元结构(100)的结构布置和实施，出于简明将不再重复论述。然而，值得注意的是：在本实施例中，使用了连续的围栅(227)，它沿着行方向(x轴)横向地延伸并且继而环绕4行单元晶体管的垂直沟道。连续的栅极结构(227)进一步延伸至栅极带状单元(220)之上的区域(第二层字线(WL-Y)下方)。连续的栅极(227)继而通过适合的导电结构与字线(WL-Y)相连接，该导电结构整体被称为第二连接模块(可以包括栅极接触件(221)、第一层导体(222)、第二层通孔(223)等的组合)。具体而言，位于每个连续的栅极线(227)(gateline)和各自的字线(例如，WL-Y)之间的连接结构(即，第二连接模块)整体地布置在栅极带状单元(220)的垂直的突起(projecting)区域内。换言之，子单元阵列(200)中的单元晶体管的所有栅极节点均最终通过设置在由栅极带状单元(220)限定的平面边界内的各自的第二导电模块与相应的字线相连接。
根据具体的操作要求和其他实际考虑，选择子单元阵列(200)的尺寸。一方面，连续的栅极(227)的布线长度是在确定子单元阵列尺寸方面的实际考量。具体而言，图2A中所示的示例性的单元阵列使用的是[4R×4C]子单元阵列(200)，其中连续的围栅极线层(227)跨越子单元阵列(200)的行方向并且继而截断(intercept)特定行中的相应单元晶体管的垂直的沟道。由于单元阵列中的列和行方向主要是出于参照方向的目的，由此本质上是可互换的，连续的栅极的布线长度基本上等于子阵列一行中的单位单元结构的X单元节距(P-X)(或Y节距，如果我们交换了列和行方向)的总和。过大的子单元阵列尺寸(特别是在行/栅极线方向上)可能要求相应地延长栅极线布线的设置。然而，横跨太多单元节距的过分拉伸的栅极线可能导致沟道控制性能方面出现不期望的减弱。因此，虽然基本上根据具体的操作要求来选择子单元阵列尺寸，从而因此不应局限于本实例中所示出的结构，但应该保持适合的子阵列尺寸以确保最优的栅极线性能。
图4示出了根据本发明的一个实施例的存储单元阵列的顶部示意图。具体而言，如以上所描述的那样，示例性的ROM单元阵列包括三种不同类型的多个单元区域：占据了单元阵列中的主要区域的多个子单元阵列(400)区域；多个Vss/OD带状单元(410)区域，每个区域均具有横向延伸的长而狭的轮廓并且沿着列方向紧邻着各自的子单元阵列(400)布置；以及多个栅极带状单元(420)区域，每个区域均具有纵长延伸的长而窄的轮廓并且沿着行方向紧邻子单元阵列(400)布置。每个子单元阵列(400)均包括至少以[2R×2C]模式布置的四个单位单元结构。而且，所有三种不同类型的单元区域均被限定在衬底的连续的覆盖式OD层上。基本上，ROM单元阵列的布局设置，例如，子单元阵列尺寸的选择和交叉VSS线的个数和间距应该取决于具体的操作要求和/或其他的实际设计考量。然而，应当保持适合的子阵列尺寸以确保最优的栅极线性能。由于示例性的ROM单元阵列中的所有三种不同类型的单元都共享连续的且在其之间没有置入STI的OD层，所以衬底中隔离结构的省略允许更有效地使用有限的衬底平面空间。
由于垂直沟道器件的一般结构布置在水平封装方面优于传统的平面器件，所以ROM单元阵列中的垂直沟道器件的使用可以有益地增大存储单元密度。另外，将连续的宽OD用作源极节点的本地(local)接地(VSS)连接路径去除了占用空间的各单元之间的隔离，并且可以进一步实现用于减少漏电流的晶体管(纳米线)编码方案以及用于减小位线电容的通孔-漏极接触件编码方案。
因此，本发明的一个方面提供了一种半导体只读存储器(ROM)单元结构，该结构包括：限定出单元边界的单元基底区域，该单元基底区域包括覆盖式OD层，该OD层具有布置在衬底上的宽形块状轮廓并且该OD层限定了与接地(Vss)端选择性连接的连续共用源极；设置在有源区域之上的漏极焊垫，该漏极焊垫被布置为与位线选择性连接；桥接在漏极焊垫和OD层之间的垂直沟道结构；以及垂直地设置在漏极焊垫和OD层之间并且被布置成与字线相连接的栅极结构；其中，单元边界完全被限定在OD层的覆盖范围内。
因此，本发明的另一个方面提供了一种与多行位线和多列字线相连接的半导体存储单元阵列。该存储单元阵列包括：沿着列方向布置的多个子单元阵列，每个子单元阵列均包括多个单位单元结构，而每个单位单元结构均包括：限定出单元边界的单元基底区域，该基底区域包括被布置在衬底上的具有宽形块状轮廓且限定连续的共用源极节点的覆盖式OD层；设置在OD层之上且被布置成选择性地连接位线的漏极焊垫；桥接在漏极焊垫和OD层之间的垂直沟道结构；以及垂直设置在漏极焊垫和OD层之间且被布置成与字线相连接的栅极结构，其中，子单元阵列边界完全被限定在OD层的覆盖范围内。
而且，ROM单元阵列还可以包括多个OD带状单元，沿着列方向且邻接于子单元阵列来分别布置每个OD带状单元。每个OD带状单元均包括：OD带状层，其是邻接的子单元阵列的OD层的整体延伸；以及至少一个设置在OD带状层上的第一连接模块。
另外，ROM单元阵列还可以包括多个栅极带状单元，沿着行方向且邻接于子单元阵列来分别布置每个栅极带状单元。每个栅极带状单元均包括：多个连续的栅极线层，顺序连接子单元阵列的一行中的多个垂直沟道结构，以及多个第二连接模块，每个模块分别将连续的栅极线层连接于字线。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体只读存储器(ROM)单位单元结构，包括：
单元基底区域，限定出单元边界，所述单元基底区域包括布置在衬底上的具有宽形块状轮廓的覆盖式OD层，并且所述覆盖式OD层限定出被布置为与接地端(Vss)选择性连接的连续共用源极节点；
漏极焊垫，设置在所述OD层之上，所述漏极焊垫与位线选择性地连接；
垂直沟道结构，桥接所述漏极焊垫和所述OD层；以及
栅极结构，垂直地设置在所述漏极焊垫和所述OD层之间并且与字线相连接；
其中，所述单元边界被限定在所述OD层的覆盖范围内。
2.根据权利要求1所述的单元结构，其中，所述单位单元结构的OD接触件被设置在所述单元边界之外。
3.根据权利要求1所述的单元结构，其中，所述OD层是硅基衬底中的p型阱上的重掺杂的n型层。
4.根据权利要求3所述的单元结构，还包括：硅化物层，选择性地设置在所述OD层和所述漏极焊垫上，所述硅化物层的材料选自于由Ti、Co、Ni、Mo、Pt和它们的组合所构成的组。
5.根据权利要求1所述的单元结构，
其中，所述OD层是在硅基衬底中的p型阱上外延生长的n型化合物材料；
其中，所述外延生长的化合物材料选自于由SiP成分、SiC成分、SiPC、Si、Ge、III-V族材料以及它们的组合所构成的组。
6.一种与多行位线和多列字线相连接的半导体存储单元阵列，包括：
多个子单元阵列，沿着列方向布置，每个子单元阵列均包括多个单位单元结构，而每个单位单元结构均包括：
单元基底区域，限定出单元边界，所述单元基底区域包括被布置在衬底上的具有宽形块状轮廓并且限定了连续的共用源极节点的覆盖式OD层，
漏极焊垫，设置在所述OD层之上并且选择性地连接至位线，
垂直沟道结构，桥接所述漏极焊垫和所述OD层，
栅极结构，垂直地设置在所述漏极焊垫和所述OD层之间并且选择性地与字线连接，
其中，所述子单元阵列边界被限定成在所述OD层的覆盖范围内。
7.根据权利要求6所述的单元阵列，还包括：
多个OD带状单元，每个OD带状单元分别被布置成沿着所述列方向邻接于子单元阵列，每个OD带状单元均包括：
OD带状层，是邻接的所述子单元阵列的OD层的整体延伸；和
至少一个第一连接模块，设置在所述OD带状层上。
8.根据权利要求7所述的单元阵列，其中，所述第一连接模块选择性地建立起从所述子单元阵列的共用源极节点至接地端(Vss)的连接
9.根据权利要求8所述的单元阵列，还包括：至少一个第一层Vss线，被布置在每个所述OD带状单元之上并且位于一对相邻的位线之间。
10.根据权利要求9所述的单元阵列，其中，所述第一层Vss线沿着所述列方向延伸且进入到所述主单元阵列区域，并且所述第一层Vss线与所述位线共享基本上相同的结构轮廓。
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