TW202315051A - 包括三維堆疊(3ds)場效電晶體(fet)的靜態隨機存取記憶體(sram)裝置及其佈局 - Google Patents

包括三維堆疊(3ds)場效電晶體(fet)的靜態隨機存取記憶體(sram)裝置及其佈局 Download PDF

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Abstract

一種包括具有最小化平面面積及簡單佈線連接結構的三維結構化（3DS）場效電晶體（FET）的靜態隨機存取記憶體（SRAM）裝置，包括：半導體基底；第一鰭片主動區，在第一方向上在半導體基底上延伸；第二鰭片主動區，在第一方向上在半導體基底上延伸且在垂直於第一方向的第二方向上與第一鰭片主動區隔開；以及四個閘極，在第二方向上延伸且與第一鰭片主動區或第二鰭片主動區的部分相交。第一鰭片主動區及第二鰭片主動區中的每一者包括僅配置下部層的第一區以及上部層配置於下部層上的第二區。

Description

包括三維堆疊(3DS)場效電晶體(FET)的靜態隨機存取記憶體(SRAM)裝置及其佈局
相關申請的交叉參考
本申請案基於且主張2021年9月17日在韓國智慧財產局申請的韓國專利申請案第10-2021-0125250號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本發明概念是關於一種靜態隨機存取記憶體（static random-access memory；SRAM）裝置，且更特定言之，是關於一種包括三維堆疊（three-dimensional stacked；3DS）場效電晶體（field-effect transistor；FET）的SRAM裝置。
最近，半導體裝置的按比例縮小為進展快速的。此外，由於半導體裝置需要正確操作以及高操作速度，因此包括於半導體裝置中的電晶體的結構經最佳化。特定而言，隨著半導體裝置變得高度整合，半導體裝置包括多閘極結構化3D電晶體。舉例而言，3D電晶體可經實施以使得閘極包圍形成在基底上的主動銷。
本發明概念是關於一種包括具有最小化平面面積及簡單佈線連接結構的三維堆疊（three-dimensional stacked；3DS）場效電晶體（field effect transistor；FET）的靜態隨機存取記憶體（static random access memory；SRAM）裝置及其佈局。
待由本發明概念解決的問題不限於上文所描述的一個問題，且所屬領域中具通常知識者將自以下描述清楚地理解其他目標。
根據本發明的一實施例，一種包括三維結構化（3DS）場效電晶體（FET）的靜態隨機存取記憶體（SRAM）裝置包括：半導體基底；第一鰭片主動區，在第一方向上在半導體基底上延伸且包括第一區及第二區，其中在第一區及第二區中，配置第一下部層，其中僅在第二區中，第一上部層配置於第一下部層上，且其中第二區在第一區的右側；第二鰭片主動區，在第一方向上在半導體基底上延伸且包括第三區及第四區，其中在第三區及第四區中，配置第二下部層，其中僅在第四區中，第二上部層配置於第二下部層上，其中第四區在第三區的左側，且其中第二鰭片主動區在垂直於第一方向的第二方向上與第一鰭片主動區間隔開；第一閘極電極，沿著在第二方向上延伸的第一直線延伸且與第一區相交；第二閘極電極，沿著在第二方向上延伸的第二直線延伸且與第二區相交，其中第一閘極電極及第二閘極電極在第一方向上彼此間隔開；第三閘極電極，沿著在第二方向上延伸的第一直線延伸且在第二方向上與第二閘極電極分隔開，且與第三區相交；第四閘極電極，沿著在第二方向上延伸的第二直線延伸且在第二方向上與第一閘極電極分隔開，且與第四區相交，其中第三閘極電極及第四閘極電極在第一方向上彼此間隔開；第一節點，將第四閘極電極連接至第二區；以及第二節點，將第二閘極電極連接至第四區，其中第一閘極電極及第一區的第一下部層構成第一通道電晶體，其中第二閘極電極及第二區的第一下部層構成第一下拉電晶體，其中第二閘極電極及第二區的第一上部層構成第一上拉電晶體，其中第三閘極電極及第三區的第二下部層構成第二通道電晶體，其中第四閘極電極及第四區的第二下部層構成第二下拉電晶體，且其中第四閘極電極及第四區的第二上部層構成第二上拉電晶體。
根據本發明的一實施例，一種靜態隨機存取記憶體（SRAM）裝置包括：半導體基底；第一鰭片主動區，在第一方向上在半導體基底上延伸；第二鰭片主動區，在第一方向上在半導體基底上延伸且在垂直於第一方向的第二方向上與第一鰭片主動區間隔開；以及四個閘極電極，在第二方向上延伸。四個閘極電極當中的兩個閘極電極與第一鰭片主動區相交且另外兩個閘極電極與第二鰭片主動區相交。第一鰭片主動區及第二鰭片主動區中的每一者包含僅配置下部層的第一區以及上部層配置於下部層上的第二區。兩個閘極電極包括與第一鰭片主動區的第二區相交的第一閘極電極且經由第一節點連接至第二鰭片主動區的第二區。另外兩個閘極電極包括與第二鰭片主動區的第二區相交的第二閘極電極且經由第二節點連接至第一鰭片主動區的第二區。
根據本發明的一實施例，一種靜態隨機存取記憶體（SRAM）包括：多個水平鰭片主動區，在第一方向上延伸且在垂直於第一方向的第二方向上彼此間隔開；多個豎直鰭片主動區，在第二方向上延伸、在第一方向上彼此間隔開且與多個水平鰭片主動區當中的兩個相鄰水平鰭片主動區相交；四個閘極電極，在第二方向上延伸、在兩個相鄰豎直鰭片主動區之間的第一區中彼此間隔開且在第一區中與兩個相鄰水平鰭片主動區相交，其中四個閘極電極包括一對內部閘極電極及一對外部閘極電極，其中所述對內部閘極電極安置於所述對外部閘極電極之間，且其中所述對內部閘極電極短於所述對外部閘極電極；一對節點，安置於第一區中，且將所述對外部閘極電極連接至多個水平鰭片主動區中的鄰近於兩個相鄰水平鰭片主動區的水平鰭片主動區；多個第一金屬層，在第一方向上延伸且在第二方向上彼此間隔開，其中多個水平鰭片主動區中的每一者與多個第一金屬層當中的對應第一金屬層重疊；以及多個第二金屬層，在第二方向上延伸且在第一方向上彼此間隔開。多個第二金屬層中的每一者配置於四個閘極電極當中的對應兩個相鄰閘極電極之間。
在下文中，將參考隨附圖式詳細地描述本發明概念的實施例。相同附圖標號貫穿全文指相同元件，且將不給出其描述。
圖1為示出根據本發明概念的一實施例的包括三維堆疊（3DS）場效電晶體（FET）100的靜態隨機存取記憶體（SRAM）裝置的電路圖。
參考圖1，包括3DS FET 100的SRAM裝置（在下文中，稱作『SRAM裝置』）可包括六個電晶體或可由六個電晶體形成。舉例而言，SRAM裝置100可包括第一通道電晶體PT1、第二通道電晶體PT2、第一上拉電晶體PUT1、第二上拉電晶體PUT2、第一下拉電晶體PDT1以及第二下拉電晶體PDT2。在一些實施例中，第二上拉電晶體PUT2及第二下拉電晶體PDT2的閘極及位元線B/L可連接至第一通道電晶體PT1的源極/汲極區。此外，第一上拉電晶體PUT1及第一下拉電晶體PDT1的閘極及位元線條
Figure 02_image001
可連接至第二通道電晶體PT2的源極/汲極區。應理解，當元件稱作「連接至」或「耦接至」另一元件或「在」另一元件「上」」時，元件可直接連接至或耦接至另一元件或在另一元件上，或可存在介入元件。相比之下，當元件稱為「直接連接」或「直接耦接」至另一元件，或稱為「接觸」另一元件或「與」另一元件「接觸」時，接觸點處不存在介入元件。
在一些實施例中，第一通道電晶體PT1、第二通道電晶體PT2、第一下拉電晶體PDT1以及第二下拉電晶體PDT2可包括n溝道金屬氧化物半導體（n-channel metal-oxide-semiconductor；NMOS）FET，且第一上拉電晶體PUT1及第二上拉電晶體PUT2可包括p溝道金屬氧化物半導體（p-channel metal-oxide-semiconductor；PMOS）FET。此外，第一上拉電晶體PUT1及第一下拉電晶體PDT1可組態互補FET cFET，且第二上拉電晶體PUT2及第二下拉電晶體PDT2可組態互補FET cFET。此外，第一上拉電晶體PUT1及第一下拉電晶體PDT1以及第二上拉電晶體PUT2及第二下拉電晶體PDT2可組態SRAM裝置100的儲存元件。
在根據一些實施例的SRAM裝置100中，第一上拉電晶體PUT1及第一下拉電晶體PDT1以及第二上拉電晶體PUT2及第二下拉電晶體PDT2可包括3DS FET。此外，3DS FET可包括堆疊奈米片結構。在下文中，參考圖2至圖3D，將詳細描述根據一些實施例的SRAM裝置100的佈局及3D結構。
圖2為示出根據本發明概念的一實施例的包括3DS FET的SRAM裝置的佈局圖。圖3A至圖3D為示出圖2的SRAM裝置的截面圖。圖3A為沿著線I-I'截取的截面圖，圖3B為沿著線II-II'截取的截面圖，圖3C為沿著線III-III'截取的截面圖，且圖3D為沿著線IV-IV'截取的截面圖。
參考圖2以及圖3A至圖3D，圖2示出根據一實施例的SRAM裝置100中的一位元單位胞元（亦即，一位元SRAM單位胞元）的佈局。虛線矩形部分可對應於一位元單位胞元。單位胞元可包括第一鰭片主動區110-1及第二鰭片主動區110-2，其中形成主動層以提供電晶體的溝道及源極/汲極、四個閘極120（亦即，電晶體的四個閘極電極）以及兩個節點130。在一些實施例中，可使用每一位元單位胞元兩個鰭片主動區110-1及鰭片主動區110-2、每一位元胞元四個閘極120以及每一位元單位胞元兩個節點130。單位胞元可更包括多個接點141、接點142、接點144、接點146以及接點148，以及連接至多個接點141、接點142、接點144、接點146以及接點148的第一金屬層（參考圖9B的M1）及第二金屬層（參考圖9C的M2）。將參考圖9A至圖9E更詳細地描述第一金屬層M1及第二金屬層M2。
第一鰭片主動區110-1可包括：第一主動區，其在第一方向（x方向）上在半導體基底101上延伸；以及第二主動區，其在垂直於第一方向的第二方向（y方向）上在半導體基底101上延伸。在一些實施例中，第一鰭片主動區110-1可安置於半導體基底101的鰭片101F上。鰭片101F可1）藉由自半導體基底101磊晶生長或2）藉由蝕刻半導體基底101而形成。舉例而言，鰭片101F可自半導體基底101的主表面突出。在一些實施例中，第一鰭片主動區110-1可包括第一下部層112-1及第一上部層114-1。除非另外描述，否則第一鰭片主動區110-1是指至少一個鰭片主動層，溝道及一對源極/汲極在所述至少一個鰭片主動層中形成以構成電晶體。半導體基底101可包括矽（Si）或可由矽（Si）形成，例如單晶Si、多晶Si或非晶Si。然而，半導體基底101的材料不限於Si。舉例而言，在一些實施例中，半導體基底101可包括以下各者或可由以下各者形成：第IV族半導體，諸如鍺（Ge）；第IV-IV族化合物半導體，諸如SiGe及碳化矽（SiC）；以及第III-V族化合物半導體，諸如砷化鎵（GaAs）、砷化銦（InAs）以及磷化銦（InP）。
界定第一鰭片主動區110-1的鰭片的淺溝槽隔離（shallow trench isolation；STI）103及界定裝置區的隔離層105可形成於半導體基底101中。隔離層105可比STI 103更深。STI 103可包括絕緣襯墊103b及絕緣襯墊103b上的間隙填充絕緣層103a，或可由所述絕緣襯墊103b及所述間隙填充絕緣層103a形成。絕緣襯墊103b、間隙填充絕緣層103a以及隔離層105可包括氧化物層、氮化物層或上述層的組合，或可由氧化物層、氮化物層或上述層的組合形成。在一些實施例中，隔離層105及間隙填充絕緣層103a可包括彼此相同的材料或可由彼此相同的材料形成。
第一下部層112-1及第一上部層114-1可配置於單位胞元的第一鰭片主動區110-1中，且隔離絕緣層150可在第一下部層112-1與第一上部層114-1之間，使得第一下部層112-1及第一上部層114-1可彼此電絕緣。第一下部層112-1及第一上部層114-1可包括電晶體的源極/汲極區作為以比第一鰭片主動區110-1下方的鰭片101F更高的密度摻雜的區。在一些實施例中，在圖3A及圖3D中，第一下部層112-1區別於其下方的鰭片101F（亦即，可與鰭片101F間隔開）。在一些實施例中，在第一下部層112-1及第一上部層114-1中，僅相鄰於四個閘極120中的每一者的相對側的部分可以高密度摻雜，且遠離四個閘極120的部分可以與第一下部層112-1及第一上部層114-1下方的鰭片的密度相同的密度摻雜，同時維持奈米片的形狀。舉例而言，第一下部層112-1及第一上部層114-1中的每一者可具有至少兩個奈米片，其中閘極與鰭片101F重疊，且閘極可包圍至少兩個奈米片中的每一者，如圖3A至圖3C中所繪示。
第一下部層112-1可包括：圖4B的第一部分1st PA，在第一方向（亦即，x方向）上延伸；以及圖4B的第二部分2nd PA，自第一方向（x方向）上的第一部分的右側末端在平面上在第二方向（亦即，y方向）上向上及向下延伸。第一上部層114-1可包括：圖4C的第三部分3rd PA，在第一方向（x方向）上延伸；以及圖4C的第四部分4th PA'，自第一方向（x方向）上的第三部分的右側末端在平面上在第二方向（y方向）上向上延伸。在一些實施例中，第一上部層114-1的第三部分3rd PA可短於第一下部層112-1的第一部分1st PA。第一上部層114-1的第四部分4th PA及第一下部層112-1的第二部分2nd PA可在第一方向（x方向）上配置在相同位置處。舉例而言，第一上部層114-1的第四部分4th PA可與第一下部層112-1的第二部分2nd PA重疊。諸如「第一」、「第二」、「第三」等序數可簡單地用作某些元件、步驟等的標記以將此類元件、步驟等彼此區分開。在本說明書中未使用「第一」、「第二」等描述的術語在申請專利範圍中仍可稱作「第一」或「第二」。此外，用特定序數引用的術語（例如，在特定申請專利範圍中的「第一」）可在其他處用不同序數（例如，在本說明書或另一申請專利範圍中的「第二」）描述。
在根據一實施例的SRAM裝置100中，在上文所描述結構中，第一上部層114-1可與第一下部層112-1的一部分完全重疊。舉例而言，第一上部層114-1不與第一部分1st PA在第一方向上的左側部分及第二部分2nd PA在第二方向上的下部部分重疊。第一鰭片主動區110-1可劃分成：第一區1st AR，其中僅配置第一下部層112-1；以及第二區2nd AR，其中第一上部層114-1配置於第一下部層112-1上，亦即，第一上部層114-1堆疊在第一下部層112-1上以與第一下部層112-1重疊。舉例而言，第一鰭片主動區110-1的第一區1st AR可由單個主動層（例如，第一下部層112-1）形成，且第一鰭片主動區110-1的第二區2nd AR可由彼此堆疊的兩個主動層（例如，第一下部層112-1及第一上部層114-1）形成。第一鰭片主動區的第二區2nd AR中的兩個主動層可藉由隔離絕緣層150彼此分隔開。
第二鰭片主動區110-2及第一鰭片主動區110-1可相對於單位胞元的中心點對稱。在一些實施例中，第二鰭片主動區110-2具有與第一鰭片主動區110-1相同的結構、大小以及形狀，且因此，藉由使第一鰭片主動區110-1相對於單位胞元的中心旋轉180度而獲得的物件可與第二鰭片主動區110-2完全重疊。將不給出第二鰭片主動區110-2的詳細結構的描述。為了區分第二鰭片主動區110-2與第一鰭片主動區110-1，第二鰭片主動區110-2以不同方式表述為：第三區（參考圖4A的『3rd AR』），其中僅配置第二下部層112-2；以及第四區（參考圖4A的『4th AR』），其中第二上部層114-2配置於第二下部層112-2上。
另外，在單位胞元配置於二維陣列結構中的佈局中，第一鰭片主動區110-1可對應於包括於4位元胞元中的第一鰭片主動區110-1的1/4，且第二鰭片主動區110-2可對應於包括於4位元胞元中的第二鰭片主動區110-2的1/4，其將參考圖9A至圖9E更詳細地描述。
四個閘極120可包括第一至第四閘極122、閘極124、閘極126以及閘極128（亦即，第一閘極電極至第四閘極電極），且可在第二方向（y方向）上延伸。舉例而言，第一閘極122可與第一鰭片主動區110-1的第一區1st AR的第一部分1st PA相交，第二閘極124可與第一鰭片主動區110-1的第二區2nd AR的第三部分3rd PA相交，第三閘極126可與第二鰭片主動區110-2的第三區3rd AR的第一部分1st PA相交，且第四閘極128可與第二鰭片主動區110-2的第四區4th AR的第三部分3rd PA相交。
第一鰭片主動區110-1及第二鰭片主動區110-2可包括在與四個閘極120相交的部分處的第一奈米片NS1及第二奈米片NS2。舉例而言，第一區1st AR可包括在第一區1st AR與第一閘極122之間的相交點處的第一奈米片NS1，且第三區3rd AR可包括在第三區3rd AR與第三閘極126之間的相交點處的第一奈米片NS1。第一區1st AR的第一奈米片NS1可形成在第一下部層112-1與第一閘極122之間的相交點處，且第三區3rd AR的第一奈米片NS1可形成在第二下部層112-2與第三閘極126之間的相交點處。第二區2nd AR可包括在第二區2nd AR與第二閘極124之間的相交點處的第一奈米片NS1及第二奈米片NS2，且第四區4th AR可包括在第四區4th AR與第四閘極128之間的相交點處的第一奈米片NS1及第二奈米片NS2。第二區2nd AR的第一奈米片NS1可形成在第二閘極124與第一下部層112-1之間的相交點處，且第二區2nd AR的第二奈米片NS2可形成在第二閘極124與第一上部層114-1之間的相交點處。第四區4th AR的第一奈米片NS1可形成在第四閘極128與第二下部層112-2之間的相交點處，且第四區4th AR的第二奈米片NS2可形成在第四閘極128與第二上部層114-2之間的相交點處。
在下文中，參考圖3A至圖3D，藉由第一鰭片主動區110-1、第一閘極122以及第二閘極124，將更詳細地描述第一奈米片NS1及第二奈米片NS2的結構及環繞閘極（gate all around；GAA）結構。
第一主動區110-1的第一奈米片NS1及第二奈米片NS2可配置於半導體基底101的鰭片101F上。舉例而言，第一奈米片NS1可配置於第一鰭片主動區110-1的第一下部層112-1中，且第二奈米片NS2可配置於第一鰭片主動區110-1的第一上部層114-1中。三個第一奈米片NS1配置於第一下部層112-1中，且三個第二奈米片NS2配置於第一上部層114-1中。然而，第一奈米片NS1的數目及第二奈米片NS2的數目中的每一者不限於3。第一奈米片NS1及第二奈米片NS2中的每一者可具有片結構。舉例而言，如圖3B或圖3C中所示出，在片結構中，第一奈米片NS1及第二奈米片NS2中的每一者在第三方向（z方向）上具有數奈米（nm）的厚度，且在第一方向（x方向）及第二方向（y方向）上具有數奈米至數十奈米的寬度。第一奈米片NS1及第二奈米片NS2中的每一者的大小不限於上文所描述的數值。
第一奈米片NS1可形成於第一鰭片主動區110-1的鰭片上的由第一下部層112-1中的第一閘極122覆蓋的部分中。第一奈米片NS1及第二奈米片NS2可形成於第一鰭片主動區110-1的鰭片上的由第一下部層112-1及第一上部層114-1中的第二閘極124覆蓋的部分中。第一奈米片NS1及第二奈米片NS2可包括溝道區。舉例而言，在圖3A中，在配置於第一閘極122的相對側上的第一下部層112-1充當源極/汲極區時，第一奈米片NS1可配置於源極/汲極區之間且可作為溝道區操作。在配置於第二閘極124的相對側上的第一下部層112-1及第一上部層114-1充當源極/汲極區時，第一奈米片NS1可配置於第一下部層112-1的源極/汲極區之間且可作為溝道區操作，且第二奈米片NS2可配置於第一上部層114-1的源極/汲極區之間且可作為溝道區操作。
如圖3B及圖3C中所示出，第一奈米片NS1及第二奈米片NS2可具有GAA結構，其中第一奈米片NS1及第二奈米片NS2中的每一者的四個側由第一閘極122及第二閘極124包圍。舉例而言，第一奈米片NS1及第二奈米片NS2中的每一者在第二方向（y方向）上的頂表面、底表面以及側由第一閘極122及第二閘極124包圍。因此，包括第一奈米片NS1及第二奈米片NS2的溝道區中的每一者的寬度可對應於溝道區中的每一者的四個側的長度。在一些實施例中，在第一奈米片NS1及第二奈米片NS2中的每一者的厚度維持為極小（例如約數奈米）時，可獲得量子侷限效應。藉由使用量子侷限效應，可控制電晶體的臨限電壓Vth。諸如「約」或「大致」的術語可反映僅以較小相對方式及/或以並不顯著地更改某些元件的操作、功能性或結構的方式變化的量、大小、定向或佈局。舉例而言，自「約0.1至約1」的範圍可涵蓋諸如0.1左右的0%至5%的偏差及1左右的0%至5%的偏差的範圍，尤其在此偏差維持與所列範圍相同的效果的情況下。
第一閘極122及第二閘極124可分別與半導體基底101上的第一鰭片主動區110-1的第一區1st AR的第一部分1st PA及第二區2nd AR的第三部分3rd PA相交，且可在第二方向（y方向）上延伸。特定而言，第一閘極122可配置於第一部分1st PA中，且第二閘極124可配置於第三部分3rd PA中。
第一閘極122可包圍第一奈米片NS1中的每一者。第二閘極124可包圍第一奈米片NS1中的每一者及第二奈米片NS2中的每一者。舉例而言，第一閘極122可覆蓋三個第一奈米片NS1中的每一者在第二方向（y方向）上的頂表面、底表面以及側。第一閘極122可包括：主閘極，配置於第一奈米片NS1上；以及多個子閘極，連接至主閘極且配置於第一奈米片NS1之間及第一奈米片NS1的側上。舉例而言，在圖3A中，配置於隔離絕緣層150上的第一閘極122的一部分可對應於第一閘極122的主閘極，且配置於隔離絕緣層150下方的第一閘極122的其他部分可對應於第一閘極122的多個子閘極。配置於第一上部層114-1上的第二閘極124的一部分可對應於第二閘極124的主閘極，且配置於主閘極下方的第二閘極124的其他部分可對應於第二閘極124的多個子閘極。如自圖3A所提及，多個子閘極中的每一者的厚度可小於主閘極的厚度。如自圖3A至圖3C所提及，多個子閘極中的任何子閘極可以不配置於隔離絕緣層150中。
在一些實施例中，閘極絕緣層125可配置於第一閘極122與第一奈米片NS1中的每一者之間，以及第二閘極124與第一奈米片NS1中的每一者及第二奈米片NS2中的每一者之間。閘極絕緣層125可具有界面層與高k層的堆疊結構。界面層可固化第一鰭片主動區110-1與第一奈米片NS1及第二奈米片NS2之間的界面缺陷，以及第一鰭片主動區110-1的頂表面及第一奈米片NS1及第二奈米片NS2的表面上的高k層。在一些實施例中，可省略界面層。高k層可包括介電常數比氧化矽（SiO）層的介電常數更大的材料或可由所述材料形成。舉例而言，高k層可具有約10至約25的介電常數。
第一閘極122及第二閘極124中的每一者可包括含有功函數控制金屬的層及含有間隙填充金屬的層，所述含有間隙填充金屬的層填充含有功函數控制金屬的層的上部空間。在一些實施例中，第一閘極122及第二閘極124中的每一者可具有其中金屬氮化物層、金屬層、導電罩蓋層以及間隙填充金屬層彼此依序堆疊的結構。在一些實施例中，第一閘極122及第二閘極124中的每一者可具有TiAlC/TiN/W的堆疊結構、TiN/TaN/TiAlC/TiN/W的堆疊結構或TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構。
第一鰭片主動區110-1可包括源極/汲極區，其包括在第一方向（x方向）上的第一閘極122及第二閘極124中的每一者的相對側上的第一下部層112-1及第一上部層114-1。源極/汲極區可連接至相鄰的第一奈米片NS1及第二奈米片NS2。源極/汲極區可包括自第一奈米片NS1及第二奈米片NS2磊晶生長的半導體層，或可由所述半導體層形成。舉例而言，源極/汲極區可包括磊晶生長Si層、磊晶生長SiC層或磊晶生長SiGe層，或可由磊晶生長Si層、磊晶生長SiC層或磊晶生長SiGe層形成。SiGe層可具有包括多個SiGe層的嵌入式SiGe結構。
儘管圖3A中未繪示，但可配置覆蓋第一方向（x方向）上的第一閘極122及第二閘極124中的每一者的相對側壁的第一閘極間隔件。第一閘極間隔件中的每一者可包括多個層。舉例而言，第一閘極間隔件中的每一者可自內至外依序包括絕緣襯墊、絕緣間隔件以及保護層。絕緣襯墊、絕緣間隔件以及保護層中的每一者可包括氮化矽（SiN）層或可為氮化矽層。然而，本發明概念不限於此。第一閘極間隔件可覆蓋第一閘極122及第二閘極124中的每一者的主閘極的側壁。
在第一奈米片NS1及第二奈米片NS2當中的空間中，第二閘極間隔件可配置於多個子閘極與源極/汲極區之間。第二閘極間隔件可覆蓋多個子閘極中的至少一些的側壁。最下部子閘極的相對側壁可由覆蓋第一鰭片主動區110-1的鰭片的緩衝半導體層覆蓋。緩衝半導體層可包括與第一鰭片主動區110-1的材料不同的材料，或可由所述不同的材料形成。舉例而言，第一鰭片主動區110-1可包括Si或可由Si形成，且緩衝半導體層可包括Ge或可由Ge形成。
在根據一些實施例的SRAM裝置100中，第一閘極122及第一鰭片主動區110-1的第一區1st AR可組態第一通道電晶體PT1，且第二閘極124及第一鰭片主動區110-1的第二區2nd AR可組態第一下拉電晶體PDT1及第一上拉電晶體PUT1。舉例而言，第二閘極124及第二區2nd AR的第一下部層112-1可組態第一下拉電晶體PDT1，且第二閘極124及第二區2nd AR的第一上部層114-1可組態第一上拉電晶體PUT1。第三閘極126及第二鰭片主動區110-2的第三區3rd AR可組態第二通道電晶體PT2，且第四閘極128及第二鰭片主動區110-2的第四區4th AR可組態第二下拉電晶體PDT2及第二上拉電晶體PUT2。
節點130可包括第一節點132及第二節點134。第一節點132可將第四閘極128連接至第一鰭片主動區110-1的第二區2nd AR的第一下部層112-1及第一上部層114-1。第一節點132亦可連接至第一鰭片主動區110-1的第一區1st AR的第一下部層112-1。第二節點134可將第二閘極124連接至第二鰭片主動區110-2的第四區4th AR的第二下部層112-2及第二上部層114-2，且亦可連接至第二鰭片主動區110-2的第三區3rd AR的第二下部層112-2。
因此，第一節點132可對應於將第二上拉電晶體PUT2及第二下拉電晶體PDT2的閘極連接至第一通道電晶體PT1的源極/汲極區的佈線線路。第一節點132亦可將第二上拉電晶體PUT2及第二下拉電晶體PDT2的閘極分別連接至第一上拉電晶體PUT1的源極/汲極區及第一下拉電晶體PDT1的源極/汲極區。第二節點134可對應於將第一上拉電晶體PUT1及第一下拉電晶體PDT1的閘極連接至第二通道電晶體PT2的源極/汲極區的佈線線路，且亦可將第一上拉電晶體PUT1及第一下拉電晶體PDT1的閘極連接至第二上拉電晶體PUT2及第二下拉電晶體PDT2的源極/汲極區。將參考圖4A、圖5A以及圖5B更詳細地描述節點130中的每一者的結構。
多個接點141、接點142、接點144、接點146以及接點148可包括閘極接點141、位元線接點142、位元線條接點144、接地接點146以及電力接點148。閘極接點141可將四個閘極120連接至字元線（參考圖9C的M21）。出於參考目的，由於第二閘極124及第四閘極128連接至另一電晶體的源極/汲極區，因此第二閘極124及第四閘極128可不包括閘極接點。舉例而言，第二閘極124及第四閘極128在不使用閘極接點的情況下連接至另一電晶體的源極/汲極區。
位元線接點142可在第一鰭片主動區110-1的第一區1st AR中配置於第一閘極122的左側上的第一下部層112-1中。位元線接點142可將第一通道電晶體PT1的源極/汲極區連接至位元線（參考圖9B的M11）。位元線條接點144可在第二鰭片主動區110-2的第三區3rd AR中配置於第三閘極126的右側上的第二下部層112-2中。位元線條接點144可將第二通道電晶體PT2的源極/汲極區連接至位元線條（參考圖9B的位元線條M12）。
接地接點146可包括連接至第一鰭片主動區110-1的第一接地接點146-1及連接至第二鰭片主動區110-2的第二接地接點146-2。第一接地接點146-1可安置於第一鰭片主動區110-1的第一下部層112-1的第二部分2nd PA的一部分上，所述部分沿著在第二方向（y方向）上延伸的直線向下延伸。第二接地接點146-2可安置於第二鰭片主動區110-2的第二下部層112-2的第二部分2nd PA的一部分上，所述部分沿著在第二方向（y方向）上延伸的直線向上延伸。接地接點146可將第一下拉電晶體PDT1及第二下拉電晶體PDT2的源極/汲極區連接至接地線（參考圖9C的M22）。
電力接點148可包括連接至第一鰭片主動區110-1的第一電力接點148-1及連接至第二鰭片主動區110-2的第二電力接點148-2。第一電力接點148-1可配置於第一鰭片主動區110-1的第一上部層114-1的第四部分4th PA中。第二電力接點148-2可配置於第二鰭片主動區110-2的第二上部層114-2的第四部分4th PA中。電力接點148可將第一上拉電晶體PUT1及第二上拉電晶體PUT2的源極/汲極區連接至電力線（參考圖9B的M13）。
多個接點141、接點142、接點144、接點146以及接點148可穿過形成在半導體基底101上的層間絕緣層以連接至對應組件。多個接點141、接點142、接點144、接點146以及接點148中的每一者可包括以下各者或可由以下各者形成，例如鎢（W）、銅（Cu）、鋁（Al）、鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）、上述金屬的合金或上述金屬的組合。然而，多個接點141、接點142、接點144、接點146以及接點148中的每一者的材料不限於此。在對應組件包括Si或由Si形成時，金屬矽化物層可配置於多個接點141、接點142、接點144、接點146以及接點148與對應組件之間。
在根據一些實施例的SRAM裝置100中，一位元單位胞元可包括以上文所描述結構配置的第一鰭片主動區110-1及第二鰭片主動區110-2、四個閘極120以及兩個節點130，且可基於3DS FET，使得單位胞元的平面面積可最小化。可簡化對應組件與其上的金屬層之間的佈線連接結構。舉例而言，可簡化配置於對應組件上的多個接點141、接點142、接點144、接點146以及接點148與第一金屬層M1或第二金屬層M2之間的連接結構。因此，有可能防止過程困難增加，且防止相鄰線路因複雜的佈線連接結構而短路。因此，根據一些實施例的SRAM裝置100的大小可最小化，且其可靠性可增大。舉例而言，第一節點132的第一末端可連接至或接觸第四閘極128，且第一節點132的第二末端可經由如圖3A（亦參見圖4A）中所繪示的節點接點135連接至第一鰭片主動區110-1的第二區2nd AR的第一下部層112-1及第一上部層114-1兩者。在一些實施例中，節點接點135的一部分可內埋於第一下部層112-1中，且節點接點135的另一部分可接觸第一上部層114-1的側表面。在以平面圖查看時，第一節點132與第一上部層114-1之間的邊界線可對應於第一區1st AR與第二區2nd AR之間的邊界。本發明不限於此。在一些實施例中，節點接點135及第一節點132可整體形成為將第四閘極128連接至第一下部層112-1及第一上部層114-1中的每一者的第一節點。在一些實施例中，節點接點135及第一節點132可包括彼此相同的導電材料（例如，W），或可由所述彼此相同的導電材料形成。在一些實施例中，可如圖5B及圖5C中所繪示省略節點接點135。
圖4A至圖4D為示出圖2的SRAM裝置的主要部分的透視圖。圖4B為圖4A的第一鰭片主動區110-1的第一下部層112-1的透視圖。圖4C為圖4A的第一鰭片主動區110-1的第一上部層114-1的透視圖。圖4D為示出第一鰭片主動區110-1與第一節點132之間的另一連接結構的透視圖。將簡單地給出或將省略先前參考圖1至圖3D給出的描述。
參考圖4A至圖4C，圖4A以三維方式示出第四閘極128經由第一節點132連接至第一鰭片主動區110-1的結構。第一鰭片主動區110-1可包括第一下部層112-1及第一上部層114-1。第一下部層112-1可包括在第一方向（x方向）上延伸的第一部分1st PA以及在第二方向（y方向）上向上及向下延伸的第二部分2nd PA，如圖4B中所示出。第一上部層114-1可包括在第一方向（x方向）上延伸的第三部分3rd PA以及在第二方向（y方向）上向上延伸的第四部分4th PA，如圖4C中所示出。第一下部層112-1的第二部分2nd PA的沿著在第二方向上延伸的直線向下延伸的部分可進一步延伸，且可連接至在第二方向（y方向）上鄰近於單位胞元的另一單位胞元的第一鰭片主動區110-1的第一下部層112-1的第二部分2nd PA。
在第一鰭片主動區110-1中，第一上部層114-1可與第一下部層112-1與第一上部層114-1之間的隔離絕緣層150一起堆疊在第一下部層112-1上。基於此類堆疊結構，第一鰭片主動區110-1可劃分成：第一區1st AR，其中僅配置第一下部層112-1；以及第二區2nd AR，其中第一上部層114-1配置於第一下部層112-1上。
第四閘極128可經由第一節點132及節點接點135連接至第一鰭片主動區110-1的第一下部層112-1及第一上部層114-1。節點接點135可配置在第二區2nd AR的左側末端處，可連接至第一上部層114-1的側，且可經由隔離絕緣層150連接至第一下部層112-1。在一些實施例中，具有藉由使『L』旋轉180度而獲得的形狀的第一節點132可將第四閘極128連接至節點接點135。
第一節點132可低於第一金屬層M1及第二金屬層M2（參見圖9E）。因此，第一節點132的頂表面可低於連接至第一金屬層M1及第二金屬層M2的接點的頂表面。舉例而言，第一節點132可配置成低於第一金屬層M1及第二金屬層M2，使得接點與第一金屬層M1及第二金屬層M2之間的連接可能不受影響。如圖9E中所繪示，接點144可將位元線條M12連接至對應下伏元件，且接點148可將電力線M13連接至對應下伏元件。連接至節點接點135的節點130（例如，第一節點132）可安置於位元線條M12及電力線M13下方。舉例而言，節點130的頂表面可低於位元線條M12及電力線M13中的每一者的底表面。節點130在第一金屬層M1下方的配置可能不影響例如接點141、接點144以及接點148的配置。
在一些實施例中，第二閘極124經由第二節點134連接至第二鰭片主動區110-2的結構可藉由使圖4A的結構旋轉180度而獲得，或可對應於圖4A的結構的點對稱。因此，第一鰭片主動區110-1及第二鰭片主動區110-2可具有相同結構。舉例而言，第一鰭片主動區110-1的第一區1st AR與第二鰭片主動區110-2的第三區3rd AR可具有相同結構。第一鰭片主動區110-1的第二區2nd AR與第二鰭片主動區110-2的第四區4 thAR可具有彼此相同的結構。
參考圖4D，在第四閘極128與第一鰭片主動區110-1之間的穿過第一節點132的連接結構中，節點接點135可穿過第一上部層114-1及隔離絕緣層150以連接至第一下部層112-1及第一上部層114-1。第一上部層114-1可自節點接點135向左進一步延伸。
圖5A至圖5C為示出圖2的SRAM裝置中的節點的三個結構的透視圖。
參考圖5A，在根據一些實施例的SRAM裝置100中，節點130可在平面上為『L』形，且可具有第一厚度D1。在一些實施例中，節點130可具有第一厚度D1的均一厚度。具有此類結構的節點130可配置於四個閘極120中的每一者的頂表面及節點接點135的頂表面上，且可將四個閘極120連接所述節點接點135。舉例而言，如圖4A中所繪示，節點132的底表面可接觸第四閘極128的頂部表面及節點接點135的頂表面。
參考圖5B，在根據一些實施例的SRAM裝置100中，節點130a可在平面上為『L』形，且可具有第二厚度D2。在一些實施例中，節點130a可具有第二厚度D2的均一厚度。第二厚度D2可大於第一厚度D1，且可等於第一厚度D1與節點接點135的厚度的總和。可省略如圖5A中所繪示的節點接點135。節點130a可連接至四個閘極120中的對應閘極的側，或可以穿過對應閘極的形式連接至四個閘極120中的對應閘極。舉例而言，在節點130a應用於圖4A時，節點130a可連接至閘極128的側或可以穿過閘極128的形式連接至閘極128。在一些實施例中，節點130a可連接至第一上部層114-1及第二上部層114-2的側。在一些實施例中，節點130a可以穿過第一上部層114-1及第二上部層114-2的形式連接至第一上部層114-1及第二上部層114-2，且可經由隔離絕緣層150連接至第一下部層112-1及第二下部層112-2。
參考圖5C，在根據一些實施例的SRAM裝置100中，節點130b可在平面上為『L』形，且可包括具有第一厚度D1的第一節點130-1及具有第二厚度D2的第二節點130-2。第二厚度D2可等於第一厚度D1與節點接點135的厚度的總和。可省略節點接點135。在一些實施例中，節點130b可經由第一節點130-1連接至四個閘極120的頂表面。在一些實施例中，節點130b可經由第二節點130-2連接至第一上部層114-1及第二上部層114-2的側，或可以穿過第一上部層114-1及第二上部層114-2的形式連接至第一上部層114-1及第二上部層114-2，且可經由隔離絕緣層150連接至第一下部層112-1及第二下部層112-2。
圖6為示出根據本發明概念的一實施例的SRAM裝置100a的佈局圖。將簡單地給出或將省略先前參考圖1至圖5C給出的描述。
參考圖6，根據一些實施例的SRAM裝置100a與圖2的SRAM裝置100的不同之處可在於第一鰭片主動區110-1a的第一下部層112-1a更包括第二部分2nd PAa。舉例而言，在根據一些實施例的SRAM裝置100a中，第一鰭片主動區110-1a的第一下部層112-1a可更包括自第一方向（x方向）上的左側末端在第二方向（y方向）上向下延伸的第二部分2nd PAa。位元線接點142可配置於第二部分2nd PAa中。自第一下部層112-1a的第二部分2nd PA及第一上部層114-1a的第四部分4th PA向上延伸的部分可短於自圖2的SRAM裝置100中的第一下部層112-1的第二部分2nd PA及第一上部層114-1的第四部分4th PA向上延伸的部分。第二鰭片主動區110-2a的結構可藉由使第一鰭片主動區110-1a的結構旋轉180度而獲得，或可對應於第一鰭片主動區110-1a的結構的點對稱。
在根據一些實施例的SARM裝置100a中，第一鰭片主動區110-1a與第二鰭片主動區110-2a之間的距離可在第二方向（y方向）上減小。因此，SARM裝置100a的一位元單位胞元的大小可減小，使得SARM裝置100a的大小可減小。另外，在圖6中，虛線矩形部分可對應於SARM裝置100a的一位元單位胞元。
圖7A至圖7F為示出根據本發明概念的一實施例的SRAM裝置100b及SRAM裝置100c的佈局圖，以及示出根據本發明概念的一實施例的SRAM裝置100b及SRAM裝置100c的主要部分的透視圖及截面圖。圖7B為示出圖7A的SRAM裝置的主要部分的透視圖，且圖7C及圖7D為對應於圖3B及圖3C的截面圖。圖7E為示出上部層包括奈米片的結構的佈局圖，且圖7F為示出圖7E的SRAM裝置的主要部分的透視圖。將簡單地給出或將省略先前參考圖1至圖5C給出的描述。
參考圖7A至圖7D，根據一些實施例的SRAM裝置100b與圖2的SRAM裝置100的不同之處可在於第一鰭片主動區110-1b及第二鰭片主動區110-2b各自包括第一鰭片fin1及第二鰭片fin2。歸因於第一鰭片主動區110-1b及第二鰭片主動區110-2b的點對稱結構，將在下文僅描述第一鰭片主動區110-1b。特定而言，在根據一些實施例的SRAM裝置100b中，第一鰭片主動區110-1b可包括第一鰭片fin1及第二鰭片fin2。此外，第一奈米片NS1及第二奈米片NS2可配置於第一鰭片fin1及第二鰭片fin2中的每一者上。舉例而言，在第一鰭片主動區110-1b的第一區1st AR的第一下部層112-1b中，可配置對應於第一鰭片fin1及第二鰭片fin2中的每一者的第一奈米片NS1。此外，在第一鰭片主動區110-1b的第二區2nd AR的第一下部層112-1b中，可配置對應於第一鰭片fin1及第二鰭片fin2中的每一者的第一奈米片NS1，且在第一鰭片主動區110-1b的第二區2nd AR的第一上部層114-1b中，可配置對應於第一鰭片fin1及第二鰭片fin2中的每一者的第二奈米片NS2。
第一鰭片主動區110-1b的第一下部層112-1b的兩個第一部分1st PA可在第一鰭片主動區110-1b的第一下部層112-1b的第二部分2nd PA中彼此連接。因此，一個第一接地接點146-1可配置於向下延伸的第一下部層112-1b的第二部分2nd PA中。然而，兩個第一部分1st PA可在左側上彼此間隔開，且位元線接點142可配置於兩個第一部分1st PA中的每一者中。在一些實施例中，將兩個第一部分1st PA彼此連接的連接導電圖案可穿過隔離絕緣層150，且位元線接點142可配置於連接導電圖案中。
第一鰭片主動區110-1b的第一上部層114-1b的兩個第三部分3rd PA可在第四部分4th PA中彼此連接。因此，一個第一電力接點148-1可配置於第一上部層114-1b的第四部分4th PA中。
節點接點135可連接至第一上部層114-1b的兩個第三部分3rd PA的側，或可以穿過第一上部層114-1b的形式連接至第一上部層114-1b，且可經由隔離絕緣層150連接至第一下部層112-1b的兩個第一部分1st PA。第一節點132可將節點接點135連接至第四閘極128。
在一些實施例中，第二鰭片主動區110-2b、將第二鰭片主動區110-2b連接至第二閘極124的第二節點134以及節點接點135的結構可藉由使第一鰭片主動區110-1b、將第一鰭片主動區110-1b連接至第四閘極128的第二節點134以及節點接點135的結構旋轉180度而獲得，或可對應於第一鰭片主動區110-1b、將第一鰭片主動區110-1b連接至第四閘極128的第二節點134以及節點接點135的結構的點對稱。另外，在圖7A中，虛線矩形部分可對應於SARM裝置100b的一位元單位胞元。
參考圖7E及圖7F，根據一些實施例的SRAM裝置100c與圖7A的SRAM裝置100b的不同之處可在於第一上部層114-1c及第二上部層114-2c各自僅包括對應於鰭片（例如，第二鰭片fin2）的奈米片。歸因於第一鰭片主動區110-1c及第二鰭片主動區110-2c的點對稱結構，將在下文僅描述第一鰭片主動區110-1c。特定而言，在根據一些實施例的SRAM裝置100c中，第一鰭片主動區110-1c可包括第一鰭片fin1及第二鰭片fin2。此外，第一鰭片主動區110-1c可包括分別對應於第一下部層112-1c中的第一鰭片fin1及第二鰭片fin2的兩個第一部分1st PA，且對應於第二鰭片fin2的僅一個第三部分3rd PA可包括於第一上部層114-1c中。因此，對應於第一鰭片fin1及第二鰭片fin2中的每一者的第一奈米片NS1可配置於第一鰭片主動區110-1c的第一區1st AR的第一下部層112-1c中。此外，對應於第一鰭片fin1及第二鰭片fin2中的每一者的第一奈米片NS1可配置於第一鰭片主動區110-1c的第二區2nd AR的第一下部層112-1c中，且對應於第二鰭片fin2的第二奈米片NS2可配置於第一鰭片主動區110-1c的第二區2nd AR的第一上部層114-1c中。
在一些實施例中，第二鰭片主動區110-2c、將第二鰭片主動區110-2c連接至第二閘極124的第二節點134以及節點接點135的結構可藉由使第一鰭片主動區110-1c、將第一鰭片主動區110-1c連接至第四閘極128的第二節點134以及節點接點135的結構旋轉180度而獲得，或可對應於第一鰭片主動區110-1c、將第一鰭片主動區110-1c連接至第四閘極128的第二節點134以及節點接點135的結構的點對稱。另外，在圖7E中，虛線矩形部分可對應於SARM裝置100c的一位元單位胞元。
圖8A及圖8B為示出根據比較例的SRAM裝置的大小與圖2的SRAM裝置的大小相比的根據比較例的SRAM裝置以及示出圖2的SRAM裝置的佈局圖。
圖8A示出根據比較例的SRAM裝置的佈局。根據比較例的SRAM裝置可包括第一鰭片主動區至第四鰭片主動區。特定而言，根據比較例的SRAM裝置的一位元單位胞元自底部包括第一鰭片主動區F1至第四鰭片主動區F4，且第一鰭片主動區F1至第四鰭片主動區F4中的每一者可具有單個分層結構。因此，根據比較例的SRAM裝置的第一鰭片主動區F1可對應於圖2的SRAM裝置的第一鰭片主動區110-1的第一下部層112-1，且根據比較例的SRAM裝置的第二鰭片主動區F2可對應於圖2的SRAM裝置的第一鰭片主動區110-1的第一上部層114-1，根據比較例的SRAM裝置的第三鰭片主動區F3可對應於圖2的SRAM裝置的第二鰭片主動區110-2的第二上部層114-2，且根據比較例的SRAM裝置的第四鰭片主動區F4可對應於圖2的SRAM裝置的第二鰭片主動區110-2的第二下部層112-2。
在一些實施例中，第一閘極G1與第一鰭片主動區F1相交且在第二方向（y方向）上延伸。第二閘極G2與第一鰭片主動區F1及第二鰭片主動區F2相交，在第二方向（y方向）上延伸且可連接至第三鰭片主動區F3。第三閘極G3與第四鰭片主動區F4相交，且在第二方向（y方向）上延伸。第四閘極G4與第三鰭片主動區F3及第四鰭片主動區F4相交，在第二方向（y方向）上延伸，且可連接至第二鰭片主動區F2。
此外，位元線接點142及第一接地接點146-1可配置於根據比較例的SRAM裝置的第一鰭片主動區F1中，第一電力接點148-1可配置於根據比較例的SRAM裝置的第二鰭片主動區F2中，第二電力接點148-2可配置於根據比較例的SRAM裝置的第三鰭片主動區F3中，且位元線條接點144及第二接地接點146-2可配置於根據比較例的SRAM裝置的第四鰭片主動區F4中。
在根據比較例的SRAM裝置中，由於一位元單位胞元包括第一鰭片主動區F1至第四鰭片主動區F4，因此SRAM裝置在第二方向（y方向）上的長度可較大。在根據一些實施例的SRAM裝置中，由於一位元單位胞元包括僅兩個鰭片主動區110-1及鰭片主動區110-2，因此SRAM裝置在第二方向（y方向）上的長度可較小。
在根據比較例的SRAM裝置的一位元單位胞元在第一方向（x方向）上的寬度稱為第一寬度Wx1且根據比較例的SRAM裝置的一位元單位胞元在第二方向（y方向）上的長度稱為第一長度Wy1時，第一長度Wy1可為第一寬度Wx1的兩倍。在一些實施例中，根據一些實施例的SRAM裝置100的一位元單位胞元在第一方向（x方向）上的寬度稱為第二寬度Wx2，且根據一些實施例的SRAM裝置的一位元單位胞元在第二方向（y方向）上的長度稱為第二長度Wy2。第二長度Wy2可為第二寬度Wx2的1.6倍。因此，在假定第一寬度Wx1等於第二寬度Wx2時，由於1.6/2 = 0.8，因此根據一些實施例的SRAM裝置100的一位元單位胞元的大小可為根據比較例的SRAM裝置的一位元單位胞元減少約20%。
圖9A至圖9E為示出圖2的SRAM裝置放大至4位元SRAM裝置的佈局圖及截面圖。圖9A為示出圖2的SRAM裝置放大至4位元SRAM裝置的佈局圖，圖9B為示出藉由將第一金屬層添加至圖9A的SRAM裝置而獲得的SRAM裝置的佈局圖，圖9C為示出藉由將第二金屬層添加至圖9A的SRAM裝置而獲得的SRAM裝置的佈局圖，圖9D為示出藉由將第一金屬層及第二金屬層添加至圖9A的SRAM裝置而獲得的SRAM裝置的佈局圖，且圖9E為沿著圖9D的線V-V'截取的截面圖。將簡單地給出或將不給出先前參考圖1至圖8B給出的描述。
參考圖9A，4位元胞元可包括呈二維陣列結構的圖2的四個一位元單位胞元。圖9A的4位元胞元藉由使用x軸及y軸作為正交軸而劃分成四個象限，且在第一象限Q1中，一位元單位胞元的形狀可對應於圖2的一位元單位胞元。在第二象限Q2中，一位元單位胞元可具有圖2的一位元單位胞元的y軸對稱結構。在第四象限Q4中，一位元單位胞元可具有圖2的一位元單位胞元的x軸對稱結構。在第三象限Q3中，一位元單位胞元可具有圖2的一位元單位胞元的點對稱結構。在圖9A中，用矩形實線標記象限中的每一者。
在圖9A的4位元胞元中，在第二方向（y方向）上，圖2的第一鰭片主動區110-1及第二鰭片主動區110-2可反覆地配置，使得兩個相鄰第一鰭片主動區110-1經配置，且接著兩個相鄰第二鰭片主動區110-2經配置。在一些實施例中，在第一鰭片主動區110-1及第二鰭片主動區110-2中，第一下部層112-1及第二下部層112-2的第一部分1st PA可在第一方向（x方向）上連續地延伸。
在第一鰭片主動區110-1中，第一上部層114-1配置成使得第一區1st AR與第二區2nd AR在第一方向（x方向）上交替地重複，且在第二鰭片主動區110-2中，第二上部層114-2配置成使得第三區3rd AR與第四區4th AR在第一方向（x方向）上交替地重複。在第一方向（x方向）上，第一鰭片主動區110-1的第一區1st AR的位置可對應於第二鰭片主動區110-2的第四區4th AR的位置，第一鰭片主動區110-1的第二區2nd AR的位置可對應於第二鰭片主動區110-2的第三區3rd AR的位置。舉例而言，第一鰭片主動區110-1的第一區1st AR與第二鰭片主動區110-2的第四區4th AR可在第一方向（x方向）上重疊，且第一鰭片主動區110-1的第二區2nd AR與第二鰭片主動區110-2的第三區3rd AR可在第一方向（x方向）上重疊。
兩個鄰近的兩個第一鰭片主動區110-1中的一者的第一下部層112-1的第二部分2nd PA可連接至兩個鄰近的兩個第一鰭片主動區110-1中的另一者的第一下部層112-1的第二部分2nd PA。兩個鄰近的兩個第一鰭片主動區110-1中的一者可在第二方向（y方向）上相鄰於兩個鄰近的兩個第一鰭片主動區110-1中的另一者。兩個鄰近的第二鰭片主動區110-2的第二下部層112-2的第二部分2nd PA可連接至第二鰭片主動區110-2的第二下部層112-2的第二部分2nd PA（其在第二方向（y方向）上相鄰）。因此，基於第一區1st AR至第四區4th AR的位置，在第一方向（x方向）上，第一鰭片主動區110-1的第一下部層112-1的第二部分2nd PA可與第二鰭片主動區110-2的第二下部層112-2的第二部分2nd PA一起以Z字形配置。第一鰭片主動區110-1的第一上部層114-1及第二鰭片主動區110-2的第二上部層114-2可在第一方向（x方向）上以Z字形配置。舉例而言，多個水平鰭片主動區可在第一方向（x方向）上延伸且可在垂直於第一方向的第二方向（y方向）上彼此間隔開，且多個豎直鰭片主動區可在第二方向上延伸且可在第一方向（x方向）上彼此間隔開。多個豎直鰭片主動區中的每一者可與多個水平鰭片主動區當中的兩個相鄰水平鰭片主動區相交。多個第一豎直鰭片主動區可包括沿著在第一方向上延伸的第一直線配置的第一列第一豎直鰭片主動區，以及沿著在第一方向上延伸的第二直線配置的第二列第一豎直鰭片主動區。第一列及第二列中的第一豎直鰭片主動區可在第一方向上以Z字形配置。
在4位元胞元結構中，在四個閘極120中，第一閘極122及第三閘極126可在第二方向（y方向）上延伸以與兩個相鄰第一鰭片主動區110-1中的每一者的第一區1st AR相交。在圖9A中，中心中的兩個短閘極（亦即，一對內部閘極）可對應於第一閘極122及第三閘極126。第二閘極124及第四閘極128可在第二方向（y方向）上延伸以與兩個相鄰第一鰭片主動區110-1相交。在圖9A中，外部中的兩個長閘極（亦即，一對外部閘極）可對應於第二閘極124及第四閘極128。四個閘極120可配置於在第一方向（x方向）上相鄰的第一下部層112-1的兩個第二部分2 ndPA之間，四個閘極120當中的第一閘極122及第三閘極126可配置於中心中，且第二閘極124及第四閘極128可配置於外部。
參考圖9B，第一金屬層M1可配置於四個閘極120上。第一金屬層M1可包括位元線M11、位元線條M12、電力線M13以及條型金屬M14。位元線M11、位元線條M12以及電力線M13可在第一方向（x方向）上連續地延伸至胞元區外部。
如上文所描述，位元線M11可連接至位元線接點142，位元線條M12可連接至位元線條接點144，且電力線M13可連接至電力接點148。條型金屬M14可為在第一方向（x方向）上為縱向的矩形，且可連接至閘極接點141及接地接點146。條型金屬M14可用於連接至第二金屬層M2。
參考圖9C至圖9E，第二金屬層M2可配置於第一金屬層M1上。第二金屬層M2可包括字元線M21及接地線M22。字元線M21及接地線M22可在第二方向（y方向）上連續地延伸至胞元區外部。
如上文所描述，字元線M21可連接至閘極接點141，且接地線M22可連接至接地接點146。字元線M21及接地線M22可以不直接分別連接至閘極接點141及接地接點146，且可經由條型金屬M14及通孔連接至閘極接點141及接地接點146。出於參考目的，在圖9D中，通孔可配置於第二金屬層M2與條型金屬M14彼此重疊的部分中。
圖9E示出四個閘極120、節點130、閘極接點141、位元線條接點144、電力接點148、第一金屬層M11、第一金屬層M13以及第一金屬層M14以及第二金屬層M21的高度。
雖然本發明概念已參考其實施例具體展示及描述，但應理解，可在不偏離以下申請專利範圍的精神及範疇的情況下作出形式及細節的各種改變。
100:三維堆疊場效電晶體 100a,100b,100c:SRAM裝置 101:半導體基底 101F,fin1,fin2:鰭片 103:淺溝槽隔離 103a:間隙填充絕緣層 103b:絕緣襯墊 105:隔離層 110-1,110-1a,110-1b,110-1c,110-2,110-2a,110-2b,110-2c,F1,F2,F3,F4:鰭片主動區 112-1,112-1a,112-1b,112-1c:第一下部層 112-2:第二下部層 114-1,114-1a,114-1b,114-1c:第一上部層 114-2,114-2c:第二上部層 120,122,124,126,128:閘極 125:閘極絕緣層 130,130a,130b,132,134:節點 130-1:第一節點 130-2:第二節點 135:節點接點 141,142,144,146,148:接點 146-1,146-2:接地接點 148-1,148-2:電力接點 150:隔離絕緣層 1st AR:第一區 1st PA:第一部分 2nd AR:第二區 2nd PA,2nd PAa:第二部分 3rd AR:第三區 3rd PA:第三部分 4th AR:第四區 4th PA:第四部分 B/L,M11:位元線 cFET:互補FET D1:第一厚度 D2:第二厚度 G1:第一閘極 G2:第二閘極 G3:第三閘極 G4:第四閘極 I-I',II-II',III-III',IV-IV',V-V':線 M1,M2:金屬層 M12,
Figure 02_image001
:位元線條 M13:電力線 M14:條型金屬 M21:字元線 M22:接地線 NS1:第一奈米片 NS2:第二奈米片 PDT1:第一下拉電晶體 PDT2:第二下拉電晶體 PT1:第一通道電晶體 PT2:第二通道電晶體 PUT1:第一上拉電晶體 PUT2:第二上拉電晶體 Q1:第一象限 Q2:第二象限 Q3:第三象限 Q4:第四象限 Vth:臨限電壓 Wx1:第一寬度 Wx2:第二寬度 Wy1:第一長度 Wy2:第二長度
將自結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1為示出根據本發明概念的一實施例的包括三維堆疊（3DS）場效電晶體（FET）的靜態隨機存取記憶體（SRAM）裝置的電路圖。 圖2為示出根據本發明概念的一實施例的包括3DS FET的SRAM裝置的佈局圖。 圖3A至圖3D為示出圖2的SRAM裝置的截面圖，其中圖3A為沿著圖2中的線I-I'截取的截面圖，圖3B為沿著圖2中的線II-II'截取的截面圖，圖3C為沿著圖2中的線III-III'截取的截面圖，且圖3D為沿著圖2中的線IV-IV'截取的截面圖。 圖4A至圖4D為示出圖2的SRAM裝置的主要部分的透視圖。 圖5A至圖5C為示出圖2的SRAM裝置中的節點的三個結構的透視圖。 圖6為示出根據本發明概念的一實施例的SRAM裝置的佈局圖。 圖7A至圖7F為示出根據本發明概念的一實施例的各自包括3DS FET的SRAM裝置的佈局圖，以及示出根據本發明概念的一實施例的各自包括3DS FET的SRAM裝置的主要部分的透視圖及截面圖。 圖8A及圖8B為示出根據比較例的SRAM裝置的大小與圖2的SRAM裝置的大小相比的根據比較例的SRAM裝置以及示出圖2的SRAM裝置的佈局圖。 圖9A至圖9E為示出圖2的SRAM裝置放大至4位元SRAM裝置的佈局圖及截面圖。
100:三維堆疊場效電晶體
110-1,110-2:鰭片主動區
112-1:第一下部層
112-2:第二下部層
114-1:第一上部層
114-2:第二上部層
120,122,124,126,128:閘極
130,132,134:節點
141,142,144,146,148:接點
146-1,146-2:接地接點
148-1,148-2:電力接點
I-I',II-II',III-III',IV-IV':線
PDT1:第一下拉電晶體
PDT2:第二下拉電晶體
PT1:第一通道電晶體
PT2:第二通道電晶體
PUT1:第一上拉電晶體
PUT2:第二上拉電晶體

Claims (20)

  1. 一種包括三維結構化（3DS）場效電晶體（FET）的靜態隨機存取記憶體（SRAM）裝置，所述SRAM裝置包含： 半導體基底； 第一鰭片主動區，在第一方向上在所述半導體基底上延伸且包括第一區及第二區， 其中在所述第一區及所述第二區中，配置第一下部層， 其中僅在所述第二區中，第一上部層配置於所述第一下部層上，且 其中所述第二區在所述第一區的右側； 第二鰭片主動區，在所述第一方向上在所述半導體基底上延伸且包括第三區及第四區， 其中在所述第三區及所述第四區中，配置第二下部層， 其中僅在所述第四區中，第二上部層配置於所述第二下部層上， 其中所述第四區在所述第三區的左側，且 其中所述第二鰭片主動區在垂直於所述第一方向的第二方向上與所述第一鰭片主動區間隔開； 第一閘極電極，沿著在所述第二方向上延伸的第一直線延伸且與所述第一區相交； 第二閘極電極，沿著在所述第二方向上延伸的第二直線延伸且與所述第二區相交， 其中所述第一閘極電極及所述第二閘極電極在所述第一方向上彼此間隔開； 第三閘極電極，沿著在所述第二方向上延伸的所述第一直線延伸且在所述第二方向上與所述第二閘極電極分隔開，且與所述第三區相交； 第四閘極電極，沿著在所述第二方向上延伸的所述第二直線延伸且在所述第二方向上與所述第一閘極電極分隔開，且與所述第四區相交， 其中所述第三閘極電極及所述第四閘極電極在所述第一方向上彼此間隔開； 第一節點，將所述第四閘極電極連接至所述第二區；以及 第二節點，將所述第二閘極電極連接至所述第四區， 其中所述第一閘極電極及所述第一區的所述第一下部層構成第一通道電晶體， 其中所述第二閘極電極及所述第二區的所述第一下部層構成第一下拉電晶體， 其中所述第二閘極電極及所述第二區的所述第一上部層構成第一上拉電晶體， 其中所述第三閘極電極及所述第三區的所述第二下部層構成第二通道電晶體， 其中所述第四閘極電極及所述第四區的所述第二下部層構成第二下拉電晶體，且 其中所述第四閘極電極及所述第四區的所述第二上部層構成第二上拉電晶體。
  2. 如請求項1所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置， 其中所述第一區的所述第一下部層包含與所述第一閘極電極相交的多個奈米片， 其中所述第三區的所述第二下部層包含與所述第三閘極電極相交的多個奈米片， 其中所述第二區的所述第一下部層包含與所述第二閘極電極相交的多個奈米片， 其中所述第二區的所述第一上部層包含與所述第二閘極電極相交的多個奈米片， 其中所述第四區的所述第二下部層包含與所述第四閘極電極相交的多個奈米片，且 其中所述第四區的所述第二上部層包含與所述第四閘極電極相交的多個奈米片。
  3. 如請求項2所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置， 其中所述第一閘極電極以環繞閘極（GAA）結構包圍所述第一區中的所述第一下部層的所述多個奈米片中的每一者， 其中所述第三閘極電極以GAA結構包圍所述第三區中的所述第二下部層的所述多個奈米片中的每一者， 其中所述第二閘極電極以GAA結構包圍所述第二區中的所述第一下部層的所述多個奈米片中的每一者， 其中所述第二閘極電極以GAA結構包圍所述第二區中的所述第一上部層的所述多個奈米片中的每一者， 其中所述第四閘極電極以GAA結構包圍所述第四區中的所述第二下部層的所述多個奈米片中的每一者，且 其中所述第四閘極電極以GAA結構包圍所述第四區中的所述第二上部層的所述多個奈米片中的每一者。
  4. 如請求項1所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置， 其中所述第一下部層及所述第二下部層為n型半導體， 其中所述第一下拉電晶體及所述第二下拉電晶體中的每一者屬於n型場效電晶體（FET）， 其中所述第一上部層及所述第二上部層為p型半導體， 其中所述第一上拉電晶體及所述第二上拉電晶體中的每一者屬於p型FET， 其中所述第一上拉電晶體及所述第一下拉電晶體構成第一互補FET，且 其中所述第二上拉電晶體及所述第二下拉電晶體構成第二互補FET。
  5. 如請求項1所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置，更包含： 第一接點，將所述第一閘極電極的左側上的所述第一下部層的一部分連接至位元線；以及 第二接點，將所述第三閘極電極的右側上的所述第二下部層的一部分連接至位元線條。
  6. 如請求項1所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置， 其中所述第一下部層包含沿著在所述第一方向上延伸的直線延伸的第一部分以及沿著在所述第二方向上延伸的直線延伸的第二部分， 其中所述第一下部層的所述第二部分在所述第二方向上自所述第一部分的右側末端向上及向下延伸， 其中所述第一上部層包含沿著在所述第一方向上延伸的直線延伸的第三部分以及沿著在所述第二方向上延伸的直線延伸的第四部分， 其中所述第一上部層的所述第四部分在所述第二方向上自所述第三部分的右側末端向上延伸，所述第一上部層的所述第三部分短於所述第一下部層的所述第一部分， 其中在所述第一鰭片主動區的所述第一區中，所述第一下部層的所述第一部分不與所述第一上部層豎直重疊， 其中在所述第二區中，所述第一上部層與所述第一下部層的所述第二部分彼此豎直重疊， 其中在以平面圖查看時，所述第二下部層的形狀及所述第二上部層的形狀分別與所述第一下部層的形狀及所述第一上部層的形狀點對稱， 其中在所述第三區中，所述第二下部層的第一部分不與所述第二上部層重疊，且 其中在所述第四區中，所述第二上部層與所述第二下部層的第二部分彼此重疊。
  7. 如請求項6所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置，更包含： 第一隔離絕緣層，位於所述第一鰭片主動區中， 其中所述第一隔離絕緣層安置於所述第一下部層上；以及 第二隔離絕緣層，位於所述第二鰭片主動區中， 其中所述第二隔離絕緣層安置於所述第二下部層上，且 其中所述SRAM裝置更包含： 第三接點，穿過所述第一隔離絕緣層以將所述第一下部層的一部分連接至接地電壓； 第四接點，穿過所述第二隔離絕緣層以將所述第二下部層的一部分連接至所述接地電壓； 第五接點，將所述第一上部層的一部分連接至電源電壓；以及 第六接點，將所述第二上部層的一部分連接至所述電源電壓。
  8. 如請求項1所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置， 其中所述第一節點具有藉由在平面上將『L』旋轉180度而獲得的形狀，且 其中所述第二節點在平面上為『L』形。
  9. 如請求項1所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置，更包含： 多個第一金屬層，在所述第一閘極電極至所述第四閘極電極中的至少一者上方延伸， 其中所述多個第一金屬層沿著在所述第一方向上延伸的直線延伸且在所述第二方向上彼此間隔開，且 其中所述多個第一金屬層包含位元線的金屬層、位元線條的金屬層以及電力線的金屬層。
  10. 如請求項9所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置，更包含： 多個第二金屬層，在所述第二方向上在所述多個第一金屬層上方延伸且在所述第一方向上彼此間隔開； 第一條型金屬層，連接至所述第一閘極電極； 第二條型金屬層，連接至所述第三閘極電極；以及 第三條型金屬層，連接至接地電壓供應接點， 其中所述第一條型金屬層至所述第三條型金屬層安置於所述多個第一金屬層所安置的豎直層級處， 其中在所述SRAM裝置的一位元記憶體胞元中，所述第一條型金屬層至所述第三條型金屬層中的每一者在所述第一方向上的長度短於所述多個第一金屬層中的每一者的長度，且 其中所述多個第二金屬層包含字元線的金屬層及接地線的金屬層，所述多個第二金屬層中的每一者經由對應通孔連接至所述第一條型金屬層至所述第三條型金屬層當中的對應條型金屬層。
  11. 如請求項1所述的包括三維結構化場效電晶體的靜態隨機存取記憶體裝置， 其中在以平面圖查看時，所述第一通道電晶體、所述第二通道電晶體、所述第一上拉電晶體、所述第一下拉電晶體、所述第二上拉電晶體以及所述第二下拉電晶體安置於所述SRAM裝置的一位元記憶體胞元的第一區域中，且 其中所述SRAM裝置的所述一位元記憶體胞元所安置的所述第一區域在所述第一方向上的寬度與所述第一區域在所述第二方向上的寬度的比不大於1.6。
  12. 一種靜態隨機存取記憶體（SRAM）裝置，包含： 半導體基底； 第一鰭片主動區，在第一方向上在所述半導體基底上延伸； 第二鰭片主動區，在所述第一方向上在所述半導體基底上延伸且在垂直於所述第一方向的第二方向上與所述第一鰭片主動區間隔開；以及 四個閘極電極，在所述第二方向上延伸， 其中所述四個閘極電極當中的兩個閘極電極與所述第一鰭片主動區相交且另外兩個閘極電極與所述第二鰭片主動區相交， 其中所述第一鰭片主動區及所述第二鰭片主動區中的每一者包含： 第一區，其中僅配置下部層，以及 第二區，其中上部層配置於所述下部層上， 其中所述兩個閘極電極包括與所述第一鰭片主動區的第二區相交的第一閘極電極且經由第一節點連接至所述第二鰭片主動區的第二區，且 其中所述另外兩個閘極電極包括與所述第二鰭片主動區的第二區相交的第二閘極電極且經由第二節點連接至所述第一鰭片主動區的第二區。
  13. 如請求項12所述的SRAM， 其中所述兩個閘極電極更包括與所述第一鰭片主動區的第一區相交的第三閘極電極， 其中所述第一鰭片主動區的所述第一區的所述下部層包括與所述第三閘極電極相交的多個奈米片， 其中所述另外兩個閘極電極更包括與所述第二鰭片主動區的第一區相交的第四閘極電極， 其中所述第二鰭片主動區的所述第一區的所述下部層包括與所述第四閘極電極相交的多個奈米片， 其中所述第一鰭片主動區的所述第二區的所述下部層包括與所述第一閘極電極相交的多個奈米片， 其中所述第一鰭片主動區的所述第二區的所述上部層包括與所述第一閘極電極相交的多個奈米片， 其中所述第二鰭片主動區的所述第二區的所述下部層包括與所述第二閘極電極相交的多個奈米片，且 其中所述第二鰭片主動區的所述第二區的所述上部層包括與所述第二閘極電極相交的多個奈米片。
  14. 如請求項13所述的SRAM， 其中所述第一閘極電極及所述第一鰭片主動區的所述第二區的所述下部層構成第一下拉電晶體， 其中所述第一閘極電極及所述第一鰭片主動區的所述第二區的所述上部層構成第一上拉電晶體， 其中所述第二閘極電極及所述第二鰭片主動區的所述第二區的所述下部層構成第二下拉電晶體， 其中所述第二閘極電極及所述第二鰭片主動區的所述第二區的所述上部層構成第二上拉電晶體， 其中所述第三閘極電極及所述第一鰭片主動區的第一區的所述下部層構成第一通道電晶體，且 其中所述第四閘極電極及所述第二鰭片主動區的第一區的所述下部層構成第二通道電晶體。
  15. 如請求項12所述的SRAM，更包含： 第一接點，將在所述第一方向上在左側上的所述第一鰭片主動區的所述下部層連接至位元線； 第二接點，將在所述第一方向上在右側上的所述第二鰭片主動區的所述下部層連接至位元線條； 第三接點，將在所述第一方向上在右側上的所述第一鰭片主動區的所述下部層連接至接地電壓； 第四接點，將在所述第一方向上在右側上的所述第一鰭片主動區的所述上部層連接至電源電壓； 第五接點，將在所述第一方向上在左側上的所述第二鰭片主動區的所述下部層連接至所述接地電壓；以及 第六接點，將在所述第一方向上在左側上的所述第二鰭片主動區的所述上部層連接至所述電源電壓。
  16. 如請求項12所述的SRAM，更包含： 多個第一金屬層，在所述四個閘極電極中的至少一者上方延伸， 其中所述多個第一金屬層沿著在所述第一方向上延伸的直線延伸且在所述第二方向上彼此間隔開；以及 多個第二金屬層，在所述第二方向上在所述第一金屬層上方延伸且在所述第一方向上彼此間隔開， 其中所述多個第一金屬層包含位元線的金屬層、位元線條的金屬層以及電力線的金屬層，且 其中所述多個第二金屬層包含字元線的金屬層及接地線的金屬層。
  17. 一種靜態隨機存取記憶體（SRAM），包含： 多個水平鰭片主動區，在第一方向上延伸且在垂直於所述第一方向的第二方向上彼此間隔開； 多個豎直鰭片主動區，在所述第二方向上延伸、在所述第一方向上彼此間隔開且與所述多個水平鰭片主動區當中的兩個相鄰水平鰭片主動區相交； 四個閘極電極，在所述第二方向上延伸、在所述多個豎直鰭片主動區當中的兩個相鄰豎直鰭片主動區之間的第一區中彼此間隔開且在所述第一區中與所述兩個相鄰水平鰭片主動區相交， 其中所述四個閘極電極包括一對內部閘極電極及一對外部閘極電極， 其中所述對內部閘極電極安置於所述對外部閘極電極之間，且 其中所述對內部閘極電極短於所述對外部閘極電極； 一對節點，安置於所述第一區中，且將所述對外部閘極電極連接至所述多個水平鰭片主動區中的鄰近於所述兩個相鄰水平鰭片主動區的水平鰭片主動區； 多個第一金屬層，在所述第一方向上延伸且在所述第二方向上彼此間隔開， 其中所述多個水平鰭片主動區中的每一者與所述多個第一金屬層當中的對應第一金屬層重疊；以及 多個第二金屬層，在所述第二方向上延伸且在所述第一方向上彼此間隔開， 其中所述多個第二金屬層中的每一者配置於所述四個閘極電極當中的對應兩個相鄰閘極電極之間。
  18. 如請求項17所述的SRAM， 其中所述多個豎直鰭片主動區包括： 第一列豎直鰭片主動區，沿著在所述第一方向上延伸的第一直線配置，以及 第二列豎直鰭片主動區，沿著在所述第一方向上延伸的第二直線配置，且 其中所述第一列及所述第二列中的豎直鰭片主動區在所述第一方向上以Z字形配置。
  19. 如請求項17所述的SRAM， 其中在所述多個水平鰭片主動區中的每一者中，僅配置下部層的第一部分與上部層配置於所述下部層上的第二部分在所述第一方向上交替地重複， 其中在所述多個豎直鰭片主動區中的每一者中，配置僅配置下部層的第三部分以及上部層配置於所述下部層上的第四部分， 其中所述第一區的所述對內部閘極電極與所述兩個相鄰水平鰭片主動區的第一部分相交， 其中所述第一區的所述對外部閘極電極與所述兩個相鄰水平鰭片主動區的第二部分相交，且 其中所述對節點包括『L』形狀的第一節點及藉由使『L』旋轉180度獲得的形狀的第二節點，且分別連接所述對外部閘極電極的兩個末端。
  20. 如請求項17所述的SRAM， 其中所述多個第一金屬層包含： 位元線的金屬層及位元線條的金屬層，所述位元線的所述金屬層及所述位元線條的所述金屬層中的每一者與所述多個水平鰭片主動區當中的對應水平鰭片主動區重疊； 電力線的金屬層，配置於所述位元線的所述金屬層與所述位元線條的所述金屬層之間，且與所述多個豎直鰭片主動區中的安置於所述位元線的所述金屬層與所述位元線條的所述金屬層之間的末端重疊；以及 多個條型金屬層，沿著在所述第一方向上延伸的直線配置，所述多個條型金屬層中的每一者連接至所述多個豎直鰭片主動區當中的一對豎直鰭片主動區中的對應一者及所述對豎直鰭片主動區之間的所述對內部閘極電極。
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