CN103515386A - 垂直存储器件及其制造方法 - Google Patents

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Abstract

提供了一种垂直存储器件及其制造方法，所述垂直存储器件能够使单元尺寸最小化、并且改善电流驱动能力。所述垂直存储器件包括公共源极区和形成在所述公共源极区上、并且沿着第一方向延伸的源极区。沟道区形成在每个源极区上，所述沟道区沿着第一方向延伸。沟槽形成在沟道区之间。漏极区形成在每个沟道区上。导电层形成在每个沟道区的侧面上，所述导电层沿着第一方向延伸。数据储存材料形成在每个漏极区上。

Description

垂直存储器件及其制造方法
相关申请的交叉引用
本申请要求2012年6月19日向韩国专利局提交的申请号为10-2012-0065803和10-2012-0065804的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及一种半导体器件，更具体而言，涉及一种垂直存储器件及其制造方法。
背景技术
便携式数字器件的分布率日益增加，并且已经对以有限的尺寸建立用以高速处理大容量的数据的超高集成、超高速率以及超低功率的存储器件有了需求。
已经对垂直存储器件进行了积极研究以满足这些需求。近来，垂直结构被引入了作为下一代存储器件备受关注的阻变存储器件中。
阻变存储器件是经由存取元件来选择存储器单元、改变与存取元件电连接的数据储存材料的电阻状态、以及储存数据的一种器件。作为阻变存储器件典型地有相变随机存取存储器（PRAM）、电阻RAM（ReRAM）、磁阻RAM（MRAM）等。
可以采用二极管或晶体管作为阻变存储器件的存取元件。具体地，晶体管的阈值电压与二极管相比被控制得较低，因而晶体管的操作电压可以被减小，并且晶体管作为阻变存储器件的存取元件因应用垂直结构已经再次受到关注。
更确切地说，由于必须对二极管施加1.1V或更大的电压，所以在减小二极管的操作电压上存在限制。另外，当二极管形成在字线上时，字线的电阻根据单元的位置而变化，从而引起字线跳跃。
由于在相关领域中的晶体管形成为水平结构，所以减小率受到限制。然而，垂直晶体管可以充分保证在有限的沟道区域中的电流驱动能力。
发明内容
一种示例性垂直存储器件可以包括：公共源极区；源极区，所述源极区形成在公共源极区上并且沿着第一方向延伸；沟道区，所述沟道区形成在每个源极区上并且沿着第一方向延伸；沟槽，所述沟槽形成在沟道区之间；漏极区，所述漏极区形成在每个沟道区上；导电层，所述导电层形成在每个沟道区的侧面并且沿着第一方向延伸；以及数据储存材料，所述数据储存材料形成在每个漏极区上。
一种制造垂直存储器件的方法可以包括以下步骤：在半导体衬底上顺序形成第一结区、沟道区、以及第二结区；将第二结区、沟道区、以及第一结区的一部分沿着第一方向线图案化，以形成线图案结构；在线图案结构的外侧壁上形成由第一绝缘层构成的间隔件、和导电层；在包括了间隔件和导电层的半导体衬底上形成第二绝缘层、并将第二绝缘层平坦化以暴露出第二结区和导电层；将导电层的暴露出的部分去除至预定深度，并且在去除了导电层的暴露出的部分的空间中形成第三绝缘层；以及将第二结区、和沟道区的一部分沿着与第一方向垂直的第二方向图案化。
一种制造垂直存储器件的方法可以包括以下步骤：在半导体衬底上顺序形成第一结区、沟道区、第二结区、加热材料以及牺牲层；将牺牲层、加热材料、第二结区、沟道区、以及第一结区的一部分沿着第一方向线图案化，以形成线图案结构；在线图案结构的外侧壁上形成由第一绝缘层构成的间隔件、和导电层；在包括了间隔件和导电层的半导体衬底上形成第二绝缘层，并且将第二绝缘层平坦化以暴露出牺牲层和导电层；将导电层的暴露出的部分去除至预定深度，并且在去除了导电层的暴露出的部分的空间中形成第三绝缘层；将牺牲层、加热材料、第二结区、以及沟道区的一部分沿着与第一方向垂直的第二方向图案化；以及在去除了牺牲层的空间中形成数据储存材料。
一种示例性垂直存储器件可以包括：公共源极区；源极区，所述源极区形成在公共源极区上并且沿着第一方向延伸；沟道区，所述沟道区形成在每个源极区上，并且沿着第一方向延伸；导电层，所述导电层形成在每个沟道区之间的空间中、位于每个源极区上；漏极区，所述漏极区形成在每个导电层上；以及数据储存材料，所述数据储存材料形成在每个漏极区上。
一种示例性垂直存储器件可以包括：公共源极区；源极区，所述源极区形成在公共源极区上并且沿着第一方向延伸；沟槽，所述沟槽形成在源极区之间达预定深度；沟道区，所述沟道区形成在每个源极区上，并且沿着第一方向延伸；导电层，所述导电层形成在沟道区之间的空间中、位于每个源极区上；漏极区，所述漏极区形成在导电层上；以及数据储存材料，所述数据储存材料形成在每个漏极区上。
一种制造垂直存储器件的方法可以包括以下步骤：沿着第一方向顺序形成第一结区、沟道区、以及线图案化的硬模；将沟道区、和第一结区的一部分线图案化以形成线图案结构；在线图案结构的外侧壁上形成第一绝缘层；去除硬掩模；在沟道区上第一绝缘层的内侧壁上形成绝缘层间隔件；刻蚀暴露出的沟道区、和第一结区的一部分，以形成自对准沟槽；在自对准沟槽中顺序形成栅绝缘层和导电层；将导电层凹陷，使得导电层重叠沟道区；以及在导电层上形成第二结区和数据储存材料。
在以下标题为“具体实施方式”的部分中描述这些和其它的特点、方面以及实施例。
附图说明
从如下结合附图的详细描述中将更加清楚地理解本公开的主题的以上和其它的方面、特征和其它的优点：
图1至图7是说明一种制造示例性垂直存储器件的方法的示图；
图8至图11是说明图7中所示的示例性垂直存储器件的结构的示图；
图12是说明一种示例性垂直存储器件的截面图；
图13是说明一种示例性垂直存储器件的截面图；
图14是说明一种示例性垂直存储器件的电路图；
图15至图22是说明一种制造示例性垂直存储器件的方法的示图。
图23是说明一种示例性垂直存储器件的截面图；
图24是说明一种示例性垂直存储器件的截面图；
图25是说明一种示例性垂直存储器件的截面图；
图26至图29是说明图22中所示的示例性垂直存储器件的立体图；
图30是说明一种示例性垂直存储器件的电路图；以及
图31至图33是说明一种制造示例性垂直存储器件的方法的示图。
具体实施方式
在下文中，将参照附图来更详细地描述示例性实施。在附图中，（a）是垂直存储器件的沿着第二方向（X方向）、例如沿着位线方向的截面图，（b）是垂直存储器件的沿着第一方向（Y方向）、例如沿着字线方向的截面图，以及（c）是布局图。
本文参照截面图描述示例性实施例，截面图是示例性实施（以及中间结构）的示意性图示。因此，将可以预料到例如因制造技术和/或公差而引起的图示形状的变化。因而，示例性实施不应被解释为限于本文所说明的区域的特定形状、而是可以包括例如缘于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。附图中相同的附图标记表示相同的元件。还要理解当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或也可以存在中间层。
图1至图7是说明一种制造示例性垂直存储器件的方法的示图。
参见图1，将第一结区101和101A、沟道区103、第二结区105、加热材料107、以及牺牲层109顺序形成在半导体衬底100上。将牺牲层109、加热材料107、第二结区105、沟道区103、以及第一结区101和101A的一部分沿着第一方向线图案化，以形成线图案结构。
半导体衬底100可以包括诸如Si、硅锗（SiGe）或镓砷（GaAs）的半导体材料，并且具有它们的单层或组合层的结构。
在一个示例性实施中，当形成线图案结构时，第一结区101和101A被去除至预定深度以包括公共源极区101和开关源极区101A。第二结区105可以是漏极区。
另外，诸如晶体管的存取元件可以根据注入到第一结区101和101A、沟道区103以及第二结区105中的杂质的导电类型而被形成为NMOS型、PMOS型、或碰撞-电离（I-MOS）型。具体地，晶体管可以通过考虑阈值等而被形成为NMOS型。
当形成NMOS型晶体管时，可以将N型离子注入到第一结区101和101A以及第二结区105中、并且可以将P型离子注入到沟道区103中。当形成PMOS晶体管时，可以将P型离子注入到第一结区101和101A以及第二结区105中、并且可以将N型离子注入到沟道区103中。
当形成I-MOS型晶体管时，可以将N+型离子注入到第一结区101和101A中、可以将P+型离子注入到第二结区105中、以及可以将P-型离子、N-型离子或它们的组合注入到沟道区103中。可替选地，可以将P+型离子注入到第一结区101和101A中、可以将N+型离子注入到第二结区105中、以及可以将P-型离子、N-型离子或它们的组合注入到沟道区103中。
牺牲层109可以由硬掩模形成、并且在随后的工艺中被去除，数据储存材料（例如，可变电阻材料）可以形成在去除了牺牲层的空间中。
加热材料107可以利用金属、合金、金属氮氧化物、或者导电碳化合物来形成。例如，加热材料107可以由如下来形成：钨（W）、铜（Cu）、氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）、氮化钼（MoN）、氮化铌（NbN）、氮化钛硅（TiSiN）、氮化钛铝（TiAlN）、氮化钛硼（TiBN）、氮化锆硅（ZrSiN）、氮化钨硅（WSiN）、氮化钨硼（WBN）、氮化锆铝（ZrAlN）、氮化钼硅（MoSiN）、氮化钼铝（MoAlN）、氮化坦硅（TaSiN）、氮化钽铝（TaAlN）、钛（Ti）、钼（Mo）、钽（Ta）、硅化钛（TiSi）、硅化钽（TaSi）、钛钨（TiW）、氮氧化钛（TiON）、氮氧化钛铝（TiAlON）、氮氧化钨（WON）、或者氮氧化钽（TaON）。然而，加热材料不限于此。
尽管未示出，硅化物层还可以形成在加热材料107上，并且加热材料107可以由两个或更多个导电层形成。
硅化物层可以由例如Ti、钴（Co）、镍（Ni）、W、铂（Pt）、铅（Pb）、Mo、或Ta形成，但是硅化物层不限于此。
图1（c）示出第二结区105的布局图。
参见图2，栅绝缘层111和导电层113形成在形成有线图案结构的半导体衬底上。导电层113用作栅电极，即字线。
在示例性实施中，栅绝缘层111可以由包括硅（Si）、Ta、Ti、钡钛（BaTi）、钡锆（BaZr）、锆（Zr）、铪（Hf）、镧（La）、铝（Al）、钇（Y）、硅化锆（ZrSi）的氧化物或氮化物的单层、或者它们的组合层形成。
导电层113可以由W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON、或者TaON形成，但是导电层不限于此。
如图2（c）中所示，导电层113形成在第二结区105的两侧上，作为栅电极材料。
参见图3，栅绝缘层111和导电层113经由间隔件刻蚀工艺仅保留在线图案结构的两个侧壁上。第二绝缘层115形成在包括了栅绝缘层111和导电层113的半导体衬底上，然后被平坦化以暴露出牺牲层109和导电层113的上表面。
图4说明了如下状态：暴露出的导电层113被凹陷至预定深度、优选地凹陷至大于或等于沟道区103的高度的深度，并且第三绝缘层117被掩埋在导电层的凹陷部分中。
当导电层113被凹陷时，导电层113的高度被控制成使得导电层113完全重叠沟道区103、且因此第一结区101和101A、沟道区103、第二结区105以及导电层113作为垂直晶体管操作。
参见图5，将牺牲层109、加热材料107、第二结区105、以及沟道区103的一部分沿着第二方向图案化，以沿着第一方向实现单元之间的绝缘。然后，第四绝缘层119形成在沿着第一方向实现了单元之间的绝缘的半导体衬底上、而后被平坦化以暴露出牺牲层109的上表面。
由于沟道区103并非被完全地图案化、而是被部分地刻蚀至预定深度，所以共享同一字线的单元也可以共享沟道区103。因此，相邻的单元可以在字线被禁止时被电短路，并且沟道电阻在与特定字线连接的特定晶体管导通的状态下减小，因而电流驱动能力可以得到改善。
图6说明了如下状态：牺牲层109被去除，然后数据储存材料123形成在去除了牺牲层109的空间中。
在示例性实施中，在去除牺牲层109之后，间隔件121可以形成在去除了牺牲层的空间的内侧壁上，并且数据储存材料123可以被掩埋在空间中。
数据储存材料123可以包括用于PCRAM的材料、用于ReRAM的材料、用于MRAM的材料、用于自旋转移扭矩磁阻RAM（STTMRAM）的材料、或者用于聚合物RAM（PoRAM）的材料。例如，如果垂直存储器件是PCRAM，则数据储存材料可以由例如碲（Te）、硒（Se）、锗（Ge）、锑（Sb）、铋（Bi）、铅（Pb）、锡（Sn）、砷（As）、硫（S）、硅（Si）、磷（P）、氧（O）、氮（N）、它们的化合物、或者它们的合金形成。
参见图7，位线125形成在数据储存材料123上。
图8至图11是说明图7中所示的示例性垂直存储器件的结构的示图，其中，图8是立体图，图9是正视图，图10是侧视图，以及图11是平面图。
如图8至图11所示，所有存储器单元共享第一结区101和101A（即，源极区）。另外，与同一字线113连接的存储器单元共享沟道区103。
因此，当字线113和位线125根据从外部接收的地址而被选中以将特定晶体管导通时，经由漏极-沟道-源极形成的电阻部分可以减小以保证低电流驱动能力情况下的可靠操作。
此时，将未选中的位线控制成处于浮置状态，以防止经由未选中的位线的电流泄漏。
图12是说明包括由不同材料形成的公共结区201和开关结区201A（组成第一结区201和201A）的一种示例性垂直存储器件的截面图。
另外，可以将公共结区201沿着与字线方向（即，第一方向）垂直的位线方向线图案化。绝缘层203还可以形成在线型公共结区201之间。
图13是说明一种示例性垂直存储器件的截面图。
如图13中所示，第一结区101和101A、沟道区103、以及第二结区105顺序形成在半导体衬底100上，然后沿着第一方向（字线方向）被线图案化，以形成线图案结构。
随后，第一绝缘层111和导电层113形成在包括了线图案结构的半导体衬底上，并且执行间隔件刻蚀工艺使得第一绝缘层111和导电层113仅保留在线图案结构的两个侧壁上。接着，第二绝缘层115形成在包括了剩余的第一绝缘层和导电层的半导体衬底上，然后被平坦化以暴露出第二结区105和导电层113的上表面。
将暴露出的导电层113凹陷至预定深度、优选地凹陷至使导电层113可以重叠沟道区103的深度，并且将第三绝缘层117掩埋在凹陷部分中。
接着，将第二结区105、和沟道区103的一部分沿着第二方向（位线方向）刻蚀，然后第四绝缘层掩埋在刻蚀部分中。
直到形成第四绝缘层为止的垂直存储器件的结构与图7中所示的垂直存储器件相似。
共享源极区101和101A以及沟道区103的垂直晶体管经由上述方法形成之后，垂直晶体管和数据储存材料经由接触而连接，这在以下将更加详细地描述。
再次参见图13，绝缘层301形成在包括了第四绝缘层119的半导体衬底上，然后被刻蚀以形成具有预定直径并且暴露出第二结区105的上表面的接触孔。
随后，具有预定厚度的导电材料层303和305、以及数据储存材料307被掩埋在接触孔中，并且位线309形成在数据储存材料307上。
这里，导电材料层303和305可以包括接触插塞303和加热材料305。另外，数据储存材料307可以被配置成间隔件形成在数据储存材料307的外周缘上。
具有上述各种结构的垂直存储器件已经示出了位线具有线图案结构（作为一个实例），但是位线也可以被图案化成岛型。在这种情况下，可以抑制单元之间的干扰。
图14是一种示例性垂直存储器件的电路图。
参见图14，多个存储器单元被形成为与位线和字线连接。各个存储器单元被形成为具有公共源极线CSL。
当选中特定字线WLn和特定位线BLn以选中晶体管A时，将未选中的位线控制成处于浮置状态。由于存储器单元共享沟道区，所以当将未选中的位线控制成接地电位时，泄漏电流会经由未选中的位线产生。然而，当将未选中的位线控制成图14中所示的浮置状态时，即使共享沟道区时存储器单元也可以无泄漏电流地在低电流驱动能力情况下执行可靠操作。
如上所述，在示例性实施中，当制造垂直存储器件时，晶体管用作存取元件。另外，所有存储器单元或至少与同一位线连接的存储器单元共享源极线，以减小源极电阻。
另外，与同一字线连接的单元共享沟道区，使得在低电流驱动能力的情况下可以执行稳定和可靠的操作，并且可以减小驱动电压。
尽管上述示例性实施公开了垂直存储器件被形成为单层结构，但是垂直存储器件可以被形成为具有层叠结构，诸如多层次层叠（MLS）结构。此外，可以将垂直存储器件提供成和修改成各种结构，使得图7、12、或13中所示的存储器单元结构可以被平等地顺序层叠、可以被层叠成相对于位线镜像型对称、或者可以被层叠成相对于源极线镜像型对称。
本发明构思可以被修改成包括各种可替选的实施，如以下将要描述的。
图15至图22是说明一种制造示例性垂直存储器件的方法的示图。
在图15至图22中，（a）是垂直存储器件的沿着第二方向（X方向）、例如沿着位线方向的截面图，（b）是垂直存储器件的沿着第一方向（Y方向）、例如沿着字线方向的截面图，以及（c）是垂直存储器件的布局图。
参见图15，第一结区1101、沟道区1103、以及硬掩模1105顺序形成在半导体衬底1100上，然后硬掩模1105沿着第一方向（例如，字线方向）被线图案化。在示例性实施中，硬掩模1105的厚度可以通过考虑即将在随后工艺中形成的第二结区、加热材料以及数据储存材料的厚度来确定。
半导体衬底1100可以包括诸如Si、SiGe或GaAs的半导体材料，并且可以具有单层或它们的组合层的结构。另外，第一结区1101和沟道区1103可以经由杂质注入工艺而被形成为N型或P型。
参见图16，利用硬掩模1105来刻蚀沟道区1103、和第一结区1101的一部分。第一绝缘层1107形成在其中刻蚀了沟道区1103、和结区1101的一部分的半导体衬底上，然后第一绝缘层1107经由间隔件刻蚀工艺而被刻蚀以暴露出硬掩模1105的上表面。这里，第一结区1101可以被刻蚀至第一深度。
图15（c）和图16（c）是沟道区1103的布局图。
图17说明了如下状态：硬掩模1105被去除，绝缘层间隔件1109被形成在暴露的沟道区1103上，以及利用绝缘层间隔件1109沟道区1103、和第一结区1101的一部分被刻蚀。此时，可以将第一结区1101刻蚀至比第一深度小的第二深度。
在图17中，刻蚀的沟道区1103A限定了自对准沟槽，在随后的工艺中栅绝缘层和导电层要掩埋在该自对准沟槽中。
即，如图18中所示，栅绝缘层1111和导电层1113顺序形成在由刻蚀的沟道区1103A和第一结区1101限定的自对准沟槽中，然后被凹陷。然后，第二绝缘层1115形成在凹陷的导电层1113上。导电层1113用作栅电极，即字线。
在示例性实施中，栅绝缘层1111可以由包括例如Si、Ta、Ti、BaTi、BaZr、Zr、Hf、La、Al、Y、ZrSi的氧化物或氮化物的单层、或它们的组合层来形成。
另外，导电层1113可以利用金属、合金、金属氮氧化物、或导电碳化合物来形成。例如，导电层1113可以由例如W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON、或者TaON形成，但是导电层不限于此。
在示例性实施中，形成在导电层1113上的第二绝缘层1115用以将导电层1113与要在随后工艺中形成的第二结区绝缘。第二绝缘层1115可以通过将导电层1113氧化、或者通过沉积单独的绝缘材料来形成。
图18（c）说明了如下状态：导电层1113形成在由刻蚀的沟道区1103A和第一结区1101限定的自对准沟槽中以凭借栅绝缘层1111而与刻蚀的沟道区1103A绝缘。
参见图19，绝缘层间隔件1109被去除以暴露出刻蚀的沟道区1103A，并且第二结区1117、加热材料1119、以及牺牲层1121顺序形成在暴露出的刻蚀的沟道区1103A和第二绝缘层1115上以被掩埋在去除了硬掩模1105的空间中。
第二结区1117可以经由离子注入工艺来形成，并且与第一结区1101、沟道区1103A以及导电层1113一起来组成存取元件（即，晶体管）。
另外，存取元件（即，晶体管）可以根据注入到第一结区1101、沟道区1103A以及第二结区1117中的杂质的导电类型而被形成为NMOS型、PMOS型、或I-MOS型。具体地，晶体管通过考虑阈值电压等而可以被形成为NMOS型。
当形成NMOS型晶体管时，可以将N型离子注入到第一结区1101和第二结区1117中、并且可以将P型离子注入到沟道区1103A中。当形成PMOS型晶体管时，可以将P型离子注入到第一结区1101和第二结区1117中、并且可以将N型离子注入到沟道区1103A中。
当形成I-MOS型晶体管时，可以将N+型离子注入到第一结区1101中、可以将P+型离子注入到第二结区1117中、以及可以将P-型离子、N-型离子、或者它们的组合注入到沟道区1103A中。可替选地，可以将P+型离子注入到第一结区1101中、可以将N+型离子注入到第二结区1117中、以及可以将P-型离子、N-型离子、或者它们的组合注入到沟道区1103A中。
在可替选的实施中，第二结区1117可以由硅化物层来形成。在这种情况下，可以配置在沟道区1103A与第二结区1117之间使用肖特基阻挡层的存取元件。
第一结区1101可以用作源极区，并且第二结区1117可以用作漏极区。
牺牲层1121可以由硬掩模形成，并且可以在随后的工艺中被去除以被数据储存材料（例如，可变电阻材料）替换。
加热材料1119可以利用金属、合金、金属氮氧化物、或导电碳化合物来形成。例如，加热材料可以由W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、W、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON、或TaON形成、或者由诸如掺杂的多晶硅、或硅锗（SiGe）的半导体材料形成。另外，加热材料1119可以包括两个或更多个导电层。
尽管未示出，硅化物层还可以形成在第二结区1117与加热材料1119之间。硅化物层可以由例如Ti、Co、Ni、W、Pt、Pb、Mo、或者Ta形成，但是硅化物层不限于此。
接着，参见图20，牺牲层1121、加热材料1119、第二结区1117、第二绝缘层1115、以及导电层1113的一部分沿着第二方向被图案化。第三绝缘层1123形成在包括了图案化的层的半导体衬底上，然后被平坦化以暴露出牺牲层1121的上表面。
这里，导电层1113可以不被完全地图案化、而是被刻蚀至预定深度，因而存储器单元被形成为共享字线。
图21说明了如下状态：牺牲层1121被去除，并且数据储存材料1127形成在去除了牺牲层1121的空间中。在示例性实施中，牺牲层1121被去除之后，间隔件1125可以形成在去除了牺牲层1121的空间的内侧壁上，并且数据储存材料1127可以被掩埋在空间中。
数据储存材料1127可以包括选自用于PCRAM的材料、用于ReRAM的材料、用于MRAM的材料、用于STTMRAM的材料、以及用于PoRAM的材料中的一种。例如，当垂直存储器件是PCRAM时，数据储存材料可以由Te、Se、Ge、Sb、Bi、Pb、Sn、As、S、Si、P、O、N、它们的化合物、或它们的合金形成。
参见图22，位线1129沿着第二方向被形成以与数据储存材料1127接触。
图23是说明一个示例性垂直存储器件的截面图。
在根据该示例性实施的垂直存储器件中，第一结区1201和1201A包括公共结区1201和开关结区1201A，所述公共结区1201沿着第二方向（即，位线方向）被线图案化。根据该示例性实施的垂直存储器件具有与图22中所示的垂直存储器件大体相同的结构，除了第一结区1201和1201A以外。绝缘层1203还可以形成在线型公共结区1201之间。
另外，公共结区1201和开关结区1201A可以由彼此不同的材料形成。
图24是说明一种示例性垂直存储器件的截面图。图22中的相同附图标记在图24中表示相同的元件。
在该示例性垂直存储器件中，如果导电层1313形成在由刻蚀的沟道区1103A限定的自对准沟槽中，那么沟道区（见图16的1103）凹陷的量增大，使得导电层1313被形成为高度低于图22的导电层1113。因此，第二绝缘层1315厚度增加，附图标记1311表示栅绝缘层。
图25是说明一种示例性垂直存储器件的截面图。
参见图25，第一结区1101、沟道区1103、以及硬掩模顺序形成在半导体衬底1100上，然后沿着第一方向（字线方向）被线图案化。在示例性实施中，硬掩模可以通过考虑要在随后工艺中形成的第二结区的高度来形成。
接着，第一绝缘层1107形成在包括了线图案化的第一结区1101、沟道区1103、以及硬掩模的半导体衬底上，然后第一绝缘层1107被平坦化以暴露出硬掩模的上表面。去除暴露出的硬掩模，并且绝缘层间隔件形成在去除了硬掩模的空间中、位于沟道区1103上。
利用绝缘层间隔件来刻蚀沟道区1103、和第一结区1101的一部分，以形成自对准沟槽。栅绝缘层1111和导电层1113形成在自对准沟槽中，然后被凹陷。第二绝缘层1115形成在凹陷部分中，绝缘层间隔件被去除，以及第二结区1117形成在第二绝缘层1115上。
共享第一结区1101和刻蚀的沟道区1103A的垂直晶体管经由上述工艺形成之后，数据储存材料经由各个接触而与各个晶体管连接。
即，再次参见图25，绝缘层1401形成在包括了第二结区1117的半导体衬底上，并且具有预定直径的接触孔形成在绝缘层1401中以暴露出第二结区1117的上表面。
具有预定深度的导电材料层1403和1405、以及数据储存材料1407被形成为掩埋在接触孔中，并且位线1129形成在数据储存材料1407上。
这里，导电材料层1403和1405可以包括接触插塞1403和加热材料1405。另外，数据储存材料1407可以被配置成间隔件形成在数据储存材料1407的外周缘上。
具有上述各种结构的垂直存储器件已经示出了位线具有线图案结构（作为一个实例），但是位线也可以被图案化成岛型。在这种情况下，可以抑制单元之间的干扰。
图26至图29是说明图22中所示的垂直存储器件的示图，其中，图26是立体图，图27是正视图，图28是侧视图，以及图29是俯视图。
如图26中所示，所有存储器单元共享第一结区1101（即，源极区），同时与同一字线1113连接的存储器单元共享沟道区1103。
另外，字线1113以自对准方式形成在沟道区1103之间。
当字线1113和位线1129根据从外部接收的地址而被选中以导通特定的晶体管时，经由漏极-沟道-源极形成的电阻部分可以经由源极区的共享而减小以保证低电流驱动能力情况下的可靠操作。
此时，将未选中的位线控制成处于浮置状态以防止经由未选中的位线的电流泄漏。
图30是根据本发明构思的一个示例性实施的示例性垂直存储器件的电路图。
参见图30，多个存储器单元被形成为与位线和字线连接。各个存储器单元被形成为具有公共源极线CSL。
当特定字线WLn和特定位线BLn被选中以选中晶体管A时，未选中的位线被控制成处于浮置状态。由于存储器单元共享沟道区，所以当将未选中的位线被控制成接地电位时，泄漏电流会经由未选中的位线产生。然而，当未选中的位线被控制成如图30中所示的浮置状态时，存储器单元即使当共享沟道区时也可以无泄漏电流地在低电流驱动能力的情况下执行可靠操作。
图31至图33是说明一种制造示例性垂直存储器件的方法的示图。
该示例性垂直存储器件具有其中存储器单元仅共享第一结区1101、而沟道区1103A和第二结区1117彼此绝缘的结构。
更具体地，首先，经由图15至图19所示的方法来形成垂直存取元件和加热材料1119。
参见图31，牺牲层1121、加热材料1119、第二结区1117、第二绝缘层1115、导电层1113、栅绝缘层1111、以及第一结区1101的一部分沿着第二方向被图案化，以实现第一方向上单元之间的绝缘。接着，第三绝缘层1123形成在包括了图案化的层的半导体衬底上、然后被平坦化以暴露出牺牲层1121的上表面。
这里，第一结区1101可以不被完全图案化、而是被刻蚀至预定深度，因而所有存储器单元可以共享第一结区1101（即，源极区）。另外，存储器单元之间第二结区1117（即，漏极区）和沟道区1103是独立的。
图32说明了如下的状态：牺牲层1121被去除，并且数据储存材料1127形成在去除了牺牲层1121的空间中。
在该示例性实施中，牺牲层1121被去除之后，间隔件1125可以形成在去除了牺牲层1121的空间的内侧壁上，并且数据储存材料1127可以被掩埋在所述空间中。
数据储存材料1127可以包括选自用于PCRAM的材料、用于ReRAM的材料、用于MRAM的材料、用于STTMRAM的材料、以及用于PoRAM的材料中的一种。例如，当垂直存储器件是PCRAM时，数据储存材料可以由Te、Se、Ge、Sb、Bi、Pb、Sn、As、S、Si、P、O、N、它们的化合物、或它们的合金形成。
参见图33，位线1129沿着第二方向被形成以与数据储存材料1127接触。
因此，存储器单元可以在仅共享源极区、而单元之间漏极区和沟道区是绝缘的状态下操作。
如上所述，当制造示例性垂直存储器件时，晶体管用作存取元件。另外，所有存储器单元或者至少与同一位线连接的存储器单元共享源极线，以减小源极电阻。
另外，与同一字线连接的单元共享沟道区，使得在低电流驱动能力的情况下可以执行稳定的和可靠的操作，并且可以减小驱动电压。
另外，由于字线以自对准的方式形成在沟道区之间，所以尽管器件的减小率增加，也可以精确地控制工艺、且因而增大制造成品率。
尽管上述示例性实施已经描述了：垂直存储器件被形成为单层结构，但本发明构思中的垂直存储器件也可以被形成为具有层叠结构（即，多层次层叠（MLS）结构）。同时，可以将垂直存储器件实施并修改成各种结构，使得图22、23、24或25中所示的存储器单元结构可以被平等地顺序层叠、可以被层叠成相对于位线镜像型对称、或者可以被层叠成相对于源极线镜像型对称。
以上示例性实施是说明性的、而不是限制性的。各种替代和等同形式是可能的。本发明不受本文描述的实施例限制。本发明也不局限于任何特定类型的半导体器件。其他增加、删减或修改因本公开而明显，并且意在落入所附权利要求的范围内。

Claims (59)

1.一种垂直存储器件，包括：
公共源极区；
源极区，所述源极区形成在所述公共源极区上，并且沿着第一方向延伸；
沟道区，所述沟道区形成在每个所述源极区上，并且沿着所述第一方向延伸；
沟槽，所述沟槽形成在所述沟道区之间；
漏极区，所述漏极区形成在每个所述沟道区上；
导电层，所述导电层形成在每个所述沟道区的侧面上，并且沿着所述第一方向延伸；以及
数据储存材料，所述数据储存材料形成在每个所述漏极区上。
2.如权利要求1所述的垂直存储器件，其中，所述公共源极区沿着所述第一方向和与所述第一方向垂直的第二方向延伸。
3.如权利要求1所述的垂直存储器件，其中，所述公共源极区沿着与所述第一方向垂直的第二方向延伸。
4.如权利要求1所述的垂直存储器件，还包括：
加热材料，所述加热材料被插入在每个所述漏极区与每个所述数据储存材料之间。
5.如权利要求4所述的垂直存储器件，还包括：
接触插塞，所述接触插塞被插入在每个所述漏极区与每个所述加热材料之间。
6.如权利要求1所述的垂直存储器件，还包括：
位线，所述位线被设置在所述数据储存材料上，沿着与所述第一方向垂直的所述第二方向布置。
7.如权利要求6所述的垂直存储器件，其中，所述垂直存储器件形成在所述位线上至少两次。
8.如权利要求6所述的垂直存储器件，其中，所述垂直存储器件相对于所述位线对称。
9.如权利要求6所述的垂直存储器件，其中，所述垂直存储器件相对于所述公共源极区对称。
10.如权利要求1所述的垂直存储器件，其中，所述数据储存材料包括可变电阻材料。
11.一种制造垂直存储器件的方法，所述方法包括以下步骤：
在半导体衬底上顺序形成第一结区、沟道区以及第二结区；
将所述第二结区、所述沟道区、以及所述第一结区的一部分沿着第一方向线图案化，以形成线图案结构；
在所述线图案结构的外侧壁上，形成由第一绝缘层构成的间隔件和导电层；
在包括了所述间隔件和所述导电层的所述半导体衬底上形成第二绝缘层，并且将所述第二绝缘层平坦化以暴露出所述第二结区和所述导电层；
将所述导电层的暴露出的部分去除至预定深度，并且在去除了所述导电层的暴露出的部分的空间中形成第三绝缘层；以及
沿着与所述第一方向垂直的第二方向将所述第二结区、和所述沟道区的一部分图案化。
12.如权利要求11所述的方法，其中，所述第一结区包括公共结区和沿着第一方向延伸的开关结区。
13.如权利要求12所述的方法，其中，所述公共结区沿着所述第一方向和所述第二方向延伸。
14.如权利要求12所述的方法，其中，所述公共结区通过沿着所述第二方向线图案化来形成。
15.如权利要求11所述的方法，其中，将所述导电层的暴露出的部分去除至预定深度的步骤包括：将所述导电层的暴露出的部分去除使得所述导电层的剩余部分重叠所述沟道区。
16.如权利要求11所述的方法，还包括以下步骤：
沿着与所述第一方向垂直的第二方向将所述第二结区和所述沟道区图案化之后，形成数据储存材料以与所述第二结区电连接。
17.如权利要求16所述的方法，其中，利用可变电阻材料来形成所述数据储存材料。
18.一种制造垂直存储器件的方法，所述方法包括以下步骤：
在半导体衬底上顺序形成第一结区、沟道区、第二结区、加热材料以及牺牲层；
将所述牺牲层、所述加热材料、所述第二结区、所述沟道区、以及所述第一结区的一部分沿着第一方向线图案化，以形成线图案结构；
在所述线图案结构的外侧壁上形成由第一绝缘层构成的间隔件和导电层；
在包括了所述间隔件和所述导电层的所述半导体衬底上形成第二绝缘层，并且将所述第二绝缘层平坦化以暴露出所述牺牲层和所述导电层；
将所述导电层的暴露出的部分去除至预定深度，并且在去除了所述导电层的暴露出的部分的空间中形成第三绝缘层；
沿着与所述第一方向垂直的第二方向将所述牺牲层、所述加热材料、所述第二结区、以及所述沟道区的一部分图案化；以及
在去除了所述牺牲层的空间中形成数据储存材料。
19.如权利要求18所述的方法，其中，所述第一结区包括公共结区和被线图案化成沿着第一方向延伸的开关结区。
20.如权利要求19所述的方法，其中，所述公共结区沿着所述第一方向和所述第二方向延伸。
21.如权利要求19所述的方法，其中，所述公共结区通过沿着所述第二方向线图案化来形成。
22.如权利要求18所述的方法，其中，将所述导电层的暴露出的部分去除至预定深度的步骤包括：将所述导电层的暴露出的部分去除使得所述导电层的剩余部分重叠所述沟道区。
23.如权利要求18所述的方法，其中，利用可变电阻材料形成所述数据储存材料。
24.一种垂直存储器件，包括：
公共源极区；
源极区，所述源极区形成在所述公共源极区上，并且沿着第一方向延伸；
沟道区，所述沟道区形成在每个所述源极区上，并且沿着所述第一方向延伸；
导电层，所述导电层形成在每个所述沟道区之间的空间中、位于每个所述源极区上；
漏极区，所述漏极区形成在每个所述导电层上；以及
数据储存材料，所述数据储存材料形成在每个所述漏极区上。
25.如权利要求24所述的垂直存储器件，其中，所述公共源极区沿着所述第一方向和与所述第一方向垂直的第二方向延伸。
26.如权利要求24所述的垂直存储器件，其中，所述公共源极区沿着与所述第一方向垂直的第二方向延伸。
27.如权利要求24所述的垂直存储器件，还包括：
加热材料，所述加热材料被插入在每个所述漏极区与每个所述数据储存材料之间。
28.如权利要求27所述的垂直存储器件，还包括：
接触插塞，所述接触插塞被插入在每个所述漏极区与每个所述加热材料之间。
29.如权利要求24所述的垂直存储器件，还包括：
位线，所述位线沿着与所述第一方向垂直的第二方向布置在所述数据储存材料上。
30.如权利要求29所述的垂直存储器件，其中，所述垂直存储器件形成在所述位线上至少两次。
31.如权利要求29所述的垂直存储器件，其中，所述垂直存储器件被形成为相对于所述位线对称。
32.如权利要求29所述的垂直存储器件，其中，所述垂直存储器件被形成为相对于所述公共源极区对称。
33.如权利要求24所述的垂直存储器件，其中，所述导电层的高度小于或等于所述沟道区的高度。
34.如权利要求24所述的垂直存储器件，其中，所述数据储存材料包括可变电阻材料。
35.一种垂直存储器件，包括：
公共源极区；
源极区，所述源极区形成在所述公共源极区上，并且沿着第一方向延伸；
沟槽，所述沟槽形成在所述源极区之间达预定深度；
沟道区，所述沟道区形成在每个所述源极区上，并且沿着所述第一方向延伸；
导电层，所述导电层形成在所述沟道区之间的空间中、位于每个所述源极区上；
漏极区，所述漏极区形成在所述导电层上；以及
数据储存材料，所述数据储存材料形成在每个所述漏极区上。
36.如权利要求35所述的垂直存储器件，其中，所述公共源极区沿着所述第一方向和与所述第一方向垂直的第二方向延伸。
37.如权利要求35所述的垂直存储器件，其中，所述公共源极区沿着与所述第一方向垂直的第二方向延伸。
38.如权利要求35所述的垂直存储器件，还包括：
加热材料，所述加热材料被插入在每个所述漏极区与每个所述数据储存材料之间。
39.如权利要求38所述的垂直存储器件，还包括：
接触插塞，所述接触插塞被插入在每个所述漏极区与每个所述加热材料之间。
40.如权利要求35所述的垂直存储器件，还包括：
位线，所述位线沿着与所述第一方向垂直的第二方向被布置在所述数据储存材料上。
41.如权利要求40所述的垂直存储器件，其中，所述垂直存储器件形成在所述位线上至少两次。
42.如权利要求40所述的垂直存储器件，其中，所述垂直存储器件被形成为相对于所述位线对称。
43.如权利要求40所述的垂直存储器件，其中，所述垂直存储器件被形成为相对于所述公共源极区对称。
44.如权利要求35所述的垂直存储器件，其中，所述导电层的高度小于或等于所述沟道区的高度。
45.如权利要求35所述的垂直存储器件，其中，所述数据储存材料包括可变电阻材料。
46.一种制造垂直存储器件的方法，所述方法包括以下步骤：
沿着第一方向顺序形成第一结区、沟道区、以及线图案化的硬掩模；
将所述沟道区、和所述第一结区的一部分线图案化以形成线图案结构；
在所述线图案结构的外侧壁上形成第一绝缘层；以及
去除所述硬掩模；
在所述沟道区上的第一绝缘层的内侧壁上形成绝缘层间隔件；
刻蚀暴露出的沟道区、和所述第一结区的一部分以形成自对准沟槽；
在所述自对准沟槽中顺序形成栅绝缘层和导电层；
将所述导电层凹陷，使得所述导电层重叠所述沟道区；以及
在所述导电层上形成第二结区和数据储存材料。
47.如权利要求46所述的方法，其中，所述第一结区包括公共结区和沿着所述第一方向延伸的开关结区。
48.如权利要求47所述的方法，其中，所述公共结区沿着所述第一方向和所述第二方向延伸。
49.如权利要求47所述的方法，其中，所述公共结区沿着所述第二方向形成。
50.如权利要求46所述的方法，其中，形成第二结区的步骤还包括以下步骤：
去除所述绝缘层间隔件；以及
在暴露出的沟道区和导电层上形成所述第二结区。
51.如权利要求50所述的方法，还包括以下步骤：
在所述第二结区上形成加热材料和牺牲层；
将所述牺牲层、所述加热材料、所述第二结区、以及所述导电层的一部分沿着与所述第一方向垂直的第二方向图案化；
去除所述牺牲层以暴露出所述加热材料；以及
在暴露出的加热材料上形成所述数据储存材料。
52.如权利要求51所述的方法，其中，利用可变电阻材料形成所述数据储存材料。
53.如权利要求50所述的方法，其中，形成第二结区的步骤还包括以下步骤：
去除所述绝缘层间隔件；以及
在通过去除所述绝缘层间隔件而形成的空间中的半导体衬底上形成所述第二结区；
所述方法还包括以下步骤：
沿着与所述第一方向垂直的第二方向将所述第二结区、和所述导电层的一部分图案化；以及
在所述第二结区上形成所述加热材料和所述数据储存材料。
54.如权利要求53所述的方法，其中，利用可变电阻材料形成所述数据储存材料。
55.如权利要求46所述的方法，其中，将所述导电层凹陷以重叠所述沟道区的步骤还包括以下步骤：
将所述导电层凹陷成使得所述导电层的高度小于或等于所述沟道区的高度。
56.如权利要求50所述的方法，还包括以下步骤：
在所述第二结区上形成加热材料和牺牲层；
沿着与所述第一方向垂直的第二方向将所述牺牲层、所述加热材料、所述第二结区、所述导电层、所述栅绝缘层、以及所述第一结区的一部分图案化；以及
在通过去除所述牺牲层而暴露出的所述加热材料上形成所述数据储存材料。
57.如权利要求56所述的方法，其中，利用可变电阻材料形成所述数据储存材料。
58.如权利要求50所述的方法，其中，形成所述第二结区的步骤还包括以下步骤：
去除所述绝缘层间隔件；以及
在去除了所述绝缘层间隔件的空间中、于所述半导体衬底上形成所述第二结区，
所述方法还包括以下步骤：
沿着与所述第一方向垂直的第二方向将所述第二结区、所述导电层、所述栅绝缘层、以及所述第一结区的一部分图案化；以及
在所述第二结区上形成所述加热材料和所述数据储存材料。
59.如权利要求58所述的方法，其中，利用可变电阻材料形成所述数据储存材料。
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