CN114815490A - 掩膜版版图、存储单元结构和存储器 - Google Patents

掩膜版版图、存储单元结构和存储器 Download PDF

Info

Publication number
CN114815490A
CN114815490A CN202110110973.0A CN202110110973A CN114815490A CN 114815490 A CN114815490 A CN 114815490A CN 202110110973 A CN202110110973 A CN 202110110973A CN 114815490 A CN114815490 A CN 114815490A
Authority
CN
China
Prior art keywords
word line
pattern
region
sub
gate transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110110973.0A
Other languages
English (en)
Other versions
CN114815490B (zh
Inventor
郑雅娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202110110973.0A priority Critical patent/CN114815490B/zh
Publication of CN114815490A publication Critical patent/CN114815490A/zh
Application granted granted Critical
Publication of CN114815490B publication Critical patent/CN114815490B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种掩膜版版图、存储单元结构和存储器，掩膜版版图包括：栅极版图，包括位于单元区中的栅极图形，沿第一方向延伸并沿第二方向排列，第一区域和第二区域中的栅极图形分别沿第一方向延伸至相邻端口连接区中；插塞版图，包括位于端口连接区的第一字线插塞图形和第二字线插塞图形，分别位于第一传输门晶体管和第三传输门晶体管对应的栅极图形上、以及第二传输门晶体管和第四传输门晶体管对应的栅极图形上，同一端口连接区中的第一字线插塞图形和第二字线插塞图形在第二方向上位置错开；互连线版图，包括位于端口连接区且连接第一字线插塞图形的第一子互连线图形和连接第二字线插塞图形的第二子互连线图。本发明增大形成字线的工艺窗口。

Description

掩膜版版图、存储单元结构和存储器
技术领域
本发明实施例涉及集成电路制造领域，尤其涉及一种掩膜版版图、存储单元结构和存储器。
背景技术
随着数字集成电路的不断发展，片上集成的存储器己经成为数字系统中重要的组成部分。静态随机存取存储器(static random access memory，SRAM)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
单端口静态随机存取存储器(single-port SRAM，SP-SRAM)，是仅具有一个存取端口的静态随机存取存储器。由于仅具有一个端口，单端口静态随机存取存储器一次仅能提供一个存储器访问操作。双端口静态随机存取存储器(dual-port SRAM，DP-SRAM)具有两个端口，与SP-SRAM相比，DP-SRAM的每个端口都可以进行读操作或写操作，从而能够提供更多的内存带宽。因此，DP-SRAM在高速通信和图像处理等高速数据交换系统中得到广泛应用，目前对于DP-SRAM的需求也不断增加。
一个DP-SRAM单元包括8个MOS晶体管(即8T SRAM)，其中包括4个传输门晶体管，且两个传输门晶体管构成所述DP-SRAM的第一端口，剩余两个传输门晶体管构成所述DP-SRAM的第二端口，第一端口对应的两个传输门晶体管的栅极结构与一条字线(world line，WL)相连，第二端口对应的两个传输门晶体管的栅极结构与另一条字线相连。
发明内容
本发明实施例解决的问题是提供一种掩膜版版图、存储单元结构和存储器，增大形成字线的工艺窗口。
为解决上述问题，本发明实施例提供一种掩膜版版图，所述掩膜版版图包括沿第一方向延伸且用于形成双端口存储单元的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域用于形成第一传输门晶体管和第二传输门晶体管，所述第二区域用于形成第三传输门晶体管和第四传输门晶体管，所述第一传输门晶体管和第三传输门晶体管用于构成所述双端口存储单元的第一端口，所述第二传输门晶体管和第四传输门晶体管用于构成所述双端口存储单元的第二端口；其中，所述掩膜版版图包括：栅极版图，包括位于所述单元区中的多个栅极图形，所述栅极图形沿所述第一方向延伸并沿第二方向排列，所述第一方向和第二方向相垂直，所述第一区域和第二区域中的栅极图形相间隔，且所述第一区域和第二区域中的所述栅极图形均分别所述第一方向延伸至相邻的所述端口连接区中；插塞版图，包括多个插塞图形，所述插塞图形包括位于所述端口连接区的第一字线插塞图形和第二字线插塞图形，所述第一字线插塞图形位于所述第一传输门晶体管和第三传输门晶体管对应的栅极图形上，所述第二字线插塞图形位于所述第二传输门晶体管和第四传输门晶体管对应的栅极图形上，在同一所述端口连接区中，所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列；互连线版图，包括位于所述端口连接区的互连线图形，所述互连线图形沿所述第二方向延伸并沿所述第一方向排列，所述互连线图形包括连接所述第一字线插塞图形的第一子互连线图形、以及连接所述第二字线插塞图形的第二子互连线图。
相应的，本发明实施例还提供一种存储单元结构，包括：基底，包括用于形成双端口存储单元且沿第一方向延伸的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域用于形成第一传输门晶体管和第二传输门晶体管，所述第二区域用于形成第三传输门晶体管和第四传输门晶体管，所述第一传输门晶体管和第三传输门晶体管用于构成所述双端口存储单元的第一端口，所述第二传输门晶体管和第四传输门晶体管用于构成所述双端口存储单元的第二端口；多个栅极结构，位于所述单元区中，所述栅极结构沿所述第一方向延伸并沿第二方向排列，所述第一方向和第二方向相垂直，所述第一区域和第二区域中的栅极结构相间隔，且所述第一区域和第二区域中的所述栅极结构分别沿所述第一方向延伸至相邻的所述端口连接区中；多个插塞，包括位于所述端口连接区的第一字线插塞和第二字线插塞，所述第一字线插塞位于所述第一传输门晶体管和第三传输门晶体管对应的所述栅极结构顶部并与所述栅极结构电连接，所述第二字线插塞位于所述第二传输门晶体管和第四传输门晶体管对应的所述栅极结构顶部并与所述栅极结构电连接，在同一所述端口连接区中，所述第一字线插塞和第二字线插塞在所述第二方向上错开排列；多个互连线，位于所述端口连接区中，所述互连线沿所述第二方向延伸并沿所述第一方向排列，所述互连线包括连接所述第一字线插塞的第一子互连线、以及连接所述第二字线插塞的第二子互连线。
相应的，本发明实施例还提供一种存储器，包括：包括由多个本发明实施例所述的存储单元结构构成的存储阵列。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的掩膜版版图中，所述掩膜版版图包括沿第一方向延伸且用于形成双端口存储单元的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域和第二区域中的栅极图形分别沿所述第一方向延伸至相邻的所述端口连接区中，插塞版图包括位于所述端口连接区的第一字线插塞图形和第二字线插塞图形，所述第一字线插塞图形位于所述第一传输门晶体管和第三传输门晶体管对应的栅极图形上，所述第二字线插塞图形位于所述第二传输门晶体管和第四传输门晶体管对应的栅极图形上，在同一所述端口连接区中，所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列，互连线版图中的互连线图形相应包括连接所述第一字线插塞图形的第一子互连线图形、以及连接所述第二字线插塞图形的第二子互连线图；其中，所述第一子互连线图形用于作为与所述双端口存储单元的第一端口相连的一条字线，所述第二子互连线图形用于作为与所述双端口存储单元的第二端口相连的另一条字线，且第一子互连线图形和第二子互连线图形之间需要相互隔离，因此，与第一字线插塞图形和第二字线插塞图形在所述第二方向上位于同一排(即位于同一直线)的方案相比，本发明实施例通过使所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列，这使得第一子互连线图形和第二子互连线图形沿所述第一方向平行排列，从而为第一子互连线图形和第二子互连线图形所对应的互连线提供了足够的空间位置，进而增大了形成字线的工艺窗口。
本发明实施例提供的存储单元结构中，基底包括用于形成双端口存储单元且沿第一方向延伸的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域和第二区域中的所述栅极结构分别沿所述第一方向延伸至相邻的所述端口连接区中，插塞包括位于所述端口连接区的第一字线插塞和第二字线插塞，所述第一字线插塞位于所述第一传输门晶体管和第三传输门晶体管对应的所述栅极结构顶部并与所述栅极结构电连接，所述第二字线插塞位于所述第二传输门晶体管和第四传输门晶体管对应的所述栅极结构顶部并与所述栅极结构电连接，在同一所述端口连接区中，所述第一字线插塞和第二字线插塞在所述第二方向上错开排列，所述互连线包括连接所述第一字线插塞的第一子互连线、以及连接所述第二字线插塞的第二子互连线；其中，所述第一子互连线用于作为与所述双端口存储单元的第一端口相连的一条字线，所述第二子互连线用于作为与所述双端口存储单元的第二端口相连的另一条字线，且第一子互连线和第二子互连线之间需要相互隔离，因此，与第一字线插塞和第二字线插塞在所述第二方向比上位于同一排的方案相比，本发明实施例通过使所述第一字线插塞和第二字线插塞在所述第二方向上错开排列，这使得第一子互连线和第二子互连线沿所述第一方向平行排列，从而为第一子互连线和第二子互连线提供了足够的空间位置，进而增大了形成字线的工艺窗口。
附图说明
图1是一种存储单元的电路示意图；
图2是一种掩膜版版图的示意图；
图3是图2中点划线框所示区域的局部放大图；
图4是本发明掩膜版版图一实施例的示意图；
图5是图4中点划线框所示区域的局部放大图；
图6是本发明存储单元结构一实施例的俯视图；
图7是图6中点划线框所示区域的局部放大图。
具体实施方式
由背景技术可知，在DP-SRAM单元中，第一端口对应的两个传输门晶体管的栅极结构与一条字线相连，第二端口对应的两个传输门晶体管的栅极结构与另一条字线相连。但是，根据目前的版图设计，形成字线的工艺窗口较小。
结合参考图1和图2，图1是一种存储单元的电路示意图，图2是一种掩膜版版图的示意图。现结合一种存储单元分析形成字线的工艺窗口较小的原因。
具体地，图1示出了一种DP-SRAM单元的电路示意图，图2是由DP-SRAM单元构成的存储阵列所对应的掩膜版版图的示意图。如图1所示，所述DP-SRAM单元包括8个MOS晶体管，其中第一上拉晶体管PU1和第一下拉晶体管PD1形成第一反相器，第二上拉晶体管PU2和第二下拉晶体管PD2形成第二反相器，第一反相器和第二反相器耦接形成接在电源端Vdd和地端Vss之间的锁存电路，即一个反相器的输入与另一个反相器的输出相连。第一反相器的输出作为第一存储节点A，第二反相器的输出作为第二存储节点B，当下拉一个存储节点至低电平时，另一个存储节点被上拉至高电平。
第一位线对BL1和BL_bar1分别通过第一传输晶体管PG1A和第三传输晶体管PG1B耦合至第一存储节点A和第二存储节点B，第二位线对BL2和BL_bar2分别通过第二传输晶体管PG2B和第四传输晶体管PG2A耦合至第一存储节点A和第二存储节点B。第一字线WL1与第一传输晶体管PG1A和第三传输晶体管PG1B的栅极结构相连，第二字线WL2与第二传输晶体管PG2B和第四传输晶体管PG2A的栅极结构相连。当将第一字线WL1的电平切换到系统高电平或Vdd时，第一传输晶体管PG1A和第三传输晶体管PG1B被开启以允许分别通过第一位线对BL1和BL_bar1对第一存储节点A和第二存储节点B进行读取或写入。当将第二字线WL2的电平切换到系统高电平或Vdd时，第二传输晶体管PG2B和第四传输晶体管PG2A被开启以允许分别通过第二位线对BL2和BL_bar2对第一存储节点A和第二存储节点B进行读取或写入。
如图2所示，图2示出了由四个单元区10c构成的存储阵列，每一个单元区10c对应一个DP-SRAM单元。所述单元区10c的延伸方向为第一方向(如图2中y方向所示)。在存储阵列中，字线沿第一方向延伸，位线沿第二方向(如图2中x方向所示)延伸，且每一列含有两条字线，分别为第一字线WL1和第二字线WL2，位线通过插塞与相对应的传输晶体管的栅极结构相连。其中，第一方向和第二方向相垂直。因此，插塞图形12包括第一字线插塞图形12a和第二字线插塞图形12b，所述第一字线插塞图形12位于所述第一传输晶体管PG1A和第三传输晶体管PG1B对应的栅极图形11上，所述第二字线插塞图形12b位于所述第二传输晶体管PG2B和第四传输晶体管PG2A对应的栅极图形11上。
在目前的掩膜版版图中，在第一方向上，第一字线插塞图形12a和第二字线插塞图形12b均位于相邻两个单元区10c的交界(即cell border)处。具体地，所述第一字线插塞图形12a和第二字线插塞图形12b在第二方向上并列排布，即第一字线插塞图形12a和第二字线插塞图形12b位于同一直线上。
结合参考图3，图3是图2中点划线框所示区域的局部放大图，所述掩膜版版图还包括：互连线图形13，沿第二方向延伸并连接第一字线插塞图形12a和第二字线插塞图形12b；互连线切断图形14，沿第二方向延伸并沿第二方向平行排列，每一个互连线切断图形14位于相邻的第一字线插塞图形12a和第二字线插塞图形12b之间，所述互连线切断图形14用于在第二方向上对互连线图形13进行分割。
互连线图形13用于形成第一字线WL1和第二字线WL2，由于第一字线WL1与第一传输晶体管PG1A和第三传输晶体管PG1B的栅极结构相连，第二字线WL2与第二传输晶体管PG2B和第四传输晶体管PG2A的栅极结构相连，第一字线WL1和第二字线WL2之间需要相互隔离，因此，与第一字线插塞图形12a相连的互连线图形13作为第一子互连线，与第二字线插塞图形12b相连的互连线图形13作为第二子互连线，通过互连线切断图形14，使得第一子互连线和第二子互连线之间相互隔离。也就是说，对于同一个单元区10c，在第二方向上需要设置三个互连线切断图形14。但是，随着器件特征尺寸的不断减小，在第二方向上，相邻栅极图形11的间隔也不断减小，难以为互连线切断图形14提供足够的空间，即难以形成沿第二方向并列排布且相互分立的第一子互连线和第二子互连线，从而导致形成字线的工艺窗口变小。
为了解决所述技术问题，本发明实施例提供一种掩膜版版图，在所述掩膜版版图中，插塞版图包括位于端口连接区的第一字线插塞图形和第二字线插塞图形，所述第一字线插塞图形位于所述第一传输门晶体管和第三传输门晶体管对应的栅极图形上，所述第二字线插塞图形位于所述第二传输门晶体管和第四传输门晶体管对应的栅极图形上，在同一端口连接区中，所述第一字线插塞图形和第二字线插塞图形在第二方向上错开排列，互连线图形沿第二方向延伸并沿第一方向排列，所述互连线图形包括连接第一字线插塞图形的第一子互连线图形、以及连接第二字线插塞图形的第二子互连线图；由于第一子互连线图形用于作为与第一端口相连的一条字线，所述第二子互连线图形用于作为与第二端口相连的另一条字线，且第一子互连线图形和第二子互连线图形之间需要相互隔离，因此，与第一字线插塞图形和第二字线插塞在所述第二方向上位于同一排的方案相比，本发明实施例通过使所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列，这使得第一子互连线图形和第二子互连线图形沿所述第一方向平行排列，从而为第一子互连线图形和第二子互连线图形所对应的互连线提供了足够的空间位置，进而增大了形成字线的工艺窗口。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
结合参考图4至图5，图4是本发明掩膜版版图一实施例的示意图，图5是图4中点划线框所示区域的局部放大图。
本实施例中，所述掩膜版版图包括沿第一方向(如图4中y方向所示)延伸且用于形成双端口存储单元的单元区100c，单元区100c包括有源区100a、以及在第一方向上位于有源区100a两侧的端口连接区100e，有源区100a包括在第一方向上分别位于有源区100a两端并相间隔的第一区域100m和第二区域100n，第一区域100m用于形成第一传输门晶体管PG1A和第二传输门晶体管PG2B，第二区域100n用于形成第三传输门晶体管PG1B和第四传输门晶体管PG2A，第一传输门晶体管PG1A和第三传输门晶体管PG1B用于构成所述双端口存储单元的第一端口(即Port-A)，第二传输门晶体管PG2B和第四传输门晶体管PG2A用于构成所述双端口存储单元的第二端口(即Port-B)。
本实施例中，所述掩膜版版图包括：栅极版图，包括位于单元区100c中的多个栅极图形110，所述栅极图形110沿第一方向延伸并沿第二方向(如图4中x方向所示)排列，第一方向和第二方向相垂直，第一区域100m和第二区域100n中的栅极图形110相间隔，且第一区域100m和第二区域100n中的栅极图形110分别沿第一方向延伸至相邻的端口连接区100e中；插塞版图，包括多个插塞图形120，所述插塞图形120包括位于端口连接区100e的第一字线插塞图形121和第二字线插塞图形122，第一字线插塞图形121位于第一传输门晶体管PG1A和第三传输门晶体管PG1B对应的栅极图形110上，第二字线插塞图形122位于第二传输门晶体管PG2B和第四传输门晶体管PG2A对应的栅极图形110上，在同一端口连接区100e中，第一字线插塞图形121和第二字线插塞图形122在第二方向上错开排列；互连线版图，包括位于端口连接区100e的互连线图形130，所述互连线图形130沿第二方向延伸并沿第一方向排列，所述互连线图形130包括连接第一字线插塞图形121的第一子互连线图形131、以及连接第二字线插塞图形122的第二子互连线图132。
本实施例中，所述单元区100c用于形成双端口存储单元。具体地，所述双端口存储单元为双端口SRAM(即DP-SRAM)单元。相应的，本实施例中，所述双端口存储单元包含8个晶体管，每一个有源区100a用于形成所述8个晶体管。因此，所述有源区100a包括沿第一方向依次排列的第一区域100m、第三区域100p、第四区域100q、第五区域100s、第六区域100t和第二区域100n。
具体地，第一区域100m和第二区域100n分别位于有源区100a两端，第一区域100m用于形成第一传输门晶体管PG1A和第二传输门晶体管PG2B，第二区域100n用于形成第三传输门晶体管PG1B和第四传输门晶体管PG2A；第三区域100p用于形成第一下拉晶体管PD1，第四区域100q用于形成第一上拉晶体管PU1,第五区域100s用于形成第二上拉晶体管PU2,第六区域100t用于形成第二下拉晶体管PD2。本实施例中，所述单元区的数量为多个，且所述多个单元区呈矩阵排布，所述多个双端口存储单元构成存储阵列。
第一传输门晶体管PG1A和第三传输门晶体管PG1B用于构成双端口存储单元的第一端口，第二传输门晶体管PG2B和第四传输门晶体管PG2A用于构成双端口存储单元的第二端口，因此，第一区域100m和第二区域100n分别位于有源区100a两端，从而使得在存储阵列中，每一列含有两条字线。具体地，第一上拉晶体管PU1和第一下拉晶体管PD1构成第一反相器，第一上拉晶体管PU1和第一下拉晶体管PD1的栅极结构相连接，用于作为第一反相器的输入端，第一上拉晶体管PU1和第一下拉晶体管PD1的漏极相连接，用于作为第一反相器的输出端，第一上拉晶体管PU1的源极用于与高电平(例如，电源电压VDD)连接，第一下拉晶体管PD1的源极用于与低电平(例如，地端VSS)连接。第二上拉晶体管PU2和第二下拉晶体管PD2构成第二反相器，第二上拉晶体管PU2和第二下拉晶体管PD2的栅极结构相连接，用于作为第二反相器的输入端，第二上拉晶体管PU2和第二下拉晶体管PD2的漏极相连接，用于作为所述第二反相器的输出端，第二上拉晶体管PU2的源极用于与高电平(例如，电源电压VDD)连接，第二下拉晶体管PD2的源极用于与低电平(例如，地端VSS)连接。第一反相器和第二反相器耦接，形成连接在电源端和地端之间的锁存电路，第一反相器的输出端与第二反相器的输入端连接，用于作为第一存储节点，第一反相器的输入端与第二反相器的输出端连接，用于作为第二存储节点，当下拉其中一个存储节点至低电平时，另一个存储节点则被上拉至高电平。
第一传输晶体管PG1A和第三传输晶体管PG1B的栅极结构用于与第一字线WL1相连，第二传输晶体管PG2B和第四传输晶体管PG2A的栅极结构用于与第二字线WL2相连。
本实施例中，双端口存储单元中的各个晶体管为鳍式场效应晶体管(FinFET)，因此，掩膜版版图还包括：鳍部版图，鳍部版图包括多个鳍部图形100，分别位于第一区域100m、第三区域100p、第四区域100q、第五区域100s、第六区域100t和第二区域100n中，多个鳍部图形100沿第二方向延伸并沿第一方向平行排列。鳍部图形100用于形成鳍部，鳍部用于提供晶体管的沟道。本实施例中，各类型晶体管(即传输门晶体管、下拉晶体管和上拉晶体管)的沟道宽度不同，因此，在第一区域100m、第三区域100p、第四区域100q、第五区域100s、第六区域100t和第二区域100n中，根据相应晶体管的沟道宽度设定，每个区域中含有相应数量的鳍部图形100，以满足各类型晶体管的性能需求，在任一区域中，鳍部图形100的数量越多，所对应晶体管的沟道宽度越大。例如，在第一区域100m和第二区域100n中，鳍部图形100的数量均为两个；在第三区域100p和第六区域100t中，鳍部图形100的数量均为四个；在第四区域100q和第五区域100s中，鳍部图形100的数量均为一个。
所述栅极图形120用于形成栅极(gate)结构。本实施例中，双端口存储单元中的各个晶体管为鳍式场效应晶体管，且在鳍式场效应晶体管中，栅极结构横跨鳍部，因此，在第一区域100m、第三区域100p、第四区域100q、第五区域100s、第六区域100t和第二区域100n中，栅极图形120与所在区域中的鳍部图形100正交。具体地，当所在区域中的鳍部图形100数量为多个时，栅极图形120与所在区域中的多个鳍部图形100正交。
本实施例中，第一上拉晶体管PU1和第一下拉晶体管PD1构成第一反相器，第一上拉晶体管PU1和第一下拉晶体管PD1的栅极结构相连接，因此，第三区域100p和第四区域100q共用一根栅极图形120。同理，第二上拉晶体管PU2和第二下拉晶体管PD2构成第二反相器，第二上拉晶体管PU2和第二下拉晶体管PD2的栅极结构相连接，因此，第五区域100s和第六区域100t共用一根栅极图形120。
本实施例中，第一区域100m和第二区域100n中的栅极图形120相间隔，且第一区域100m和第二区域100n中的栅极图形110分别沿第一方向延伸至相邻的端口连接区100e中。
端口连接区100e用于形成字线。其中，位于端口连接区100e中的栅极结构通过字线插塞与互连线相连，该互连线用于作为字线，从而使第一传输晶体管PG1A和第三传输晶体管PG1B的栅极结构与第一字线WL1相连，使第二传输晶体管PG2B和第四传输晶体管PG2A的栅极结构与第二字线WL2相连。
插塞图形120用于形成插塞(CT)。所述插塞可以用于与晶体管中的栅极结构相连，也可以用于与晶体管中的源极(source)或漏极(drain)相连。插塞图形120包括位于端口连接区100e的第一字线插塞图形121和第二字线插塞图形122，第一字线插塞图形121分别位于第一传输门晶体管PG1A和第三传输门晶体管PG1B对应的栅极图形110上，第二字线插塞图形122分别位于第二传输门晶体管PG2B和第四传输门晶体管PG2A对应的栅极图形110上。
本实施例中，在同一端口连接区100e中，第一字线插塞图形121和第二字线插塞图形122在第二方向上错开排列。由于第一子互连线图形131用于作为第一字线WL1，第二子互连线图形132用于作为第二字线WL2，且第一子互连线图形131和第二子互连线图形132之间相互隔离，因此与第一字线插塞图形和第二字线插塞在所述第二方向上位于同一排的方案相比，本实施例通过使第一字线插塞图形121和第二字线插塞图形122在第二方向上错开排列，使得第一子互连线图形131和第二子互连线图132沿第一方向平行排列，从而增大形成字线的工艺窗口，减小相邻栅极图形110的间隔对形成字线的工艺的限制。例如，在同一单元区100c中，第一子互连线图形131可以延伸至另一相邻栅极图形110上方，第二子互连线图132也可以延伸至另一相邻栅极图形110上方。
需要说明的是，在第一方向上，第一字线插塞图形121和第二字线插塞图形122的间距d不宜过小，也不宜过大。如果两者的间距d过小，容易导致难以为第一子互连线图形131和第二子互连线图132提供足够的空间，从而不利于增大形成字线的工艺窗口；如果两者的间距d过大，则容易导致单元区100c尺寸过大，从而难以满足集成电路的发展趋势。为此，本实施例中，第一字线插塞图形121和第二字线插塞图形122的间距d为设计规则(design rule)中的所述互连线图形130的最小间距。其中，设计规则是根据工艺能力和设计要求确定的最大值或最小值。
本实施例中，沿第二方向，在同一行的双端口存储单元中，相邻两个双端口存储单元沿列方向(如图2中y方向所示)左右对称，因此，在第二方向上，相邻两个端口连接区100e中的第二字线插塞图形122相邻。在其他实施例中，根据存储阵列的布局方式，也可以为：相邻两个端口连接区中的所述第一字线插塞图形相邻。
本实施例中，在第一方向上，相邻两个单元区100c共享所述端口连接区100e。通过使相邻两个单元区100c共享所述端口连接区100e，从而在使所述第一字线插塞图形121和第二字线插塞图形122在所述第二方向上错开排列的同时，减小对单元区100c尺寸的影响，降低单元区100c尺寸变大的概率。
如图5所示，互连线图形130用于形成后段制程中的金属互连线。具体地，互连线图形130用于形成第一金属互连线(即M1)。
本实施例中，位于端口连接区100e中的互连线图形130用于形成字线。在双端口存储单元中，第一端口对应的两个传输门晶体管的结构与一条字线相连，第二端口对应的两个传输门晶体管的栅极结构与另一条字线相连，因此，互连线图形130包括连接第一字线插塞图形121的第一子互连线图形131、以及连接所述第二字线插塞图形122的第二子互连线图132。第一子互连线图形131用于形成第一字线WL1，第二子互连线图132用于形成第二字线WL2。
本实施例中，多个单元区100c呈矩阵排布，因此，在第二方向上，第一子互连线图形131连接位于同一行的第一字线插塞图形121，第二子互连线图形132连接位于同一行的第二字线插塞图形122。
如图5所示，需要说明的是，不仅第一字线WL1和第二字线WL2之间相互隔离，第一字线WL1之间也需要相互隔离，第二字线WL2之间也需要相互隔离。因此，所述掩膜版版图还包括：互连线切断图形版图，互连线切断图形版图包括位于端口连接区100e的多个互连线切断图形140，多个互连线切断图形140沿第一方向延伸并沿第二方向排列，且在第二方向上，互连线切断图形140位于相邻单元区100c的交界处并与互连线图形130正交，互连线切断图形140用于在第二方向上对互连线图形130进行分割。通过互连线切断图形140对互连线图形130进行分割，从而使得各个字线之间相互独立。其中，图5采用虚线表示在第二方向上的相邻单元区100c的交界处。
本实施例中，在同一端口连接区100e中，第一字线插塞图形121和第二字线插塞图形122在第二方向上错开排列，从而使得互连线切断图形140能够位于相邻单元区100c的交界处。也就是说，在同一单元区100c的端口连接区100e中，相邻栅极图形110之间无需设置互连线切断图形140，这同样增大了形成字线的工艺窗口。
本实施例中，互连线版图包括第一子层互连线版图和第二子层互连线版图，其中，第一子互连线图形131位于第一子层互连线版图中，第二子互连线图形132位于第二子层互连线版图中，即第一子互连线图形131和第二子互连线图形132分别设置于不同的光罩中，从而进一步增大形成字线的工艺窗口。
相应的，互连线切断图形版图包括与第一子层互连线版图相对应的第一子层互连线切断图形版图、以及与第二子层互连线版图相对应的第二子层互连线切断图形版图。互连线切断图形140则包括：位于第一子层互连线切断图形版图中的第一子互连线切断图形141，第一子互连线切断图形141与第一子互连线图形131正交，用于在第二方向上对第一子互连线图形131进行分割；位于第二子层互连线切断图形版图中的第二子互连线切断图形142，第二子互连线切断图形142与第二子互连线图形132正交，用于在第二方向上对第二子互连线图形142进行分割。
相应的，本发明实施例还提供一种存储单元结构。
结合参考图6和图7，图6是本发明存储单元结构一实施例的俯视图，图7是图6中点划线框所示区域的局部放大图。
所述存储单元结构，包括：基底250，包括用于形成双端口存储单元且沿第一方向(如图6中y方向所示)延伸的单元区200c，单元区200c包括有源区200a、以及在第一方向上位于有源区200a两侧的端口连接区200e，有源区200e包括在第一方向上分别位于所述有源区200e两端并相间隔的第一区域200m和第二区域200n，第一区域200m用于形成第一传输门晶体管PG1A和第二传输门晶体管PG2B，第二区域200n用于形成第三传输门晶体管PG1B和第四传输门晶体管PG2A，第一传输门晶体管PG1A和第三传输门晶体管PG1B用于构成双端口存储单元的第一端口，第二传输门晶体管PG2B和第四传输门晶体管PG2A用于构成双端口存储单元的第二端口；多个栅极结构210，位于单元区200c中，栅极结构210沿第一方向延伸并沿第二方向(如图6中x方向所示)排列，第一方向和第二方向相垂直，第一区域200m和第二区域200n中的栅极结构210相间隔，且第一区域200m和第二区域200n中的栅极结构210分别沿第一方向延伸至相邻的端口连接区200e中；多个插塞220，包括位于端口连接区200e的第一字线插塞221和第二字线插塞222，所述第一字线插塞221位于第一传输门晶体管PG1A和第三传输门晶体管PG1B对应的栅极结构210顶部并与栅极结构210电连接，第二字线插塞222位于第二传输门晶体管PG2B和第四传输门晶体管PG2A对应的栅极结构210顶部并与栅极结构210电连接，在同一端口连接区200e中，第一字线插塞221和第二字线插塞222在第二方向上错开排列；多个互连线230，位于端口连接区200e中，互连线230沿第二方向延伸并沿第一方向排列，互连线230包括连接第一字线插塞221的第一子互连线231、以及连接第二字线插塞222的第二子互连线232。
本实施例中，所述第一子互连线231用于作为第一端口相连的一条字线，所述第二子互连线232用于作为与第二端口相连的另一条字线，且第一子互连线231和第二子互连线232之间需要相互隔离，因此，与第一字线插塞和第二字线插塞在第二方向比上位于同一排的方案相比，本实施例通过使第一字线插塞221和第二字线插塞222在第二方向上错开排列，这使得第一子互连线231和第二子互连线232沿所述第一方向平行排列，从而为第一子互连线231和第二子互连线232提供了足够的空间位置，进而增大了形成字线的工艺窗口，减小相邻栅极结构210的间隔对形成字线的工艺的限制。例如，在同一单元区200c中，所述第一子互连线231可以延伸至相邻栅极结构210的顶部上方，所述第二子互连线232也可以延伸至相邻栅极结构210的顶部上方。
所述单元区200c用于形成双端口存储单元。本实施例中，所述基底250包括多个单元区200c，且所述多个单元区200c呈矩阵排布，从而构成多个双端口存储单元构成存储阵列。作为一种示例，图6中示出了四个单元区200c。
本实施例中，所述双端口存储单元为双端口SRAM单元。相应的，所述双端口存储单元包含8个晶体管，每一个有源区200a用于形成所述8个晶体管。因此，所述有源区100a200a包括沿第一方向依次排列的第一区域200m、第三区域200p、第四区域200q、第五区域200s、第六区域200t和第二区域200n。
第一区域200m和第二区域200n分别位于有源区200a的两端，第一区域200m用于形成第一传输门晶体管PG1A和第二传输门晶体管PG2B，第二区域200n用于形成第三传输门晶体管PG1B和第四传输门晶体管PG2A；第三区域200p用于形成第一下拉晶体管PD1,第四区域200q用于形成第一上拉晶体管PU1，第五区域200s用于形成第二上拉晶体管PU2,第六区域200t用于形成第二下拉晶体管PD2。由于第一传输门晶体管PG1A和第三传输门晶体管PG1B用于构成第一端口，第二传输门晶体管PG2B和第四传输门晶体管PG2A用于构成第二端口，因此第一区域200m和第二区域200n分别位于有源区200a两端，从而使得在存储阵列中，每一列含有两条字线。第一传输晶体管PG1A和第三传输晶体管PG1B的栅极用于与第一字线WL1相连，第二传输晶体管PG2B和第四传输晶体管PG2A的栅极用于与第二字线WL2相连。对双端口SRAM单元的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。
本实施例中，双端口存储单元中的各个晶体管为鳍式场效应晶体管(FinFET)，因此，基底250包括衬底(图未示)以及凸立于衬底上的多个鳍部200，分别位于第一区域200m、第三区域200p、第四区域200q、第五区域200s、第六区域200t和第二区域200n中，多个鳍部200沿第二方向延伸并沿第一方向平行排列。本实施例中，所述衬底为硅衬底。在另一些实施例中，所述衬底还可以为其他材料类型的衬底。例如，所述衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部200用于提供晶体管的沟道。本实施例中，所述鳍部200和衬底为一体结构，所述鳍部200的材料为硅。
本实施例中，各类型晶体管(即传输门晶体管、下拉晶体管和上拉晶体管)的沟道宽度不同，因此，在第一区域200m、第三区域200p、第四区域200q、第五区域200s、第六区域200t和第二区域200n中，根据相应晶体管的沟道宽度设定，每个区域中含有相应数量的鳍部200，以满足各类型晶体管的性能需求，在任一区域中，鳍部200的数量越多，所对应晶体管的沟道宽度越大。例如，在第一区域200m和第二区域200n中，鳍部200的数量均为两个；在第三区域200p和第六区域200t中，鳍部200的数量均为四个；在第四区域200q和第五区域200s中，鳍部200的数量均为一个。
所述栅极结构210用于控制晶体管的沟道的开启或关断。
本实施例中，所述双端口存储单元中的各个晶体管为鳍式场效应晶体管，因此，在第一区域200m、第三区域200p、第四区域200q、第五区域200s、第六区域200t和第二区域200n中，所述栅极结构210横跨所在区域中的鳍部200并覆盖所述鳍部200的部分顶部和部分侧壁，即所述栅极结构210与所在区域中的鳍部200正交。具体地，当所在区域中的鳍部200的数量为多个时，栅极结构210则横跨所在区域中的多个鳍部200。
本实施例中，第一上拉晶体管PU1和第一下拉晶体管PD1构成第一反相器，第一上拉晶体管PU1和第一下拉晶体管PD1的栅极结构210连接，因此，所述第三区域200p和第四区域200q共用一根栅极结构210。同理，第二上拉晶体管PU2和第二下拉晶体管PD2构成第二反相器，第二上拉晶体管PU2和第二下拉晶体管PD2的栅极结构210相连接，因此，所述第五区域200s和第六区域200t共用一根栅极结构210。
本实施例中，所述栅极结构210可以为金属栅极(metal gate)结构。通过采用金属栅极结构，从而在器件特征尺寸不断减小的情况下，改善短沟道效应。
具体地，所述金属栅极结构包括高k栅介质层、位于所述高k栅介质层上的功函数层、以及位于所述功函数层上的栅电极层。
本实施例中，第一区域200m和第二区域200n中的栅极结构210相间隔，且第一区域200m和第二区域200n中的栅极结构210分别沿第一方向延伸至相邻的端口连接区200e中。
所述端口连接区200e用于形成字线(world line，WL)。其中，位于所述端口连接区200e中的栅极结构210通过字线插塞与互连线230相连，该互连线230用于作为字线，从而使第一传输晶体管PG1A和第三传输晶体管PG1B的栅极结构210与第一字线WL1相连，使第二传输晶体管PG2B和第四传输晶体管PG2A的栅极结构210与第二字线WL2相连。
所述插塞220用于实现晶体管与外部电路的电连接。例如，所述插塞220可以用于与晶体管中的栅极相连，也可以用于与晶体管中的源极或漏极相连。
所述插塞220包括位于端口连接区200e的第一字线插塞221和第二字线插塞222，第一字线插塞221位于第一传输门晶体管PG1A和第三传输门晶体管PG1B对应的栅极结构210顶部并与所述栅极结构210电连接，第二字线插塞222位于第二传输门晶体管PG2B和第四传输门晶体管PG2A对应的栅极结构210顶部并与所述栅极结构210电连接。
如图7所示，本实施例中，在同一端口连接区200e中，所述第一字线插塞221和第二字线插塞222在第二方向上错开排列。
需要说明的是，在第一方向上，第一字线插塞221和第二字线插塞222的间距d不宜过小，也不宜过大。如果第一字线插塞221和第二字线插塞222的间距d过小，容易导致难以为第一子互连线231和第二子互连线232的形成提供足够的空间，从而不利于增大形成字线的工艺窗口；如果第一字线插塞221和第二字线插塞222的间距d过大，则容易导致单元区200c尺寸过大，从而难以满足集成电路的发展趋势。为此，本实施例中，所述第一字线插塞221和第二字线插塞222的间距d为设计规则中的所述互连线230的最小间距。
本实施例中，所述插塞220的材料为钨。在其他实施例中，所述插塞的材料还可以为钌或钴等导电材料。
如图7所示，所述互连线230为后段制程中的金属互连线。具体地，所述互连线230为第一金属互连线。
本实施例中，位于所述端口连接区200e中的互连线230用于作为字线。在双端口存储单元中，第一端口对应的两个传输门晶体管的栅极结构210与一条字线相连，第二端口对应的两个传输门晶体管的栅极结构210与另一条字线相连，因此，所述互连线230包括连接第一字线插塞221的第一子互连线231、以及连接第二字线插塞222的第二子互连线232。所述第一子互连线231用于作为第一字线WL1，所述第二子互连线232用于作为第二字线WL2。
本实施例中，所述互连线230的材料为铜。其他实施例中，互连线的材料还可以为铝等导电材料。
继续参考图6和图7，相应的，本发明实施例还提供一种存储器。
其中，图7采用虚线表示在第二方向上的相邻单元区200c的交界处。
本实施例中，所述存储包括多个由前述实施例所述的存储单元结构构成的存储阵列。具体地，基底250包括多个单元区200c，且所述多个单元区200c呈矩阵排布，从而构成多个双端口存储单元构成存储阵列。作为一种示例，图6中示出了所述存储阵列中的四个单元区200c。
需要说明的是，不仅第一字线WL1和第二字线WL2之间相互隔离，第一字线WL1之间也需要相互隔离，第二字线WL2之间也需要相互隔离。因此，如图6所示，在所述第二方向上，位于同一行的所述互连线230在相邻所述单元区200c的交界处断，从而使得各个字线之间相互独立。
本实施例中，沿第二方向，在同一行的双端口存储单元中，相邻两个双端口存储单元沿列方向(如图6中y方向所示)左右对称，因此，在所述第二方向上，相邻两个所述端口连接区200e中的所述第二字线插塞222相邻。在其他实施例中，根据存储阵列的布局方式，也可以为：相邻两个端口连接区中的第一字线插塞图形相邻。
本实施例中，在所述第一方向上，相邻两个单元区200c共享所述端口连接区200e。通过使相邻两个单元区200c共享所述端口连接区200e，从而在使所述第一字线插塞221和第二字线插塞222在第二方向上错开排列的同时，减小对单元区200c尺寸的影响，降低单元区200c尺寸变大的概率。
需要说明的是，对本实施例所述存储器中存储单元结构的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种掩膜版版图，其特征在于，
所述掩膜版版图包括沿第一方向延伸且用于形成双端口存储单元的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域用于形成第一传输门晶体管和第二传输门晶体管，所述第二区域用于形成第三传输门晶体管和第四传输门晶体管，所述第一传输门晶体管和第三传输门晶体管用于构成所述双端口存储单元的第一端口，所述第二传输门晶体管和第四传输门晶体管用于构成所述双端口存储单元的第二端口；其中，所述掩膜版版图包括：
栅极版图，包括位于所述单元区中的多个栅极图形，所述栅极图形沿所述第一方向延伸并沿第二方向排列，所述第一方向和第二方向相垂直，所述第一区域和第二区域中的栅极图形相间隔，且所述第一区域和第二区域中的所述栅极图形分别沿所述第一方向延伸至相邻的所述端口连接区中；
插塞版图，包括多个插塞图形，所述插塞图形包括位于所述端口连接区的第一字线插塞图形和第二字线插塞图形，所述第一字线插塞图形位于所述第一传输门晶体管和第三传输门晶体管对应的栅极图形上，所述第二字线插塞图形位于所述第二传输门晶体管和第四传输门晶体管对应的栅极图形上，在同一所述端口连接区中，所述第一字线插塞图形和第二字线插塞图形在所述第二方向上错开排列；
互连线版图，包括位于所述端口连接区的互连线图形，所述互连线图形沿所述第二方向延伸并沿所述第一方向排列，所述互连线图形包括连接所述第一字线插塞图形的第一子互连线图形、以及连接所述第二字线插塞图形的第二子互连线图。
2.如权利要求1所述的掩膜版版图，其特征在于，所述单元区的数量为多个，且所述多个单元区呈矩阵排布；
在所述第二方向上，所述第一子互连线图形连接位于同一行的所述第一字线插塞图形，所述第二子互连线图形连接位于同一行的所述第二字线插塞图形；
所述掩膜版版图还包括：互连线切断图形版图，所述互连线切断图形版图包括位于所述端口连接区的多个互连线切断图形，所述多个互连线切断图形沿所述第一方向延伸并沿所述第二方向排列，且在所述第二方向上，所述互连线切断图形位于相邻所述单元区的交界处并与所述互连线图形正交，用于在所述第二方向上对所述互连线图形进行分割。
3.如权利要求2所述的掩膜版版图，其特征在于，所述互连线版图包括第一子层互连线版图和第二子层互连线版图；
所述第一子互连线图形位于所述第一子层互连线版图中，所述第二子互连线图形位于所述第二子层互连线版图中；
所述互连线切断图形版图包括与所述第一子层互连线版图相对应的第一子层互连线切断图形版图、以及与所述第二子层互连线版图相对应的第二子层互连线切断图形版图；
所述互连线切断图形包括：第一子互连线切断图形，位于所述第一子层互连线切断图形版图中，所述第一子互连线切断图形与所述第一子互连线图形正交，用于在所述第二方向上对所述第一子互连线图形进行分割；第二子互连线切断图形，位于所述第二子层互连线切断图形版图中，所述第二子互连线切断图形与所述第二子互连线图形正交，用于在所述第二方向上对所述第二子互连线图形进行分割。
4.如权利要求1所述的掩膜版版图，其特征在于，所述单元区的数量为多个，且所述多个单元区呈矩阵排布；
在所述第一方向上，相邻两个单元区共享所述端口连接区。
5.如权利要求1所述的掩膜版版图，其特征在于，所述单元区的数量为多个，且所述多个单元区呈矩阵排布；
在所述第二方向上，相邻两个所述端口连接区中的所述第二字线插塞图形相邻，或者，相邻两个所述端口连接区中的所述第一字线插塞图形相邻。
6.如权利要求1所述的掩膜版版图，其特征在于，在所述第一方向上，所述第一字线插塞图形和第二字线插塞图形的间距为设计规则中的所述互连线图形的最小间距。
7.如权利要求1所述的掩膜版版图，其特征在于，所述第一传输门晶体管和第二传输门晶体管均为鳍式场效应晶体管；
所述掩膜版版图还包括：鳍部版图，所述鳍部版图包括多个鳍部图形，分别位于所述第一区域和第二区域中，所述多个鳍部图形沿所述第二方向延伸并沿所述第一方向平行排列；
在所述第一区域中，所述栅极图形与所述鳍部图形正交，在所述第二区域中，所述栅极图形与所述鳍部图形正交。
8.一种存储单元结构，其特征在于，包括：
基底，包括用于形成双端口存储单元且沿第一方向延伸的单元区，所述单元区包括有源区、以及在所述第一方向上位于所述有源区两侧的端口连接区，所述有源区包括在所述第一方向上分别位于所述有源区两端并相间隔的第一区域和第二区域，所述第一区域用于形成第一传输门晶体管和第二传输门晶体管，所述第二区域用于形成第三传输门晶体管和第四传输门晶体管，所述第一传输门晶体管和第三传输门晶体管用于构成所述双端口存储单元的第一端口，所述第二传输门晶体管和第四传输门晶体管用于构成所述双端口存储单元的第二端口；
多个栅极结构，位于所述单元区中，所述栅极结构沿所述第一方向延伸并沿第二方向排列，所述第一方向和第二方向相垂直，所述第一区域和第二区域中的栅极结构相间隔，且所述第一区域和第二区域中的所述栅极结构分别沿所述第一方向延伸至相邻的所述端口连接区中；
多个插塞，包括位于所述端口连接区的第一字线插塞和第二字线插塞，所述第一字线插塞位于所述第一传输门晶体管和第三传输门晶体管对应的所述栅极结构顶部并与所述栅极结构电连接，所述第二字线插塞位于所述第二传输门晶体管和第四传输门晶体管对应的所述栅极结构顶部并与所述栅极结构电连接，在同一所述端口连接区中，所述第一字线插塞和第二字线插塞在所述第二方向上错开排列；
多个互连线，位于所述端口连接区中，所述互连线沿所述第二方向延伸并沿所述第一方向排列，所述互连线包括连接所述第一字线插塞的第一子互连线、以及连接所述第二字线插塞的第二子互连线。
9.如权利要求8所述的存储单元结构，其特征在于，在所述第一方向上，所述第一字线插塞和第二字线插塞的间距为设计规则中的互连线的最小间距。
10.如权利要求8所述的存储单元结构，其特征在于，所述第一传输门晶体管和第二传输门晶体管均为鳍式场效应晶体管；
所述基底包括多个鳍部，分别位于所述第一区域和第二区域中，所述多个鳍部沿所述第二方向延伸并沿所述第一方向平行排列；
在所述第一区域中，所述栅极结构横跨所述鳍部并覆盖所述鳍部的部分顶部和部分侧壁，在所述第二区域中，所述栅极结构横跨所述鳍部并覆盖所述鳍部的部分顶部和部分侧壁。
11.一种存储器，其特征在于，包括由多个如权利要求8至10中任一项所述的存储单元结构构成的存储阵列。
12.如权利要求11所述的存储器，其特征在于，在所述第二方向上，位于同一行的所述互连线在相邻所述单元区的交界处断开。
13.如权利要求11所述的存储器，其特征在于，在所述第一方向上，相邻两个单元区共享所述端口连接区。
14.如权利要求11所述的存储器，其特征在于，在所述第二方向上，相邻两个所述端口连接区中的所述第二字线插塞相邻，或者，相邻两个所述端口连接区中的所述第一字线插塞图形相邻。
CN202110110973.0A 2021-01-27 2021-01-27 掩膜版版图、存储单元结构和存储器 Active CN114815490B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110110973.0A CN114815490B (zh) 2021-01-27 2021-01-27 掩膜版版图、存储单元结构和存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110110973.0A CN114815490B (zh) 2021-01-27 2021-01-27 掩膜版版图、存储单元结构和存储器

Publications (2)

Publication Number Publication Date
CN114815490A true CN114815490A (zh) 2022-07-29
CN114815490B CN114815490B (zh) 2024-03-08

Family

ID=82525231

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110110973.0A Active CN114815490B (zh) 2021-01-27 2021-01-27 掩膜版版图、存储单元结构和存储器

Country Status (1)

Country Link
CN (1) CN114815490B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448699A (zh) * 2014-09-02 2016-03-30 中芯国际集成电路制造(上海)有限公司 用于形成sram鳍部的掩膜版组件以及鳍部的制作方法
US20160190141A1 (en) * 2014-12-30 2016-06-30 Kyo-Wook Lee Dual-port sram devices and methods of manufacturing the same
CN106610562A (zh) * 2015-10-26 2017-05-03 中芯国际集成电路制造(上海)有限公司 掩膜版版图以及形成半导体结构的方法
CN107870508A (zh) * 2017-11-09 2018-04-03 睿力集成电路有限公司 掩膜版、存储器及存储器的制造方法
CN207408737U (zh) * 2017-11-09 2018-05-25 睿力集成电路有限公司 掩膜版及存储器
US20190123052A1 (en) * 2017-10-22 2019-04-25 United Microelectronics Corp. Static random access memory cell and static memory circuit
CN111446236A (zh) * 2019-01-16 2020-07-24 中芯国际集成电路制造(上海)有限公司 带状单元版图及存储器版图、带状单元结构及存储器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448699A (zh) * 2014-09-02 2016-03-30 中芯国际集成电路制造(上海)有限公司 用于形成sram鳍部的掩膜版组件以及鳍部的制作方法
US20160190141A1 (en) * 2014-12-30 2016-06-30 Kyo-Wook Lee Dual-port sram devices and methods of manufacturing the same
CN106610562A (zh) * 2015-10-26 2017-05-03 中芯国际集成电路制造(上海)有限公司 掩膜版版图以及形成半导体结构的方法
US20190123052A1 (en) * 2017-10-22 2019-04-25 United Microelectronics Corp. Static random access memory cell and static memory circuit
CN107870508A (zh) * 2017-11-09 2018-04-03 睿力集成电路有限公司 掩膜版、存储器及存储器的制造方法
CN207408737U (zh) * 2017-11-09 2018-05-25 睿力集成电路有限公司 掩膜版及存储器
CN111446236A (zh) * 2019-01-16 2020-07-24 中芯国际集成电路制造(上海)有限公司 带状单元版图及存储器版图、带状单元结构及存储器

Also Published As

Publication number Publication date
CN114815490B (zh) 2024-03-08

Similar Documents

Publication Publication Date Title
CN106816440B (zh) 集成电路结构
JP5281069B2 (ja) 集積回路
US9373386B2 (en) Dual-port SRAM systems
KR100419687B1 (ko) 반도체 기억 장치
US8987831B2 (en) SRAM cells and arrays
KR101161506B1 (ko) 듀얼 포트 ｓｒａｍ을 위한 셀 구조
US6822300B2 (en) Semiconductor memory device
US20080197419A1 (en) Cell structure for dual port SRAM
CN109427391B (zh) 半导体存储器件、用于其的写入辅助电路及其控制方法
KR20130069301A (ko) 메모리 셀
US6529401B2 (en) Semiconductor memory
CN106298782B (zh) 静态随机存取存储器
US11758707B2 (en) SRAM cell layout including arrangement of multiple active regions and multiple gate regions
US20230363133A1 (en) Memory Device and Method for Forming Thereof
US20230403838A1 (en) Sram cell layout including arrangement of multiple active regions and multiple gate regions
CN114815490B (zh) 掩膜版版图、存储单元结构和存储器
US11682451B2 (en) SRAM devices with reduced coupling capacitance
CN115547385A (zh) 集成电路及其设计方法
US20240008240A1 (en) Semiconductor structure and manufacturing method thereof
CN113707661B (zh) 静态随机存取存储器
US20230363132A1 (en) Varying the po space in semiconductor layouts
US20210375355A1 (en) Circuit in Memory Device for Parasitic Resistance Reduction
CN117082852A (zh) Sram存储单元结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant