CN114859648B - 掩膜版版图和存储器 - Google Patents
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Abstract
一种掩膜版版图和存储器，掩膜版版图包括：第一互连线版图，包括第一层互连线图形，第一层互连线图形包括沿行方向延伸且沿列方向平行排列的第一子互连线图形和第二子互连线图形，还包括位于第一子互连线图形和第二子互连线图形之间的第三子互连线图形，第一子互连线图形和第二子互连线图形作为位线；通孔版图，包括通孔图形，位于第三子互连线图形中；第二互连线版图，包括多个第二层互连线图形，第二层互连线图形包括沿列方向延伸的第四子互连线图形，第四子互连线图形位于第三子互连线图形上且覆盖通孔图形，第四子互连线图形沿列方向单向延伸至第一子互连线图形或第二子互连线图形上，第三子互连线图形作为地线。本发明提高存储器的读写速度。
Description
技术领域
本发明实施例涉及集成电路制造领域，尤其涉及一种掩膜版版图和存储器。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑器件、存储器和模拟电路，存储器在集成电路产品中占了相当大的比例。其中，由于静态随机存储器(Static Random Access Memory，SRAM)具有低功耗和较快工作速度等优点，使得SRAM受到越来越多的关注。
参考图1，图1是一种存储单元的电路示意图，以单端口静态随机存取存储器(single-port SRAM，SP-SRAM)为例，SP-SRAM即为6T SRAM，包括6个MOS晶体管，其中包括上拉晶体管(PU1、PU2)、下拉晶体管(PD1、PD2)、以及传输门晶体管(PG1、PG2)，还包括位线(BL、BLB)和字线(WL)。其中，上拉晶体管PU1与下拉晶体管PD1构成第一反相器101，上拉晶体管PU2与下拉晶体管PD2构成第二反相器102，第一反相器101与第二反相器102交叉耦合，上拉晶体管PU1和PU2的源极连接至电源电压Vdd，下拉晶体管PD1和PD2的源极接地Vss。传输门晶体管PG1和PG2分别连接至位线BL和位线BLB，用于输入来自位线的数据输入信号，传输门晶体管PG1的栅极与一条字线WL相连，传输门晶体管PG2的栅极与另一条字线WL相连。
发明内容
本发明实施例解决的问题是提供一种掩膜版版图和存储器，提高存储器的读写速度。
为解决上述问题，本发明实施例提供一种掩膜版版图，所述掩膜版版图包括存储阵列区，所述掩膜版版图包括：第一互连线版图，包括多个第一层互连线图形，在所述存储阵列区中，所述第一层互连线图形包括沿行方向延伸且沿列方向平行排列的第一子互连线图形和第二子互连线图形，还包括位于所述第一子互连线图形和第二子互连线图形之间的第三子互连线图形，所述第一子互连线图形和第二子互连线图形均用于作为位线，所述第三子互连线图形用于与地线相连，所述行方向和列方向相垂直；通孔版图，包括多个通孔图形，在所述存储阵列区中，所述通孔图形位于所述第三子互连线图形中；第二互连线版图，包括多个第二层互连线图形，在所述存储阵列区中，所述第二层互连线图形包括沿所述列方向延伸的第四子互连线图形，所述第四子互连线图形位于所述第三子互连线图形上且覆盖所述第三子互连线图形中的通孔图形，所述第四子互连线图形沿所述列方向单向延伸至所述第一子互连线图形或第二子互连线图形上，所述第四子互连线图形用于作为地线。
相应的，本发明实施例还提供一种存储器，包括：基底，包括存储阵列区；多个第一层互连线，位于所述基底上，在所述存储阵列区中，所述第一层互连线包括沿行方向延伸且沿列方向平行排列的第一子互连线和第二子互连线，还包括位于所述第一子互连线和第二子互连线之间的第三子互连线，所述第一子互连线和第二子互连线均用于作为位线，所述第三子互连线用于与地线相连，所述行方向和列方向相垂直；多个导电通孔结构，位于所述第一层互连线顶部且与所述第一层互连线相连，在所述存储阵列区中，所述导电通孔结构位于所述第三子互连线的顶部；多个第二层互连线，位于所述导电通孔结构的顶部，在所述存储阵列区中，所述第二层互连线包括沿所述列方向延伸的第四子互连线，所述第四子互连线位于所述第三子互连线上方且与位于所述第三子互连线图顶部的导电通孔结构相连，所述第四子互连线沿所述列方向单向延伸至所述第一子互连线或第二子互连线上方，所述第四子互连线用于作为地线。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的掩膜版版图中，第一层互连线图形包括位于存储阵列区中的第一子互连线图形和第二子互连线图形，还包括位于第一子互连线图形和第二子互连线图形之间的第三子互连线图形，第一子互连线图形和第二子互连线图形均用于作为位线，第三子互连线图形用于与地线相连，第二层互连线图形包括沿列方向延伸的第四子互连线图形，所述第四子互连线图形位于第三子互连线图形上且覆盖第三子互连线图形中的通孔图形，所述第四子互连线图形沿所述列方向单向延伸至第一子互连线图形或第二子互连线图形上，所述第四子互连线图形用于作为地线；其中，与第四子互连线图形沿列方向向两侧延伸至第一子互连线图形和第二子互连线图形上的方案相比，本发明实施例中的地线仅与一个位线相交，这减小了位线的电容，从而提高存储器的读写速度。
本发明实施例提供的存储器中，第一层互连线包括位于存储阵列区中的第一子互连线和第二子互连线，还包括位于第一子互连线和第二子互连线之间的第三子互连线，所述第一子互连线和第二子互连线均用于作为位线，所述第三子互连线用于与地线相连，存储阵列区中的第二层互连线包括沿列方向延伸的第四子互连线，第四子互连线位于第三子互连线上方且与位于第三子互连线顶部的导电通孔结构相连，第四子互连线沿列方向单向延伸至第一子互连线或第二子互连线上方，第四子互连线用于作为地线；其中，与第四子互连线沿列方向向两侧延伸至第一子互连线和第二子互连线上的方案相比，本发明实施例中的地线仅与一个位线相交，这减小了位线的电容，从而提高存储器的读写速度。
附图说明
图1是一种存储单元的电路示意图；
图2是一种存储器对应的掩膜版版图的示意图；
图3是图2中虚线框所示区域的电容构成示意图；
图4是本发明掩膜版版图一实施例的示意图；
图5是图4中虚线框所示区域的电容构成示意图；
图6是本发明存储器一实施例的俯视图。
具体实施方式
目前，存储器的读写速度仍有待提高。其中，随着器件特征尺寸的不断减小，位线电容对存储器的读写速度的影响相应变大。
但是，经研究发现，根据目前的版图设计，位线的电容较大，从而导致存储器的读写速度。
参考图2，图2是一种存储器对应的掩膜版版图的示意图。现结合一种掩膜版版图分析字线较大的原因。
如图2所示，所述掩膜版版图包括：第一互连线版图(未标示)，包括多个第一层互连线图形10，第一层互连线图形10包括沿行方向(如图2中x方向所示)延伸且沿列方向(如图2中y方向所示)平行排列的第一子互连线图形11B和第二子互连线图形12B，还包括位于第一子互连线图形11B和第二子互连线图形12B之间的第三子互连线图形13S，第一子互连线图形11B和第二子互连线图形12B均用于作为位线(BL)，第三子互连线图形13S用于与地线(VSS)相连，所述行方向和列方向相垂直；通孔版图(未标示)，包括多个通孔图形20，所述通孔图形20位于第三子互连线图形13S中；第二互连线版图(未标示)，包括第二层互连线图形(未标示)，所述第二层互连线图形包括沿所述列方向延伸的第四子互连线图形30S，所述第四子互连线图形30S位于第三子互连线图形13S上且覆盖第三子互连线图形13S中的通孔图形20，每个第四子互连线图形30S沿所述列方向向两侧延伸至第一子互连线图形11B和第二子互连线图形12B上，所述第四子互连线图形30S用于作为地线。
第一层互连线图形10用于形成第一层互连线(M1)，第二层互连线图形30用于形成第二层互连线(M2)，根据目前的版图设计，利用第一层互连线形成存储器的电源线(VDD)和位线，利用第二层互连线形成存储器的地线。其中，位线的电容为多种类型的电容之和，所述多种类型的电容包括第一类电容和第二类电容，第一类电容由位线和相邻另一个第一层互连线构成，第二类电容由位线和位于其顶部的第二层互连线构成。
结合参考图3，图3是图2中虚线框所示区域的电容构成示意图。
由于第四子互连线图形30S沿所述列方向向两侧延伸至第一子互连线图形11B和第二子互连线图形12B上，因此，第一类电容由第一子互连线图形11B和第三子互连线图形13之间的电容C1、以及第二子互连线图形12B和第三子互连线图形13之间的电容C1构成；第二类电容由第一子互连线图形11B和位于其顶部的第四子互连线图形30S之间的电容C2、以及第二子互连线图形12B和位于其顶部的第四子互连线图形30S之间的电容C2构成，从而导致目前位线的电容较大。
为了解决所述技术问题，本发明实施例提供一种掩膜版版图，第一层互连线图形包括位于存储阵列区中的第一子互连线图形和第二子互连线图形，还包括位于第一子互连线图形和第二子互连线图形之间的第三子互连线图形，第一子互连线图形和第二子互连线图形均用于作为位线，第三子互连线图形用于与地线相连，第二层互连线图形包括沿列方向延伸的第四子互连线图形，第四子互连线图形位于第三子互连线图形上且覆盖第三子互连线图形中的通孔图形，第四子互连线图形沿列方向单向延伸至第一子互连线图形或第二子互连线图形上，第四子互连线图形用于作为地线；其中，与第四子互连线图形沿列方向向两侧延伸至第一子互连线图形和第二子互连线图形上的方案相比，本发明实施例中的地线仅与一个位线相交，这减小了位线的电容，从而提高存储器的读写速度。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图4，图4是本发明掩膜版版图一实施例的示意图。
本实施例中，所述掩膜版版图包括存储阵列区50，所述掩膜版版图包括：第一互连线版图(未标示)，包括多个第一层互连线图形100，在所述存储阵列区50中，所述第一层互连线图形100包括沿行方向(如图4中x方向所示)延伸且沿列方向(如图4中y方向所示)平行排列的第一子互连线图形110B和第二子互连线图形120B，还包括位于第一子互连线图形110B和第二子互连线图形120B之间的第三子互连线图形130S，第一子互连线图形110B和第二子互连线图形120B均用于作为位线，所述第三子互连线图形130S用于与地线相连，所述行方向和列方向相垂直；通孔版图(未标示)，包括多个通孔图形200，在所述存储阵列区50中，所述通孔图形200位于所述第三子互连线图形130S中；第二互连线版图(未标示)，包括多个第二层互连线图形300，在所述存储阵列区中，所述第二层互连线图形300包括沿所述列方向延伸的第四子互连线图形310S，所述第四子互连线图形310S位于所述第三子互连线图形130S上且覆盖所述第三子互连线图形130S中的通孔图形200，所述第四子互连线图形310S沿所述列方向单向延伸至第一子互连线图形110B或第二子互连线图形120B上，所述第四子互连线图形310S用于作为地线。
所述存储阵列区50用于形成存储器。
本实施例中，所述存储阵列区50包括多个呈矩阵排布的存储单元区55，每一个存储单元区55用于形成一个存储单元。也就是说，所述存储器由多个呈矩阵排布的存储单元构成。
具体地，在所述存储阵列区50中，所述多个存储单元区55沿行方向和列方向呈矩阵排布。
如图4所示，图4中用点划线表示存储单元区55的交界处。其中，图4示出了四个存储单元区55，且仅示出了每个存储单元区55中靠近所述交界处的部分区域。
本实施例中，所述存储器为SRAM。具体地，所述存储器为单端口静态随机存取存储器(SP-SRAM)。SP-SRAM即为6T SRAM。
因此，存储单元包括6个MOS晶体管，其中包括两个上拉晶体管、两个下拉晶体管、以及两个传输门晶体管，还包括位线和字线。其中，一个上拉晶体管与一个下拉晶体管构成第一反相器，另一个上拉晶体管与另一个下拉晶体管构成第二反相器，第一反相器与第二反相器交叉耦合，上拉晶体管的源极连接至电源电压Vdd，下拉晶体管的源极连接至地线Vss。传输门晶体管分别与一条位线BL相连，用于输入来自位线的数据输入信号，传输门晶体管的栅极分别与一条字线WL相连。
在存储器中，位线沿阵列的行方向延伸，字线沿列方向延伸，且同一行的存储单元共用位线，同一列的存储单元共用字线。
本实施例中，所述掩膜版版图包括第一互连线版图，所述第一互连线版图包括多个第一层互连线图形100。
所述第一层互连线图形100用于形成第一层互连线。
在所述存储阵列区中，所述第一层互连线图形100包括沿行方向延伸且沿列方向平行排列的第一子互连线图形110B和第二子互连线图形120B。
本实施例中，所述第一子互连线图形110B和第二子互连线图形120B均用于作为位线。
作为一种示例，沿所述行方向，同一行的多个存储单元区55共用所述第一子互连线图形110B和第二子互连线图形120B。
本实施例中，在所述列方向上，所述第一子互连线图形110B指向第二子互连线图形120B的方向为第一子方向(如图4中y2方向所示)，所述第二子互连线图形120B指向第一子互连线图形110B的方向为第二子方向(如图4中y1方向所示)，也就是说，所述列方向包括相反的第一子方向和第二子方向。
本实施例中，所述第一层互连线图形100还包括位于第一子互连线图形110B和第二子互连线图形120B之间的第三子互连线图形130S。
所述第三子互连线图形130S用于与地线相连。
具体地，在所述列方向上，所述第三子互连线图形130S位于相邻存储单元区55的交界处。
本实施例中，在存储阵列区50中，所述第一层互连线图形100还包括沿所述行方向延伸且在所述列方向上与所述第一子互连线图形110B和第二子互连线图形120B平行排列的第五子互连线图形140V，所述第五子互连线图形140V分别位于所述第一子互连线图形110B远离第三子互连线图形130S的一侧、以及所述第二子互连线图形120B远离第三子互连线图形130S的一侧。
所述第五子互连线图形140V用于作为电源(VDD)线。
本实施例中，在所述列方向上，所述第五子互连线图形140V的线宽大于所述第一子互连线图形110B的线宽，所述第五子互连线图形140V的线宽大于所述第二子互连线图形120B的线宽。
本实施例中，在所述存储阵列区50中，所述第一层互连线图形100还包括在所述行方向上位于所述第三子互连线图形130S两侧的第六子互连线图形150W，所述第六子互连线图形150W和第三子互连线图形130S沿所述行方向平行排列，且分立设置于相邻存储单元区55的交界处。
具体地，在所述列方向上，相邻存储单元区55的交界处设置有两个第六子互连线图形150W、以及位于所述两个第六子互连线图形150W之间的第三子互连线图形130S。
所述第六子互连线图形150W用于与字线相连。
本实施例中，所述掩膜版版图还包括通孔版图，所述通孔版图包括多个通孔图形200。
所述通孔图形200用于形成导电通孔(via)结构。
具体地，在存储器中，导电通孔结构设置于第一层互连线和第二层互连线之间，用于实现第一层互连线和第二层互连线之间的电连接。
本实施例中，在存储阵列区50中，所述通孔图形200位于第三子互连线图形130S中，从而使得导电通孔结构与位于其底部下方的第一层互连线相连。
具体地，所述第一层互连线图形100还包括在所述行方向上位于所述第三子互连线图形130S两侧的第六子互连线图形150W，因此，所述通孔图形200分别位于所述第三子互连线图形130S和第六子互连线图形150W中，从而使得所述第三子互连线图形130S和第六子互连线图形150W所对应的第一层互连线通过导电通孔结构与第二层互连线相连。
本实施例中，所述掩膜版还包括第二互连线版图(未标示)，所述第二互连线版图包括多个第二层互连线图形300。
所述第二层互连线图形300用于形成第二层互连线。
在所述存储阵列区中，所述第二层互连线图形300包括沿所述列方向延伸的第四子互连线图形310S。
本实施例中，所述第四子互连线图形310S用于作为地线。
本实施例中，所述第四子互连线图形310S位于所述第三子互连线图形130S上且覆盖所述第三子互连线图形130S中的通孔图形200，所述第四子互连线图形310S还沿所述列方向单向延伸至所述第一子互连线图形110B或所述第二子互连线图形120B上。
也就是说，所述第四子互连线图形310S沿所述第二子方向延伸至所述第一子互连线图形110B上，或者，沿所述第一子方向延伸至所述第二子互连线图形120B上。
第一子互连线图形110B和第二子互连线图形120B均用于作为位线，所述第四子互连线图形310S用于作为地线，因此，与第四子互连线图形沿列方向向两侧延伸至第一子互连线图形和第二子互连线图形上的方案相比，本实施例中，所述第四子互连线图形310S仅与所述第一子互连线图形110B和所述第二子互连线图形120B中的其中一个图形相交，使得地线仅与一个位线相交，这减小了位线的电容，从而提高存储器的读写速度。
需要说明的是，位线的电容为多种类型的电容之和，所述多种类型的电容包括第一类电容和第二类电容，第一类电容由位线和相邻另一个第一层互连线构成，第二类电容由位线和位于其顶部的第二层互连线构成。
结合参考图5，图5是图4中虚线框所示区域的电容构成示意图，以所述第四子互连线图形310S沿所述列方向单向延伸至所述第一子互连线图形110B上为例，第一子互连线图形110B和第三子互连线图形130S所对应的互连线构成平板电容，第二子互连线图形120B和第三子互连线图形130S所对应的互连线构成平板电容，第一子互连线图形110B和位于其上方的第四子互连线图形310S所对应的互连线也构成平板电容，第一类电容相应由第一子互连线图形110B和第三子互连线图形130S之间的电容C1、以及第二子互连线图形120B和第三子互连线图形130S之间的电容C1构成；由于第四子互连线图形310S未延伸至第二子互连线图形120B上方，这相当于减小了平板电容的面积，因此，第二类电容仅为第一子互连线图形110B和位于其上方的第四子互连线图形310S之间的电容C2，从而减小了位线的电容。
本实施例中，所述行方向上的相邻两个第四子互连线图形310S，沿所述列方向分别向相反方向延伸至所述第一子互连线图形110B和所述第二子互连线图形120B上。也就是说，所述行方向上的相邻两个第四子互连线图形310S分别沿所述第一子方向和第二子方向单向延伸。
通过使所述行方向上的相邻两个第四子互连线图形310S分别沿所述第一子方向和第二子方向单向延伸，有利于使得相邻两个位线的电容相等，从而有利于提高存储器的性能以及性能均一性。
本实施例中，所述第四子互连线图形310S沿所述列方向的长度大于或等于设计规则中的最小长度，从而提高工艺可制造性，确保形成第四子互连线图形310S所对应第二层互连线的工艺窗口。作为一种示例，设计规则指的是符合DRC(design rule check)的规则。
本实施例中，所述第四子互连线图形310S沿所述列方向单向延伸至与所述第一子互连线图形110B相邻的第五子互连线图形140V上，或者单向延伸至与所述第二子互连线图形120B相邻的第五子互连线图形140V上，且所述第四子互连线图形310S与所述第五子互连线图形140V部分重叠。也就是说，所述第四子互连线图形310S沿所述第一子方向延伸至与所述第二子互连线图形120B相邻的第五子互连线图形140V上，或者，沿所述第二子方向延伸至与所述第一子互连线图形110B相邻的第五子互连线图形140V上。
因此，与目前的设计版图相比，本实施例能够在不改变所述第四子互连线图形310S的长度的情况下，将所述第四子互连线图形310S在所述列方向进行移动，使所述行方向上的相邻两个第四子互连线图形310S交错设置，相应起到使所述行方向上的相邻两个第四子互连线图形310S分别沿所述第一子方向和第二子方向单向延伸的效果，从而减小对目前设计版图的改动。
需要说明的是，所述第四子互连线图形310S与所述第五子互连线图形140V部分重叠，但是，所述第四子互连线图形310S所对应的第二层互连线和所述第五子互连线图形140V对应的第二层互连线之间的电容，对位线电容的影响较小。
本实施例中，单向延伸至所述第一子互连线图形110B上的所述第四子互连线图形310S还反向延伸至所述第三子互连线图形130S和第二子互连线图形120B之间，单向延伸至所述第二子互连线图形120B上的所述第四子互连线图形310S还反向延伸至所述第三子互连线图形130S和第一子互连线图形110B之间。
也就是说，沿所述第二子方向延伸至第一子互连线图形110B上的第四子互连线图形310S，还沿所述第一子方向延伸至所述第三子互连线图形130S和第二子互连线图形120B之间；同理，沿所述第一子方向延伸至第二子互连线图形120B上的第四子互连线图形310S，还沿所述第二子方向延伸至所述第三子互连线图形130S和第一子互连线图形110B之间。
在所述列方向上，所述第四子互连线图形310S的边界均位于第三子互连线图形130S的外部，从而增大所述第四子互连线图形310S所对应的第二层互连线与导电通孔结构相连的工艺窗口，降低因光刻工艺中的对准偏差而导致第二层互连线无法与导电通孔结构相连的概率。
本实施例中，所述反向延伸的终止位置为所述第三子互连线图形130S和第二子互连线图形120B的中间位置处，或者为所述第三子互连线图形130S和第一子互连线图形110B的中间位置处，从而在增大所述第四子互连线图形310S所对应的第二层互连线与导电通孔结构相连的工艺窗口的同时，确保地线仅与一个位线相交。
本实施例中，在存储阵列区50中，所述第二层互连线图形300还包括沿列方向延伸、且在行方向上位于第四子互连线图形310S两侧的第七子互连线图形320W，第七子互连线图形320W位于第六子互连线图形150W上且覆盖第六子互连线图形150W中的通孔图形200，所述第七子互连线图形320W用于作为字线(WL)。
相应的，本发明实施例还提供一种存储器。
参考图6，图6是本发明存储器一实施例的俯视图。
所述存储器包括：基底80，包括存储阵列区70；多个第一层互连线400，位于所述基底80上，在所述存储阵列区70中，所述第一层互连线400包括沿行方向(如图6中x方向所示)延伸且沿列方向(如图6中y方向所示)平行排列的第一子互连线410B和第二子互连线420B，还包括位于第一子互连线410B和第二子互连线420B之间的第三子互连线430S，所述第一子互连线410B和第二子互连线420B均用于作为位线，所述第三子互连线430S用于与地线相连，所述行方向和列方向相垂直；多个导电通孔结构500，位于所述第一层互连线400顶部且与所述第一层互连线400相连，在所述存储阵列区70中，所述导电通孔结构500位于所述第三子互连线430S的顶部；多个第二层互连线600，位于所述导电通孔结构500的顶部，在所述存储阵列区70中，所述第二层互连线600包括沿所述列方向延伸的第四子互连线610S，所述第四子互连线610S位于所述第三子互连线430S上方且与位于所述第三子互连线430S顶部的导电通孔结构500相连，所述第四子互连线610S沿所述列方向单向延伸至所述第一子互连线410B或第二子互连线420B上方，所述第四子互连线610S用于作为地线。
所述存储阵列区70用于形成存储器。
本实施例中，所述存储阵列区70包括多个呈矩阵排布的存储单元区75，每一个存储单元区75用于形成一个存储单元。也就是说，所述存储器由多个呈矩阵排布的存储单元构成。
具体地，在所述存储阵列区70中，所述多个存储单元区75沿行方向和列方向呈矩阵排布。如图6所示，图6中用点划线表示存储单元区75的交界处。其中，图6示出了四个存储单元区75，且仅示出了每个存储单元区75中靠近所述交界处的部分区域。
本实施例中，所述存储器为SRAM。具体地，所述存储器为单端口静态随机存取存储器(SP-SRAM)。SP-SRAM即为6T SRAM。因此，存储单元包括6个MOS晶体管，其中包括两个上拉晶体管、两个下拉晶体管、以及两个传输门晶体管，还包括位线和字线。其中，一个上拉晶体管与一个下拉晶体管构成第一反相器，另一个上拉晶体管与另一个下拉晶体管构成第二反相器，第一反相器与第二反相器交叉耦合，上拉晶体管的源极连接至电源电压Vdd，下拉晶体管的源极连接至地线Vss。传输门晶体管分别与一条位线BL相连，用于输入来自位线的数据输入信号，传输门晶体管的栅极分别与一条字线WL相连。
在存储器中，位线沿阵列的行方向延伸，字线沿列方向延伸，且同一行的存储单元共用位线，同一列的存储单元共用字线。
所述第一层互连线400为后段制程(BEOL)中的第一层金属层。
在所述存储阵列区中，在所述存储阵列区70中，所述第一层互连线400包括沿行方向(如图6中x方向所示)延伸且沿列方向(如图6中y方向所示)平行排列的第一子互连线410B和第二子互连线420B。
所述第一子互连线410B和第二子互连线420B均用于作为位线。
作为一种示例，沿所述行方向，同一行的多个存储单元区75共用所述第一子互连线410B和第二子互连线420B。
本实施例中，在所述列方向上，所述第一子互连线410B指向第二子互连线420B的方向为第一子方向(如图6中y2方向所示)，所述第二子互连线420B指向第一子互连线410B的方向为第二子方向(如图6中y1方向所示)，也就是说，所述列方向包括相反的第一子方向和第二子方向。
本实施例中，所述第一层互连线400还包括位于第一子互连线410B和第二子互连线420B之间的第三子互连线430S。
所述第三子互连线430S用于与地线相连。
具体地，在所述列方向上，所述第三子互连线430S位于相邻存储单元区75的交界处。
本实施例中，在存储阵列区70中，所述第一层互连线400还包括沿所述行方向延伸且在所述列方向上与所述第一子互连线410B和第二子互连线420B平行排列的第五子互连线440V，所述第五子互连线440V分别位于所述第一子互连线410B远离第三子互连线430S的一侧、以及所述第二子互连线420B远离第三子互连线430S的一侧。
所述第五子互连线440V用于作为电源(VDD)线。
本实施例中，在所述列方向上，所述第五子互连线440V的线宽大于所述第一子互连线410B的线宽，所述第五子互连线440V的线宽大于所述第二子互连线420B的线宽。
本实施例中，在所述存储阵列区50中，所述第一层互连线400还包括在所述行方向上位于所述第三子互连线430S两侧的第六子互连线450W，所述第六子互连线450W和第三子互连线430S沿所述行方向平行排列，且分立设置于相邻存储单元区75的交界处。
具体地，在所述列方向上，相邻存储单元区75的交界处设置有两个第六子互连线450W、以及位于所述两个第六子互连线450W之间的第三子互连线430S。
所述第六子互连线450W用于与字线相连。
所述导电通孔结构500为后段制程中的第一层导电通孔结构。
具体地，在存储器中，导电通孔结构500设置于第一层互连线400和第二层互连线600之间，用于实现第一层互连线400和第二层互连线600之间的电连接。
本实施例中，在存储阵列区70中，所述导电通孔结构500位于第三子互连线430S的顶部，从而使得第三子互连线430S与位于其底部下方的第一层互连线400相连。
具体地，所述第一层互连线400还包括在所述行方向上位于所述第三子互连线430S两侧的第六子互连线450W，因此，所述导电通孔结构500分别位于所述第三子互连线430S和第六子互连线450W的顶部，从而使得所述第三子互连线430S和第六子互连线450W所对应的第一层互连线400通过导电通孔结构500与第二层互连线600相连。
所述第二层互连线600为后段制程中的第二层金属层。
在所述存储阵列区70中，所述第二层互连线600包括沿所述列方向延伸的第四子互连线610S。
本实施例中，所述第四子互连线610S用于作为地线。
本实施例中，所述第四子互连线610S位于所述第三子互连线430S上方且与位于所述第三子互连线430S顶部的导电通孔结构500相连，所述第四子互连线610S沿所述列方向单向延伸至所述第一子互连线410B或第二子互连线420B上方。
也就是说，所述第四子互连线610S沿所述第二子方向延伸至所述第一子互连线410B上方，或者，沿所述第一子方向延伸至所述第二子互连线420B上方。
第一子互连线410B和第二子互连线420B均用于作为位线，所述第四子互连线610S用于作为地线，因此，与第四子互连线沿列方向向两侧延伸至第一子互连线和第二子互连线上方的方案相比，本实施例中，所述第四子互连线610S仅与所述第一子互连线410B和第二子互连线420B中的其中一个互连线相交，使得地线仅与一个位线相交，这减小了位线的电容，从而提高存储器的读写速度。
需要说明的是，位线的电容为多种类型的电容之和，所述多种类型的电容包括第一类电容和第二类电容，第一类电容由位线和相邻另一个第一层互连线400构成，第二类电容由位线和位于其顶部的第二层互连线600构成。
以所述第四子互连线610S沿所述列方向单向延伸至所述第一子互连线410B上方为例，第一子互连线410B和第三子互连线430S构成平板电容，第二子互连线420B和第三子互连线430S构成平板电容，第一子互连线410B和位于其上方的第四子互连线610S也构成平板电容，第一类电容相应由第一子互连线410B和第三子互连线430S之间的电容、以及第二子互连线420B和第三子互连线430S之间的电容构成；由于第四子互连线610S未延伸至第二子互连线420B上方，这相当于减小了平板电容的面积，因此，第二类电容仅为第一子互连线410B和位于其上方的第四子互连线610S之间的电容，从而减小了位线的电容。
本实施例中，所述行方向上的相邻两个第四子互连线610S，沿所述列方向分别向相反方向延伸至第一子互连线410B和第二子互连线420B上方。也就是说，所述行方向上的相邻两个第四子互连线610S分别沿所述第一子方向和第二子方向单向延伸。
通过使所述行方向上的相邻两个第四子互连线610S分别沿所述第一子方向和第二子方向单向延伸，有利于使得相邻两个位线的电容相等，从而有利于提高存储器的性能以及性能均一性。
本实施例中，所述第四子互连线610S沿所述列方向的长度大于或等于设计规则中的最小长度，从而提高工艺可制造性，确保形成第四子互连线610S所对应第二层互连线600的工艺窗口。作为一种示例，设计规则指的是符合DRC的规则。
本实施例中，所述第四子互连线610S沿所述列方向单向延伸至与所述第一子互连线410B相邻的第五子互连线440V上方，或者单向延伸至与所述第二子互连线420B相邻的第五子互连线440V上方，且所述第四子互连线610S与所述第五子互连线440V在所述基底80上的投影部分重叠。
也就是说，所述第四子互连线610S沿所述第一子方向延伸至与所述第二子互连线420B相邻的第五子互连线440V上方，或者，沿所述第二子方向延伸至与所述第一子互连线410B相邻的第五子互连线440V上方。
因此，与目前的设计版图相比，本实施例能够在不改变所述第四子互连线610S所对应版图图形的长度的情况下，将第四子互连线610S所对应版图图形在所述列方向进行移动，使所述行方向上的相邻两个第四子互连线610S所对应的版图图形交错设置，相应起到使所述行方向上的相邻两个第四子互连线610S分别沿所述第一子方向和第二子方向单向延伸的效果，从而减小对目前设计版图的改动。
需要说明的是，所述第四子互连线610S与所述第五子互连线440V在所述基底80上的投影部分重叠，但是，所述第四子互连线610S和所述第五子互连线440V之间的电容对位线电容的影响较小。
本实施例中，在所述列方向上，单向延伸至所述第一子互连线410B上方的所述第四子互连线610S还反向延伸至所述第三子互连线430S和第二子互连线420B之间的位置处，在所述列方向上，单向延伸至所述第二子互连线420B上方的所述第四子互连线610S还反向延伸至所述第三子互连线430S和第一子互连线410B之间的位置处。
也就是说，沿所述第二子方向延伸至第一子互连线410B上方的第四子互连线610S，还沿所述第一子方向延伸至所述第三子互连线430S和第二子互连线420B之间的位置处；同理，沿所述第一子方向延伸至第二子互连线420B上方的第四子互连线610S，还沿所述第二子方向延伸至所述第三子互连线430S和第一子互连线410B之间。
在所述列方向上，所述第四子互连线610S的边界位于第三子互连线430S的外部，从而增大所述第四子互连线610S与导电通孔结构500相连的工艺窗口，降低因光刻工艺中的对准偏差而导致第四子互连线610S无法与导电通孔结构500相连的概率。
本实施例中，所述反向延伸的终止位置为所述第三子互连线430S和第二子互连线420B的中间位置处，或者为所述第三子互连线430S和第一子互连线410B的中间位置处，从而在增大所述第四子互连线610S与导电通孔结构500相连的工艺窗口的同时，确保地线仅与一个位线相交。
本实施例中，在存储阵列区70中，所述第二层互连线600还包括沿所述列方向延伸、且在所述行方向上位于所述第四子互连线610S两侧的第七子互连线620W，所述第七子互连线620W位于所述第六子互连线450W上方且与位于所述第六子互连线450W顶部的导电通孔结构500相连，所述第七子互连线620W用于作为字线。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种掩膜版版图，所述掩膜版版图包括存储阵列区，其特征在于，所述掩膜版版图包括：
第一互连线版图，包括多个第一层互连线图形，在所述存储阵列区中，所述第一层互连线图形包括沿行方向延伸且沿列方向平行排列的第一子互连线图形和第二子互连线图形，还包括位于所述第一子互连线图形和第二子互连线图形之间的第三子互连线图形，所述第一子互连线图形和第二子互连线图形均用于作为位线，所述第三子互连线图形用于与地线相连，所述行方向和列方向相垂直；
通孔版图，包括多个通孔图形，在所述存储阵列区中，所述通孔图形位于所述第三子互连线图形中；
第二互连线版图，包括多个第二层互连线图形，在所述存储阵列区中，所述第二层互连线图形包括沿所述列方向延伸的第四子互连线图形，所述第四子互连线图形位于所述第三子互连线图形上且覆盖所述第三子互连线图形中的通孔图形，所述第四子互连线图形沿所述列方向单向延伸至所述第一子互连线图形或第二子互连线图形上，所述第四子互连线图形用于作为地线。
2.如权利要求1所述的掩膜版版图，其特征在于，所述行方向上的相邻两个第四子互连线图形，沿所述列方向分别向相反方向延伸至所述第一子互连线图形和第二子互连线图形上。
3.如权利要求1所述的掩膜版版图，其特征在于，所述第四子互连线图形沿所述列方向的长度大于或等于设计规则中的最小长度。
4.如权利要求1或3所述的掩膜版版图，其特征在于，在所述存储阵列区中，所述第一层互连线图形还包括沿所述行方向延伸且在所述列方向上与所述第一子互连线图形和第二子互连线图形平行排列的第五子互连线图形，所述第五子互连线图形分别位于所述第一子互连线图形远离所述第三子互连线图形的一侧、以及所述第二子互连线图形远离所述第三子互连线图形的一侧，所述第五子互连线图形用于作为电源线；
所述第四子互连线图形沿所述列方向单向延伸至与所述第一子互连线图形相邻的第五子互连线图形上，或者单向延伸至与所述第二子互连线图形相邻的第五子互连线图形上，且所述第四子互连线图形与所述第五子互连线图形部分重叠。
5.如权利要求1所述的掩膜版版图，其特征在于，单向延伸至所述第一子互连线图形上的所述第四子互连线图形还反向延伸至所述第三子互连线图形和第二子互连线图形之间；
单向延伸至所述第二子互连线图形上的所述第四子互连线图形还反向延伸至所述第三子互连线图形和第一子互连线图形之间。
6.权利要求5所述的掩膜版版图，其特征在于，所述反向延伸的终止位置为所述第三子互连线图形和第二子互连线图形的中间位置处，或者为所述第三子互连线图形和第一子互连线图形的中间位置处。
7.如权利要求1所述的掩膜版版图，其特征在于，在所述存储阵列区中，所述第一层互连线图形还包括在所述行方向上位于所述第三子互连线图形两侧的第六子互连线图形，所述第六子互连线图形和第三子互连线图形沿所述行方向平行排列；
所述通孔图形分别位于所述第三子互连线图形和第六子互连线图形中；
在所述存储阵列区中，所述第二层互连线图形还包括沿所述列方向延伸、且在所述行方向上位于所述第四子互连线图形两侧的第七子互连线图形，所述第七子互连线图形位于所述第六子互连线图形上且覆盖所述第六子互连线图形中的通孔图形，所述第七子互连线图形用于作为字线。
8.如权利要求1所述的掩膜版版图，其特征在于，所述存储阵列区包括多个呈矩阵排布的存储单元区；
在所述列方向上，所述第三子互连线图形位于相邻存储单元区的交界处。
9.一种存储器，其特征在于，包括：
基底，包括存储阵列区；
多个第一层互连线，位于所述基底上，在所述存储阵列区中，所述第一层互连线包括沿行方向延伸且沿列方向平行排列的第一子互连线和第二子互连线，还包括位于所述第一子互连线和第二子互连线之间的第三子互连线，所述第一子互连线和第二子互连线均用于作为位线，所述第三子互连线用于与地线相连，所述行方向和列方向相垂直；
多个导电通孔结构，位于所述第一层互连线顶部且与所述第一层互连线相连，在所述存储阵列区中，所述导电通孔结构位于所述第三子互连线的顶部；
多个第二层互连线，位于所述导电通孔结构的顶部，在所述存储阵列区中，所述第二层互连线包括沿所述列方向延伸的第四子互连线，所述第四子互连线位于所述第三子互连线上方且与位于所述第三子互连线顶部的导电通孔结构相连，所述第四子互连线沿所述列方向单向延伸至所述第一子互连线或第二子互连线上方，所述第四子互连线用于作为地线。
10.如权利要求9所述的存储器，其特征在于，所述行方向上的相邻两个第四子互连线，沿所述列方向分别向相反方向延伸至所述第一子互连线和第二子互连线上方。
11.如权利要求9所述的存储器，其特征在于，所述第四子互连线沿所述列方向的长度大于或等于设计规则中的最小长度。
12.如权利要求9或11所述的存储器，其特征在于，在所述存储阵列区中，所述第一层互连线还包括沿所述行方向延伸且在所述列方向上与所述第一子互连线和第二子互连线平行排列的第五子互连线，所述第五子互连线分别位于所述第一子互连线远离所述第三子互连线的一侧、以及所述第二子互连线远离所述第三子互连线的一侧，所述第五子互连线用于作为电源线；
所述第四子互连线沿所述列方向单向延伸至与所述第一子互连线相邻的第五子互连线上方，或者单向延伸至与所述第二子互连线相邻的第五子互连线上方，且所述第四子互连线与所述第五子互连线在所述基底上的投影部分重叠。
13.如权利要求9所述的存储器，其特征在于，在所述列方向上，单向延伸至所述第一子互连线上方的所述第四子互连线还反向延伸至所述第三子互连线和第二子互连线之间的位置处；
在所述列方向上，单向延伸至所述第二子互连线上方的所述第四子互连线还反向延伸至所述第三子互连线和第一子互连线之间的位置处。
14.权利要求13所述的存储器，其特征在于，所述反向延伸的终止位置为所述第三子互连线和第二子互连线的中间位置处，或者为所述第三子互连线和第一子互连线的中间位置处。
15.如权利要求9所述的存储器，其特征在于，在所述存储阵列区中，所述第一层互连线还包括在所述行方向上位于所述第三子互连线两侧的第六子互连线，所述第六子互连线和第三子互连线沿所述行方向平行排列；
所述导电通孔结构分别位于所述第三子互连线和第六子互连线的顶部；
在所述存储阵列区中，所述第二层互连线还包括沿所述列方向延伸、且在所述行方向上位于所述第四子互连线两侧的第七子互连线，所述第七子互连线位于所述第六子互连线上方且与位于所述第六子互连线顶部的导电通孔结构相连，所述第七子互连线用于作为字线。
16.如权利要求9所述的存储器，其特征在于，所述存储阵列区包括多个呈矩阵排布的存储单元区；
在所述列方向上，所述第三子互连线位于相邻存储单元区的交界处。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1437248A (zh) * | 2002-02-05 | 2003-08-20 | 张国飙 | 三维只读存储器的设计 |
| CN102478761A (zh) * | 2010-11-25 | 2012-05-30 | 无锡华润上华半导体有限公司 | 掩膜版制作方法及系统 |
| CN103246153A (zh) * | 2013-04-28 | 2013-08-14 | 上海华力微电子有限公司 | 半导体芯片的版图图层设计方法及其掩膜板 |
| CN106610562A (zh) * | 2015-10-26 | 2017-05-03 | 中芯国际集成电路制造(上海)有限公司 | 掩膜版版图以及形成半导体结构的方法 |
| CN111446236A (zh) * | 2019-01-16 | 2020-07-24 | 中芯国际集成电路制造(上海)有限公司 | 带状单元版图及存储器版图、带状单元结构及存储器 |
| CN112038288A (zh) * | 2020-11-04 | 2020-12-04 | 成都中电熊猫显示科技有限公司 | 阵列基板的制作方法及阵列基板 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185700A (ja) * | 1999-12-27 | 2001-07-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2021
- 2021-01-18 CN CN202110063611.0A patent/CN114859648B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1437248A (zh) * | 2002-02-05 | 2003-08-20 | 张国飙 | 三维只读存储器的设计 |
| CN102478761A (zh) * | 2010-11-25 | 2012-05-30 | 无锡华润上华半导体有限公司 | 掩膜版制作方法及系统 |
| CN103246153A (zh) * | 2013-04-28 | 2013-08-14 | 上海华力微电子有限公司 | 半导体芯片的版图图层设计方法及其掩膜板 |
| CN106610562A (zh) * | 2015-10-26 | 2017-05-03 | 中芯国际集成电路制造(上海)有限公司 | 掩膜版版图以及形成半导体结构的方法 |
| CN111446236A (zh) * | 2019-01-16 | 2020-07-24 | 中芯国际集成电路制造(上海)有限公司 | 带状单元版图及存储器版图、带状单元结构及存储器 |
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