CN112447205A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够较好控制的半导体存储装置。实施方式的半导体存储装置具备：多条第1布线；多条第2布线，与多条第1布线交叉；及多个存储单元，设置在多条第1布线及多条第2布线之间，且具备阻变层、及包含硫族元素的非线性元件层。在置位动作中，对多条第1布线中的一条、及多条第2布线中的一条之间供给置位脉冲。在复位动作中，对多条第1布线中的一条、及多条第2布线中的一条之间供给复位脉冲。在第1动作中，对多条第1布线中的一条、及多条第2布线中的一条之间供给第1脉冲。第1脉冲具备比置位脉冲的振幅及复位脉冲的振幅中的较大振幅更大的振幅，或者具备与较大的振幅相同的振幅及比置位脉冲的脉冲宽度更大的脉冲宽度。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-161833号(申请日：2019年9月5日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，具备：多条第1布线；多条第2布线，与多条第1布线交叉；及多个存储单元，设置在多条第1布线及多条第2布线之间，具备阻变层、及包含硫族元素的非线性元件层。
发明内容
本发明所要解决的课题是提供一种能够较好控制的半导体存储装置。
一实施方式的半导体存储装置具备：多条第1布线；多条第2布线，与多条第1布线交叉；及多个存储单元，设置在多条第1布线及多条第2布线之间，具备阻变层、及包含硫族元素的非线性元件层。在置位动作中，对多条第1布线中的一条、及多条第2布线中的一条之间供给置位脉冲。在复位动作中，对多条第1布线中的一条、及多条第2布线中的一条之间供给复位脉冲。在第1动作中，对多条第1布线中的一条、及多条第2布线中的一条之间供给第1脉冲。第1脉冲具备比置位脉冲的振幅及复位脉冲的振幅中的较大振幅更大的振幅，或者具备与较大的振幅相同的振幅及比置位脉冲的脉冲宽度更大的脉冲宽度。
一实施方式的半导体存储装置具备存储芯片，该存储芯片具备：多条第1布线；多条第2布线，与多条第1布线交叉；及多个存储单元，设置在多条第1布线及多条第2布线之间，具备阻变层、及包含硫族元素的非线性元件层。根据包含地址数据的第1命令集的输入，执行包含第1动作及第2动作的第1序列。在第1动作中，存储芯片的温度上升，在第2动作中，对多条第1布线中的一条、及多条第2布线中的一条之间供给第1脉冲。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性功能框图。
图2是表示该半导体存储装置的一部分构成的示意性电路图。
图3是表示该半导体存储装置的构成的示意性立体图。
图4是表示该半导体存储装置的构成的示意性立体图。
图5是表示该半导体存储装置的一部分构成的示意性俯视图。
图6是图5的A中所示的部分的示意性放大图。
图7是将图6所示的构造沿A-A′线切断且以箭头方向观察所得的示意性剖视图。
图8是将图7所示的构造沿B-B′线切断且以箭头方向观察所得的示意性剖视图。
图9(a)、(b)是与图7及图8的一部分对应的示意性剖视图。
图10是表示该半导体存储装置的存储单元MC的电流-电压特性的示意性曲线图。
图11是表示读出动作、写入动作等中的选择位线BL及选择字线WL的电压的示意性曲线图。
图12是表示读出动作时供给至位线BL及字线WL的电压的示意图。
图13是表示置位动作时供给至位线BL及字线WL的电压的示意图。
图14是表示复位动作时供给至位线BL及字线WL的电压的示意图。
图15是表示存储芯片32的动作电流的示意性波形图。
图16是表示第1实施方式的半导体存储装置的存储单元MC的电流-电压特性的示意性曲线图。
图17是用以对第1实施方式的刷新序列进行说明的流程图。
图18是表示存储芯片32的动作电流的示意性波形图。
图19是表示刷新脉冲供给动作时供给至位线BL及字线WL的电压的示意图。
图20是用以对第2实施方式的刷新序列进行说明的流程图。
图21是用以对第3实施方式的刷新序列进行说明的流程图。
图22是表示变化例的电压施加方法的示意性曲线图。
具体实施方式
接下来，参照附图，对实施方式的半导体存储装置详细进行说明。
另外，以下实施方式仅为一例，而非以限定本发明的意图示出。
而且，在本说明书中，将相对于衬底的表面平行的规定方向称为X方向，将相对于衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的表面垂直的方向称为Z方向。
而且，在本说明书中，有时将沿着规定面的方向称为第1方向，将沿着该规定面与第1方向交叉的方向称为第2方向，将与该规定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向与X方向、Y方向及Z方向中的任一方向既可对应，也可不对应。
而且，在本说明书中，「上」或「下」等表达是以衬底为基准。例如，在所述第1方向与衬底的表面交叉的情况下，将沿着该第1方向离开衬底的方向称为上，将沿着第1方向接近衬底的方向称为下。而且，在对某一构成提及下表面或下端的情况下，表示该构成的衬底侧的面或端部，在提及上表面或上端的情况下，表示该构成的与衬底为相反侧的面或端部。而且，将与第2方向或第3方向交叉的面称为侧面等。
而且，在本说明书中，在提及「半导体存储装置」的情况下，例如，可表示存储芯片或内存裸晶，也可表示除存储芯片或内存裸晶以外还包含控制器芯片或控制器裸晶的构成，还可表示装载有这些构成的装置等。
以下，参照附图，对实施方式的半导体存储装置的电路构成进行说明。另外，以下附图为示意性，且为方便说明，有时将一部分构成省略。
[第1实施方式]
[电路构成]
首先，参照图1～图3，对第1实施方式的半导体存储装置的电路构成进行说明。图1是表示该半导体存储装置的一部分构成的示意性框图。图2是表示该半导体装置的一部分构成的示意性电路图。图3是表示该半导体存储装置的一部分构成的示意性立体图。
本实施方式的半导体存储装置如图1所示地具备：多个存储单元阵列MCA；外围电路PC，控制这些多个存储单元阵列MCA；及控制器20，经由外围电路PC控制存储单元阵列MCA。
存储单元阵列MCA例如图3所示，具备排列在Z方向上的多个存储矩阵MM。存储矩阵MM具备：多条位线BL，在X方向排列且在Y方向延伸；多条字线WL，在Y方向排列且在X方向延伸；及多个存储单元MC，与位线BL及字线WL对应地在X方向及Y方向排列。在图3所示的例中，排列在Z方向的2个存储矩阵MM共用字线WL。
在图2的例中，存储单元MC的阴极EC连接于位线BL，存储单元MC的阳极EA连接于字线WL。存储单元MC具备阻变元件VR及非线性元件NO。
外围电路PC例如图1所示地具备与多个存储单元阵列MCA对应地设置的多个行解码器12(电压传输电路)及多个列解码器13(电压传输电路)。而且，外围电路PC具备：上位块解码器14，对行解码器12及列解码器13供给行地址及列地址；电源电路(电压输出电路)15，将供给至位线BL及字线WL的电压输出；列控制电路16，连接于列解码器13；输入输出控制电路17，连接于列控制电路16；及控制电路18，控制上位块解码器14、电源电路15、列控制电路16及输入输出控制电路17。
行解码器12例如具备连接于多条字线WL及多条电压供给线Vp、VUX之间的多个传输晶体管。行解码器12使与被供给的行地址对应的选择字线WL与电压供给线Vp导通，使其它非选择字线WL与电压供给线VUX导通。
列解码器13例如具备连接于多条位线BL及多条电压供给线Vn、VUB之间的多个传输晶体管。列解码器13使与被供给的列地址对应的选择位线BL与布线LDQ导通，使其它非选择位线BL与电压供给线VUB导通。
电源电路15例如与多条电压供给线Vp、VUX、Vn、VUB对应地具备多个调节器等降压电路。电源电路15根据来自控制电路18的控制信号使电源电压适当地降压，调整这多条电压供给线Vp、VUX、Vn、VUB的电压。
列控制电路16例如具备连接于布线LDQ的感测放大器电路及电压传输电路、及数据缓冲电路。感测放大器电路根据来自控制电路18的控制信号，探测布线LDQ的电压或电流与规定值的大小关系，且以数据“0”或“1”输出至数据缓冲电路。电压传输电路根据来自控制电路18的控制信号，使与数据缓冲电路内的“0”位对应的布线LDQ与电压供给线Vn导通，使与“1”位对应的布线LDQ与电压供给线VUB导通。另外，“0”位与“1”位的关系也可相反。
输入输出控制电路17将从列控制电路16内的数据缓冲电路收到的数据输出至控制器20。而且，输入输出控制电路17将从控制器20收到的数据输出至列控制电路16内的数据缓冲电路。
控制器20例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read Only Memory，只读存储器)、ECC(Error Correcting Code，纠错码)电路等，进行逻辑地址与物理地址的转换、比特错误检测/校正、耗损均衡等处理。
[构成例]
接下来，参照图4～图9，对本实施方式的半导体存储装置的构成例更具体地进行说明。
图4是表示本实施方式的存储系统的构成例的示意性俯视图。本实施方式的存储系统具备：安装衬底31；多个存储芯片32，装载在安装衬底31上；及控制芯片33，装载在安装衬底31上。多个存储芯片32分别包含参照图1等说明的多个存储单元阵列MCA及外围电路PC。多个存储芯片32分别经由设置在安装衬底31上的印刷布线等，连接于控制芯片33。控制芯片33对应于参照图1说明的控制器20。控制芯片33经由设置在安装衬底31上的印刷布线及设置在安装衬底31端部的端子34等，连接于主计算机等。
图5是表示存储芯片32的构成例的示意性俯视图。存储芯片32具备衬底100。衬底100上设置有存储区域MA及外围区域PA。存储区域MA中设置矩阵状X方向上排列及Y方向上的多个存储单元阵列MCA。外围区域PA中设置外围电路PC的一部分。另外，在本实施方式的存储芯片32的外围区域PA设置温度传感器TS。
图6是图5的A中所示部分的示意性放大图。图7是将图6所示的构造沿着A-A′线切断且在箭头方向上观察所得的示意性剖视图。图8是将图6所示的构造沿着B-B′线切断且在箭头方向上观察所得的示意性剖视图。图9是与图7及图8的一部分对应的示意性剖视图。
如图7所示，本实施方式的半导体存储装置具备：布线层200；存储层300，设置在布线层200上；及存储层400，设置在存储层300上。
布线层200具备：触点布线201(图7)；及绝缘层202(图7)，设置在触点布线201之间。
触点布线201作为在Z方向延伸且连接于位线BL的触点发挥功能。触点布线201例如包含氮化钛(TiN)及钨(W)的积层膜等。
绝缘层202例如包含氧化硅(SiO2)等。
存储层300例如图9所示包含导电层301、阻挡导电层302、电极层303、硫族元素层304、电极层305、阻挡导电层306、硫族元素层307、阻挡导电层308、电极层309、阻挡导电层310、及导电层311。
导电层301设置在绝缘层202的上表面。导电层301在Y方向延伸且作为位线BL的一部分发挥功能。导电层301例如包含钨(W)等。
阻挡导电层302设置在导电层301的上表面。阻挡导电层302在Y方向延伸，且作为位线BL的一部分发挥功能。阻挡导电层302例如包含氮化钨(WN)等。
电极层303设置在阻挡导电层302的上表面。电极层303作为存储单元MC的阴极EC发挥功能。电极层303例如包含氮化碳(CN)等。
硫族元素层304设置在电极层303的上表面。硫族元素层304作为非线性元件NO发挥功能。例如，在对硫族元素层304施加低于规定阈值的电压的情况下，硫族元素层304为高电阻状态。若施加至硫族元素层304的电压达到规定阈值，则硫族元素层304成为低电阻状态，流入硫族元素层304的电流多位数地增大。若施加至硫族元素层304的电压低于规定电压达到固定时间，则硫族元素层304再次成为高电阻状态。
硫族元素层304例如至少包含1种以上的硫族元素。硫族元素层304例如也可含有含硫族元素的化合物即硫化物。而且，硫族元素层304也可包含选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所构成的群中的至少1种元素。
另外，此处所谓的硫族元素是属于周期表第16族的元素中的除氧(O)以外的元素。硫族元素例如包含硫(S)、硒(Se)、碲(Te)等。
电极层305设置在硫族元素层304的上表面。电极层305作为连接于阻变元件VR及非线性元件NO的电极发挥功能。电极层305例如包含碳(C)等。
阻挡导电层306设置在电极层305的上表面。阻挡导电层306例如包含氮化钨(WN)等。
硫族元素层307设置在阻挡导电层306的上表面。硫族元素层307作为阻变元件VR发挥功能。硫族元素层307例如具备结晶区域及相变区域。相变区域设置在比结晶区域更靠阴极侧。相变区域通过熔融温度以上的加热及急速冷却而变为非晶态(复位状态：高电阻状态)。而且，相变区域通过温度低于熔融温度且高于结晶化温度的过热及缓慢冷却而成为晶态(置位状态：低电阻状态)。
硫族元素层307例如至少包含1种以上的硫族元素。硫族元素层307例如也可含有含硫族元素的化合物即硫化物。硫族元素层307例如也可为GeSbTe、GeTe、SbTe、SiTe等。而且，硫族元素层307也可包含选自锗(Ge)、锑(Sb)及碲(Te)中的至少1种元素。
阻挡导电层308设置在硫族元素层307的上表面。阻挡导电层308例如包含氮化钨(WN)等。
电极层309设置在阻挡导电层308的上表面。电极层309作为存储单元MC的阳极EA发挥功能。电极层309例如包含碳(C)等。
阻挡导电层310设置在电极层309的上表面。阻挡导电层310在X方向延伸，且作为字线WL的一部分发挥功能。阻挡导电层310例如包含氮化钨(WN)等。
导电层311设置在阻挡导电层310的上表面。导电层311在X方向延伸且作为字线WL的一部分发挥功能。导电层311例如包含钨(W)等。
另外，例如图7所示，在存储层300中的构成的X方向的侧面设置阻挡绝缘层321、及设置在这些构成之间的绝缘层322。阻挡绝缘层321包含氮化硅(SiN)等。绝缘层322例如包含氧化硅(SiO2)等。
而且，例如图8所示，在存储层300中的构成的Y方向的侧面设置阻挡绝缘层324、及设置在这些构成之间的绝缘层325。阻挡绝缘层324包含氮化硅(SiN)等。绝缘层325例如包含氧化硅(SiO2)等。
存储层400例如图9所示地包含导电层401、阻挡导电层402、电极层403、硫族元素层404、电极层405、阻挡导电层406、硫族元素层407、阻挡导电层408、电极层409、阻挡导电层410、及导电层411。
导电层401设置在导电层311的上表面。导电层401在X方向延伸且作为字线WL的一部分发挥功能。导电层401例如包含钨(W)等。
阻挡导电层402设置在导电层401的上表面。阻挡导电层402在X方向延伸且作为字线WL的一部分发挥功能。阻挡导电层402例如包含氮化钨(WN)等。
电极层403设置在阻挡导电层402的上表面。电极层403作为存储单元MC的阳极EA发挥功能。电极层403例如包含氮化碳(CN)等。
硫族元素层404设置在电极层403的上表面。硫族元素层404与硫族元素层304同样地作为非线性元件NO发挥功能。硫族元素层404例如包含与硫族元素层304同样的材料。
电极层405设置在硫族元素层404的上表面。电极层405作为连接于阻变元件VR及非线性元件NO的电极发挥功能。电极层405例如包含碳(C)等。
阻挡导电层406设置在电极层405的上表面。阻挡导电层406例如包含氮化钨(WN)等。
硫族元素层407设置在阻挡导电层406的上表面。硫族元素层407与硫族元素层307同样地作为阻变元件VR发挥功能。硫族元素层407例如包含与硫族元素层307同样的材料。
阻挡导电层408设置在硫族元素层407的上表面。阻挡导电层408例如包含氮化钨(WN)等。
电极层409设置在阻挡导电层408的上表面。电极层409作为存储单元MC的阴极EC发挥功能。电极层409例如包含碳(C)等。
阻挡导电层410设置在电极层409的上表面。阻挡导电层410在Y方向延伸，且作为位线BL的一部分发挥功能。阻挡导电层410例如包含氮化钨(WN)等。
导电层411设置在阻挡导电层410的上表面。导电层411在Y方向延伸，且作为位线BL的一部分发挥功能。导电层411例如包含钨(W)等。
另外，例如图8所示，在存储层400中的构成的Y方向的侧面设置阻挡绝缘层421、及设置在这些构成之间的绝缘层422。阻挡绝缘层421包含氮化硅(SiN)等。绝缘层422例如包含氧化硅(SiO2)等。
而且，例如图7所示，在存储层400中的构成的X方向的侧面设置阻挡绝缘层424、及设置在这些构成之间的绝缘层425。阻挡绝缘层424包含氮化硅(SiN)等。绝缘层425例如包含氧化硅(SiO2)等。
图10是表示本实施方式的存储单元MC的电流-电压特性的示意性曲线图。横轴表示将存储单元MC的阴极EC设为基准的阳极EA的电压即单元电压Vcell。纵轴以对数轴表示流入存储单元MC的单元电流Icell。
在单元电流Icell小于规定的电流值I1的范围内，单元电压Vcell随着单元电流Icell增大单调递增。在单元电流Icell达到电流值I1的时间点，低电阻状态的存储单元MC的单元电压Vcell达到电压V1。而且，高电阻状态的存储单元MC的单元电压Vcell达到电压V2。电压V2大于电压V1。
在单元电流Icell大于电流值I1且小于电流值I2的范围内，单元电压Vcell随着单元电流Icell增大单调递减。在此范围内，高电阻状态的存储单元的单元电压Vcell大于低电阻状态的存储单元MC的单元电压Vcell。
在单元电流Icell大于电流值I2且小于电流值I3的范围内，单元电压Vcell随着单元电流Icell增大而暂时减少，然后增大。在此范围内，高电阻状态的存储单元MC的单元电压Vcell随着单元电流Icell增大而急遽减少，与低电阻状态的存储单元MC的单元电压Vcell成为相同程度。
在单元电流Icell大于电流值I3的范围内，单元电压Vcell随着单元电流Icell增大而暂时减少，然后增大。
在从该状态起使单元电流Icell急速地减少至小于电流值I1的大小的情况下，硫族元素层307、407成为高电阻状态。而且，在使单元电流Icell维持电流值I2与电流值I3之间的电流达到一定以上的时间后，使单元电流Icell减少至小于电流值I1的大小的情况下，硫族元素层307、407成为低电阻状态。
[动作]
接下来，参照图11～图14，对本实施方式的半导体存储装置的读出动作及写入动作进行说明。另外，作为写入动作，对置位动作及复位动作进行说明。
图11是表示读出动作、写入动作等中的选择位线BL及选择字线WL的电压的示意性曲线图。纵轴表示选择位线BL及选择字线WL的电压，横轴表示时间。
[读出动作]
图12是表示读出动作时供给至位线BL及字线WL的电压的示意图。另外，在图12等中，作为X方向上排列的多条位线BL，例示了位线BL1～BL5。而且，作为Y方向上排列的多条字线WL，例示了字线WL1～WL5。而且，作为连接于位线BL1～BL5及字线WL1～WL5的多个存储单元MC，例示了存储单元MC11～MC55。在以下说明中，对存储单元MC33为选择存储单元MC的情况进行例示。
在读出动作时，例如从设置在衬底100上的多个存储矩阵MM选择X方向上排列的多个存储矩阵MM(参照图5)，在这些多个存储矩阵MM中，执行下述动作。即，对选择位线BL3传输电压-Vread/2。例如，使选择位线BL3与电压供给线Vn导通，将电压供给线Vn的电压设定为电压-Vread/2。而且，对非选择位线BL1、BL2、BL4、BL5传输电压0V。例如，使非选择位线BL1、BL2、BL4、BL5与电压供给线VUB导通，将电压供给线VUB的电压设定为电压0V。而且，对选择字线WL3传输电压Vread/2。例如，使选择字线WL3与电压供给线Vp导通，将电压供给线Vp的电压设定为电压Vread/2。而且，对非选择字线WL1、WL2、WL4、WL5传输电压0V。例如，使非选择字线WL1、WL2、WL4、WL5与电压供给线VUX导通，将电压供给线VUX的电压设定为电压0V。
如图11所示，对选择存储单元MC供给振幅Vread且脉冲宽度tread的读出脉冲。在选择存储单元MC33为置位状态(低电阻状态：晶态)的情况下，电流流入选择存储单元MC33。另一方面，在选择存储单元MC33为复位状态(高电阻状态：非晶态)的情况下，电流几乎不流入选择存储单元MC33。
而且，在读出动作时，例如，从选择的多个存储矩阵MM逐位地读出数据。即，利用列控制电路16中的感测放大器电路，探测选择位线BL3的电压或电流与规定阈值的大小关系，作为数据“0”或“1”输出至数据缓冲电路。而且，将数据缓冲电路中的数据经由输入输出控制电路17，输出至控制器20。控制器20对收到的数据进行错误检测/校正后输出至主计算机等。
另外，在读出动作时，对连接于选择位线BL3或选择字线WL3的非选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35(以下称为「半选择存储单元」等)供给电压Vread/2。然而，因电压Vread/2设定为小于图10的电压V1，故电流几乎不流入这些半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35。
[置位动作]
图13是表示置位动作时供给至位线BL及字线WL的电压的示意图。
在置位动作时，例如，从设置在衬底100上的多个存储矩阵MM中，选择X方向上排列的多个存储矩阵MM(参照图5)，在这些多个存储矩阵MM中，执行下述动作。即，对数据缓冲电路中的与“0”位(或“1”位)对应的选择位线BL3传输电压-Vset/2，对除此以外的选择位线BL3传输电压0V。而且，对非选择位线BL1、BL2、BL4、BL5传输电压0V。而且，对选择字线WL传输电压Vset/2。而且，对非选择字线WL1、WL2、WL4、WL5传输电压0V。
如图11所示，对选择存储单元MC供给振幅Vset且脉冲宽度tset的置位脉冲(写入脉冲)。振幅Vset大于振幅Vread。而且，脉冲宽度tset大于脉冲宽度tread。由此，电流流入存储单元MC，产生焦耳热，将硫族元素层307或硫族元素层407加热。因此，在选择存储单元MC33为复位状态的情况下，选择存储单元MC33中的硫族元素层307或硫族元素层407中包含的非晶部分结晶化，选择存储单元MC33成为置位状态。
另外，在置位动作时，对半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35供给电压Vset/2。然而，因电压Vset/2设定为小于图10的电压V1，故电流几乎不流入这些半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35。
[复位动作]
图14是表示复位动作时供给至位线BL及字线WL的电压的示意图。
在复位动作时，例如从设置在衬底100上的多个存储矩阵MM中，选择X方向上排列的多个存储矩阵MM(参照图5)，在这些多个存储矩阵MM中，执行下述动作。即，对与数据缓冲电路中的“0”位(或“1”位)对应的选择位线BL3传输电压-Vreset/2，对除此以外的选择位线BL3传输电压0V。而且，对非选择位线BL1、BL2、BL4、BL5传输电压0V。而且，对选择字线WL3传输电压Vreset/2。而且，对非选择字线WL1、WL2、WL4、WL5传输电压0V。
如图11所示，对选择存储单元MC供给振幅Vreset且脉冲宽度treset的复位脉冲(写入脉冲)。振幅Vreset大于振幅Vset。而且，脉冲宽度treset小于脉冲宽度tset。由此，电流流入存储单元MC，产生焦耳热，硫族元素层307或硫族元素层407成为熔融状态。因此，通过在此状态下急遽地降低选择位线BL及选择字线WL的电压，焦耳热的供给停止，硫族元素层307或硫族元素层407被急遽冷却，硫族元素层307或硫族元素层407的熔融部分以非晶态固相化，选择存储单元MC33成为复位状态。
另外，在复位动作时，对半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35供给电压Vreset/2。然而，因电压Vreset/2设定为小于图10的电压V1，故电流几乎不流入这些半选择存储单元MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35。
[控制芯片33的存取]
所述读出动作及写入动作是根据来自控制芯片33(图4)的存取，在存储芯片32(图4)中执行。此处，若连续地执行所述读出动作及写入动作，则存在存储芯片32的温度持续上升的情况。因此，在本实施方式中，设置有在规定时间的期间使存储芯片32动作之后在规定时间的期间不对存储芯片32进行存取的冷却时间。图15是表示这种存储芯片32的动作情况的示意性曲线图，横轴表示时间，纵轴表示流入存储芯片32的电源电压供给用焊盘电极的电流(以下称为「动作电流」等)。在图15的例子中，在时间taccess期间在存储芯片32中执行读出动作、写入动作等之后，在冷却时间tcool期间不对存储芯片32进行存取。另外，图15是示意图，时间taccess及冷却时间tcool的长度可适当调整。
[非线性元件NO的特性变化]
如上所述，在本实施方式的半导体存储装置中，作为非线性元件NO，采用了硫族元素层304及404。此处，硫族元素层304及404作为非线性元件NO具有较好的特性，但若一直以高电阻状态经过规定以上的时间，则存在逐渐高电阻化的情况。尤其，当在高电阻状态的存储单元MC中高电阻化继续发展的情况下，则例如存在如图16所例示的那样，用以将硫族元素层304及404设为低电阻状态的电压V2增大至比设置电压Vset及复位电压Vreset更大的电压V2′的情况。而且，有时视情况，导致电压V2′变得大于供给至存储芯片32的电源电压。存在此种存储单元MC变得难以设为置位状态的情况。
[刷新序列]
若对如上所述的包含硫族元素层304或404的存储单元MC长时间持续供给接近电压V2′的电压，则存在硫族元素层304或404再次转变为低电阻状态的情况。而且，存在曾转变为低电阻状态的硫族元素层304或404的电压V2′再次降低至电压V2左右的情况。
而且，上述硫族元素层307及407的电阻值随着温度上升而减少。因此，能够通过使存储芯片32的温度暂时上升，而设为使存储单元MC整体的电阻值减少，电流容易流入如上所述的存储单元MC的状态。
因此，在本实施方式中，探测如上所述的包含硫族元素层304或404的存储单元MC，使包含特性变化已被探测的存储单元MC的存储芯片32的温度上升，对该包含硫族元素层304或404的存储单元MC供给规定的电压。以下，将此种动作称为「刷新序列」。
接下来，参照图17，对本实施方式的半导体存储装置的刷新序列更详细地进行说明。图17是用以对本实施方式的刷新序列进行说明的流程图。
如上所述，控制芯片33连接于多个存储芯片32(图4)。控制芯片33对未进行读出动作、写入动作等的存储芯片32(以下称为「空闲状态」的存储芯片32等)进行存取，执行刷新序列。
在步骤S101中，读出控制芯片33内的ROM等中存储的错误位地址数据，将该错误位地址数据及内容为执行刷新序列的命令数据作为1个命令集输入至存储芯片32。另外，错误位可通过在写入动作时执行验证动作获取，也可利用其它方法获取。
在步骤S102中，例如图18所示，使对与多个选择存储单元MC对应的存储芯片32的存取频度增加，使该存储芯片32的温度上升。图18中的时间taccess与图15中的时间taccess为相同程度。另一方面，图18中的冷却时间tcool′短于图15中的冷却时间tcool。即，在刷新序列中，与通常执行读出动作或写入动作等的情况相比，更频繁地进行对存储芯片32的存取。由此，存储芯片32的温度上升。另外，冷却时间tcool′例如也可根据设置在存储芯片32上的温度传感器TS的输出信号进行调整。而且，在步骤S102中，也可不对通常的存储单元MC而是对虚拟单元进行存取。虚拟单元例如是设置在存储单元阵列MCA的端部、外围区域PA等的构造，且具备与存储单元MC同样的积层构造。但是，虚拟单元不用于数据存储。
另外，步骤S102的处理是用以使存储芯片32的温度上升的处理，具体的方法可适当调整。例如，在图18的例中，通过采用比图15的例子更短的冷却时间tcool′而使存储芯片32的温度上升。然而，例如也可省略所述冷却时间。这样，在利用焦耳热使存储芯片32的温度上升的情况下，至少使每一单位时间中流入存储芯片32的电流量、或固定期间内流入存储芯片32的电流的平均值增大即可。
而且，步骤S102的处理也可不使控制芯片33对存储芯片32的存取频度增大而是在存储芯片32的内部自动地执行。
在步骤S103中，对多个选择存储单元MC执行刷新脉冲供给动作。
在刷新脉冲供给动作时，例如从设置在衬底100上的多个存储矩阵MM中，选择与多个选择存储单元MC对应的多个存储矩阵MM(参照图5)，在这些多个存储矩阵MM中，执行下述动作。即，例如图19所示，对与数据缓冲电路中的“0”位(或“1”位)对应的选择位线BL传输电压-Vrefresh/2，对除此以外的选择位线BL传输电压0V。而且，对非选择位线BL1、BL2、BL4、BL5传输电压0V。而且，对选择字线WL3传输电压Vrefresh/2。而且，对非选择字线WL1、WL2、WL4、WL5传输电压0V。
如图11所示，对选择存储单元MC供给振幅Vrefresh且脉冲宽度trefresh的刷新脉冲。
刷新脉冲的振幅Vrefresh可适当调整。例如，在刷新脉冲供给动作中，通过刷新脉冲的供给而使电流流入存储单元MC中。因此，例如，也可将刷新脉冲的振幅Vrefresh设定为大于置位脉冲的振幅Vset及复位脉冲的振幅Vreset中较大的振幅。而且，也考虑将刷新脉冲的振幅Vrefresh设定为与置位脉冲的振幅Vset及复位脉冲的振幅Vreset中较大的振幅为相同程度，进而，将刷新脉冲的脉冲宽度trefresh设定为大于置位脉冲的脉冲宽度treset。另外，在图示的例中，振幅Vrefresh与振幅Vreset相等。
而且，刷新脉冲的脉冲宽度trefresh可适当调整。例如，在刷新脉冲供给动作中，如参照图16所说明，对电流不易流入的存储单元MC持续施加电压，等待电流流出。因此，例如，考虑将刷新脉冲的脉冲宽度trefresh设为大于置位脉冲的脉冲宽度tset。但是，在刷新脉冲的振幅Vrefresh充分大的情况下，硫族元素层304或404的温度充分地变高，因此，考虑即便刷新脉冲的脉冲宽度trefresh短于置位脉冲的脉冲宽度tset，硫族元素层304或404中的离子也充分地扩散。另外，在图示的例中，刷新脉冲的脉冲宽度trefresh大于置位脉冲的脉冲宽度tset。
在步骤S104中，对多个选择存储单元MC执行读出动作，判定这些多个选择存储单元MC是否变为置位状态。控制电路18例如检测出即便1个复位状态的选择存储单元MC，也可判定为选择存储单元MC未成为置位状态。而且，控制电路18例如在复位状态的选择存储单元MC为规定数以上的情况下，也可判定为选择存储单元MC未成为置位状态。在判定为成为置位状态的情况下，进入步骤S105。在判定为未变为置位状态的情况下，进入步骤S103。
在步骤S105中，判定是否结束刷新序列。该判定可根据各种条件执行。例如，在对与所有错误位对应的存储单元MC执行刷新序列的情况下，结束刷新序列。在不结束刷新序列的情况下，进入步骤S101。
[第2实施方式]
接下来，对第2实施方式的半导体存储装置进行说明。另外，在以下说明中，对与第1实施方式相同的部分附注相同的符号，并省略说明。
图20是用以对第2实施方式的刷新序列进行说明的流程图。
本实施方式的刷新序列基本上与第1实施方式的刷新序列同样地进行。然而，在本实施方式的刷新序列中，在步骤S101与步骤S102之间，对与选择存储单元MC33(图19)相邻的非选择存储单元MC23、MC43、MC32、MC34(以下称为「相邻存储单元」等)执行读出动作(步骤S201)。此处读出的数据例如暂时保存在其它存储矩阵MM等。而且，在本实施方式的刷新序列中，在步骤S104与步骤S105之间，对相邻存储单元MC23、MC43、MC32、MC34执行写入动作。被写入的数据是步骤S201中从这些相邻存储单元MC读出的数据。
此处，在刷新序列中，存在因选择存储单元MC33中产生的热的影响等导致相邻存储单元MC23、MC43、MC32、MC34的数据变化的可能性。根据本实施方式，可防止这种对相邻存储单元MC的影响。
另外，在本实施方式中，可对4个相邻存储单元MC23、MC43、MC32、MC34全部执行读出动作及写入动作，也可对4个相邻存储单元MC23、MC43、MC32、MC34的某1个、2个或3个执行读出动作及写入动作。
[第3实施方式]
接下来，对第3实施方式的半导体存储装置进行说明。另外，在以下说明中，对与第1实施方式同样的部分附注相同的符号，并省略说明。
图21是用以对第3实施方式的刷新序列进行说明的流程图。
如参照图17及图18所说明，在第1实施方式的刷新序列中，在步骤S102中使对与多个选择存储单元MC对应的存储芯片32的存取频度增加，由此，使存储芯片32的温度上升。然而，使存储芯片32的温度上升的方法可适当变更。例如，在第3实施方式中，如图21所示，在步骤S301中使存储芯片32的冷却风速降低。例如，使如图4中例示的冷却存储系统的冷却风扇的旋转速度降低，或者使冷却风扇停止。利用这种方法也可使存储芯片32的温度上升。
另外，在第3实施方式中，也可执行与第2实施方式的步骤S201、S202对应的处理。
[其它实施方式]
以上，对第1～第3实施方式的半导体存储装置进行了说明。然而，以上说明仅为例示，具体构成等可适当变更。
例如，在第1实施方式中，如参照图12～图14及图19所说明，在读出动作、写入动作及刷新脉冲供给动作中，对与选择字线WL对应的电压供给线Vp供给正极性电压，对与选择位线BL对应的电压供给线Vn供给负极性电压，对与非选择字线WL对应的电压供给线VUX及与非选择位线BL对应的电压供给线VUB供给0V。
然而，例如图22所示，也可采用不使用负极性电压的方法。在此情况下，在读出动作、写入动作及刷新脉冲供给动作中，例如也可如图22所示，对与选择字线WL对应的电压供给线Vp供给正极性电压，对与选择位线BL对应的电压供给线Vn供给0V，对与非选择字线WL对应的电压供给线VUX及与非选择位线BL对应的电压供给线VUB供给电压供给线Vp的电压的一半左右的电压。
而且，执行上述刷新序列的条件及时间等也可适当调整。例如，上述刷新序列也可在利用控制芯片33(图4)等检测出规定以上的错误比特率时执行。而且，上述刷新序列也可根据规定以上的时间的经过(例如数日、数月等)而执行。
[其它]
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提示，并不意图限定发明范围。这些新颖的实施方式能够以其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书中记载的发明及其均等的范围内。
[符号说明]
100 衬底
200 布线层
201 触点布线
202 绝缘层
300、400 存储层
301、401 导电层
302、402 阻挡导电层
303、403 电极层
304、404 硫族元素层
305、405 电极层
306、406 阻挡导电层
307、407 硫族元素层
308、408 阻挡导电层
309、409 电极层
310、410 阻挡导电层
311、411 导电层

Claims (5)

1.一种半导体存储装置，具备：
多条第1布线；
多条第2布线，与所述多条第1布线交叉；及
多个存储单元，设置在所述多条第1布线及所述多条第2布线之间，具备阻变层、及包含硫族元素的非线性元件层；
在置位动作中，对所述多条第1布线中的一条、及所述多条第2布线中的一条之间供给置位脉冲，
在复位动作中，对所述多条第1布线中的一条、及所述多条第2布线中的一条之间供给复位脉冲，
在第1动作中，对所述多条第1布线中的一条、及所述多条第2布线中的一条之间供给第1脉冲，
所述第1脉冲具备
比所述置位脉冲的振幅及所述复位脉冲的振幅中的较大振幅更大的振幅，或者具备
与所述较大振幅相同的振幅及比所述置位脉冲的脉冲宽度更大的脉冲宽度。
2.根据权利要求1所述的半导体存储装置，其具备具有所述多条第1布线、所述多条第2布线、及所述多个存储单元的存储芯片，
在开始所述置位动作的时间点，所述存储芯片具有第1温度，
在开始所述第1动作的时间点，所述存储芯片具有第2温度，且所述第2温度大于所述第1温度。
3.根据权利要求1或2所述的半导体存储装置，其具备具有所述多条第1布线、所述多条第2布线、及所述多个存储单元的存储芯片，
将从开始所述置位动作之前的第1时间点至开始所述置位动作的第2时间点流入所述存储芯片的电流的平均值设为第1电流，
将从开始所述第1动作之前的第3时间点至开始所述第1动作的第4时间点流入所述存储芯片的电流的平均值设为第2电流，
若将从所述第1时间点至所述第2时间点的时间设为与从所述第3时间点至所述第4时间点的时间相同，
则所述第2电流比所述第1电流更大。
4.一种半导体存储装置，具备存储芯片，所述存储芯片包含：
多条第1布线；
多条第2布线，与所述多条第1布线交叉；及
多个存储单元，设置在所述多条第1布线及所述多条第2布线之间，具备阻变层、及包含硫族元素的非线性元件层；
根据包含地址数据的第1命令集的输入，执行包含第1动作及第2动作的第1序列，
在所述第1动作中，所述存储芯片的温度上升，
在所述第2动作中，对所述多条第1布线中的一条、及所述多条第2布线中的一条之间供给第1脉冲。
5.根据权利要求4所述的半导体存储装置，其中
在所述第1序列中，
在执行所述第2动作之前，执行n次读出动作，其中n为1以上4以下的自然数，
在执行所述第2动作之后，执行n次写入动作，其中n为1以上4以下的自然数。
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